CN101553931B - 用于形成平坦肖特基接触的结构和方法 - Google Patents

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Abstract

一种单片电路集成的沟槽FET和肖特基二极管包括多个沟槽，这些沟槽延伸至半导体层的FET区和肖特基区中。肖特基区中的沟槽包括为沟槽侧壁加衬的介电层、以及导电电极，其中导电电极具有与相邻于该沟槽的半导体层的顶部表面基本共面的顶部表面。互连层与肖特基区中的半导体层电接触，以便形成与半导体层的肖特基接触。

Description

用于形成平坦肖特基接触的结构和方法
相关申请的参考
本申请要求于2006年12月6日提交的第60/868,884号美国临时申请的优先权，将其全部公开内容结合到本文中用于所有目的的参考。
本申请涉及于2004年12月29日提交的第11/026,276号共同转让的美国申请，将其全部公开内容结合到本文中用于所有目的的参考。
技术领域
本发明涉及半导体功率器件技术，更具体地涉及单片电路集成的沟槽FET和肖特基二极管器件、以及沟槽MOS势垒肖特基(TMBS)整流器、以及其制造方法。
背景技术
在肖特基二极管与沟槽栅极结构集成的功率器件结构(例如，TMBS整流器或单片电路集成的沟槽栅极FET和肖特基二极管器件)中，已知的肖特基接触蚀刻(contact etch)技术产生这样的拓扑结构，该拓扑结构导致较差的势垒金属阶梯覆盖和较高的泄漏电流。这些技术是基于标准的接触蚀刻工艺的，在这些工艺中，对下层材料的选择性是所期望的。在图1A-1B中示出了这样一种技术。
如图1A和图1B所示，在该器件的肖特基二极管区中，有选择地执行电介质蚀刻以形成由剩余的介电部分116限定的肖特基接触开口。因为肖特基区中所得到的拓扑结构不适于形成势垒金属，因此有选择地执行硅的软蚀刻(soft etch)以改善该拓扑结构。然而，该软蚀刻工艺：(1)增加了另一工艺步骤，(2)导致源极接触132的凹割(undercutting)从而使源极金属更接近于沟道区，以及(3)给源极接触的金属填充特性带来了不利影响。此外，如参见图1B，尽管通过软蚀刻会一定程度上改善该拓扑结构，但是势垒金属122仍具有较差的阶梯覆盖。
因此，需要一种显著改善肖特基接触区域中的拓扑结构并使泄漏电流最小化的技术。
发明内容
根据本发明的一个实施例，一种单片电路集成的沟槽FET和肖特基二极管包括多个沟槽，这些沟槽延伸至半导体层的FET区和肖特基区中。肖特基区中的沟槽包括为沟槽侧壁加衬的介电层和导电电极，其中导电电极的顶部表面与相邻于该沟槽的半导体区的顶部表面基本共面。互连层与肖特基区中的半导体层电接触，以形成与半导体层的肖特基接触。
在一个实施例中，FET区中的沟槽包括：为沟槽的下方侧壁和底部加衬的屏蔽介电层，布置在沟槽的底部部分中的屏蔽电极，屏蔽电极之上的电极间介电层，以及为上方沟槽侧壁加衬的栅极介电层。栅极介电层比屏蔽介电层薄。FET区中的沟槽进一步包括电极间介电层之上的栅极电极。
在另一个实施例中，肖特基区中的沟槽只包括一个导电电极。
根据本发明的另一个实施例，一种形成单片电路集成的沟槽FET和肖特基二极管的方法包括以下步骤。在半导体层的FET区和肖特基区中形成多个沟槽。在每个沟槽中形成凹入的导电电极。通过移除半导体层的至少一部分以及沟槽中凹入的导电电极的一部分来形成肖特基区中的接触开口，从而凹入的导电电极的顶部表面与肖特基区中的半导体层的顶部表面基本共面。
在一个实施例中，在形成接触开口之后，形成与半导体层的表面电接触的互连层，以形成与半导体层的肖特基接触。
在另一实施例中，在形成接触开口之前，在半导体层之上形成介电层，以及形成接口开口的步骤进一步包括移除介电材料的一部分。
在又一实施例中，利用蚀刻工艺将介电层的一部分、半导体层的至少一部分、以及沟槽中的导电电极的一部分全部移除，该蚀刻工艺以基本相同的速率来蚀刻介电层和半导体衬底。
在又一实施例中，利用蚀刻工艺将介电层的一部分、半导体层的至少一部分、以及沟槽中的导电电极的一部分全部移除，该蚀刻工艺具有所述介电层和所述半导体层之间的低选择性。
在又一实施例中，在形成接触开口之前，在介电层之上形成保护层，接着移除保护层的至少一部分来限定接触开口。
通过参考说明书的其余部分和附图可以实现对本文披露的本发明的本质和优点的进一步理解。
附图说明
图1A-图1B是示出已知的肖特基接触蚀刻技术的简化截面图；
图2A-2F是根据本发明的一个实施例的用于形成单片电路集成的屏蔽栅极(shielded-gate)FET和肖特基二极管的方法的各个阶段的简化截面图；
图3示出了单片电路集成的沟槽栅极FET和肖特基二极管的简化截面图，其中，根据本发明的一个实施例的肖特基接触蚀刻技术用于获得肖特基区中基本平坦的互连层；
图4示出了TMBS整流器的简化截面图，其中根据本发明的一个实施例的肖特基接触蚀刻用于获得基本平坦的互连层；以及
图5是对利用根据本发明的一个实施例的低选择性蚀刻技术制成的单片电路集成的沟槽栅极FET和肖特基二极管器件的漏极-源极泄漏与利用传统蚀刻技术制成的单片集成的沟槽栅极FET和肖特基二极管器件的漏极-源极泄漏进行比较的图表。
具体实施方式
在根据本发明的一个实施例中，披露了一种具有实质上降低的电介质到硅的选择性的肖特基接触蚀刻方法，该方法消除了对中间步骤(诸如软蚀刻)的需要。降低了的选择性导致更加平坦化的(即，降低的拓扑结构)表面。该降低的拓扑结构又导致形成基本平坦的势垒金属，这提供了漏极-源极泄漏的显著降低(在一个实施例中为10倍)。本发明的其他特征和优点将在下面披露。
图2A-2F是根据本发明一个实施例的用于形成单片电路集成的屏蔽栅极FET和肖特基二极管的方法的各个阶段的简化截面图。在图2A-2F中，在图的右侧示出了肖特基二极管区，而在左侧示出了FET区。应当理解的是，在图2A-2F中仅示出了该器件的有源区的一小部分，而对肖特基二极管和FET进行集成的许多方式都是可行的。与图2A-2F中示出的相类似的许多肖特基区通常以预定频率遍布分散在该器件的有源区中，其中预定频率部分地依赖于肖特基二极管区域的期望百分比。尽管在给出的肖特基区中示出了三个沟槽，但是可以在该肖特基区中形成或多或少的沟槽。
在图2A中，沟槽201延伸至半导体区202中。在一个实施例中，该半导体区是形成在高掺杂的衬底(未示出)之上的低掺杂n型外延层，并且沟槽201终止于该外延层中。在另一实施例中，沟槽201延伸至衬底中，并在其中终止。在图2A中，利用已知技术来形成为沟槽侧壁和底部加衬的屏蔽介电层204(例如，包括氧化物)。然后，利用传统方法在每个沟槽的底部中形成屏蔽电极206(例如，包括掺杂或未掺杂的多晶硅)。
在图2B中，利用已知方法在每个沟槽中的屏蔽电极206之上形成电极间电介质208(例如，包括氧化物)。在图2C中，利用传统技术在每个沟槽中的电极间电介质208之上形成凹下的栅极电极212(例如，包括掺杂或未掺杂的多晶硅)。在图2D中，在该结构之上形成介电层216(例如，包括BPSG、未掺杂的氧化物、及PSG中的一个或多个)。在FET区中，利用已知的掩模技术在介电层216中形成源极接触开口232。然后，如图所示，使暴露的穿过源极接触开口的硅表面凹下以形成重体接触开口。
在图2E中，利用传统技术形成仅在肖特基区之上有开口的掩模层226(例如，包括光刻胶)。因此，掩模层226覆盖了所有的FET区。利用一种蚀刻工艺，该工艺按照与蚀刻下层硅基本相同的速率来蚀刻介电层216，介电层216的暴露部分和下层硅的一部分被去除，从而在肖特基区中获得了平坦表面。在根据本发明的一个实施例中，其中，介电层216包括BPSG，图2E中的蚀刻工艺被设计为具有最小限度，以至于在硅和氧化物之间没有选择性。如可以看到的，图2E中示出的蚀刻工艺不需要单独对介质进行平坦化(诸如在玻璃上的旋涂)或CMP，并且是局部蚀刻(即，局限于肖特基区)因而不是全部蚀刻。
可以以多种方式来实现电介质(或介电层)到硅的选择性的降低。在一个实施例中，改变气体比值以使妨碍硅蚀刻速率的聚合气体最小化或消除该聚合气体。在另一个实施例中，提高等离子体中的游离氟浓度以提高硅蚀刻速率。这可以利用气体添加剂(诸如，氧气、SF6(六氟化硫)、和/或NF3(三氟化氮))来实现。还可以通过提高RF传输频率来提高游离氟浓度以更好地分离蚀刻剂气体。在又一实施例中，操控压力和功率以进行更少的物理工艺而进行更多的化学工艺。这可以通过降低晶片上的RF偏压来实现。这些技术中的任一种或这些技术的组合都可以用于降低电介质到硅的选择性。在一些实施例中，使用10KHz和3GHz之间的RF传输频率(例如，额定值400KHz)、10毫托和1托之间的工艺压力(例如，额定值600毫托)、100瓦特和2000瓦特之间的输入功率(例如，额定值400瓦特)、40sccm和100sccm之间的主要蚀刻剂气体流(例如，额定值80sccm)、以及0sccm至100sccm之间的氧气、氮气或氟气添加量(例如，额定值20sccm)、以及0℃到100℃的工艺温度(例如，额定值20℃)的各种组合用于实现所期望的选择性。
在图2F中，利用已知技术在该结构之上形成相似的(conformal)势垒金属层222。如可以看到的，在肖特基区中，势垒金属222基本平坦。在一个实施例中，势垒金属222包括钛-钨和钛-硅化物的双层。然后，在势垒金属222之上形成导电层224(例如，包括铝)。导电层224连同势垒金属层222一起形成了源极互连。如可以看到的，源极互连电接触重体区220和源极区218，但与FET区中的栅极电极212绝缘。在肖特基区中，在源极互连与沟槽之间的台面区202相接触处形成肖特基二极管。源极互连还与肖特基区沟槽中的栅极电极212相接触。因此，在工作期间，肖特基区中的栅极电极212被电偏置至源极电势。
FET的各个区(包括体区214、重体区220、及源区218)被包括在图2F中仅是为了示出完整的器件，这并不表明形成它们的工艺顺序。即，可以在该工艺的任意适当阶段处形成体区、重体区、及源极区。
图3是单片电路集成沟槽栅极FET和肖特基二极管的简化截面图，其中，有利地使用根据本发明的一个实施例的肖特基接触蚀刻技术来获得肖特基区中的基本平坦的势垒金属层。包括栅极电极312而没有下层屏蔽电极的沟槽301终止在漂移区302中。可替换地，沟槽301可以延伸至漂移区302之下的高掺杂的衬底(未示出)中并终止于该衬底中。如所示，每个沟槽301都包括厚底部电介质(例如，包括氧化物)和较薄的栅极电介质(例如，包括栅极氧化物)，其中，厚底部电介质沿着沟槽的底部用来降低栅极到漏极的电容，较薄的栅极电介质给沟槽侧壁加衬。可替换地，具有相对均匀厚度的栅极电介质层沿着沟槽侧壁和底部延伸。结合前述实施例描述的同一肖特基接触蚀刻工艺及其变化用于在肖特基区中实现基本平坦的表面。从而在肖特基区中获得了基本平坦的势垒金属322。
注意到，图2A-2F和图3示出的实施例示出了n-沟道FET，通过使各个半导体区的极性反转可以获得p-沟道FET。此外，在漂移区202和302为在衬底之上延伸的外延层的实施例中，在衬底和外延层是同一导电类型的情况下获得MOSFET，而在衬底具有与外延层的导电类型相反的导电类型的情况下获得IGBT。这些是沟槽少的FET器件，其中，根据本发明使用肖特基接触蚀刻以获得平坦的表面和优异的泄漏性能。在形成许多其他类型的结构和器件以获得类似的优点和特征的过程中，可以使用本文所披露的肖特基接触蚀刻技术及其变化。例如，在上述参考的于2004年12月29日提交的第11/026,276号美国专利申请中披露了各种类型和结构的功率器件。本领域技术人员将明了如何将肖特基二极管集成到这些器件中，具体地，例如集成在第11/026,276号美国专利申请的图1、2A、3A、3B、4A、4C、5C、9B、9C、10-12和24所示的沟槽栅极、屏蔽栅极、及电荷平衡器件中。在看了该披露内容后，本领域技术人员还将明了如何在形成这种集成FET和肖特基二极管器件的过程中结合本文所披露的肖特基接触蚀刻或其变化。
图4示出了TMBS整流器的简化截面图，其中，使用上述的肖特基接触蚀刻技术用于获得基本平坦的势垒金属层408。每个沟槽401都加衬有绝缘层406(例如，包括氧化物)并填充有导电电极406(例如，包括掺杂或未掺杂多晶硅)。导电电极406被电连接到并从而偏置到与上方互连层相同的电势，上方的互连层包括导体410(例如，包括铝)和势垒金属层408(例如，包括钛-钨和钛-硅化物的双层)。图2F、图3、及图4所示的器件的操作在本领域是公知的，因此将不再描述。
图5是对利用根据本发明的一个实施例的低选择性蚀刻技术制成的单片电路集成沟槽栅极FET和肖特基二极管器件的漏极-源极泄漏与利用传统蚀刻技术制成的单片集成的沟槽栅极FET和肖特基二极管器件的漏极-源极泄漏进行比较的图表。图5的图表中的纵轴代表源极-漏极泄漏，而横轴代表各组器件。利用低选择性的蚀刻所形成的器件的数据点被圈了起来。如可以看到的，相比于利用传统蚀刻技术的器件的源极-漏极泄漏，利用低选择性蚀刻的器件的源极-漏极泄漏要低得多(6或更大的因数)。
下面的列表列出了三种传统器件(未使用软蚀刻的情况、使用10秒的软蚀刻的情况、以及使用20秒的软蚀刻的情况)的源极-漏极泄漏值。在该表中还示出了利用根据本发明实施例的低选择性蚀刻技术制成的器件的相应源极-漏极泄漏值。如可以看到的，即使在进行20秒的软蚀刻的情况下，低选择性蚀刻工艺仍产生了相当好的泄漏性能。
 软蚀刻0秒   10秒   20秒
  对照  667μA   180μA   158μA
  低选择性工艺  38μA   35μA   35μA
因此，已描述了用于使肖特基接触结构平坦化的低选择性蚀刻技术，该技术不需要中间步骤，诸如利用平坦化介质(例如，在玻璃上旋涂)或CMP。按照与下层硅相同的速率或按照接近于下层硅的速率来蚀刻电介质(例如，氧化物)，以降低肖特基接触区中的拓扑结构。该降低了的拓扑结构导致更好的势垒金属阶梯覆盖。从而在不需要软蚀刻的情况下，实现了相当低的源极-漏极泄漏电流。
尽管本文示出并描述了许多具体实施例，但是本发明的实施例并不局限于此。例如，尽管图2A-2F示出了肖特基区沟槽与FET区沟槽在结构上完全相同，但是本发明并不局限于此。在一个实施例中，利用已知技术将肖特基区沟槽形成为只包括一个导电电极(例如，延伸至接近于沟槽顶部的屏蔽电极)。因此，不应当参照上述描述来确定本发明的范围，而是相反应当参照所附权利要求及其等价物的全部范围来确定本发明的范围。

Claims (27)

1.一种单片电路集成的沟槽场效应晶体管FET和肖特基二极管，包括：
多个沟槽，所述沟槽在半导体层的FET区和肖特基区中形成，所述肖特基区中的所述多个沟槽中的沟槽具有为所述沟槽的侧壁加衬的介电层和导电电极，所述导电电极具有与邻近所述沟槽的所述半导体层的顶部表面共面的顶部表面，所述半导体层的所述顶部表面位于所述肖特基区中；以及
互连层，所述互连层与邻近所述沟槽的所述半导体层的所述顶部表面电接触，从而形成与邻近所述沟槽的所述半导体层的所述顶部表面的肖特基接触，
其中，所述肖特基区中的所述半导体层的表面相对低于所述FET区中的所述半导体层的表面。
2.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET和肖特基二极管，其中，所述FET区中的沟槽包括为所述沟槽的侧壁加衬的介电层和导电电极，并且其中，所述互连层与所述肖特基区中的所述沟槽中的所述导电电极电接触，但是所述互连层与所述FET区中的所述沟槽中的所述导电电极电绝缘。
3.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET和肖特基二极管，其中，所述FET区中的沟槽包括为所述沟槽的侧壁加衬的介电层和导电电极，所述导电电极具有高于所述肖特基区中的所述沟槽中的所述导电电极的顶部表面的顶部表面。
4.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET和肖特基二极管，其中，所述FET区包括：
阱区，所述阱区在所述半导体层中延伸；
相邻于所述FET区中的所述沟槽的所述阱区中的源极区，所述源极区和所述阱区具有相反的导电类型；以及
所述阱区中的重体区，所述重体区和所述阱区具有相同的导电类型，但所述重体区比所述阱区具有更高的掺杂浓度，
其中，所述互连层与所述源极区和所述重体区电接触。
5.根据权利要求4所述的单片电路集成的沟槽场效应晶体管FET和肖特基二极管，其中，所述沟槽FET是沟槽MOSFET，所述半导体层包括在衬底之上延伸的外延层，所述外延层具有比所述衬底低的掺杂浓度，所述阱区在所述外延层中延伸并具有与所述外延层和所述衬底的导电类型相反的导电类型。
6.根据权利要求4所述的单片电路集成的沟槽场效应晶体管FET和肖特基二极管，其中，所述沟槽FET是沟槽IGBT，所述半导体层包括在衬底之上延伸的外延层，所述外延层具有比所述衬底低的掺杂浓度，所述阱区在所述外延层中延伸并具有与所述外延层的导电类型相反的导电类型，并且所述阱区和所述衬底具有相同的导电类型。
7.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET和肖特基二极管，其中，所述FET区中的沟槽包括：
屏蔽介电层，所述屏蔽介电层为所述沟槽的下方侧壁和底部加衬；
屏蔽电极，所述屏蔽电极布置在所述沟槽的底部部分中；
所述屏蔽电极之上的电极间介电层；
为所述沟槽的上方侧壁加衬的栅极介电层，所述栅极介电层比所述屏蔽介电层薄；以及
所述电极间介电层之上的栅极电极。
8.根据权利要求7所述的单片电路集成的沟槽场效应晶体管FET和肖特基二极管，其中，所述肖特基区中的所述沟槽只包括一个导电电极。
9.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET和肖特基二极管，其中，所述FET区和所述肖特基区中的所述多个沟槽中的每一个都包括：
屏蔽介电层，所述屏蔽介电层为所述沟槽的下方侧壁和底部加衬；
屏蔽电极，所述屏蔽电极布置在所述沟槽的底部部分中；
所述屏蔽电极之上的电极间介电层；
为所述沟槽的上方侧壁加衬的栅极介电层，所述栅极介电层比所述屏蔽介电层薄；以及
所述电极间介电层之上的栅极电极。
10.根据权利要求1所述的单片电路集成的沟槽场效应晶体管FET和肖特基二极管，其中，所述FET区中的沟槽包括：
为所述沟槽的侧壁和所述沟槽的底部加衬的介电层，沿着所述沟槽的底部的所述介电层比沿着所述沟槽的侧壁的所述介电层厚；以及
凹下的栅极电极。
11.一种半导体结构，包括：
半导体层的FET区中的沟槽，所述FET区中的沟槽在其中具有导电电极，其中，所述导电电极的顶部表面相对于所述半导体层的所述FET区的顶部表面凹下；以及
所述半导体层的肖特基区中的沟槽，所述肖特基区中的沟槽在其中具有导电电极，其中，所述肖特基区中的沟槽中的所述导电电极具有与所述半导体层的所述肖特基区的顶部表面共面的顶部表面，其中所述半导体层的所述肖特基区的所述顶部表面形成肖特基接触，
其中，所述半导体层的所述FET区的顶部表面高于所述半导体层的所述肖特基区的顶部表面。
12.根据权利要求11所述的半导体结构，其中，所述半导体层的所述FET区包括沟槽FET，而所述半导体层的所述肖特基区包括整流器。
13.一种形成单片电路集成的沟槽FET和肖特基二极管的方法，所述方法包括：
在半导体层的FET区和肖特基区中形成多个沟槽；
在每个沟槽中形成凹入的导电电极；以及
通过移除所述半导体层的至少一部分和沟槽中所述凹入的导电电极的一部分而在肖特基区中形成接触开口，使得所述肖特基区中的所述凹入的导电电极的顶部表面和所述半导体层的顶部表面共面并且使得所述肖特基区中的所述半导体层的表面相对低于所述FET区中的所述半导体层的表面。
14.根据权利要求13所述的方法，进一步包括：
在所述形成接触开口的步骤之后，形成与所述半导体层的表面电接触的互连层，以形成与所述半导体层的肖特基接触。
15.根据权利要求14所述的方法，其中，形成所述互连层以便与所述肖特基区中的一个或多个沟槽中的所述凹入的导电电极电接触，但与所述FET区中的所述多个沟槽中的一个或多个中的所述凹入的导电电极电绝缘。
16.根据权利要求13所述的方法，其中，在所述形成接触开口的步骤之后，所述FET区中的沟槽中的所述凹入的导电电极的顶部表面高于所述肖特基区中的沟槽中的所述凹入的导电电极的顶部表面。
17.根据权利要求13所述的方法，进一步包括：
在所述形成接触开口的步骤之前，形成所述半导体层之上的介电层，
其中，所述形成接触开口的步骤进一步包括移除所述介电层的一部分。
18.根据权利要求17所述的方法，其中，利用蚀刻工艺将所述介电层的一部分、所述半导体层的至少一部分、以及所述沟槽中的凹入的导电电极的一部分全部移除，所述蚀刻工艺以相同的速率蚀刻所述介电层和所述半导体层。
19.根据权利要求17所述的方法，其中，利用蚀刻工艺将所述介电层的一部分、所述半导体层的至少一部分、以及所述沟槽中的凹入的导电电极的一部分全部移除，所述蚀刻工艺具有所述介电层和所述半导体层之间的低选择性。
20.根据权利要求17所述的方法，进一步包括：
在所述形成接触开口的步骤之前：
形成所述介电层之上的保护层；以及
移除所述保护层的至少一部分以限定所述接触开口。
21.根据权利要求20所述的方法，进一步包括：
在所述形成保护层的步骤之前，在所述FET区中延伸的所述介电层的一部分中形成源极接触开口。
22.根据权利要求13所述的方法，进一步包括：
在所述半导体层的所述FET区中形成阱区；
在相邻于所述FET区中的沟槽的所述阱区中形成源极区，所述源极区与所述阱区具有相反的导电类型；以及
在所述阱区中形成重体区，所述重体区与所述阱区具有相同的导电类型，但所述重体区比所述阱区具有更高的掺杂浓度。
23.根据权利要求13所述的方法，进一步包括：
形成为所述FET区中的沟槽的下方侧壁和底部加衬的屏蔽介电层；
形成布置在所述FET区中的沟槽的底部部分中的屏蔽电极；
形成为所述FET区中的沟槽的上方侧壁加衬的栅极介电层，所述栅极介电层比所述屏蔽介电层薄；以及
形成所述屏蔽电极之上的栅极电极。
24.根据权利要求13所述的方法，进一步包括：
形成为所述FET区中的沟槽和所述肖特基区中的沟槽中的每一个的下方侧壁和底部加衬的屏蔽介电层；
形成布置在所述FET区中的沟槽和所述肖特基区中的沟槽中的每一个的底部部分中的屏蔽电极；
形成为所述FET区中的沟槽和所述肖特基区中的沟槽中的每一个的上方侧壁加衬的栅极介电层；所述栅极介电层比所述屏蔽介电层薄；以及
形成所述屏蔽电极之上的栅极电极。
25.一种形成半导体结构的方法，包括：
在包括肖特基区和FET区的半导体层中形成多个沟槽；
形成为所述沟槽的侧壁和所述沟槽的底部加衬的第一介电层；
在每个沟槽中形成导电电极；
形成所述半导体层之上的第二介电层；
通过移除所述第二介电层的一部分、所述半导体层的一部分、以及多个沟槽中的一个或多个导电电极中的每一个的一部分，以形成接触开口，从而所述一个或多个导电电极的顶部表面与所述接触开口中的所述半导体层的顶部表面共面并且使得所述肖特基区中的所述半导体层的表面相对低于所述FET区中的所述半导体层的表面；以及
形成通过所述接触开口与所述一个或多个导电电极以及所述半导体层电接触的互连层，使得所述互连层形成与所述半导体层的肖特基接触。
26.根据权利要求25所述的方法，其中，利用蚀刻工艺将所述第二介电层的一部分、所述半导体层的一部分、以及所述一个或多个导电电极中的每一个的一部分全部移除，所述蚀刻工艺以相同的速率蚀刻所述第二介电层和所述半导体层。
27.根据权利要求25所述的方法，其中，利用蚀刻工艺将所述第二介电层的一部分、所述半导体层的一部分、以及所述一个或多个导电电极中的每一个的一部分全部移除，所述蚀刻工艺具有所述第二介电层和所述半导体层之间的低选择性。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838722B2 (en) * 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US8435873B2 (en) 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
US7732842B2 (en) * 2006-12-06 2010-06-08 Fairchild Semiconductor Corporation Structure and method for forming a planar schottky contact
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US7879686B2 (en) * 2009-01-16 2011-02-01 Infineon Technologies Austria Ag Semiconductor device and method for manufacturing
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) * 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US9577089B2 (en) 2010-03-02 2017-02-21 Vishay-Siliconix Structures and methods of fabricating dual gate devices
TWI418015B (zh) * 2010-05-13 2013-12-01 Great Power Semiconductor Corp 具有場效整流元件之功率半導體結構及其製造方法
CN102263059B (zh) * 2010-05-25 2013-09-18 科轩微电子股份有限公司 整合肖特基二极管与功率晶体管于基材的制造方法
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
WO2012158977A2 (en) 2011-05-18 2012-11-22 Vishay-Siliconix Semiconductor device
US8836024B2 (en) 2012-03-20 2014-09-16 Semiconductor Components Industries, Llc Electronic device including a trench and a conductive structure therein having a contact within a Schottky region and a process of forming the same
JP2013201286A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 半導体素子
JP5815882B2 (ja) * 2012-09-06 2015-11-17 三菱電機株式会社 半導体装置
KR101934893B1 (ko) 2013-03-27 2019-01-03 삼성전자 주식회사 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법
KR101828495B1 (ko) 2013-03-27 2018-02-12 삼성전자주식회사 평탄한 소스 전극을 가진 반도체 소자
US9478426B2 (en) 2014-02-27 2016-10-25 Semiconductor Components Industries, Llc Semiconductor device and manufacturing method thereof
CN105448980B (zh) * 2014-06-13 2019-03-29 北大方正集团有限公司 沟槽型vdmos器件及其制作方法
CN104517960B (zh) * 2014-08-13 2017-08-08 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet和肖特基二极管的集成结构
EP3183753A4 (en) 2014-08-19 2018-01-10 Vishay-Siliconix Electronic circuit
US9177968B1 (en) 2014-09-19 2015-11-03 Silanna Semiconductor U.S.A., Inc. Schottky clamped radio frequency switch
CN106024895A (zh) * 2016-06-27 2016-10-12 电子科技大学 一种集成肖特基二极管的积累型屏蔽栅mosfet
US10593760B2 (en) 2018-08-02 2020-03-17 Semiconductor Components Industries, Llc Method for forming trench semiconductor device having Schottky barrier structure
DE102018120734A1 (de) * 2018-08-24 2020-02-27 Infineon Technologies Ag Halbleitervorrichtung, die ein übergangsmaterial in einem graben enthält, und herstellungsverfahren
TWI689977B (zh) * 2019-01-11 2020-04-01 力源半導體股份有限公司 溝渠式功率電晶體及其製作方法
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
US20220069073A1 (en) * 2020-08-28 2022-03-03 Nanjing Zizhu Microelectronics Co., Ltd. Integrated circuit system with super junction transistor mechanism and method of manufacture thereof
CN114023812B (zh) * 2021-10-20 2023-08-22 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型mosfet器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498108B2 (en) * 2001-02-12 2002-12-24 Fairchild Semiconductor Corporation Method for removing surface contamination on semiconductor substrates
CN1790745A (zh) * 2004-08-27 2006-06-21 国际整流器公司 具有基于沟槽的源电极和栅电极的功率器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479394B1 (en) 2000-05-03 2002-11-12 Maxim Integrated Products, Inc. Method of low-selective etching of dissimilar materials having interfaces at non-perpendicular angles to the etch propagation direction
US6445035B1 (en) * 2000-07-24 2002-09-03 Fairchild Semiconductor Corporation Power MOS device with buried gate and groove
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7041600B2 (en) 2003-06-30 2006-05-09 International Business Machines Corporation Methods of planarization
US7465986B2 (en) 2004-08-27 2008-12-16 International Rectifier Corporation Power semiconductor device including insulated source electrodes inside trenches
JP2008536316A (ja) 2005-04-06 2008-09-04 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタおよびその形成方法
US7732842B2 (en) 2006-12-06 2010-06-08 Fairchild Semiconductor Corporation Structure and method for forming a planar schottky contact

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498108B2 (en) * 2001-02-12 2002-12-24 Fairchild Semiconductor Corporation Method for removing surface contamination on semiconductor substrates
CN1790745A (zh) * 2004-08-27 2006-06-21 国际整流器公司 具有基于沟槽的源电极和栅电极的功率器件

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