CN101558482A - 在导电区域上包括盖层的衬底 - Google Patents

在导电区域上包括盖层的衬底 Download PDF

Info

Publication number
CN101558482A
CN101558482A CNA2006800262455A CN200680026245A CN101558482A CN 101558482 A CN101558482 A CN 101558482A CN A2006800262455 A CNA2006800262455 A CN A2006800262455A CN 200680026245 A CN200680026245 A CN 200680026245A CN 101558482 A CN101558482 A CN 101558482A
Authority
CN
China
Prior art keywords
mask layer
cap rock
conductive region
dielectric
dielectric regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006800262455A
Other languages
English (en)
Other versions
CN101558482B (zh
Inventor
戴维·E·拉佐夫斯凯
桑德拉·G·马尔霍特拉
托马斯·R·布西耶
托尼·P·江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intermolecular Inc
Original Assignee
Intermolecular Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/132,841 external-priority patent/US7749881B2/en
Application filed by Intermolecular Inc filed Critical Intermolecular Inc
Priority claimed from PCT/US2006/012098 external-priority patent/WO2006124131A2/en
Publication of CN101558482A publication Critical patent/CN101558482A/zh
Application granted granted Critical
Publication of CN101558482B publication Critical patent/CN101558482B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Abstract

在电子器件的介电区域上形成掩膜层，使得随后在由介电区域分隔的电子器件的导电区域上形成盖层期间，掩膜层抑制在介电区域之上或之内形成盖层材料。可以选择性地或非选择性地在导电区域上形成盖层。接着可以除去在介电区域上形成的盖层材料，从而保证仅在导电区域上形成盖层材料。可以使用适当的处理来形成盖层。

Description

在导电区域上包括盖层的衬底
相关申请
本申请要求于2005年5月18日提交的申请号为11/132,817和11/132,841的美国专利申请的权益。
技术领域
本发明涉及衬底处理，并且更特别地，涉及在电子器件的导电区域上形成盖层。
背景技术
在许多产品的制造处理中，导电材料(通常是金属，例如铝或铜)和介电材料(经常是基于二氧化硅的材料)被形成在一个衬底之上、之中或者作为衬底的一部分，从而导电材料的区域与其它导电材料的区域被介电材料的区域分隔开，以定义电子元件(例如晶体管、电容、电阻)和电子元件之间的互连。包括(具有一部分是、或者在其上或其中形成)由介电区域分隔的导电区域的衬底在这里有时被称为电子器件。计算机和诸如平板显示器的其它器件的电子部件(微处理器、存储芯片等等)是这样的产品的公知的例子。
在操作电子器件期间，穿过电互连的电流能够引起电迁移(例如由穿过导电材料的电流引起的导电材料的原子的移动)，它可以导致电互连的变形(例如形成空隙、小丘和/或挤压)，特别是在具有相邻材料的接口处。这样的变形能够导致不希望的电流泄漏或电流抑制。随着电子器件的电互连的特性尺寸的变小(许多电子器件的制造现在要求划算的电互连制造具有在100nm规格以下的特性尺寸，并且在未来的电子器件中需要的特性尺寸会愈加变小)，穿过这些电互连的增长的电流密度流使得电迁移更加成为一个问题。
图1A是一个包括由介电区域120分隔的导电区域110的半导体器件100的横截面图。半导体器件是全部或者在功能上很大一部分的衬底由半导体材料制成的电子器件。导电区域110和介电区域120是在另一个导电区域105上形成的(例如接着导电区域105而形成，并且穿过一个一个公共的轴，或者穿过垂直于器件中形成的材料层的轴)。例如，导电区域110可以是导电区域105与其它导电材料之间的互连，该其它导电材料接着将作为半导体器件100的一部分而被形成。在电流半导体器件中，铜被通常用于形成导电区域，而基于二氧化硅的材料(例如FSG、SiCOH、多孔SiCOH、MSQ等等)通常被用于形成介电区域。另外，在电流半导体器件中，介电区域通常包括一个形成在介电区域顶部(例如区域表面，它的材料可以在形成该区域之后接着的器件处理期间在该表面上形成)的硬质掩膜(通常是由基于硅的材料形成的，诸如SiCx、SiNx、SiCxNy等等)。在下面讨论的图A和图1B中，半导体器件100被示出具有在每个介电区域120的顶部形成的硬质掩膜120a。
图1B是半导体器件100的一部分的横截面图，该器件包括在导电区域110和介电区域120上形成的介电阻挡层130。在图1A和1B中还示出了之前在半导体器件100的导电区域105上形成的介电阻挡层106。介电阻挡层是半导体器件的一个绝缘层，在对导电区域和介电区域平面化之后，它被非选择性地形成在导电区域和分隔这些导电区域的介电区域之上，以抑制材料从导电区域扩散到半导体器件的相邻区域中(特别是扩散到在导电区域上接着形成的介电材料中)。介电阻挡层还可以称为通过刻蚀停止层、绝缘盖、或者盖层。这里，使用词语介电阻挡层；在这里其它地方的详细描述中，盖层被用来指示另一种类型的层，然而，它提供与介电阻挡层相关的功能，诸如抑制材料从导电区域扩散。
在目前的半导体器件中，包括硅以及碳和/或氮的合成物通常被用于形成介电阻挡层。由于这些材料比否则可以使用的介电材料(例如，如果不是必须或者不希望抑制从导电区域的扩散)具有更高的介电常数，存在介电阻挡层的一个不希望的结果就是与图1B中示出的结构相关的电容增加了，这会增加半导体器件的功率损耗和/或降低运行速度。而且，传统的介电阻挡层的实施方式不会很好的粘附传统的半导体器件中的导电区域。结果，这些传统的介电阻挡层对于抑制导电区域的电迁移作用很小，电迁移通常是从导电区域和介电阻挡层之间的接口开始的。
综上，需要改进对半导体和其它电子器件中的导电区域(并且特别是在导电区域与由其它材料形成的相邻区域之间的接口处)的电迁移的抑制。还需要降低在半导体和其它电子器件的导电区域附近所形成的结构的电容，同时维持一个足够抑制材料从导电区域扩散到由其它材料形成的相邻区域中的阻挡层。随着电子器件中的特征(例如电互连)的特性尺寸的变小，这些需求会变得愈加强烈。
为了抑制在半导体器件的导电区域和介电阻挡层之间的接口处的电迁移，在形成该介电阻挡层之前，选择性地在导电区域上形成一层材料。在区域或表面上选择性地形成材料的意思是该材料是在区域或表面上形成比该材料在其它区域或表面上形成具有更好的覆盖性。例如，这样选择形成的层可以被称为盖层或自对准阻挡层。
在图2A到2C中示出了在导电区域上选择性地形成盖层。图2A是半导体器件200的横截面图，包括由介电区域220分隔的导电区域210。图2B是半导体器件200的横截面图，包括在导电区域210而不是介电区域220上选择形成的盖层240。图2C是半导体器件200的横截面图，包括在盖层240和介电区域220上形成的介电阻挡层230。已经使用了各种材料和处理，来尝试各种选择性地形成盖层240的方法。
例如，通过在导电区域上选择性地沉积一种适当的材料来形成盖层。通常使用金属材料，因为金属材料具有对于催化铜之上的层的增长所必须的属性，铜通常被用于形成导电区域。例如，使用无电沉积来在铜区域上选择性的沉积金属合金(例如钴、钨和磷的合金；钴和硼的合金；或者镍、钼和磷的合金)。在2004年6月7-9日举行的Preceedings of the2004IEEE International Interconnect Technology Conference第75-77页上由T.Ishigami et al发表的“High Reliability Cu Interconnection Utilizing aLow Contamination CoWP Capping Layer”中描述了这种类型的方法，其内容公开在此以资参考。还可以使用化学气相沉积来在铜区域上选择性的沉积钨。在2004年6月7-9日举行的Preceedings of the 2004 IEEEInternational Interconnect Technology Conference第36-38页上由T.Saito etal发表的“A Robust，Deep-submicrion Copper Interconnect Structure usingSelf-Aligned Metal Capping Method”中描述了这种类型的方法，其内容公开在此以资参考。然而，这些方法的选择性对于抑制介电区域(在图2B和2C中，在介电区域220上示出了一个薄的盖层)上盖层材料(它是导电的)的形成，以达到防止在由那些介电区域分隔的导电区域之间的不可接受的电流泄漏的程度是不够的(当电子器件的电互连的特性尺寸变小时，尤其如此)。这至少部分由于来自导电区域的残留材料为盖层材料(它是因其在导电区域的材料上形成的吸引力而被选择的)提供了成核位置，该残留材料是在对导电区域和介电区域的暴露表面进行平面化(例如化学机械抛光)之后留在介电区域上的。与介电区域相比，这严重减少了在导电材料上优先形成的盖层材料。
还可以通过化学的修改每个导电区域的顶部，来形成盖层。例如，通过使用硅化和氮化(这可以使用湿或干处理来完成)而化学修改铜区域的顶部，来形成盖层。在2004年6月7-9日举行的Preceedings of the 2004IEEE International Interconnect Technology Conference第15-17页上由L.G.Gosset et al发表的“Integration and performance of an alternative approachusing copper silicide as a self-aligned barrier for 45nm technology node Cuinterconnects”中描述了这种类型的方法，其内容公开在此以资参考。然而，以这种方式形成的盖层会不希望的增加导电区域的电阻。
还建议过在半导体器件的导电区域上形成一层有机材料，以抑制导电区域表面的电迁移。(这样的有机层也可以称为盖层)。作为一种非常便宜的电导体的有机材料的使用，消除了由盖层的存在引起的导电区域之间的不可接受的电流泄漏，即使用于形成有机层的处理和材料不是为了在导电区域上优先形成该有机层而特别选择的。公开号为US2004/0203192的美国专利申请描述了一种这样的方法，其中一种自组装的有机单分子层(特别是一种硫醇盐自组装单分子层)与金属区域形成共价键。然而，可以相信当它在铜(如上所述，一种通常用于形成半导体器件的导电区域的材料)上被形成时，其中描述的硫醇盐自组装单分子层不会产生一个热稳定的盖层，该层在半导体器件运行的情况下保持连续而无缺点。因此，以这种方式形成的盖层不能足够的抑制电迁移，或者提供能够从半导体器件中消除介电阻挡层的足够的铜扩散阻挡层。
发明内容
这里描述的实施例包括一个在电子器件的介电区域上形成的掩膜层，从而在该电子器件的由该介电区域所分隔的导电区域上接着形成盖层期间，该掩膜层抑制在介电区域之上或之中形成盖层。在形成掩膜层之前，可以以一种特定方式(例如清洁的、功能化的方式)处理导电区域的暴露表面和介电区域的暴露表面。可以选择性地在介电区域上形成掩膜层，从而没有或者可忽略的掩膜层被形成在导电区域上。另一种选择，可以非选择性地既在介电区域又在导电区域上形成掩膜层，并且接着除去在导电区域上形成的掩膜层材料。可以选择性地在导电区域上形成盖层，从而没有或者可忽略的盖层材料被形成在掩膜层上。另一种选择，可以非选择性地在导电区域和掩膜层上形成盖层，并且接着除去在掩膜层上的盖层材料(这可以通过从掩膜层中仅除去盖层材料来实现，或者通过除去部分或者全部掩膜层以及随之除去在其上形成的盖层材料来实现)。如果掩膜层没有作为从介电区域上除去盖层材料的一部分而已经被除去，则可以在形成盖层之后从介电区域除去该掩膜层。在任何一种情况下，(除了抑制在介电区域之上或之内因介电区域上掩膜层的存在而形成盖层材料外)抑制在介电区域上的掩膜层上形成盖层材料。
结果，不像前面的在导电区域上选择性地形成一层导电材料(例如钴合金、镍合金或钨)，从而形成盖层的方式，这里的实施例防止了当导电材料被用于形成盖层时在导电区域之间出现不可接受的电流泄漏。由于这些实施例抑制了盖层材料在介电区域之上或之内的形成，这些实施例能够灵活选择用于形成盖层的材料和/或方法，而无需考虑相对介电区域对于导电区域的盖层材料的选择(并且在一些实施例中，无需考虑对于任何材料的盖层材料的选择)。
例如，可以选择用于形成盖层的材料和/或方法，以增强盖层对导电区域的粘附性(从而提高了盖层对于导电区域的电迁移的抑制)。还可以选择用于形成盖层的材料和/或方法，以产生一个不会不可接受地或者不希望地增加导电区域的电阻的盖层：例如，可以不替换任何导电区域的材料，使用具有更高介电常数的盖层材料来形成盖层。另外或者另一种选择，可以选择用于形成盖层的材料和/或方法，以产生一个能够足够有效地抑制用于形成导电区域的材料的扩散，从而可以从电子器件中除去介电阻挡层，或者至少减少其厚度(附带有减少电容和与之相关的优点)。在一些实施例中可以形成传统的介电阻挡层。而且，由于掩膜层抑制了盖层材料在介电区域中的形成，这些实施例促进使用多孔介电材料，这在电子器件中越来越被认为是希望使用的。另外，不像上述的通过形成硫醇盐自组装单分子层来产生盖层的方式，这些实施例能够在铜上产生热稳定的盖层，从而在许多电子器件的通常的运行状态下，能够保持连续性和无缺陷。
例如，一个实施例的掩膜层可以是分子自组装层，它可以形成为单分子层(SAM)或者多分子层，并且可以由有机和/或无机材料形成。例如，掩膜层还可以是由已知的任何材料形成的具有可控膜厚度的层，诸如多分子层聚合电解质。例如，掩膜层还可以是通过无机或有机材料的催化生长而在介电区域的表面上形成的层，诸如聚合物刷子。例如，掩膜层还可以是由树枝状聚合物、超支化聚合物、或者成块共聚物来形成的层。例如，掩膜层还可以是离子的或电化学增强的自组装多分子层或单分子层。特别地，在本发明的一个实施例中，可以使用有机硅材料(silane-based material)来形成掩膜层。
盖层可以由导电材料(例如钴合金、镍合金、钨、钽、氮化钽等等)、半导体材料、或者电绝缘材料形成。可以使用任意适当的方法来形成盖层，包括传统的沉积方法，诸如无电沉积、化学气相沉积、物理气相沉积(溅射)或者原子层沉积。
这些实施例可以实现于或者用于处理一个由任意材料制成的衬底。特别地，这些实施例可以有利地实现于或者用于处理一个半导体衬底，诸如硅衬底、绝缘体上硅衬底(silicon-on-insulator substrate)、碳化硅衬底、应变硅衬底(strained silicon substrate)、硅锗衬底和/或砷化镓衬底。这些实施例可以实现于或者用于处理包括导电区域的衬底，该导电区域使用诸如铜和/或铝这样的任何类型的导电材料形成。这些实施例可以实现于或者用于处理包括由任何电绝缘材料制成的介电区域的衬底，这些电绝缘材料包括无孔和多孔介电材料，并且该介电区域可以包括或不包括硬质掩膜层。
附图说明
图1A是半导体器件的一部分的横截面图，示出了由介电区域所分隔的导电区域；
图1B是图1A的半导体器件的一部分的横截面图，示出了在导电区域和介电区域上形成的介电阻挡层。
图2A是半导体器件的一部分的横截面图，示出了由介电区域所分隔的导电区域；
图2B是图2A的半导体器件的一部分的横截面图，示出了在导电区域的暴露表面，而不是在介电区域的暴露表面上选择形成的盖层；
图2C是图2A和图2B的半导体器件的一部分的横截面图，示出了在盖层上和介电区域的暴露表面上形成的介电阻挡层；
图3是在电子器件的由介电区域所分隔的导电区域上产生盖层的流程图；
图4A到图4E是电子器件的一部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图5A到5D是电子器件的一部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图6A到6D是电子器件的一部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图7A到7C是电子器件的部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图8A到8E是电子器件的部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图9A到9D是电子器件的部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图10A到10F是电子器件的部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图11A到11E是电子器件的部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图12A到12E是电子器件的部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图13A到13D是电子器件的部分的一系列横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤；
图14A是在一个实施例中的包括在其上形成掩膜层的介电区域的结构的横截面图；图14B到14D是在进一步处理以通过某种方式修改掩膜层从而产生希望的掩膜层特性之后的图14A的结构的横截面图，示出了在一个实施例中可以用于修改掩膜层的不同的方式；
图15A是在一个实施例中包括在其上形成掩膜层的介电区域和接着在掩膜层上形成的盖层的结构的横截面图；图15B到15E是在进一步处理以除去盖层之后的图15A的结构的横截面图，示出了在一个实施例中可以用于实现除去盖层的不同的方式。
具体实施方式
根据本发明，在包括(具有一部分、或者在其上或其中形成)被介电区域分隔的导电区域的衬底上，在介电区域上形成掩膜层，从而在随后在衬底上形成盖层期间，该掩膜层抑制在介电区域之上或之内形成盖层。(特别地，电子器件通常包括许多这样的导电区域和介电区域。)导电区域可以是电子器件的电子元件(例如晶体管、电容器、电阻)之间的电互连，并且可以预料这些实施例将普遍用于在这样的电互连上产生盖层。可以选择性地在介电区域上形成掩膜层，从而没有或者可忽略的掩膜层材料被形成在导电区域上。另一种选择，可以非选择性地在介电区域和导电区域上形成掩膜层，并且接着除去在导电区域上形成的掩膜层材料。
如这里使用的，盖层是在电子器件的导电区域上形成的材料层，通常在对导电区域的顶部进行平面化之后，用于抑制导电区域中的电迁移，并且特别地，用于抑制导电区域中的电迁移，优于否则将在导电区域上形成的介电阻挡层(如上所讨论的)。另外，在某些情况下，如下面更详细描述的，盖层可以抑制材料从导电区域扩散，并且特别地，可以某种程度上抑制这种扩散，该扩散能够消除否则将在盖层上形成的介电阻挡层，或者减少其厚度。
可以选择性地在导电区域上形成盖层，从而没有或者可忽略的盖层材料被形成在掩膜层上；特别地，用于形成掩膜层的材料和/或方法可被设计为抑制在掩膜层上形成盖层材料。另一种选择，可以非选择性地在导电区域和掩膜层上形成盖层，并且在掩膜层上形成的盖层可以在之后被除去(例如可以通过除去部分或全部掩膜层、并且随之除去其上形成的盖层材料来实现)。
上述的供选方案包括了以任意程度的选择性来形成掩膜层或盖层。如上面指出的，在区域或表面上选择性地形成材料的意思是与在其它区域或表面上形成相比，材料在该区域或表面上形成对该区域和表面具有更好的覆盖性。在任意实施例中，如果认为是必须的或者希望的，在导电区域上形成的掩膜层材料以及在掩膜层上形成的盖层材料可以被除去。然而，如下面进一步讨论的，在某些情况下，除去在导电区域上形成的掩膜层材料以及在掩膜层上形成的盖层材料不一定是必须的，例如当可忽略量的掩膜层材料在导电区域上形成或者可忽略量的盖层材料在掩膜层上形成时，诸如这种情况是当掩膜层或盖层被分别选择性地形成在导电区域上时。在任何情况下，都抑制在介电区域上的掩膜层上形成盖层材料(除了抑制在介电区域之上或之内由于在介电区域上掩膜层的存在而形成的盖层材料外)。
结果，不像前面的在导电区域上选择性地形成一层导电材料(例如钴合金、镍合金或钨)，从而形成盖层的方式，这里的实施例防止了当导电材料被用于形成盖层时在导电区域之间出现不可接受的电流泄漏。由于这些实施例抑制了盖层材料在介电区域之上或之内的形成，这些实施例能够极其灵活地选择用于形成盖层的材料和/或方法，而无需考虑相对介电区域对于导电区域的盖层材料的选择(并且在一些实施例中，无需考虑对于任何材料的盖层材料的选择)。例如，这可以使得对形成盖层的材料和/或方法的使用具有充足的选择性，否则它们不会形成盖层，诸如在背景部分所描述的。
例如，可以选择用于形成盖层的材料和/或方法，以增强盖层对导电区域的粘附性(从而提高了盖层对于导电区域的电迁移的抑制)。还可以选择用于形成盖层的材料和/或方法，以产生一个不会不可接受地或者不希望地增加导电区域的电阻的盖层：例如，可以不替换任何导电区域的材料，使用具有更高介电常数的盖层材料来形成盖层。另外或者另一种选择，可以选择用于形成盖层的材料和/或方法，以产生一个能够足够有效地抑制用于形成导电区域的材料的扩散，从而可以从电子器件中除去介电阻挡层，或者至少减少其厚度(附带有减少电容和与之相关的优点)。而且，由于掩膜层抑制了盖层材料在介电区域中的形成，这些实施例促进使用多孔介电材料，这在电子器件中越来越被认为是希望使用的。
另外，不像上述的通过形成硫醇盐自组装单分子层来产生盖层的方式，这些实施例能够在铜(一种广泛用于形成半导体器件以及其它电子器件的导电区域的材料)上产生热稳定的盖层(例如使用上述的任意处方法，通过选择性地沉积金属材料而选择性地形成盖层)，从而在许多电子器件的通常的运行状态下(例如对于半导体器件，这意味着盖层应该能够承受高达450摄氏度的温度)，能够保持连续性和无缺陷(也就是根据一个或多个标准具有足够少的缺陷)。
这些实施例可以用于处理由任意类型的材料制成的衬底。如下面更详细描述的，这特别是因为这些实施例可以被实施，使得衬底材料(例如介电区域)被功能化为具有所希望的属性，诸如希望的粘附性。如这里使用的，材料的功能化指修改材料的暴露部分的特性，以实现与随后形成在该材料的暴露部分上的另一种材料的希望的交互作用。特别地，这些实施例可以用于处理半导体衬底，该半导体衬底在电子工业中所使用的部件的制造中是被广泛应用的。这些实施例还可以用于处理平板显示器的制造中所使用的衬底，其中的衬底目前通常是由硅制成。这些实施例可以用于处理任何类型的半导体衬底，诸如硅衬底、绝缘体上硅衬底、碳化硅衬底、应变硅衬底、硅锗衬底或砷化镓衬底。
而且，这些实施例可以用于处理任意形状或尺寸的衬底的。例如，这些实施例可以用于处理在制造电子部件中所使用的半导体衬底，其中的衬底通常是圆的，并且可以用于处理在制造平板显示器中所使用的衬底，其中的衬底通常是矩形的。这些实施例可以用于处理从面积小于1平方英寸(in)的小半导体衬底，一直到目前在许多电子部件的制造中所使用的12英寸(300mm)的半导体衬底；一般的，对于可处理的衬底的尺寸没有限制，从而这些实施例可以用于处理用于制造电子部件的半导体衬底的每个后续的更大的代。这些实施例还可以用于处理在平板显示器的制造中所使用的相对较大的衬底(目前通常是1平方米(m)量级的矩形衬底，但是在某些情况下会更大，并在未来希望增加尺寸)。这些实施例还可以被扩展用于卷到卷的处理应用中，用于具有固定宽度、但(理论上)不限制长度的可变形衬底(一种在平板显示器的制造中特别有用的衬底处理方式)；例如，这样的衬底卷可能有几百尺长。
这些实施例可以用于处理包括任何类型材料的导电区域和介电区域的电子器件。由于掩膜层、以及某些情况下的导电区域和介电区域，可以被功能化为具有希望的属性，诸如希望的粘附性和/或扩散阻挡属性，这尤其如此。例如，在制造电子部件中所使用的半导体器件中，导电区域通常由铜或铝制成；这些实施例可以很好地用于处理这样的衬底。各种介电材料(例如SiCOH介电材料，包括多孔SiCOH介电材料等等)被用于形成在制造电子部件中所使用的半导体器件的介电区域，而这些实施例与所有这些材料的使用都是兼容的。在许多半导体器件中，在介电区域介电材料的顶部形成一个硬质掩膜(通常是由硅基材料形成的，例如SiCx、SiNx、SiCxNy等等)；这些实施例同样可以很好地用于使用这样的衬底的电子器件的制造中。
越来越多的希望在电子器件(在其上可以形成或不形成一个硬质掩膜)中使用多孔介电材料，特别是在用于制造电子部件的半导体器件中。在多孔介电材料的应用场合中，多孔材料对其中的其它材料的扩散尤其敏感。例如，由多孔介电材料制成的介电区域对于其中的盖层材料的扩散尤其敏感；特别是当盖层材料是金属材料时，而经常是这样的情况(如上面讨论的)，盖层材料扩散到介电区域中会增加不可接受的电流泄漏的可能性。另外，如上所述，来自导电区域的残留材料为盖层材料提供了成核位置，该残留材料是在对导电区域和介电区域的暴露表面进行平面化(例如化学机械抛光)之后留在介电区域上的，从而严重减少了在形成盖层期间在导电材料上优先形成的盖层材料。由多孔介电材料制成的介电区域对于这样的残留材料的扩散尤其敏感，从而加剧了这个问题。从而因为掩膜层抑制了材料扩散到多孔介电材料中，在处理包括由多孔介电材料制成的介电区域的衬底中使用这些实施例是尤其有吸引力的。
图3是一个在电子器件的由介电区域所分隔的导电区域上产生盖层的流程图。在方法300的301和302，在电子器件上形成一个掩膜层，使得该掩膜层形成在介电区域上，但不形成在导电区域上。在方法300的303到306，在形成掩膜层之后，在该电子器件上形成一个盖层，使得盖层形成在导电区域上，但不在介电区域和掩膜层的之上或之中。掩膜层的存在抑制了在介电区域之上或之内形成盖层材料，否则如果该掩膜层不存在，这样的情形就会发生，还附带有如这里的其它部分所详细描述的优点。而且，可以以下面详细讨论的几种方式的任意一种来实现方法300，以抑制在掩膜层之上或之内形成盖层材料。
方法300产生一个盖层，使得盖层材料仅形成在导电区域上(没有或可忽略的盖层材料被形成在分隔导电区域的介电区域之上或之内)。这消除了导电区域之间的不可接受的电流泄漏，而这对于以前的沉积金属盖层的方法一直是一个问题，以前的方法无法实现足够的选择性，以优先于分隔导电区域的介电区域，而在导电区域上形成盖层材料。在方法300的307，如下面讨论的，根据盖层材料的属性，可以在电子器件上形成或者不形成介电阻挡层。下面更详细的描述了实现、修改方法300的特定方式，以及方法300的其它方面。
图4A到4E、5A到5D、6A到6D、7A到7C、8A到8E、9A到9D、10A到10F、11A到11E、12A到12E、以及13A到13D的每一个都是电子器件的一部分的横截面图，示出了在一个实施例中，在电子器件的由介电区域所分隔的导电区域上产生盖层的步骤。导电区域可以是电子器件的电子元件之间的电互连，诸如晶体管、电容器、电阻。介电区域420被示出具有一个硬质掩膜420a，它被形成为介电区域420的一个顶部，在目前的电子器件中通常是这样的；然而，介电区域420不是必须包括硬质掩膜420a。
如下面进一步讨论的，方法300可以被用于根据电子器件的一部分的横截面图集合所示出的每个实施例来产生盖层。然而，方法300还可以根据与图4A到4E、5A到5D、6A到6D、7A到7C、8A到8E、9A到9D、10A到10F、11A到11E、12A到12E、以及13A到13D所不同的本发明的实施例来产生盖层。
特别地，在图4A到4E、5A到5D、6A到6D、7A到7C、8A到8E、9A到9D、10A到10F、11A到11E、12A到12E、以及13A到13D所示出的实施例中，由于对于掩膜层450的形成的不完善的选择性或无选择性，可以在导电区域410(如图4A、5A、6A、7A、8A、9A、10A、11A、12A和13A中示出的)上形成掩膜层材料，接着它在形成盖层440之前被除去(如图4B、5B、6B、7B、8B、9B、10B、11B、12B和13B中示出的)。然而，还可以以很大的选择性来完成掩膜层450的形成，使得在导电区域410上不形成掩膜层材料(在这种情况下，图4A、5A、6A、7A、8A、9A、10A、11A、12A和13A中示出的中间结构不会发生)，或者使得在导电区域410上形成可忽略量的掩膜层材料，而不必从导电区域410中除去(在该情况下，图4B、5B、6B、7B、8B、9B、10B、11B、12B和13B中示出的中间结构不会发生，并且每组电子器件的部分的横截面图的之后的图中所示的接着形成的结构将包括在导电区域410上形成的可忽略量的掩膜层材料)。
在形成掩膜层之前，导电区域的暴露表面和介电区域的暴露表面按照这里描述的方法进行制备。这个表面制备需要至少一个或多个清洁步骤(例如，用去离子水冲洗和/或任意其它各种公知的表面清洁步骤)，以除去之前处理中留下的污染物。这样的清洁会除去一些，但通常不会除去全部在对导电区域和介电区域的暴露表面进行平面化之后在介电区域上留下的残留导电材料，并且因此不会否定本发明的效果，即防止这样的残留导电材料促进在介电区域上的盖层材料的不希望的成核，如这里的其它地方所讨论的。
表面制备还可以包括其它的处理步骤。例如，导电区域的暴露表面和/或介电区域的暴露表面可以被功能化为有利于掩膜层的选择形成。特别地，介电区域的表面可以被功能化为促进掩膜层的形成，而导电区域的表面可以被功能化为抑制掩膜层的形成。相似地，导电区域的暴露表面和/或介电区域的暴露表面还可以被功能化为有利于盖层的选择形成。特别地，介电区域的表面可以被功能化为抑制盖层的形成(尽管根据本发明的掩膜层的使用会使得这不是必要的，或者至少很大的降低其重要性)，而导电区域的表面可以被功能化为促进盖层的粘附。
一般地，功能化导电区域的表面和/或介电区域的表面的特定方式依赖于用于形成导电区域、介电区域和掩膜层的材料的特质，以及要产生的希望的属性(例如钝化、材料形成的促进)。例如，由基于二氧化硅的介电材料形成的介电区域被功能化为在介电区域的表面产生大量羟基，自组装单分子层(它可以形成掩膜层)对其具有粘附吸引力，从而促进了介电区域上的掩膜层的形成。另外，可以建立用于形成分子自组装层的分子，以包括与用于形成介电区域的暴露的羟基是共价键的头基。尽管在图3中没有示出，可以包括根据特定实施例的这样的表面制备，作为方法300的附加步骤。
如上面指出的，在方法300的301和302，在电子器件上形成一个掩膜层，使得该掩膜层被形成在该电子器件的介电区域上，但是不形成在由介电区域所分隔的电子器件的导电区域上。在介电区域上形成掩膜层包括了掩膜层材料覆盖介电区域的可忽略错误，例如，不会损害实施例的方法的性能或者电子器件的功能性的掩膜层材料覆盖错误，在该电子器件的制造中使用了一个实施例的方法。另外，在导电区域上不形成掩膜层包括了在导电区域上的可忽略的掩膜层的形成，也就是不会损害实施例的方法的性能或者电子器件的功能性的掩膜层材料覆盖，在该电子器件的制造中使用了一个实施例的方法。
如方法300的301所示，可以选择性地在介电区域上形成掩膜层，或者可以非选择性地在介电区域和导电区域上都形成掩膜层。在介电区域上的掩膜层的选择形成包括了在导电区域上的可忽略的掩膜层材料的形成，例如，不会损害根据一个实施例的方法的性能或者电子器件的功能性的掩膜层材料覆盖，在该电子器件的制造中使用了一个实施例的方法。
非选择性地在介电区域和导电区域上都形成掩膜层包括了对于介电区域或者导电区域不优先形成掩膜层、对于导电区域具有一定程度的优先、或者对于介电区域优先，它们不足以导致没有或者可忽略的掩膜层材料被形成在导电区域上(例如，在最后一种情况下，对于在介电区域上不足以构成掩膜层的选择形成的情况优先)。当非选择性地在介电区域和导电区域上形成掩膜层时，在导电区域上形成的所有掩膜层材料接着被除去，如302所示。除去导电区域上形成的所有掩膜层材料包括在留有可忽略量的在导电区域上形成的掩膜层材料，例如不会损害根据一个实施例的方法的性能或者电子器件的功能性的掩膜层材料覆盖，在该电子器件的制造中使用了根据一个实施例的方法。图4A和4B、5A和5B、6A和6B、7A和7B、8A和8B、9A和9B、10A和10B、11A和11B、12A和12B、13A和13B的每一组都示出了非选择性地在介电区域420和导电区域410上都形成掩膜层450，接着除去在导电区域410上形成的所有掩膜层材料，仅留下在介电区域420上形成的掩膜层450。
一般地，可以使用任何材料和处理来形成掩膜层，以产生一个能够达到所希望的掩膜层功能的掩膜层，例如，在介电区域上的选择形成、提供一个对于盖层材料扩散的好的阻挡。可以使用湿处理(例如将衬底浸在化学池中、将化学液体喷涂或旋压到衬底上)或者干处理来形成掩膜层(例如气相沉积)。如果使用了湿处理，通常在之后使用一个冲洗处理来清洁电子器件，然后经常跟随一个烘干处理。另外，如果使用了湿处理，在处理期间可以给电子器件施加特定幅度和/或频率的振动(例如高频振动，诸如超声波或兆声波振动)，以促进(例如加速)该处理。可以在介电区域上沉积或增长掩膜层。还可以通过冲压来形成掩膜层。可以预料，由于掩膜层是形成在完成的电子器件的必须是不导电的区域，经常希望形成电绝缘(实际上就是不导电)材料的掩膜层。然而，在掩膜层被完全从电子器件除去的实施例中(例如参加图4D、5D、8D、9D、10E和11E)，可以用导电或者半导体材料来形成掩膜层。尽管存在由它们的导电性引起的潜在问题，如果这样的材料的使用提供了其它的掩膜层的有益属性，例如在介电区域上选择形成掩膜层、对于盖层材料的扩散的好的阻挡性，也会希望使用这样的材料。
在形成掩膜层之后，可以以一种希望的方式来功能化或者否则修改(例如化学地、热地和/或光化学地修改)掩膜层，以产生希望的属性(例如对于掩膜层材料的形成产生一个希望的倾向，以被接着在电子器件上形成，或者在形成盖层之后，能够除去一些或全部掩膜层，从而可以除去在掩膜层上形成的盖层材料)。
例如，掩膜层可以是一个分子自组装层，它可以形成为一个单分子层(SAM)或多分子层，并且可以由有机和/或无机材料形成。可以通过在介电区域的表面上形成(例如沉积或生长)附加材料，或者通过化学地激活或修改介电区域的材料以产生一个新的独特材料层，来产生分子自组装层。设计分子类型、头基、端基和/或分子自组装层的链长度的能力提供了建立掩膜层特性的灵活性，它可以用于产生希望的掩膜层属性，如这里的其它地方所讨论的。
例如，掩膜层还可以是由已知的任何材料形成的具有可控膜厚度的层，诸如多分子层聚合电解质。例如，掩膜层还可以是通过无机或有机材料的催化生长而在介电区域的表面上形成的层。这种方式的一个例子就是从表面开始聚合反应的聚合物刷子。表面引发剂可以存在于介电区域的材料中，或者通过化学的或生理化学的方式粘附到介电区域的表面上。例如，掩膜层还可以由树枝状聚合物、超支化聚合物、或者成块共聚物来形成。例如，掩膜层还可以是一个离子的或电化学增强的自组装多分子层或单分子层。
可以使用有机硅材料来形成这里描述的实施例的掩膜层。例如，一些有机硅SAMs具有相对高的分解温度，如果电子器件的随后处理没有除去掩膜层的化，这个特性是希望的，从而在电子器件中产生高温的电子器件运行期间，掩膜层不会经受故障。另外，如下面详细讨论的，一些有机硅SAM对于基于硅的介电材料(介电区域通常由其形成)的粘附性很好(形成强共价键)，并且与诸如铜(导电区域通常由其形成)的金属材料的粘附性不好，这使得在一些应用中希望使用它们，因为它们有助于掩膜层的选择形成。而且，如下面详细描述的，可以设计有机硅SAM，以便于从介电区域除去SAM，这对于从介电区域除去掩膜层的实施例是很有用的。另外，如下面详细描述的，可以设计有机硅SAM，以促进或抑制特定材料的形成，这对于抑制掩膜层上的盖层材料的形成和/或促进在掩膜层上形成的介电阻挡层的粘附性是很有用的。
可以建立在一个实施例中形成的掩膜层的特性，以产生希望的掩膜层属性。例如，可以选择用于形成分子自组装层的分子的类型，并且可以建立分子的特性，诸如头基、端基和/或长度(例如，分子的有机架构中的碳原子数)，以产生希望的分子自组装层的属性。设计掩膜层的特性的特殊方式(结果是用于形成掩膜层的材料和/或方法)可以依赖于实施例的特定应用，例如，介电区域的属性(特别地，包括介电区域的粘附属性)、避免在导电区域上形成掩膜层材料的必要性和愿望(这对于导电区域的粘附属性很重要)、用于形成盖层的材料和/或方法的特性(特别地，盖层材料形成于掩膜层上和/或扩散入掩膜层的倾向性)、和/或用于在掩膜层上接着形成材料的材料(例如介电阻挡层，诸如碳化硅层或氮化硅层)和/或方法的特性。
例如，可以建立用于形成掩膜层的材料和/或方法，以便于实现由一种方法或者根据一个实施例的一种结构的一部分产生的掩膜层的以下可能希望的一个或多个属性。可以期望使用能够产生一个掩膜层的材料和/或方法，该掩膜层对于介电区域具有高选择性(也就是在介电区域上比在导电区域上形成更好的材料和/或方法)。在一些电子器件中，使用SiCOH介电材料；结果，在一些实施例中，可以期望使用能够形成一个掩膜层的材料和/或方法，该掩膜层形成对于SiCOH介电材料具有高选择性。在一些电子器件中，在介电材料的顶部形成基于硅的硬质掩膜，介电区域主要由这种介电材料构成；结果，一些实施例包括使用能够用于形成一个掩膜层的材料和/或方法，该掩膜层对于基于硅的硬质掩膜具有高选择性。
而且，可以期望使用能够产生一个掩膜层的材料和/或方法，该掩膜层对于介电阻挡层或者接着在掩膜层上形成的其它材料具有好的粘附性(通常由包括硅和碳和/或氮的合成物形成，即SiCx、SiNx、SiCxNy)。在产生盖层期间和操作完成的电子器件期间(如果掩膜层被留作完成后的电子器件的一部分)，都可以期望对于盖层材料(例如钴合金，诸如钴-钨-磷合金)的扩散的好的阻挡层。另外，可以期望使用能够产生一个掩膜层的材料和/或方法，以便于除去一些或全部掩膜层(并且随之除去在其上形成的任何盖层材料)，例如，产生一个分子自组装层的端基，它可以与其余分子自组装层分开，或者产生一个分子自组装层的有机架构，该有机架构可以被打破或除去。
而且，可以期望使用能够产生一个掩膜层的材料和/或方法，该掩膜层是连续的和无缺陷的，并且如果它将被留作电子器件的一部分，当它经受与进一步的制造电子器件的处理和/或完成的电子器件的运行相关的热的和化学的环境时，它仍然保持这么平整。例如，对于半导体器件，这意味着掩膜层应该能够承受高达450摄氏度的温度。例如，这还意味着掩膜层应该与用于产生盖层和(如果存在)介电阻挡层的材料和处理是化学相兼容的。还可以期望使用能够快速(例如小于60秒)产生掩膜层的材料和/或方法。
可以建立掩膜层的特性(也就是适当的所使用的材料和/或方法)，以产生对于介电区域和导电区域的希望的材料形成属性。例如，可以建立掩膜层的特性，使得优先于在导电区域上的形成，选择性地在介电区域上形成掩膜层。然而，如其它地方所讨论的，还可以实施这些实施例，使得掩膜层的形成不是选择的；在这样的情况下，在后续的处理步骤种可以除去在导电区域上形成的掩膜层，如下面进一步描述的。在这点上，对于一些用于在电子器件上形成导电区域的材料(例如铜)，这些实施例可以利用这个事实，即很少的材料能够很好的粘附导电区域，从而对于用于选择性地形成掩膜层的材料和/或方法的选择提供了很大的灵活性。附加的或另一种选择，还可以建立掩膜层的特性，以便于在形成盖层之后，从介电区域除去掩膜层。
例如，可以指定用于形成分子自组装掩膜层的分子，以包括相比于导电区域，更可能粘附于介电区域的头基。例如，可以指定用于形成分子自组装掩膜层的分子，以包括可以与介电区域的暴露羟基形成共价键的头基。如上面讨论的，一些有机硅SAM能够很好的粘附通常用于形成介电区域的基于硅的介电材料，而不能很好的粘附于通常用于形成导电区域的诸如铜的金属材料，从而使得它们适用于本发明的实施例，其中选择性地在介电区域上形成掩膜层。例如，已知具有通式RnSiX4-n(其中例如R可以是烷基、取代烷基、芳基或取代芳基，并且例如X可以是卤基(halo)、烷氧基、芳氧基或者氨基)的一个或多个可水解的取代基的硅烷可以形成一个能够表现对于特定表面的强共价或非共价粘附性的SAM。通常，在具有相对较高密度的酸性功能的表面上SAM表面粘附性被增强，诸如羟基或羟基甲硅烷基。基于硅的材料表面，诸如SiO2、SiOH和SiOC表面，拥有相对较高的羟基密度。从而，可以期望形成对于基于硅材料(介电区域通常由其组成)的表面比对于基于金属材料(导电区域通常由其组成)的表面具有更好粘附性的有机硅SAM。
还可以设计有机硅SAM，以根据硅烷反应源材料(silane precursormaterial)的特质和取代基来反向粘附于一个表面。例如，已知在特定反应条件下，具有单独可水解取代基的基于硅的SAM反应源(precursor)(例如具有通式R1R2R3SiX)能够产生形成在一个功能化表面(例如具有相对较高的酸性功能密度的表面)上并能够反向从该表面分开的SAM。例如，可以通过有机溶剂介质(例如甲苯、乙烷、二氯甲或其混合物)中的反应，在衬底上形成一个SAM。这样的SAM可以对于在一个pH范围内的水溶剂介质是稳定的。例如，这将允许随后的盖层材料的无电沉积，同时维持了SAM的完整性。然后可以通过用提高了pH的水或有机/水混合的方式(例如在pH12的NaOH/MeOH/H2O)的情况下来完成SAM的除去。从而可以控制有机硅SAM的粘附属性，以便于粘附到介电区域，然后在形成盖层之后从介电区域除去。在1986年在Gordon & BreachScience Publishers上发表的由Donald E.Leyden编辑的“Silanes，Surfacesand Interfaces(Chemically_Modified Surfaces，Vol.1)”中，讨论了表面硅烷化的例子，其内容公开在此以资参考；其中所讨论的原理可以被用于实现本实施例，可以考虑说明书其它地方对于有机硅材料的使用来理解它。
还可以建立掩膜层的特性(例如所使用的材料和/或方法)，来产生希望的材料形成和/或粘附属性，该属性是对于形成掩膜层之后的将在电子器件上形成的材料而言。特别地，可以建立掩膜层的特性，使得在掩膜层上不能很好的形成盖层材料，从而有助于在导电区域上的盖层材料的选择形成。然而，如这里的其它地方讨论的，还可以实施本实施例，使得盖层的形成不是选择的；在这样的情况下，在随后的处理步骤中可以除去在掩膜层上形成的盖层材料，如下面进一步描述的，并且建立掩膜层的特性以抑制盖层材料的形成的愿望一般会变小。还可以建立掩膜层的特性，使得介电阻挡层材料(如果要形成一个介电阻挡层的话)很好的粘附于掩膜层。
图14A是结构1400的横截面图，它包括其上形成了一个掩膜层1402的介电区域1401。掩膜层1402是一个自组装单分子层(SAM)。该SAM包括但不限制于：在介电区域1401上形成的头基1402a、连接到头基1402a的连接基1402b、以及连接到连接基1402b的端基1402c，其上可以接着形成材料。无需修改，对于形成掩膜层之后的在电子器件上形成的材料，掩膜层1402具有根据掩膜层1402中使用的端基1402c的特质的特性。
图14B到14D是在进一步修改掩膜层1402的处理之后的结构1400的横截面图，修改方式是想要产生希望的掩膜层特性，该特性是对于在形成掩膜层之后在电子器件上的材料的形成(并且特别地，一个或多个特性，不同于由掩膜层1402的未修改的端基1402c所提供的特性)，如上面讨论的。图14B到14D的每一个都示出了一种可以用于修改掩膜层1402的不同类型的方式。
在图14B中，掩膜层1402的头基1402a被分离，除去了掩膜层1402的部分头基1402a、所有连接基1402b和所有端基1402c；留在介电区域1401上的头基1402a的部分(在图14B中以“H＝”表示，以指示提供的特性不同于图14A的未修改头基1402a所提供的特性)提供了对于掩膜层1402的希望的特性。
在图14C中，掩膜层1402的连接基1402b被分离，除去了掩膜层1402的部分连接基1402b和所有端基1402c；留在介电区域1401上的连接基1402b的部分(在图14C中以“L＝”表示，以指示提供的特性不同于图14A的未修改连接基1402b所提供的特性)提供了对于掩膜层1402的希望的特性。
在图14D中，掩膜层1402的端基1402c被分离，除去了掩膜层1402的部分端基1402c；留在介电区域1401上的端基1402c的部分(在图14D中以“T＝”表示，以指示提供的特性不同于图14A的未修改端基1402c所提供的特性)提供了对于掩膜层1402的希望的特性。
存在图14B到14D中未示出的其它类型的方式，可以用于修改掩膜层。例如，在结构1400中，头基1402a和连接基1402b之间的键可以被断开，导致除去了掩膜层1402的连接基1402b和端基1402c；留在介电区域1401上的头基1402a提供了掩膜层1402的希望的特性。连接基1402b和端基1402c之间的键可以被断开，导致除去了掩膜层1402的端基1402c；留在介电区域1401上的连接基1402b提供了掩膜层1402的希望的特性。端基1402c可以被功能化(而不是被分离)；修改后的端基1402c提供了掩膜层1402的希望的特性。实际上，在上述的每种其它类型的方式中(例如分离头基1402a、连接基1402b或端基1402c，或者破坏头基1402a和连接基1402b之间或连接基1402b和端基1402c之间的键)，掩膜层1402的暴露部分可以被功能化，以产生希望的特性。
存在特殊的方式，其中可以实施上述的修改掩膜层的通用方式。特殊的实施方式依赖于掩膜层的402的特殊结构和/或头基1402a、连接基1402b和/或端基1402c的材料，和/或它们之间形成的键。本领域技术人员可以理解如何特殊地实施这样的通用方式，例如使用适当的化学或电化学处理，考虑到掩膜层的402的特殊结构和/或头基1402a、连接基1402b和/或端基1402c的材料，和/或它们之间形成的键，以及上面给出的描述。
例如，可以希望掩膜层抑制在其上用于形成盖层的材料的形成，并促进对用于形成介电阻挡层的材料的粘附。这可以通过建立用于形成分子自组装掩膜层(例如SAM)的端基来完成(例如，指定该分子包括特定的端基，分离该分子的端基和/或功能化该端基)，以抑制用于形成盖层的材料的形成，并促进对用于形成介电阻挡层的材料的粘附。另一种选择，这可以通过建立用于形成分子自组装掩膜层的分子的端基来完成，以抑制用于形成盖层的材料的形成，然后修改(例如分离或功能化)该端基，以促进对用于形成介电阻挡层的材料的粘附。
如上所述，可以设计有机硅SAM，以促进或抑制其上的特定材料的形成，这有助于选择性地形成盖层和/或促进在掩膜层上形成的介电阻挡层的粘附性。可以通过使用适当的替代硅烷反应源，来控制有机硅SAM的暴露表面的属性。例如，通过十八烷基三氯硅烷的反应所形成的SAM被希望能够产生无反应功能性的暴露表面(也就是仅有饱和羟基)。相反，通过氨丙基三甲氧基硅烷的反应所形成的SAM被希望能够产生具有高胺密度的功能性的暴露表面。希望羟基表面能够提供一个不良表面，用于使用无电沉积处理而形成的材料的成核，而希望被胺功能化的表面能够促进这样的成核。更一般的，具有烷基、芳基、氟烷基或氟芳基取代基的硅烷反应源可以被用于产生无反应功能性(对于使用无电沉积处理而形成的材料的成核是冷淡的)的暴露表面，而可以通过使用适当的替代硅烷反应源，来产生包括反应功能性(对于使用无电沉积处理而形成的材料的成核是易接受的)的暴露SAM表面，诸如羟基、氨基或羧基()，这是本领域技术人员可以理解的。从而，可以控制有机硅SAM的暴露表面属性，来抑制在SAM上的盖层材料的形成。
还可以建立掩膜层的特性(即所使用的适当的材料和/或方法)，以产生希望的扩散阻挡属性。特别地，可以建立掩膜层的特性，使得该掩膜层能够很好的阻挡盖层材料和/或用于形成盖层所用的材料(例如反应源材料)的扩散。随着在实施例的应用中所使用的多孔介电材料的增加，建立掩膜层的特性以抑制扩散是愈加有益的。例如，可以预料，有时可以通过使用钴合金(例如钴-钨-磷合金)来形成盖层来实施该实施例。在这样的情况下，可以建立掩膜层的特性，使得掩膜层能够很好的阻挡钴合金和/或合金反应源的扩散。
如上面讨论的(并且如图4A和4B、5A和5B、6A和6B、7A和7B、8A和8B、9A和9B、10A和10B、11A和11B、12A和12B、13A和13B所示的)，可以实施该实施例，使得掩膜层被非选择性地形成在介电区域和导电区域上，接着除去在导电区域上形成的所有掩膜层材料，仅在介电区域上留有掩膜层。如本领域人员公知的，可以使用任意的多种适当的处理，来从导电区域除去掩膜层材料；特别地，在一个实施例中用于从导电区域除去掩膜层材料的特定处理依赖于掩膜层材料和用于形成导电区域的材料的特性。例如，可以通过使用冲洗处理以除去物理吸收的掩膜层材料，或者通过使用蚀刻处理来除去导电区域顶部的小部分导电区域(从而除去其上形成的掩膜层材料)，来完成除去在导电区域上形成的掩膜层材料。可以执行这样的处理，作为电子器件的制造的一部分，以从导电区域的表面除去其它污染物，并且该实施例可以利用这样的处理来增强效率，在实施例的实施过程中产生了一个掩膜层，其中该掩膜层开始是非选择性地形成的。
如上所示，在方法300的303到306，在形成掩膜层之后，在电子器件上形成一个盖层，使得该盖层被形成在导电区域上，而不是形成在掩膜层和/或介电区域之上或之内。在导电区域上形成盖层包括盖层材料覆盖导电区域的可忽略的错误，例如，不会损害实施例的方法的性能或者电子器件的功能性的掩膜层材料覆盖错误，在该电子器件的制造中使用了一个实施例的方法。
另外，在掩膜层和/或介电区域之上或之内不形成盖层包括包括在掩膜层和/或介电区域之上或之内形成可忽略的盖层材料，也就是不会损害一个实施例的方法的性能或者一个电子器件的功能性的盖层材料的形成，在电子器件的制造中使用了实施例的一个方法。特别地，在掩膜层和/或介电区域之上或之内形成可忽略的盖层材料不会产生导电区域之间的不可接收的电流泄漏，即使导电材料被用于形成盖层。不可接受的电流泄漏可以意味着电流泄漏比在一个电子器件中发生的导电区域之间的电流泄漏更恶劣，在该电子器件中的导电区域和介电区域上形成一个介电阻挡层，但是在导电区域上没有形成盖层。
如方法300的303所示，可以选择性地在导电区域上形成盖层，或者可以非选择性地在掩膜层和导电区域上都形成盖层。非选择性地在掩膜层和导电区域上都形成盖层包括了不对于导电区域或者掩膜层优先形成盖层、对于掩膜层具有一定程度的优先、或者对于导电区域优先，它们不足以导致没有或者可忽略的盖层材料被形成在掩膜层和/或介电区域上。当非选择性地在掩膜层和导电区域上形成盖层时，在掩膜层上形成的所有盖层材料接着被除去，如304和305所示。图8C和8D、9C和9D、10C和10D、11C和11D、12C和12D、13C和13D的每一组都示出了非选择性地在掩膜层450和导电区域410上都形成盖层440，接着除去在掩膜层450上形成的所有盖层材料，仅留下在导电区域410上形成的盖层440。
一般的，可以使用任何材料和处理来形成盖层，以产生一个能够达到必须的或希望的盖层功能的盖层，例如，抑制在其上形成盖层的导电区域中的电迁移，抑制材料从在其上形成盖层的导电区域扩散。所使用的材料和处理依赖于是否选择性地形成盖层。盖层可以由导电、半导体或者绝缘(实际上就是不导电)材料形成。半导体或介电材料的使用可以减少或消除在掩膜层上形成盖层材料的问题，否则会在导电区域之间产生不可接受的电流泄漏。例如，可以使用之前用于在半导体器件的导电区域上选择性地沉积一个盖层的材料(例如钴合金，诸如钴、钨和磷的合金，或者钴和硼的合金；镍合金，诸如镍、钼和磷的合金；或者钨)和处理(例如，无电沉积、化学气相沉积)；如上所述，根据一个实施例的在形成盖层期间在介电区域上的掩膜层的存在抑制了在介电区域上形成盖层，否则它会由于这些材料和处理的不充分的选择性而发生。例如，还可以使用其它材料和处理，可以使用钽或氮化钽来形成盖层，并且可以使用其它的沉积处理来形成盖层，诸如物理气相沉积(喷射)或原子层沉积。像掩膜层一样，也可以按照希望的方式来功能化盖层(例如对于在其上接着形成的材料而言，诸如介电阻挡层，产生希望的盖层的粘附属性)。
可以建立一个实施例中形成的盖层的特性，以产生希望的盖层属性。设计盖层的特性(结果是用于形成盖层的材料和/或方法)的特定方式依赖于实施例的特定应用，也就是在其中形成盖层的电子器件的掩膜层、导电区域、和/或之后形成的材料(例如介电阻挡层)的特性和属性。特别地，可以希望建立盖层的特性(也就是使用适当的材料和/或方法)，以便于对导电区域的强粘附性以及在其上选择形成盖层，例如，从而盖层能够在导电区域上比在掩膜层上更好的成核。上述用于沉积一个导电材料的材料和处理产生了一个盖层，它能够在通常构成导电区域的金属材料(例如铜、铝)上比在通常构成掩膜层的材料上更好的成核，从而使它们在实施例的很多应用中被希望使用。
掩膜层的存在防止了在介电区域之上或之内(通过扩散)形成盖层材料，从而能够实现对于与介电区域相对的导电区域的盖层材料的很好的选择性，而不管否则与用于形成盖层的材料和处理相关的选择性。因此掩膜层的存在防止了在平面化处理之后留在介电区域上的残留导电材料促进介电区域上的盖层材料的不希望的成核，而且还便于使用多孔介电材料，否则该材料对于盖层材料的扩散的敏感性可能是不可接受的。从而，本实施例提高了可以用于形成盖层的材料和处理的灵活性，因为如果不存在掩膜层的话，上述的问题被缓解了。例如，如上所述，这里的实施例能够使用用于沉积导电材料以形成一个盖层的材料和处理，以前它们对于形成一个盖层、而不产生导电区域之间的不可接受的电流泄漏是不充分的，但是因为能够很好的粘附于导电区域，它们对于抑制电迁移是很有效的。
另外，由于掩膜层的存在能够通过在导电区域上形成附加材料来产生盖层，就不需要通过化学地修改导电区域的顶部来创建一个盖层。从而避免了与以这样的方式创建盖层相关的导电区域的不希望的电阻增加。
如上所述，当非选择性地在掩膜层和导电层上都形成了盖层时，之后在掩膜层上形成的所有盖层将被除去，如方法300的304和305所示，从而在介电区域上不存在盖层材料(或可忽略的)，从而消除了当导电材料被用于形成盖层时，在导电区域之间的电流泄漏的可能性。如上面解释的，根据这里使用的盖层的选择形成，当在导电区域上选择形成盖层时，不必从掩膜层除去盖层材料；然而，即使在这种情况下，作为一种实际的问题，可能希望实施本实施例，以从掩膜层除去盖层材料，以保证在掩膜层上不形成潜在有害的盖层材料。这可以通过仅从掩膜层除去盖层材料(在305)，或者通过除去一些(例如，其上形成盖层材料的顶部)或全部掩膜层以及其上形成的盖层材料(在304)来完成。图10D、11D、12D和13D示出了仅从掩膜层除去盖层材料，而图8D和9D示出了除去全部掩膜层材料以及其上形成的盖层材料。
一般的，可以使用任意适当的处理来从介电区域上除去盖层材料。通常，除去处理包括分离盖层材料、或者一些或全部的掩膜层以及盖层材料，之后通过冲洗从电子器件除去被分离的材料。所使用的处理依赖于是仅盖层材料被除去、一些掩膜层与盖层一起被除去、还是所有掩膜层与盖层一起被除去。另外，所使用的处理依赖于盖层材料、掩膜层和用于形成介电区域的材料的特性和属性。例如，可以形成一个掩膜层，使得当经受适当处理时，部分掩膜层可以从其余掩膜层分离开，如下面进一步描述的。另外，可以形成一个分子自组装掩膜层，使得当经受适当处理时，该分子自组装掩膜层的有机架构能够被破坏和除去。
图15A是结构1500的横截面图，包括其上形成掩膜层1502的介电区域1501、然后在掩膜层1502上形成的盖层1503。掩膜层1502是自组装单分子层(SAM)。该SAM包括：在介电区域1501上形成的头基1502a、连接到头基1502a的连接基1502b、以及连接到连接基1502b的端基1502c，其上可以接着形成材料。
图15B到15E是在进一步除去盖层1503的处理之后的结构1500的横截面图。图15B到15D的每一个都示出了一种可以用于从介电区域上除去盖层的不同类型的方式。
在图15B中，从介电区域1501除去整个掩膜层1502；作为除去掩膜层1502的结果，盖层1503也被从介电区域1501上除去。在图15C中，掩膜层1502的头基1502a被分离，除去了掩膜层1502的部分头基1502a、所有连接基1502b和所有端基1502c、以及掩膜层1502上形成的盖层1503(在图15C中以“H＝”表示留在介电区域1501上的部分头基1502a，以指示提供的特性不同于图15A的未修改头基1502a所提供的特性)。
在图15D中，掩膜层1502的连接基1502b被分离，除去了掩膜层1502的部分连接基1502b和所有端基1502c、以及掩膜层1502上形成的盖层1503(在图15C中以“L＝”表示留在介电区域1501上的连接基1502b的部分，以指示提供的特性不同于图15A的未修改连接基1502b所提供的特性)。
在图15E中，掩膜层1502的端基1502c被分离，除去了掩膜层1502的部分端基1502c、以及掩膜层1502上形成的盖层1503(在图15B中以“T＝”表示留在介电区域1501上的端基1502c的部分，以指示提供的特性不同于图15A的未修改端基1502c所提供的特性)。
存在图15B到15E中未示出的其它类型的方式，可以用于从介电区域上除去盖层。例如，在结构1500中，头基1502a和连接基1502b之间的键可以被断开，导致除去了掩膜层1502的连接基1502b和端基1502c、以及掩膜层1502上形成的盖层1503。另外，连接基1502b和端基1502c之间的键可以被断开，导致除去了掩膜层1502的端基1502c、以及掩膜层1502上形成的盖层1503。另一种选择，可以从掩膜层1502除去盖层1503，而不影响掩膜层1502的结构，也就是使得端基1502c、连接基1502b和头基1502a不被分离，并且它们之间的键不被断开。最后，可以组合上述的两种或多种通用方式；这有可能增加从介电区域1501上充分除去盖层1502的可能性。另外，在上述任意的通用类型的方式中，在除去盖层1503后至少由部分掩膜层1502留在介电区域1501上，掩膜层1502的暴露部分可以被功能化为产生希望的特性(对于根据本发明的任意类型的掩膜层都是如此，不仅是掩膜层1502)。
存在许多的特定方法，其中可以实施上述的通用方式，以从介电区域上除去盖层。特定的实施方式依赖于掩膜层的402的特殊结构和/或头基1502a、连接基1502b和/或端基1502c的材料，和/或它们之间形成的键。本领域技术人员可以理解如何特殊地实施这样的通用方式，例如使用适当的化学或电化学处理，考虑到掩膜层的402的特殊结构和/或头基1502a、连接基1502b和/或端基1502c的材料，和/或它们之间形成的键，以及上面给出的描述。
如果盖层是在方法300的303被选择性地形成在导电区域上，或者如果当盖层在303被非选择性地形成在导电区域上，在304和305仅从掩膜层除去盖层材料，方法300进一步在306提供之后除去所有掩膜层或者修改(也就是除去一些掩膜层和/或功能化)掩膜层的可能性。除去所有掩膜层或者修改掩膜层可以是必须的或希望的，以产生具有希望的特性(例如很好的粘附到之后在掩膜层上形成的介电阻挡层)的表面(例如掩膜层或介电区域的暴露表面)。在后一种情况(也就是，首先除去盖层，然后除去或修改掩膜层)，可能基于一个或多个原因，必须或者希望在除去盖层之后(而不是与除去盖层一起)除去一些或者全部掩膜层(和/或功能化该掩膜层)。特别地，可能更容易、更可能或者只可能产生一个具有希望的特性的表面，通过首先除去盖层，然后执行进一步的处理以除去或修改盖层。
图10E和11E示出了在盖层材料已经从掩膜层除去之后，从介电区域除去所有掩膜层。图14B到14D示出了除去一些掩膜层和/或功能化掩膜层，其中该掩膜层是自组装单分子层(还可以对其它类型的掩膜层执行这样的除去或功能化)。
如本领域公知的，可以使用许多适当处理的任意处理来从介电区域除去掩膜层。详细的，如本领域公知的，可以使用许多适当处理的任意处理来功能化掩膜层。例如，可以使用类似于用于从导电区域除去掩膜层材料的处理，来完成对介电区域上形成的所有掩膜层的除去，如上所述，例如使用冲洗处理和/或蚀刻处理。相似的，可以使用如上面描述的、用于在形成盖层之前除去在介电区域上形成的部分掩膜层的处理，来完成除去在介电区域上形成的掩膜层。另外，可以使用与用于除去一些或所有掩膜层以及其上形成的盖层所相同或类似的处理，来完成在从掩膜层除去盖层之后除去一些或所有掩膜层(然而，盖层的存在使得必须或者希望使用不同的处理)。特别地，在实施例中使用的用于从介电区域除去掩膜层材料和/或功能化掩膜层的特定处理可以依赖于掩膜层材料的特性，还可以依赖于用于形成介电区域的材料。
如上所示，在方法300的307，依赖于盖层的属性，可以在电子器件上形成或不形成介电阻挡层。图4E、6D、8E、10F和12E的每一个都示出了电子器件上的介电阻挡层430的形成，而图5D、7C、9D、11E和13D的每一个都示出了在电子器件上不形成介电阻挡层。
如果在电子器件上形成了介电阻挡层，可以使用任意传统的材料和处理，或者本领域技术人员公知的任意其它适当的方式，来完成这样的形成。例如，可以通过化学气相沉积在电子器件上沉积氮化硅或碳化硅(例如BarrierLow-K Dielectric)，来产生介电阻挡层。
如上所述，已经在电子器件的导电材料(例如铜)上形成了一个介电阻挡层，以抑制导电材料扩散到电子器件的相邻材料(例如在导电材料上接着形成的介电材料)中。然而，如果盖层是由能够很好的抑制这样的扩散的材料形成的，同时还提供其它需要的盖层属性(诸如对导电区域的好的粘附性以抑制电迁移、以及对导电区域的好的选择性，从而当盖层材料是导电的，杂散的盖层材料不会在导电区域之间产生不可接受的电流泄漏)，有可能从电子器件中消除该介电阻挡层，或者至少减少该介电阻挡层的厚度。在一些实施例中，形成一个盖层，使得材料从导电区域到相邻区域的扩散能够被足够有效的抑制，从而可以形成一个相比于如果不存在盖层的情况下具有较小厚度的介电阻挡层。在其它实施例中，形成一个盖层，使得材料从导电区域到相邻区域的扩散能够被足够有效的抑制，从而不需要形成介电阻挡层。在任意一种情况下，材料从导电区域到相邻区域的扩散能够被足够有效的抑制意味着抑制这样的扩散相同于或者优于没有盖层而由介电阻挡层抑制的扩散。
例如，可以根据能够控制盖层的化学计量、厚度和密度的处理，来形成上述用于根据实施例形成盖层的材料，诸如钴合金、镍合金、钨、钽、和氮化钽，以产生能够足够有效的抑制材料从导电区域扩散到相邻区域的盖层，从而介电阻挡层可以被消除或者减少厚度。消除介电阻挡层或者减少介电阻挡层的厚度可以减少电阻，这可以降低功率损耗和/或增加电子器件的运行速度。通过在介电区域上使用掩膜层以最小化或消除在选择用于形成盖层的材料和/或方法中作为一个重要考虑的选择性，除了能够充分抑制电迁移、很好的阻挡导电材料的扩散，从而能够消除或者减少介电阻挡层的厚度，以及附带的优点之外，这里的实施例为能够形成盖层的那些材料和/或方法开辟了新的可能性。
图3示出了在一个实施例中包括各种可选步骤的产生盖层的方法。图4A到4E、5A到5D、6A到6D、7A到7C、8A到8E、9A到9D、10A到10F、11A到11E、12A到12E、以及13A到13D的每一组示出了根据本发明的各种实施例的盖层的产生。使用如下的方法300来产生根据图4A到4E、5A到5D、6A到6D、7A到7C、8A到8E、9A到9D、10A到10F、11A到11E、12A到12E、以及13A到13D所示的每个实施例的盖层。
在图4A到4E所示的实施例中，在方法300的301，在介电区域420和导电区域410上非选择性地形成掩膜层450(图4A)，在方法300的302，从导电区域410除去所有的掩膜层材料(图4B)，在方法300的303，在导电区域上选择形成盖层材料(图4C)，在方法300的步骤306，从介电区域420除去所有的掩膜层材料(图4D)，并且在方法300的307，在盖层440和介电区域420上形成介电阻挡层430(图4E)。
在图5A到5D所示的实施例中，分别按照上面对于图4A到4D所示的结构的描述来形成图5A到5D的每个结构。相比于图4A到4E中所示的实施例，在图5A到5D所示的实施例中，形成盖层440，使得在方法300的307不需要形成介电阻挡层。
在图6A到6D所示的实施例中，分别按照上面对于图4A到4C所示的结构的描述来形成图6A到6C的每个结构。相比于图4A到4E中所示的实施例，在图6A到6D所示的实施例中，在方法300的307形成介电阻挡层430之前，在方法300的306不从介电区域420除去掩膜层材料。
在图7A到7C所示的实施例中，分别按照上面对于图6A到6C所示的结构的描述来形成图7A到7C的每个结构。相比于图6A到6D中所示的实施例，在图7A到7C所示的实施例中，形成盖层440，使得在方法300的307不需要形成介电阻挡层。
在图8A到8E所示的实施例中，在方法300的301，在介电区域420和导电区域410上非选择性地形成掩膜层450(图8A)，在方法300的302，从导电区域410除去所有的掩膜层材料(图8B)，在方法300的303，在介电区域和导电区域上非选择形成盖层材料(图8C)，在方法300的304，从介电区域420除去所有的掩膜层材料(以及其上形成的所有盖层材料)(图4D)，并且在方法300的307，在盖层440和介电区域420上形成介电阻挡层430(图8E)。
在图9A到9D所示的实施例中，分别按照上面对于图8A到8D所示的结构的描述来形成图9A到9D的每个结构。相比于图8A到8E中所示的实施例，在图9A到9D所示的实施例中，形成盖层440，使得在方法300的307不需要形成介电阻挡层。
在图10A到10F所示的实施例中，分别按照上面对于图8A到8C所示的结构的描述来形成图10A到10C的每个结构。相比于图8A到8E中所示的实施例，在图10A到10F所示的实施例中，在方法300的304，不从介电区域420除去掩膜层材料，尽管在方法300的305除去所有盖层材料(图10D)，之后在方法300的306，从介电区域420除去所有掩膜层材料(图10E)，接着在方法300的307，在盖层440和介电区域420上形成介电阻挡层430。
在图11A到11E所示的实施例中，分别按照上面对于图10A到10E所示的结构的描述来形成图11A到11E的每个结构。相比于图10A到10F中所示的实施例，在图11A到11E所示的实施例中，形成盖层440，使得在方法300的307不需要形成介电阻挡层。
在图12A到12E所示的实施例中，分别按照上面对于图10A到10D所示的结构的描述来形成图12A到12D的每个结构。相比于图10A到10F中所示的实施例，在图12A到12E所示的实施例中，在方法300的307形成介电阻挡层430之前，在方法300的306不从介电区域420除去掩膜层材料。
在图13A到13D所示的实施例中，分别按照上面对于图12A到12E所示的结构的描述来形成图13A到13D的每个结构。相比于图12A到12E中所示的实施例，在图13A到13D所示的实施例中，形成盖层440，使得在方法300的307不需要形成介电阻挡层。
上述实施例包括一个包括第一和第二导电区域的器件。一个实施例的器件包括分隔第一和第二导电区域的介电区域。一个实施例的器件包括在至少部分介电区域上形成的至少部分掩膜层，其中在第一和第二导电区域上没有掩膜层。一个实施例的器件包括在至少第一和第二导电区域上形成的盖层。
一个实施例的掩膜层包括分子自组装层。
一个实施例的掩膜层包括有机硅材料，其中该有机硅材料包括有机硅烷、氯硅烷、烷氧基硅烷、乙氧基硅烷、甲氧基硅烷和羟基硅烷的一个或多个。
一个实施例的掩膜层包括聚合电解质、树枝状聚合物、超支化聚合物、聚合物刷子和成块共聚物的一个或多个。
一个实施例的掩膜层包括单分子层和多分子层的一个或多个。
一个实施例的掩膜层包括在盖层和掩膜层部分上形成的介电阻挡层。
一个实施例的介电阻挡层的厚度比没有盖层的器件的介电阻挡层的厚度相对较薄。
一个实施例的盖层被配置为抑制材料从第一和第二导电区域扩散到相邻区域中。
一个实施例的盖层被配置为消除对于第一和第二导电区域和介电区域上的介电阻挡层的使用。
一个实施例的盖层包括一个导电材料。
一个实施例的盖层包括钴合金、镍合金、钨、钽和氮化钽的一个或多个。
一个实施例的盖层包括电绝缘材料。
一个实施例的介电区域包括氧化物、氮化物、氮氧化物、包含氧化物的硅、包含碳化物的硅、包含氮化物的硅、包含氧化物的碳、包含氧化物的氮、多孔电介质、以及介电常数小于2.5的低介电常数材料中至少之一。
一个实施例的介电区域包括在介电区域的介电材料上形成的硬质掩膜。
一个实施例的电子器件是从包括半导体器件、光电器件、数据存储器件、磁电器件、磁光器件、分子电子器件、光伏器件、电致发光器件、光致发光器件、光子器件以及封装器件的组中选出的。
上述实施例包括一种方法，它包括提供一个包括由介电区域分隔的导电区域的电子器件。一个实施例的方法包括在至少部分介电区域上形成掩膜层。一个实施例的方法包括在至少导电区域上形成盖层。
一个实施例的方法包括在介电区域上选择形成掩膜层材料。
一个实施例的方法包括通过形成分子自组装层来形成掩膜层。
一个实施例的掩膜层包括单分子层和多分子层的一个。
一个实施例的形成掩膜层包括在介电区域和导电区域上形成掩膜层。一个实施例的形成掩膜层包括从导电区域除去至少部分掩膜层。
一个实施例的形成盖层包括在导电区域上选择形成盖层材料。
一个实施例的掩膜层被配置为抑制在至少部分介电区域上形成盖层材料。
一个实施例的盖层被配置为抑制材料从第一和第二导电区域扩散到相邻区域中。
一个实施例的方法包括在形成掩膜层和盖层之后，在导电区域和介电区域上形成介电阻挡层。
一个实施例的介电阻挡层的厚度比没有盖层的介电阻挡层的厚度相对较薄。
一个实施例的盖层被配置为消除对于导电区域和介电区域上的介电阻挡层的使用。
一个实施例的方法包括在形成盖层之后除去至少部分掩膜层。
一个实施例的形成盖层包括在掩膜层和导电区域上形成盖层。一个实施例的形成盖层包括从掩膜层上除去至少部分盖层材料。一个实施例的除去掩膜层上形成的盖层材料包括除去至少部分掩膜层。一个实施例的除去掩膜层上形成的盖层材料包括仅除去盖层材料。
一个实施例的方法包括，在除去了至少部分在掩膜层上形成的盖层之后，在导电区域和介电区域上形成介电阻挡层。介电阻挡层的厚度比没有盖层的器件的介电阻挡层的厚度相对较薄。
一个实施例的盖层被配置为抑制材料从导电区域扩散到相邻区域中。
一个实施例的盖层被配置为消除对于导电区域和介电区域上的介电阻挡层的使用。
一个实施例的方法包括，在形成掩膜层之前，以特定方式处理导电区域的暴露表面和介电区域的暴露表面的一个或多个。
一个实施例的处理暴露表面包括清洁导电区域的暴露表面和介电区域的暴露表面的一个或多个。
一个实施例的处理暴露表面包括功能化导电区域的暴露表面和介电区域的暴露表面的一个或多个。
一个实施例的掩膜层包括有机硅材料，其中该有机硅材料包括有机硅烷、氯硅烷、烷氧基硅烷、乙氧基硅烷、甲氧基硅烷和羟基硅烷的一个或多个。
一个实施例的掩膜层包括聚合电解质、树枝状聚合物、超支化聚合物、聚合物刷子和成块共聚物的一个或多个。
一个实施例的盖层包括一个导电材料。
一个实施例的盖层包括钴合金、镍合金、钨、钽和氮化钽的一个或多个。
一个实施例的形成盖层包括使用无电沉积、电化学沉积、化学气相沉积、物理气相沉积、原子层沉积的一个或多个来形成盖层。
一个实施例的盖层包括电绝缘材料。
一个实施例的介电区域包括氧化物、氮化物、氮氧化物、包含氧化物的硅、包含碳化物的硅、包含氮化物的硅、包含氧化物的碳、包含氧化物的氮、多孔电介质、以及介电常数小于2.5的低介电常数材料中至少之一。
一个实施例的介电区域包括在介电区域的介电材料上形成的硬质掩膜。
一个实施例的电子器件是从包括半导体器件、光电器件、数据存储器件、磁电器件、磁光器件、分子电子器件、光伏器件、电致发光器件、光致发光器件、光子器件以及封装器件的组中选出的。
已经描述了本发明的各种实施例。本说明书意图是说明性的，而非限制性的。从而，在不脱离下面列出的权利要求的范围的情况下，本发明可以进行特定的修改。

Claims (46)

1、一种器件，包括：
第一和第二导电区域；
分隔所述第一和第二导电区域的介电区域；
在至少部分介电区域上形成的至少部分掩膜层，其中在所述第一和第二导电区域上没有所述掩膜层；以及
在至少第一和第二导电区域上形成的盖层。
2、根据权利要求1所述的器件，其特征在于：所述掩膜层包括分子自组装层。
3、根据权利要求1所述的器件，其特征在于：所述掩膜层包括有机硅材料，其中所述有机硅材料包括有机硅烷、氯硅烷、烷氧基硅烷、乙氧基硅烷、甲氧基硅烷和羟基硅烷中的一种或多种。
4、根据权利要求1所述的器件，其特征在于：所述掩膜层包括聚合电解质、树枝状聚合物、超支化聚合物、聚合物刷子和成块共聚物中的的一种或多种。
5、根据权利要求1所述的器件，其特征在于：所述掩膜层包括单分子层和多分子层中的一个或多个。
6、根据权利要求1所述的器件，其特征在于：所述器件进一步包括在所述盖层和部分掩膜层上形成的介电阻挡层。
7、根据权利要求6所述的器件，其特征在于：所述介电阻挡层的厚度比没有盖层的器件的介电阻挡层的厚度薄。
8、根据权利要求1所述的器件，其特征在于：所述盖层被配置为抑制材料从所述第一和第二导电区域扩散到相邻区域中。
9、根据权利要求1所述的器件，其特征在于：所述盖层被配置为消除对所述第一和第二导电区域以及介电区域上的介电阻挡层的使用。
10、根据权利要求1所述的器件，其特征在于：所述盖层包括导电材料。
11、根据权利要求10所述的器件，其特征在于：所述盖层包括钴合金、镍合金、钨和钽以及氮化钽中的一种或多种。
12、根据权利要求1所述的器件，其特征在于：所述盖层包括电绝缘材料。
13、根据权利要求1所述的器件，其特征在于：所述介电区域包括氧化物、氮化物、氮氧化物、包含氧化物的硅、包含碳化物的硅、包含氮化物的硅、包含氧化物的碳、包含氧化物的氮、多孔电介质、以及介电常数小于2.5的低介电常数材料中至少之一。
14、根据权利要求1所述的器件，其特征在于：所述介电区域进一步包括在所述介电区域的介电材料上形成的硬质掩膜层。
15、根据权利要求1所述的器件，其特征在于：所述电子器件选自：半导体器件、光电器件、数据存储器件、磁电器件、磁光器件、分子电子器件、光伏器件、电致发光器件、光致发光器件、光子器件以及封装器件。
16、一种方法，包括：
提供一种电子器件，所述电子器件包括被介电区域分隔的导电区域；
至少在部分介电区域上形成掩膜层；以及
至少在所述导电区域上形成盖层。
17、根据权利要求16所述的方法，其特征在于：形成所述掩膜层包括在所述介电区域上选择形成所述掩膜层材料。
18、根据权利要求16所述的方法，其特征在于：形成所述掩膜层包括形成分子自组装层。
19、根据权利要求16所述的方法，其特征在于：所述掩膜层包括单分子层和多分子层中之一。
20、根据权利要求16所述的方法，其特征在于：形成所述掩膜层包括：
在所述介电区域和导电区域上形成所述掩膜层材料；以及
从所述导电区域除去至少部分掩膜层材料。
21、根据权利要求16所述的方法，其特征在于：形成所述盖层包括在所述导电区域上选择性形成盖层材料。
22、根据权利要求16所述的方法，其特征在于：所述掩膜层抑制在至少部分介电区域上形成盖层材料。
23、根据权利要求16所述的方法，其特征在于：所述盖层被配置为抑制材料从所述第一和第二导电区域扩散到相邻区域中。
24、根据权利要求16的方法，进一步包括，在形成所述掩膜层和盖层之后，在所述导电区域和介电区域上形成介电阻挡层。
25、根据权利要求24所述的方法，其特征在于：所述介电阻挡层的厚度比没有盖层的介电阻挡层的厚度薄。
26、根据权利要求23所述的方法，其特征在于：所述盖层被配置为消除对所述导电区域和介电区域上的介电阻挡层的使用。
27、根据权利要求16的方法，进一步包括，在形成所述盖层之后，除去至少部分掩膜层。
28、根据权利要求16所述的方法，其特征在于：形成所述盖层包括：
在所述掩膜层和导电区域上形成盖层材料；以及
除去所述掩膜层上形成的除去盖层材料的至少一部分。
29、根据权利要求28所述的方法，其特征在于：除去所述掩膜层上形成的盖层材料包括除去至少部分掩膜层。
30、根据权利要求28所述的方法，其特征在于：除去所述掩膜层上形成的盖层材料包括仅除去盖层材料。
31、根据权利要求28的方法，进一步包括，在除去了所述掩膜层上形成的盖层的至少一部分之后，在所述导电区域和介电区域上形成介电阻挡层。
32、根据权利要求31所述的方法，其特征在于：所述介电阻挡层的厚度比没有盖层的器件的介电阻挡层的厚度薄。
33、根据权利要求28所述的方法，其特征在于：所述盖层被配置为抑制材料从所述导电区域扩散到相邻区域中。
34、根据权利要求33所述的方法，其特征在于：所述盖层被配置为消除对所述导电区域和介电区域上的介电阻挡层的使用。
35、根据权利要求16的方法，进一步包括，在形成所述掩膜层之前，以特定方式处理所述导电区域的暴露表面和所述介电区域的暴露表面中的一个或多个。
36、根据权利要求35所述的方法，其特征在于：处理暴露表面包括清洁所述导电区域的暴露表面和所述介电区域的暴露表面中的一个或多个。
37、根据权利要求35所述的方法，其特征在于：处理所述暴露表面包括功能化所述导电区域的暴露表面和所述介电区域的暴露表面中的一个或多个。
38、根据权利要求16所述的方法，其特征在于：所述掩膜层包括有机硅材料，其中所述有机硅材料包括有机硅烷、氯硅烷、烷氧基硅烷、乙氧基硅烷、甲氧基硅烷和羟基硅烷中的一中或多种。
39、根据权利要求16所述的方法，其特征在于：所述掩膜层包括聚合电解质、树枝状聚合物、超支化聚合物、聚合物刷子和成块共聚物中的一种或多种。
40、根据权利要求16所述的方法，其特征在于：所述盖层包括导电材料。
41、根据权利要求40所述的方法，其特征在于：所述盖层包括钴合金、镍合金、钨、钽和氮化钽中的一种或多种。
42、根据权利要求16所述的方法，其特征在于：形成所述盖层包括使用无电沉积、电化学沉积、化学气相沉积、物理气相沉积、原子层沉积中的一种或多种来形成所述盖层。
43、根据权利要求16所述的方法，其特征在于：所述盖层包括电绝缘材料。
44、根据权利要求16所述的方法，其特征在于：所述介电区域包括氧化物、氮化物、氮氧化物、包含氧化物的硅、包含碳化物的硅、包含氮化物的硅、包含氧化物的碳、包含氧化物的氮、多孔电介质、以及介电常数小于2.5的低介电常数材料中至少之一。
45、根据权利要求16所述的方法，其特征在于：所述介电区域包括在介电材料上形成的硬质掩膜层。
46、根据权利要求16所述的方法，其特征在于：所述电子器件选自：半导体器件、光电器件、数据存储器件、磁电器件、磁光器件、分子电子器件、光伏器件、电致发光器件、光致发光器件、光子器件以及封装器件。
CN2006800262455A 2005-05-18 2006-04-03 一种用于在衬底上产生盖层的方法和一种器件 Expired - Fee Related CN101558482B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11/132,817 2005-05-18
US11/132,817 US7390739B2 (en) 2005-05-18 2005-05-18 Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
US11/132,841 2005-05-18
US11/132,841 US7749881B2 (en) 2005-05-18 2005-05-18 Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
PCT/US2006/012098 WO2006124131A2 (en) 2005-05-18 2006-04-03 Substrates including a capping layer on electrically conductive regions

Publications (2)

Publication Number Publication Date
CN101558482A true CN101558482A (zh) 2009-10-14
CN101558482B CN101558482B (zh) 2012-04-04

Family

ID=37447576

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800262455A Expired - Fee Related CN101558482B (zh) 2005-05-18 2006-04-03 一种用于在衬底上产生盖层的方法和一种器件

Country Status (2)

Country Link
US (7) US7390739B2 (zh)
CN (1) CN101558482B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078618A (zh) * 2013-03-29 2014-10-01 海洋王照明科技股份有限公司 有机电致发光器件及其封装方法
CN105529408A (zh) * 2014-10-17 2016-04-27 三星显示有限公司 掩模组件、用于制造显示设备的装置和方法
CN107406977A (zh) * 2015-02-26 2017-11-28 应用材料公司 使用自组装单层的选择性电介质沉积的方法
US10304972B2 (en) 2012-12-19 2019-05-28 Sunpower Corporation Solar cell with silicon oxynitride dielectric layer

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7390739B2 (en) * 2005-05-18 2008-06-24 Lazovsky David E Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
WO2006058034A2 (en) * 2004-11-22 2006-06-01 Intermolecular, Inc. Molecular self-assembly in substrate processing
US7879710B2 (en) * 2005-05-18 2011-02-01 Intermolecular, Inc. Substrate processing including a masking layer
US8575021B2 (en) * 2004-11-22 2013-11-05 Intermolecular, Inc. Substrate processing including a masking layer
WO2007029253A2 (en) * 2005-09-06 2007-03-15 Beyond Blades Ltd. 3-dimensional multi-layered modular computer architecture
US7790631B2 (en) * 2006-11-21 2010-09-07 Intel Corporation Selective deposition of a dielectric on a self-assembled monolayer-adsorbed metal
US8120114B2 (en) 2006-12-27 2012-02-21 Intel Corporation Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate
US7902064B1 (en) 2007-05-16 2011-03-08 Intermolecular, Inc. Method of forming a layer to enhance ALD nucleation on a substrate
US8551252B2 (en) * 2008-04-03 2013-10-08 Intermolecular, Inc. Methods for removing residual particles from a substrate
US20100055422A1 (en) * 2008-08-28 2010-03-04 Bob Kong Electroless Deposition of Platinum on Copper
US8053361B2 (en) * 2008-09-04 2011-11-08 Globalfoundries Singapore Pte. Ltd Interconnects with improved TDDB
US8610283B2 (en) * 2009-10-05 2013-12-17 International Business Machines Corporation Semiconductor device having a copper plug
US8404582B2 (en) * 2010-05-04 2013-03-26 International Business Machines Corporation Structure and method for manufacturing interconnect structures having self-aligned dielectric caps
DE102010063294B4 (de) * 2010-12-16 2019-07-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Metallisierungssystemen von Halbleiterbauelementen, die eine Kupfer/Silizium-Verbindung als ein Barrierenmaterial aufweisen
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US8906799B1 (en) 2013-07-29 2014-12-09 International Business Machines Corporation Random local metal cap layer formation for improved integrated circuit reliability
US9802828B2 (en) 2014-10-03 2017-10-31 Applied Materials, Inc. Precursors suitable for high temperature atomic layer deposition of silicon-containing films
CN109075021B (zh) 2016-03-03 2023-09-05 应用材料公司 利用间歇性空气-水暴露的改良自组装单层阻挡
US9859154B2 (en) * 2016-03-11 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnect structure of semiconductor device
US11066747B2 (en) 2016-04-25 2021-07-20 Applied Materials, Inc. Chemical delivery chamber for self-assembled monolayer processes
US10358715B2 (en) 2016-06-03 2019-07-23 Applied Materials, Inc. Integrated cluster tool for selective area deposition
US10504723B2 (en) * 2017-01-05 2019-12-10 Applied Materials, Inc. Method and apparatus for selective epitaxy
US20180308685A1 (en) * 2017-04-21 2018-10-25 Applied Materials, Inc. Low temperature selective epitaxial silicon deposition
TWI816676B (zh) * 2017-06-14 2023-10-01 美商應用材料股份有限公司 用於達成無缺陷自組裝單層的晶圓處理
JP7001374B2 (ja) * 2017-06-19 2022-02-04 東京エレクトロン株式会社 成膜方法、記憶媒体及び成膜システム
US10643840B2 (en) * 2017-09-12 2020-05-05 Applied Materials, Inc. Selective deposition defects removal by chemical etch
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
US11069526B2 (en) * 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer
US11075113B2 (en) 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal capping layer and methods thereof
KR20230074418A (ko) * 2020-09-25 2023-05-30 램 리써치 코포레이션 억제제로서 실레인들을 사용하는 금속 옥사이드들의 선택적인 증착
US20240052480A1 (en) * 2022-08-15 2024-02-15 Applied Materials, Inc. Methods for Selective Molybdenum Deposition

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4743954A (en) * 1985-06-07 1988-05-10 University Of Utah Integrated circuit for a chemical-selective sensor with voltage output
US6849462B1 (en) * 1991-11-22 2005-02-01 Affymetrix, Inc. Combinatorial strategies for polymer synthesis
US6943034B1 (en) * 1991-11-22 2005-09-13 Affymetrix, Inc. Combinatorial strategies for polymer synthesis
AU675054B2 (en) * 1991-11-22 1997-01-23 Affymetrix, Inc. Combinatorial strategies for polymer synthesis
US5356756A (en) * 1992-10-26 1994-10-18 The United States Of America As Represented By The Secretary Of Commerce Application of microsubstrates for materials processing
US6004617A (en) * 1994-10-18 1999-12-21 The Regents Of The University Of California Combinatorial synthesis of novel materials
US6045671A (en) * 1994-10-18 2000-04-04 Symyx Technologies, Inc. Systems and methods for the combinatorial synthesis of novel materials
US5985356A (en) * 1994-10-18 1999-11-16 The Regents Of The University Of California Combinatorial synthesis of novel materials
US5545927A (en) * 1995-05-12 1996-08-13 International Business Machines Corporation Capped copper electrical interconnects
US6063633A (en) * 1996-02-28 2000-05-16 The University Of Houston Catalyst testing process and apparatus
US5852127A (en) * 1996-07-09 1998-12-22 Rensselner Polytechnic Institute Modification of porous and non-porous materials using self-assembled monolayers
US6468806B1 (en) * 1996-10-02 2002-10-22 Symyx Technologies, Inc. Potential masking systems and methods for combinatorial library synthesis
US6576906B1 (en) * 1999-10-08 2003-06-10 Symyx Technologies, Inc. Method and apparatus for screening combinatorial libraries for semiconducting properties
US6187164B1 (en) * 1997-09-30 2001-02-13 Symyx Technologies, Inc. Method for creating and testing a combinatorial array employing individually addressable electrodes
US6818110B1 (en) * 1997-09-30 2004-11-16 Symyx Technologies, Inc. Combinatorial electrochemical deposition and testing system
JP4947834B2 (ja) * 1997-11-26 2012-06-06 アプライド マテリアルズ インコーポレイテッド ダメージフリー被覆刻設堆積法
US6287977B1 (en) * 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
US6306658B1 (en) * 1998-08-13 2001-10-23 Symyx Technologies Parallel reactor with internal sensing
WO2000017413A2 (en) * 1998-09-18 2000-03-30 Symyx Technologies Formation of combinatorial arrays of materials using solution-based methodologies
US6830663B2 (en) * 1999-01-26 2004-12-14 Symyx Technologies, Inc. Method for creating radial profiles on a substrate
US6364956B1 (en) * 1999-01-26 2002-04-02 Symyx Technologies, Inc. Programmable flux gradient apparatus for co-deposition of materials onto a substrate
US6749814B1 (en) * 1999-03-03 2004-06-15 Symyx Technologies, Inc. Chemical processing microsystems comprising parallel flow microreactors and methods for using same
US6457234B1 (en) * 1999-05-14 2002-10-01 International Business Machines Corporation Process for manufacturing self-aligned corrosion stop for copper C4 and wirebond
US6323128B1 (en) * 1999-05-26 2001-11-27 International Business Machines Corporation Method for forming Co-W-P-Au films
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US6750152B1 (en) * 1999-10-01 2004-06-15 Delphi Technologies, Inc. Method and apparatus for electrically testing and characterizing formation of microelectric features
US6911129B1 (en) * 2000-05-08 2005-06-28 Intematix Corporation Combinatorial synthesis of material chips
CA2344946A1 (en) * 2000-05-10 2001-11-10 Symyx Technologies, Inc. Polymer libraries on a substrate, method of forming polymer libraries on a substrate and characterization methods with same
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US6503834B1 (en) * 2000-10-03 2003-01-07 International Business Machines Corp. Process to increase reliability CuBEOL structures
US20020079487A1 (en) * 2000-10-12 2002-06-27 G. Ramanath Diffusion barriers comprising a self-assembled monolayer
US20020105081A1 (en) * 2000-10-12 2002-08-08 G. Ramanath Self-assembled near-zero-thickness molecular layers as diffusion barriers for Cu metallization
JP3745959B2 (ja) * 2000-12-28 2006-02-15 セイコーエプソン株式会社 シリコン薄膜パターンの形成方法
US6607977B1 (en) * 2001-03-13 2003-08-19 Novellus Systems, Inc. Method of depositing a diffusion barrier for copper interconnect applications
US7132363B2 (en) * 2001-03-27 2006-11-07 Advanced Micro Devices, Inc. Stabilizing fluorine etching of low-k materials
US20030032198A1 (en) * 2001-08-13 2003-02-13 Symyx Technologies, Inc. High throughput dispensing of fluids
DE60211190T2 (de) 2001-10-12 2006-10-26 Siltronic Ag Verfahren zur herstellung einer halbleiter-schichtstruktur und entsprechende struktur
CN1203540C (zh) * 2001-11-30 2005-05-25 联华电子股份有限公司 双重镶嵌结构的制造方法
US7335153B2 (en) * 2001-12-28 2008-02-26 Bio Array Solutions Ltd. Arrays of microparticles and methods of preparation thereof
WO2003058671A2 (en) 2002-01-14 2003-07-17 Universität Augsburg Target end station for the combinatory ion implantation and method of ion implantation
US7138014B2 (en) * 2002-01-28 2006-11-21 Applied Materials, Inc. Electroless deposition apparatus
TWI271131B (en) * 2002-04-23 2007-01-11 Via Tech Inc Pattern fabrication process of circuit substrate
JP4261931B2 (ja) 2002-07-05 2009-05-13 株式会社荏原製作所 無電解めっき装置および無電解めっき後の洗浄方法
US7077992B2 (en) * 2002-07-11 2006-07-18 Molecular Imprints, Inc. Step and repeat imprint lithography processes
US6821909B2 (en) * 2002-10-30 2004-11-23 Applied Materials, Inc. Post rinse to improve selective deposition of electroless cobalt on copper for ULSI application
US6911400B2 (en) * 2002-11-05 2005-06-28 International Business Machines Corporation Nonlithographic method to produce self-aligned mask, articles produced by same and compositions for same
US6641899B1 (en) * 2002-11-05 2003-11-04 International Business Machines Corporation Nonlithographic method to produce masks by selective reaction, articles produced, and composition for same
JP4071612B2 (ja) * 2002-12-11 2008-04-02 三菱電機株式会社 銅下地膜形成材料、銅下地膜形成方法、銅下地膜および半導体装置
US6975032B2 (en) * 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
US20040126482A1 (en) * 2002-12-31 2004-07-01 Chih-I Wu Method and structure for selective surface passivation
US20040203256A1 (en) * 2003-04-08 2004-10-14 Seagate Technology Llc Irradiation-assisted immobilization and patterning of nanostructured materials on substrates for device fabrication
US6858527B2 (en) * 2003-04-14 2005-02-22 Intel Corporation Method to increase electromigration resistance of copper using self-assembled organic thiolate monolayers
US7432006B2 (en) * 2003-05-27 2008-10-07 Intematix Corporation Electrochemical probe for screening multiple-cell arrays
US6860944B2 (en) * 2003-06-16 2005-03-01 Blue29 Llc Microelectronic fabrication system components and method for processing a wafer using such components
US7416911B2 (en) * 2003-06-24 2008-08-26 California Institute Of Technology Electrochemical method for attaching molecular and biomolecular structures to semiconductor microstructures and nanostructures
US7008871B2 (en) * 2003-07-03 2006-03-07 International Business Machines Corporation Selective capping of copper wiring
US6967155B2 (en) * 2003-07-11 2005-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion of copper and etch stop layer for copper alloy
US7071022B2 (en) * 2003-07-18 2006-07-04 Corning Incorporated Silicon crystallization using self-assembled monolayers
US6905958B2 (en) * 2003-07-25 2005-06-14 Intel Corporation Protecting metal conductors with sacrificial organic monolayers
US7378738B2 (en) * 2003-09-02 2008-05-27 International Business Machines Corporation Method for producing self-aligned mask, articles produced by same and composition for same
US7179758B2 (en) * 2003-09-03 2007-02-20 International Business Machines Corporation Recovery of hydrophobicity of low-k and ultra low-k organosilicate films used as inter metal dielectrics
US7827930B2 (en) * 2004-01-26 2010-11-09 Applied Materials, Inc. Apparatus for electroless deposition of metals onto semiconductor substrates
US7465358B2 (en) * 2003-10-15 2008-12-16 Applied Materials, Inc. Measurement techniques for controlling aspects of a electroless deposition process
JP3647853B1 (ja) * 2003-10-24 2005-05-18 沖電気工業株式会社 半導体装置の配線構造及びその製造方法
US20050161338A1 (en) * 2004-01-26 2005-07-28 Applied Materials, Inc. Electroless cobalt alloy deposition process
US7363014B2 (en) * 2004-03-09 2008-04-22 Matsushita Electric Industrial Co., Ltd. Transmitting apparatus and radio communication apparatus
DE102004042168B4 (de) * 2004-08-31 2009-08-20 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration und Verfahren zum Bilden des Halbleiterelements
US7390739B2 (en) * 2005-05-18 2008-06-24 Lazovsky David E Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
US7749881B2 (en) * 2005-05-18 2010-07-06 Intermolecular, Inc. Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
US7273813B2 (en) * 2005-02-08 2007-09-25 Applied Materials, Inc. Wafer cleaning solution for cobalt electroless application
US7084060B1 (en) * 2005-05-04 2006-08-01 International Business Machines Corporation Forming capping layer over metal wire structure using selective atomic layer deposition

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304972B2 (en) 2012-12-19 2019-05-28 Sunpower Corporation Solar cell with silicon oxynitride dielectric layer
CN104078618A (zh) * 2013-03-29 2014-10-01 海洋王照明科技股份有限公司 有机电致发光器件及其封装方法
CN105529408A (zh) * 2014-10-17 2016-04-27 三星显示有限公司 掩模组件、用于制造显示设备的装置和方法
CN105529408B (zh) * 2014-10-17 2019-11-26 三星显示有限公司 掩模组件、用于制造显示设备的装置和方法
CN107406977A (zh) * 2015-02-26 2017-11-28 应用材料公司 使用自组装单层的选择性电介质沉积的方法

Also Published As

Publication number Publication date
US8975180B2 (en) 2015-03-10
US8193090B2 (en) 2012-06-05
US20150179500A1 (en) 2015-06-25
US7390739B2 (en) 2008-06-24
US20130244425A1 (en) 2013-09-19
US20120225553A1 (en) 2012-09-06
US20060261434A1 (en) 2006-11-23
US8709943B2 (en) 2014-04-29
US20140227871A1 (en) 2014-08-14
US20110281402A1 (en) 2011-11-17
CN101558482B (zh) 2012-04-04
US20080246150A1 (en) 2008-10-09
US9368400B2 (en) 2016-06-14
US8030772B2 (en) 2011-10-04
US8461044B2 (en) 2013-06-11

Similar Documents

Publication Publication Date Title
CN101558482B (zh) 一种用于在衬底上产生盖层的方法和一种器件
US10879107B2 (en) Method of forming barrier free contact for metal interconnects
US9245841B2 (en) Semiconductor device and fabricating process for the same
US8575036B2 (en) Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
US7524755B2 (en) Entire encapsulation of Cu interconnects using self-aligned CuSiN film
US6660634B1 (en) Method of forming reliable capped copper interconnects
US6211084B1 (en) Method of forming reliable copper interconnects
US20100314765A1 (en) Interconnection structure of semiconductor integrated circuit and method for making the same
Jackson et al. Processing and integration of copper interconnects
CN101395713B (zh) 用于增强铜的电迁移抵抗性的涂布方法
EP1249867A2 (en) A metal barrier for copper interconnects that incorporates silicon in the metal barrier or at the copper/metal barrier interface
US6660636B1 (en) Highly selective and complete interconnect metal line and via/contact hole filling by electroless plating
US6784093B1 (en) Copper surface passivation during semiconductor manufacturing
WO2006124131A2 (en) Substrates including a capping layer on electrically conductive regions
KR100467495B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100538094B1 (ko) 반도체 장치의 배선 형성 방법, 반도체 장치의 금속층형성 방법 및 장치
TW550736B (en) Method of preventing copper diffusion through a wafer backside into the wafer
JP2002141303A (ja) 向上した濡れ性、障壁効率、デバイス信頼性を有する拡散障壁材料におけるＳｉの現場同時堆積
KR20020017815A (ko) 구리를 이용한 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120404

Termination date: 20190403