CN101573779B - 混合光学和电子束光刻制造层的共对准的沟槽结构及方法 - Google Patents

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Abstract

本发明提供一种方法将集成电路芯片的制造层的第一组特征对准到衬底上形成的电子束对准目标，并使用电子束光刻来形成第一组特征，以及将集成电路芯片的相同制造层的第二组特征对准到衬底中形成的光学对准目标，并使用光学光刻来形成第二组特征，光学对准目标本身对准电子束对准目标。本发明还提供一种电子束对准目标的结构及其形成方法。

Description

混合光学和电子束光刻制造层的共对准的沟槽结构及方法
技术领域
本发明涉及半导体处理领域，更具体而言，涉及一种用于混合光学与电子束光刻制造层的共对准的对准目标及方法。
背景技术
为了制造集成电路，各种光刻限定的制造层必须相互对准。在光学光刻中，将衬底上的光致抗蚀剂层通过构图的光掩模而暴露于光化辐射，其中，构图的光致抗蚀剂对准衬底上的对准目标。在较早的光刻制造步骤中所制造的结构作为光掩模上的对准标记的对准目标。相比之下，电子束光刻是一种直写过程，其中没有光掩模，且电子束跨电子束抗蚀剂层进行扫描。对于每一制造层，必须将电子束记录为一种参考结构。一般来说，光学光刻快，但是不能以非常小的栅距(pitch)印刷图像。电子束光刻能够以非常小的栅距印刷图像，但是速度慢。结合这两种技术所产生的优点却受到这一事实的阻碍，即，电子束光刻系统不能记录当前光学对准结构。因此，需要一种用于光学与电子束光刻制造层的共对准的对准目标以及方法。
发明内容
本发明的第一方面为一种方法，包括：在衬底中形成电子束对准目标；在形成所述电子束对准目标之后，在衬底中形成光学对准目标，所述光学对准目标相对于衬底中的电子束对准目标的位置被定位在衬底中的预定位置中；在衬底上形成光致抗蚀剂层；将光掩模对准光学对准目标或电子束对准目标，所述光掩模具有由透光及不透光区域构成的第一图形，该第一图形代表集成电路的制造层的第一组特征；将光致抗蚀剂层通过所述光掩模而暴露于光化辐射，以在光致抗蚀剂层中形成光学曝光区域，所述不透光区域基本上阻挡光化辐射，而透光区域基本上传输光化辐射；相对于电子束对准目标的位置而定位电子束的初始位置(home position)；将抗蚀剂以第二图暴露于电子束，以在光致抗蚀剂层中形成电子束曝光区域，所述第二图形代表集成电路的制造层的第二组特征；将光致抗蚀剂层显影，以将第一和第二图形转移到光致抗蚀剂层的抗蚀剂图形。
本发明的第二方面为这样的第一方面，其中光学对准目标为第一组特征中的特征。
本发明的第三方面为这样的第一方面，还包括：将抗蚀剂图形转移到衬底中，或转移到衬底上形成的层中。
本发明的第四方面为这样的第一方面，其中将所述光掩模对准光学对准目标或电子束对准目标的步骤包括：分别相对于光学对准目标或电子束对准目标在所述光掩模上设置对准标记。
本发明的第五方面为这样的第一方面，其中：(i)将光致抗蚀剂层暴露于光化辐射是在将光致抗蚀剂层暴露于电子束之前实施的；或(ii)将光致抗蚀剂层暴露于电子束是在将光致抗蚀剂层暴露于光化辐射之前实施的。
本发明的第六方面为这样的第一方面，还包括：将衬底的表面分成实质电子束曝光场(virtual electron exposure field)；以及仅在衬底的这样的每个区域中形成附加的电子束对准目标，所述区域包含第二组特征的成员并具有在衬底上的对应于实质电子束曝光场中的位置的位置。
本发明的第七方面为这样的第一方面，其中沿电子束对准目标占据的衬底的顶面测量的面积是沿光学对准目标占据的衬底的顶面测量的面积的25至100倍。
附图说明
在所附的权利要求书中阐明本发明的特征。然而，将通过参考以下对说明性实施例的详细描述并结合附图进行解读而对本发明本身有最佳的了解，其中：
图1A至1K，是示例了根据本发明的实施例在相同的衬底上制造电子束对准目标、光学对准目标及示例性场效应晶体管的剖面图；
图2示例了根据本发明的实施例的电子束对准目标可能采取的各种几何形状；
图3为根据本发明的实施例的示例性集成电路芯片的顶视图，示例了光学和电子束曝光场之间以及光学和电子束对准目标之间的空间关系；以及
图4为根据本发明的实施例的同时使用光学和电子束光刻来制造集成电路的流程图。
具体实施方式
光刻对准被定义为将沿水平方向(例如，x-y位置)相对于彼此并相对于集成电路被形成于其上的衬底来定位集成电路的不同结构的过程。水平方向被定义为与衬底的顶面平行的任何方向。集成电路的制造层被定义为将集成电路中有待同时形成的一组相关的构图的结构成像于衬底中或衬底上的层。制造层可包含二个或更多的光刻步骤。
光学光刻(下文中称为光刻(photolithography))通过将光致抗蚀剂层通过光掩模暴露于光化辐射(例如，紫外光)来在光致抗蚀剂层中形成抗蚀剂特征和间隙的图形，该光掩模具有对应的(对于光化辐射)透光及不透光区域的图形。光刻对准依赖于，将光掩模上的对准标记的图像定位到衬底上的对准目标的图像，并相对于衬底移动光掩模或相对于光掩模移动衬底，以将光掩模(以及掩模上的图形)对准衬底(以及衬底上的结构)。光学对准目标具有限制的深度(例如，约30纳米到约100纳米数量级的深度)的很小的水平尺寸(例如，约10纳米到约100纳米数量级)并具有低原子量(例如，硅)的制造结构。
当在直写过程中扫描电子束跨过光致抗蚀剂层时通过关闭并开启电子束，使电子束光刻在衬底上的光致抗蚀剂层中(用电子束辐射)形成图像。电子束光刻的对准依赖于，通过相对于电子束曝光工具中电子束的起始位置以扫描电子显微镜(SEM)成像背散射电子而在衬底上定位位置。因此，可以确定在任何给定时间正好在电子束路径中的衬底上的x-y位置。根据本发明的实施例的电子束对准目标相对于周围衬底区域呈现出很大的地形衬度(topographical contrast)(大而深)，以增加背散射电子的数目，该背散射电子用来产生用于记录电子束的SEM图像。
光致抗蚀剂被定义为当暴露于光化紫外辐射时，会经历化学反应而改变其在显影液中溶解度的一种聚合物组合物。电子束抗蚀剂被定义为当暴露于电子束时，会经历化学反应而改变其在显影液中溶解度的一种聚合物组合物。抗蚀剂被定义为当暴露于光化紫外辐射或电子束时，会经历化学反应改变其在显影液中溶解度的一种聚合物组合物。在下文任何时候指称光致抗蚀剂或电子束抗蚀剂时，可用抗蚀剂代替。
虽然使用绝缘体上硅(SOI)衬底来说明本发明的实施例，但是本发明实施例同样可应用于体硅衬底。体硅衬底不包括隐埋氧化物(BOX)层。在工业中，半导体衬底、体硅或SOI的通用名称为“晶片”，并且衬底及晶片两术语在工业中可互换使用。术语集成电路和集成电路芯片可互换使用。
图1A至1K是剖面图，其示例了根据本发明的实施例在相同的衬底上制造电子束对准目标、光学对准目标及示例性场效应晶体管(FET)。在图1A中，SOI衬底(或晶片)100包含主体(或操作物(handle))105、主体顶上的BOX层110和BOX层顶上的硅层115。BOX层110包含二氧化硅。在一示例中，主体105为单晶硅。在一个实例中，硅层115为单晶硅。在一种方法中，通过将氧离子注入单晶硅晶片并退火以形成隐埋二氧化硅层，由此形成SOI晶片。在另一种方法中，这样形成SOI晶片：将两硅晶片的顶表面氧化，将氧化的表面接触放置，退火以将晶片接合在一起，然后通过例如化学机械抛光(CMP)从晶片之一的底部去除硅。
在硅层115的顶表面上形成第一层120。在第一垫层120的顶表面上形成第二垫层125。在第二垫层125的顶表面上形成硬掩模层130。在一个实例中，第一垫层120为二氧化硅。在一个实例中，第二垫层125为氮化硅。在一个实例中，硬掩模层130为二氧化硅。在一个实例中，BOX层110具有约50纳米至约300纳米的厚度。在一个实例中，硅层115为具有约30纳米到约200纳米的厚度。在一个实例中，第一垫层120具有约2纳米到约20纳米的厚度。在一个实例中，第二垫层125具有约5纳米到约150纳米的厚度。在一个实例中，硬掩模层130具有约50纳米到约145纳米的厚度。
在图1B中，在硬掩模层130的顶表面上形成构图的光致抗蚀剂层135，并在光致抗蚀剂层中光刻形成开口140，以暴露在开口底部的硬掩模层的区域。此光刻步骤限定了之后将形成的电子束对准目标的位置和水平几何形状。
在图1C中，使用构图的光致抗蚀剂层135(参见图1B)来蚀刻硬掩模层125，以在硬掩模层中形成开口145，并去除光致抗蚀剂层。替代地，在蚀刻硬掩模层130之后存留的任何光致抗蚀剂层135也可以留在原位，由之后参照图1D描述的操作完全消耗，或在这些操作之后去除存留的光致抗蚀剂层。第二垫层130的区域暴露于开口145的底部。
在图1D中，通过蚀刻穿透第二垫层125、第一垫层120、硅层115、BOX层110至主体105中，以形成沟槽150。在第一垫层120与BOX层110为二氧化硅且第二垫层125为氮化硅的实例中，将给出蚀刻沟槽150的两个示例性方法。在第一方法中，在一个步骤中，使用以CF4作为反应气体的反应离子蚀刻(RIE)来蚀刻沟槽150。在第二方法中，使用四个步骤。在第一步骤中，使用以CHF3作为反应气体的RIE来蚀刻穿透第二垫层125及第一垫层120。在第二步骤中，使用以HBr作为反应气体的RIE来蚀刻穿透硅层115。在第三步骤中，使用以CHF3作为反应气体的RIE来蚀刻穿透BOX层110。在第四步骤中，使用以HBr作为反应气体的RIE来蚀刻至主体105中。如图1D所示，在蚀刻沟槽150期间，所有的硬掩模层130(参见图1C)被去除，且大部分的第二垫层120被去除。然而，在一个极端的实例中，可在蚀刻沟槽155之后存留一层硬掩模层130和所有第一及第二垫层115及120，而在另一个相反的极端的实例中，应该存留至少一层第一垫层120，以保护硅层115的顶表面免于在蚀刻沟槽150期间遭到侵蚀。如前所述，任何存留的光致抗蚀剂层135(参见图1C)在此时被去除。
在图1E中，任何存留的硬掩模层(参见图1C)以及第一和第二垫层120和125(参见图1D)被去除，(例如，通过湿法蚀刻或湿法蚀刻和RIE的组合)，以形成电子束对准目标155。电子束对准目标的深度延伸至BOX层110之下的主体105中。电子束对准目标155自硅层115的顶表面160延伸一深度D1，且具有这样的水平几何形状，即沿至少一个水平方向具有最小宽度W1。在一个实例中，W1为约0.5微米到约100微米，D1约为1微米或更多。因此，电子束对准目标155包括延伸至BOX层110之下的主体105中的相对宽和深(与下文描述的光学对准目标和半导体器件相比较)的沟槽结构。
电子束对准目标155沿着形成对准目标的沟槽的侧壁边缘比从形成对准目标的沟槽的底部背散射更多电子。因为电子束对准目标155的大的周长与大的沟槽深度，其在SEM模式中相比于衬底100的邻近区域呈现出很大的地形衬度。
在图1F中，在硅层115的所有暴露的表面上及电子束对准目标155的所有暴露的表面上形成新的第一垫层165。然后在第一垫层165的所有暴露的表面上形成新的第二垫层170。在一个实例中，第一垫层165为二氧化硅。在一个实例中，第二垫层170为氮化硅。在一个实例中，第一垫层165具有约2纳米至约20纳米的厚度。在一个实例中，第二垫层170具有约5纳米至约150纳米的厚度。
如图1G所示，在此时可形成光学对准目标，或可与第一光学限定的制造层同时形成。在一个实例中，第一光学限定的制造层为电介质填充的沟槽隔离层，如图1H所示。
在图1G中，通过光学光刻过程在硅层115中形成光学对准目标175，其中，光刻过程包括施加光致抗蚀剂层、通过对准到电子束对准目标155的光掩模使光致抗蚀剂层曝光、将曝光的光致抗蚀剂层显影以构图光致抗蚀剂、之后蚀刻穿透第一垫层165和第二垫层170至硅层115中、接着去除光致抗蚀剂层。在一个实例中，当第二垫层170为氮化硅时，可使用以CHF3作为反应气体的RIE来蚀刻第二垫层。在一个实例中，当第一垫层165为二氧化硅时，可使用以CHF3作为反应气体的RIE来蚀刻第一垫层。在一个实例中，可使用以HBr作为反应气体的RIE来蚀刻至硅层115中。第一垫层165和第二垫层170保护电子束对准目标155免于后续的处理步骤。
光学对准目标175自硅层115的顶表面160延伸一深度D2，且具有这样的水平几何形状，即沿至少一个水平方向具有最大宽度W2。在一个实例中，W2为约100纳米到约5000纳米，D2为约10纳米到约500纳米。在图1G所示的实例中，D2可以等于但不大于硅层110的厚度。在第一实例中，光学对准目标175包括延伸至硅层115中，但不接触BOX层110的相对窄和浅(与电子束对准目标155相比较)的沟槽。在第二实例中，光学对准目标175包括延伸至硅层115中，且接触BOX层110的相对窄和浅(与电子束对准目标155相比较)的沟槽。在一个实例中，W2的值(参见图1E)为W1的值的5到10倍，且电子束对准目标155占据的表面积为光学对准目标175占据的表面积的25到100倍。
在图1H中，穿过第一垫层165、第二垫层170、硅层115并下至BOX层110形成浅沟槽隔离(STI)180。在一个实例中，STI结构的第一区域可通过对准电子束对准目标155的光刻过程形成，而STI的第二区域可通过对准电子束对准目标155的电子束光刻过程形成。这两种光刻过程都包括在抗蚀剂中光刻限定STI图形、穿透第一垫层165、第二垫层170及硅层115蚀刻沟槽、去除光致抗蚀剂层、沉积绝缘体185以过度填满沟槽，之后实施CMP。绝缘体185也沉积于电子束对准目标155与光学对准目标175中。在一个实例中，绝缘体185为CVD氧化物。在一实例中，绝缘体185为四乙基硅烷(TEOS)氧化物。对于SOI衬底，STI向下延伸至物理接触BOX层110。在体硅衬底的情况下，STI延伸至体硅衬底中的设定的距离。
如前所述，光学对准目标可通过电子束光刻过程或同时形成STI 180的光刻过程来限定。光学对准目标175于是将具有和STI 180的深度相等的深度D2(如图1G所示)。
在图1I中，在蚀刻之前进行可选的光刻步骤以从电子束对准目标155去除绝缘体185(参见图1H)，而不蚀刻STI 180。
如图1H所示，绝缘体185存留下来填充光学对准目标175，但是替代地，也可利用与从电子束对准目标155中去除绝缘体的相同步骤，来从光学对准目标175中去除该绝缘体。
在图1J中，在形成FET的栅极叠层之前，进行CMP及湿法蚀刻/清洁，以从硅层115之上去除第一和第二垫层。在图1K中，形成FET 190，其包括在沟道区域200的对侧的源极/漏极195、通过栅极电介质205与沟道区域分隔的栅极电极210、以及可选的间隔物215。之后，形成层间电介质层220，并在层间电介质层中形成导电的源极/漏极接触225，及导电的栅极电极接触230。在一个实例中，接触225及230通过镶嵌过程形成。
镶嵌过程是这样的，其中在电介质层中形成线沟槽、过孔或接触开口，在电介质的顶表面上沉积具有足够厚度来填满沟槽的电导体，并实施CMP过程来去除过量的导体，并使得导体的表面与电介质层的表面共平面，从而形成镶嵌线、过孔或接触。
一般而言，在电介质层220之上形成包含导电线和过孔的附加电介质层，以将各个半导体器件连接为集成电路。
在FET 190的制造中，FET和接触的特定特征可以使用电子束对准目标155在电子束光刻步骤中形成，FET和接触的特定特征可以使用光学对准目标175在光刻步骤中形成。所有的电子束光刻步骤使用电子束对准目标155。最常见的是，光刻步骤使用光学对准目标175，或使用形成光学对准目标175之后其它的后续形成的光学目标。这些后续形成的光学对准目标可对准到电子束对准目标155、光学对准目标175或其它已对准光学对准目标175的光学对准目标。FET 190并非按照电子束对准目标155或光学对准目标175的尺寸比例。在一个实例中，FET 190具有约36000(例如，60×600)nm2的水平面积，该面积小于电子束对准目标155的水平面积约3到约300倍。
FET 190应视为可形成于衬底100中/上的器件的实例，包括但不限于二极管、双极晶体管、硅锗晶体管、其它异质结晶体管、电阻器、电容器及电感。还应该理解，生产半导体器件需要许多光刻制造步骤，将这些器件互相连接成集成电路也需要许多光刻制造步骤，所有这些光刻步骤都要对准到电子束对准目标155、光学对准目标175或两者，如下文参考图3的描述。
图2示例了根据本发明的实施例的电子束对准目标可采取的各种几何形状。在图2中，示例了示例性的水平几何形状(即顶视图、平面图)电子束对准目标。电子束对准目标155A为方形，每边具有边长W1。电子束对准目标155B是矩形，其最短的边的长度为W1。电子束对准目标155C是“L”形，“L”的“底部”具有长度W1。电子束对准目标155D是十字形，每一交叉臂具有宽度W1。电子束对准目标155E是方环，每一外边的长度为W1。
当前，最大光学场的尺寸约20毫米乘以约20毫米，而可印刷的最大电子束场的尺寸约0.3毫米乘以约0.3毫米。在约10毫米乘以约10毫米的单集成电路芯片的实例中，仅需要一个光学曝光场和约1200个对应的电子束曝光场。在许多情况下，当光学曝光场足够大于芯片尺寸，则可以同时以同一光学曝光场来印刷多个芯片。
当前，通过光刻可印刷的图形的最小栅距约为200纳米，而通过电子束光刻可印刷的图形的最小栅距约为70纳米。因此，对于包含即使是很少数量的小于200纳米栅距的特征的层，必须使用电子束光刻。对于包含通过光刻可印刷的图形栅距以及通过光刻不能印刷但电子束光刻可印刷的图形的制造层，那么用光刻过程印刷光刻可印刷的区域，用电子束光刻过程印刷光刻不能印刷的区域是有利的，而不是用电子束光刻来印刷所有制造层。
图3为根据本发明的实施例的示例性集成电路芯片的顶视图，示例了光学和电子束曝光场以及光学和电子束对准目标之间的水平空间关系。在图3中，曝光场300被分成多个(例如，图3所示的4个)集成电路芯片，每一个集成电路芯片都包含光学对准目标175。每个集成电路芯片305实质上被分成多个(例如，图3所示的4个)电子束曝光场310。然而，不是每个电子束曝光场都包括电子束对准目标155，只有选择的电子束曝光场才包括。
只有那些将在其中实施电子束光刻过程的电子束曝光场才会包含电子束对准目标155。在没有电子束对准目标155的区域，仅实施光刻过程。然而，应该理解，可在包含电子束对准目标155的电子束曝光场中实施光刻过程。
图3中集成电路305的顶视图也被称为集成电路305的平面图、平面设计或平面布局，电子束对准目标155、光学对准目标175以及所有集成电路结构和集成电路305的所有制造层的特征(图3未显示)，都相对于电子束对准目标155的位置(进而对应于光学对准目标175及彼此)而定位其位置，且具有映射到平面图上的一组X-Y坐标。
在此需注意的是，包含电子束对准目标155的每一个电子束曝光场310不一定要用电子束光刻印刷，只有那些具有光刻不能印刷的图形栅距的才需要以电子束光刻印刷。然而，如前所述，用于制造不同层的所有电子束对准目标155在制造过程的一开始就一起制造。集成电路上可包含使用电子束光刻的区域的制造层的实例包括，但不限于，STI层(因为硅区域与STI区域同时被限定)、FET的栅极电极层、双极晶体管的发射极层、接触层(器件和第一真实布线层之间的互连层)、以及第一布线层。
图4为根据本发明的实施例，使用光学和电子束光刻两者来制造集成电路的流程图。在步骤320，在以任何光刻限定的制造层中将用电子束光刻处理的集成电路芯片的所有区域中的半导体衬底中形成电子束对准目标。
在步骤325，在对准电子束对准目标的衬底中可选地形成第一光学对准目标。如果在步骤320中没有形成光学对准目标，则在335A、335B或335C的任一步骤的第一时间，形成对准电子束对准目标和第一光刻层集成电路图像的光学对准目标。
接着在步骤330，向衬底施加抗蚀剂层。之后，方法前进至步骤335A、335B或335C之一。如果方法前进至步骤335A或335B，则使用双曝光抗蚀剂(即可以由电子束或光来曝光的抗蚀剂)。若方法前进至步骤335C，则可使用双曝光抗蚀剂或光致抗蚀剂(即可由光来曝光的抗蚀剂)。
在步骤335A，使用电子束对准目标实施电子束光刻曝光，之后使用先前形成的光学对准目标或使用电子束对准目标实施光学光刻曝光。然后此方法前进至步骤340。
在步骤335B，使用先前形成的光学对准目标或使用电子束对准目标实施光刻曝光，之后使用电子束对准目标实施电子束光刻曝光。然后此方法前进至步骤340。
在步骤335C，使用先前形成的光学对准目标或使用电子束对准目标实施光刻曝光。然后此方法前进至步骤340。
在步骤340，将抗蚀剂进行曝光和显影，实施蚀刻、离子注入或其它处理过程，之后将抗蚀剂去除。如果这是集成电路芯片的第一光刻限定的制造层(例如，限定在STI层)，且如果尚未形成第一光学对准目标，则步骤340在衬底中限定第一光学对准目标。如果在步骤345中制造了第一光学对准目标，则其可以通过电子束光刻或光学光刻来定义。
在步骤345，确定是否需要另一光刻限定的制造层。如果需要另一制造层，则方法回到步骤330，否则就完成了关于集成电路芯片的光刻限定的制造层的方法。
除了光学地和用电子束曝光单层抗蚀剂之外，还可在相同制造层上实施两“抗蚀剂”处理过程。在第一实例中，使用电子束抗蚀剂和电子束对准目标实施电子束光刻过程，电子束抗蚀剂被显影，电子束抗蚀剂中的图形被传递到衬底或衬底上的层中。之后，使用光致抗蚀剂和电子束对准目标或光学对准目标实施光学光刻过程，光致抗蚀剂被显影，光致抗蚀剂中的图形被传递到同一衬底或衬底上的层中。在第二实例中，使用光致抗蚀剂和电子束对准目标或光学对准目标实施光学光刻过程，光致抗蚀剂被显影，光致抗蚀剂中的图形被传递到衬底或衬底上的层中。之后，使用电子束抗蚀剂和电子束对准目标实施电子束光刻过程，电子束抗蚀剂被显影，电子束抗蚀剂中的图形被传递到同一衬底或衬底上的层中。
因此，本发明的实施例提供了一种用于光学和电子束光刻制造层的共对准的对准目标及方法。
上面给出了本发明的实施例的描述以理解本发明。可以了解的是，本发明并不限于前述特定的实施例，而是如本领域技术人员所了解的，可进行各种修改、重排以及替代而不脱离本发明的范围。因此，旨在下列权利要求涵盖落入本发明的真实精神及范围中的所有修改和改变。

Claims (2)

1.一种制造集成电路芯片的方法，包括：
在半导体衬底的顶表面上形成第一垫层；
在所述第一垫层的顶表面上形成硬掩模层；
在所述硬掩模层中蚀刻开口，所述第一垫层的所述顶表面暴露于所述开口的底部；
在所述衬底上相对于所述集成电路芯片的平面布局将第一沟槽定位在第一位置，穿过所述第一垫层蚀刻所述第一沟槽至所述衬底中，所述第一沟槽为电子束对准目标；
去除所述硬掩模层和所述第一垫层；
在所述衬底的所述顶表面上以及所述第一沟槽的侧壁和底表面上形成第二垫层；
在所述衬底上相对于所述集成电路芯片的所述平面布局将一个或多个第二沟槽分别定位在一个或多个第二位置，以及穿过所述第二垫层蚀刻所述一个或多个第二沟槽至所述衬底中，所述第二沟槽为光学对准目标；
用绝缘体至少部分填充所述第一沟槽并完全填充所述一个或多个第二沟槽；以及
从所述第一沟槽去除所述绝缘体，
其中所述第一沟槽从所述衬底的所述顶表面延伸的第一距离大于所述一个或多个第二沟槽从所述衬底的所述顶表面延伸至所述衬底中的第二距离。
2.根据权利要求1所述的方法，其中：
所述衬底包括隐埋氧化物层、硅层、以及主体，所述隐埋氧化物层位于所述硅层与所述主体之间，所述硅层的顶表面为所述衬底的所述顶表面；
所述第一沟槽延伸穿过所述硅层、穿过所述隐埋氧化物层并到所述主体中；以及
所述一个或多个第二沟槽中的每一个仅延伸穿过所述硅层以接触所述隐埋氧化物层。
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