CN101578689B - 用于形成屏蔽栅极场效应晶体管的结构和方法 - Google Patents

用于形成屏蔽栅极场效应晶体管的结构和方法 Download PDF

Info

Publication number
CN101578689B
CN101578689B CN2006800239406A CN200680023940A CN101578689B CN 101578689 B CN101578689 B CN 101578689B CN 2006800239406 A CN2006800239406 A CN 2006800239406A CN 200680023940 A CN200680023940 A CN 200680023940A CN 101578689 B CN101578689 B CN 101578689B
Authority
CN
China
Prior art keywords
raceway groove
dielectric
conduction type
body region
epitaxial loayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800239406A
Other languages
English (en)
Other versions
CN101578689A (zh
Inventor
托马斯·E·格雷布斯
罗德尼·S·里德利
内森·劳伦斯·克拉夫特
加里·M·多尔尼
约瑟夫·A·叶季纳科
克里斯多佛·博古斯洛·科库
阿肖克·B·沙拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN101578689A publication Critical patent/CN101578689A/zh
Application granted granted Critical
Publication of CN101578689B publication Critical patent/CN101578689B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Abstract

场效应晶体管按如下方法形成。在半导体区中形成沟道。形成沿沟道侧壁和底部排列的电介质层。用导电材料填充沟道。使导电材料凹陷进入沟道因而在沟道的底部中形成屏蔽电极。导电材料的凹陷包括导电材料的各向同性蚀刻。在凹陷的屏蔽电极上方形成极间电介质(IED)。

Description

用于形成屏蔽栅极场效应晶体管的结构和方法
相关申请交叉引用
本申请要求于2005年6月29日提交的美国临时申请No.60/695,718的权益，其全部内容结合于此以供参考。
技术领域
本发明涉及半导体功率场效应晶体管(FETs)，并且更具体地涉及用于形成改进的屏蔽栅极FETs的结构和方法。
背景技术
屏蔽栅极沟道FETs优于传统的场效应晶体管装置，因为屏蔽电极减少了栅极-漏极电容(Cgd)并且提高了晶体管的击穿电压。然而，可以进行进一步的改进。需要具有改善的性能的功率FETs，所改善的性能包括：更低的导通电阻(RDSon)，更高的堵塞电压，和更低的栅极电荷。充足的耐用性也很重要，因为耐用性决定了安全操作区域(SOA)和装置的非箝位感应开关(UIS)。改进这些和其他特征导致非常低的开态功率损失和切换损失，反过来并在诸如DC-DC转换的应用中导致高的能量转化效率。
图1是传统屏蔽栅极沟道MOSFET的横截面图。沟道110包括栅极电极118下方的屏蔽电极114。屏蔽电极114通过屏蔽电介质112与临近的硅区绝缘，屏蔽电介质112典型地比沿着上沟道侧壁延伸的栅极电介质120厚。栅极电极和屏蔽电极利用通常被称为极间电介质(inter-electrode dielectric)或IED的电介质层116相互绝缘。
图1中所示的屏蔽栅极沟道MOSFET的一个问题是栅极电极118典型地具有尖锐的底角，此尖锐的底角与屏蔽电极114的平的顶面一起导致在这些区域中生成了高电场。此外，IED层必须具有充足的品质和厚度，以满足栅极电极和屏蔽电极之间所要求的电压。IED层可以采用多种不同的方法形成。用来制造IED电介质的品质、厚度和方法很重要，因为IED对装置的诸如RDSon，Qgd和Igss的电特性具有显著影响。
无论是生长或是沉积，在IED层中或是在屏蔽电极114与IED116之间界面处的界面陷阱电荷和氧化物陷阱电荷主要与用来形成IED的方法相关。如果IED电介质层太薄，就可能发生栅极和源极间的短路。如果电介质太厚，就难以使扩散主体区与IED区的顶面对准以确保栅极电极延伸到主体区的底面下方。如果这两个区没有对准，则Qgd会降低而RDSon会增加。
传统功率FETs的另一个缺点是漂移区代表了高达全部RDSon的40％，严重地限制了的RDSon提高。屏蔽栅极沟道FETs的更深的沟道由于要求甚至更厚的漂移区而加剧了这个问题。减少RDSon的一种方式是增加沟道密度。这可能通过缩小单元节距或装置的尺寸来实现，使得能够在硅的每平方面积上形成更多的FETs。然而，减少单元节距受到加工和设计的限制，诸如光刻工具的最小临界尺寸和偏移公差。
可以利用图1说明偏移公差，图1显示了邻近源极区108的p+高浓度主体区(heavy body region)106。形成高浓度主体和源极区要求它们相应的掩膜与沟道对准。在形成源极区和高浓度主体的过程中掩膜的偏移增加了装置的RDSon。偏移还增加了基极电阻和寄生BJT的共用基极电流增益，其由源极区108、P型主体区104和n型外延层102形成。寄生BJT能够在非常低的电流处开启，导致了较差的SOA和较低的UIS性能。因此，掩膜偏移必须最小化或被消除以减小单元节距并改善功率FET的性能特征。
因此，需要形成消除或最小化上述与已知技术相关的缺点的改进的屏蔽栅极沟道FET结构的结构和方法，因此可以改进屏蔽栅极功率FETs的性能特征。
发明内容
场效应晶体管按照如下方式形成。在半导体区形成沟道。形成沿沟道侧壁和底部排列的电介质层。用导电材料填充沟道。导电材料凹陷入沟道中因而在沟道的底部中形成屏蔽电极。导电材料的凹陷包括导电材料的各向同性蚀刻。在凹陷后的屏蔽电极上方形成极间电介质(IED)。
在一个实施例中，在对导电材料进行各向同性蚀刻之前对其进行各向异性蚀刻。
在另一个实施例中，在各向同性蚀刻之前和之后对导电材料进行各向异性蚀刻。
在另一个实施例中，在各向异性之后，对导电材料进行各向异性蚀刻并且随后进行各向同性蚀刻。
在另一个实施例中，在沟道的上部中形成栅极电极，栅极电极通过IED与屏蔽电极绝缘。
在另一个实施例中，半导体区具有第一导电类型。在半导体区中形成第二导电类型的主体区。在主体区中形成在沟道侧面的第一导电类型的源极区。
在另一个实施例中，在使导电材料凹陷之后，去除电介质层的暴露部分，由此使电介质层凹陷进入沟道，以到屏蔽电极顶面的下方。使屏蔽电极凹陷到凹陷后的电介质层的顶面的下方。
在另一个实施例中，在凹槽步骤之后，去除电介质层的暴露部分，由此使电介质层凹陷进入沟道，以到屏蔽电极顶面的下方。使屏蔽电极凹陷，以使凹陷后的屏蔽电极的顶面与凹陷后的电介质层的顶面基本共面。
通过参考本说明书的其余部分和附图，可以进一步理解在这里公开的本发明的本质和优点。
附图说明
图1是传统屏蔽栅极沟道MOSFET的横截面图；
图2显示了两个并行的横截面图，其对应于用于形成根据本发明一个实施例的屏蔽栅极沟道FET的中间工艺步骤；
图3A-3B显示了两套并行的横截面图，其对应于用于形成根据本发明另一实施例的屏蔽栅极沟道FET的两个中间工艺步骤；
图4A和4B显示了两套并行的横截面图，其对应于用于形成根据本发明另一实施例的屏蔽栅极沟道FET的两个中间工艺步骤；
图5A-5H显示了八套并行的横截面图，其对应于用于形成根据本发明另一实施例的屏蔽栅极沟道FET的工艺步骤；
图6是模拟结果，其显示了根据本发明的实施例形成的示例性屏蔽栅极结构的部分横截面图；
图7是根据本发明实施例的对应于用于形成屏蔽栅极FET的中间工艺步骤的横截面图，其中利用双通道倾斜注入(dual-pass angledimplant)来形成屏蔽栅极FET；
图8A-8F显示了根据本发明实施例的描述了用于形成自对准屏蔽栅极沟道FET的工艺流程的简化横截面图；
图9A-9J是简化的横截面图，其显示了用于形成根据本发明实施例的自对准屏蔽栅极沟道FET的另一工艺流程；
图10A-10P是简化的横截面图，其显示了用于形成根据本发明又一实施例的自对准屏蔽栅极沟道FET的工艺流程；以及
图11A-11N是用于形成根据本发明另一实施例的自对准屏蔽栅极沟道FET的简化横截面图。
具体实施方式
根据本发明的实施例，公开了用于形成具有改进的IED层的屏蔽栅极沟道FET的结构和方法。还公开了用于形成具有改进的IED层和自对准区的屏蔽栅极沟道FET的结构和方法，其使单元节距减小而不会增加工艺复杂性。下面将详细描述本发明的各种实施例。
图2显示了两个并行的横截面图，其对应于用于形成根据本发明第一实施例的屏蔽栅极沟道FET的中间工艺步骤。图2的左图对应于FET活性区中的横截面图。右图对应于沿着垂直于页面方向并穿过左图中右沟道横截面图，显示出右沟道在活性区的边缘处终止。尽管图2中横截面图对应于条带单元结构，但是对于本领域的技术人员而言根据本公开将相同的技术应用到封闭单元结构会是显而易见的。
图2的左图显示了具有p型主体区域204的半导体区域，p型主体区域204形成在n型外延层202中。沟道210A和210B采用传统的硅蚀刻和图案方法形成并且可能在外延层202中终止或在n型衬底(未示出)中终止，外延层202在n型衬底上方延伸。沟道210A代表活性沟道而沟道210B可能是终止沟道或是用于电联接活性沟道中的屏蔽电极的沟道。沟道210B在下文中将被称为“终止沟道”。
在沉积屏蔽多晶硅层以填充沟道并延伸到台面区上方之前，沟道210A和210B与屏蔽电介质212一致。在一个实施例中，屏蔽电介质212包括具有厚度范围在50-2000
Figure 2006800239406_0
中或者更加依赖装置击穿电压率的氧化物，并且屏蔽多晶硅具有范围在1,000-15,000
Figure 2006800239406_1
的厚度。实施足以将屏蔽多晶硅从台面区上方去除的第一屏蔽多晶硅蚀刻。沟道210A，210B仍然被屏蔽多晶硅填充。光刻胶层228保护终止沟道210B中的屏蔽多晶硅以及活性沟道(右侧横截面图)端部处的一部分屏蔽多晶硅不受到随后的屏蔽多晶硅蚀刻。屏蔽多晶硅蚀刻使活性沟道210A中的全部暴露的屏蔽多晶硅凹陷，因此形成屏蔽电极214A。在活性沟道端部的屏蔽多晶硅214A的被保护部分和/或在终止沟道中的屏蔽多晶硅214B能够用于电接触屏蔽电极。能够采用传统工艺技术形成IED、IED上方沟道中的栅极电极、主体区204中的源极区和高浓度主体区、栅极电极上方的电介质帽，并且源极、栅极和漏极互联。
在一个实施例中，用于使屏蔽多晶硅凹陷入沟道的蚀刻工艺是各向同性多晶硅蚀刻，其中各向同性蚀刻通常可理解成意味着蚀刻速率在各个方向上都相同。有利地，各向同性屏蔽多晶硅蚀刻使得能够尤其以对凹角轮廓敏感的沉积氧化物形成更均匀的IED。更均匀的IED防止锁眼(keyhole)和其他不想要的填充特征。它还消除了屏蔽多晶硅的尖角以及如右侧横截面图中屏蔽多晶硅214A的平滑轮廓所示的后续层中的尖角。消除尖角使屏蔽电极和栅极电极之间区域中的电场最小化。各向同性屏蔽多晶硅蚀刻去除多晶硅区域中的2-D和3-D角，减小了薄氧化物区域。
优选地，可以将各向同性蚀刻与各向异性蚀刻(也就是，单向蚀刻)结合起来。例如，屏蔽多晶硅可以首先使用较快速的各向异性蚀刻工艺蚀刻随后使用各向同性蚀刻进行蚀刻，以消除屏蔽多晶硅的尖角。其他可能的变化是依次进行各向同性蚀刻、各向异性蚀刻，随后是各向同性蚀刻或者依次进行各向异性蚀刻、各向同性蚀刻，随后是各向异性蚀刻。
图3A和3B显示了两套并行的横截面图，其对应于用于形成根据本发明第二实施例的屏蔽栅极沟道FET的两个中间工艺步骤。此方法可以随标准工艺一起使用或者与图2的第一实施例的方法结合使用。这个方法的目的是使屏蔽多晶硅与屏蔽氧化物蚀刻后保留的屏蔽氧化物共面或者凹陷到保留屏蔽氧化物下方。因此，当IED层在屏蔽多晶硅上形成后，IED材料会具有较少的形貌，此形貌反过来使得具有平面底表面的栅极电极能够形成。因此，即使不能消除它们，也减少了尖角处的填充问题和电应力。
进行与上述结合图2所描述的步骤类似的步骤。图3A中的沟道310A，310B，屏蔽电极314A，314B，屏蔽电介质312，和光刻胶层328分别对应于图2中的沟道210A，210B，屏蔽电极214A，214B，屏蔽电介质212，和光刻胶层228。在图3A中，利用传统的电介质蚀刻技术使屏蔽电介质312的暴露部分凹陷到屏蔽电极314A的顶面下方。
在图3B中，随后再次对屏蔽电极314A进行蚀刻以使其与保留的屏蔽电介质312的顶面共面或是在它的下方。这防止在后形成的栅极电极中形成尖角，这使屏蔽电极和栅极电极之间的电场最小。屏蔽电极314A被蚀刻到屏蔽电介质312的顶面下方的实施例特别具有优势，因为屏蔽电极越小就使得源电容越小，越小的源电容反过来提高了装置的切换性能。
类似地，第二屏蔽电极蚀刻从台面和其他暴露的硅区域(包括沟道的上侧壁)去除硅。如果这被控制用于成型用来填充栅极电极的沟道(倾斜的)，其可以是有益的。已知的硅表面恢复工艺(例如退火)可用来去除任何由第二屏蔽电极蚀刻造成的硅破坏。在对应于图3B的步骤之后，利用已知的技术形成IED、栅极电介质、栅极电极、源极区、高浓度主体区、各种互联的层以及其他FET结构元件。
图4A和4B显示了两套并行的横截面图，其对应于用于形成根据本发明第三实施例的屏蔽栅极沟道FET的两个中间工艺步骤。这个实施例是图3A和3B中第二实施例的变化，其进行额外的步骤以在第二屏弊电极蚀刻过程中保护台面和通道区或使台面和通道区的蚀刻最小化。进行与结合图2所述步骤类似的步骤。图4A中的沟道410A，410B，屏蔽电极414A，414B，屏蔽电介质412，和光刻胶层428分别对应于图2中的沟道210A，210B，屏蔽电极214A，214B，屏蔽电介质212，和光刻胶层228。
在图4A中，在形成屏蔽电极414A之后，部分地去除屏蔽电介质412的暴露部分以有效地形成“焊盘”氧化物(例如，约400
Figure 2006800239406_2
厚)，以防止在第二屏蔽电极蚀刻过程中硅被蚀刻。这个屏蔽电介质蚀刻能够有目的地用作焊盘氧化物，以形成LOCOS(局部硅氧化)IED，此LOCOS IED的形成在普通转让的专利申请No.11/026,276中进行了描述，此专利申请名称为“PowerSemiconductor Devices and Methods of Manufacture”，其全部内容结合于此以供参考。
在图4B中，进行第二屏蔽电极蚀刻以使屏蔽电极414A凹陷到与屏蔽电介质412凹陷后的表面约为齐平的位置处或是凹陷到屏蔽电介质412凹陷后的表面下方，屏蔽电介质412在邻近屏蔽电极414A的沟道中。利用已知的技术形成IED、栅极电介质、栅极电极、源极区、高浓度主体区、各种互联的层以及其他FET结构元件。
图5A-5H显示了八套并行的横截面图，其对应于用于形成根据本发明第四实施例的屏蔽栅极沟道FET的工艺步骤。在这个实施例中，将来自第一、第二和第三实施例的各种技术结合起来，包括使用LOCOS技术用于形成IED。使用这种技术消除了可能在屏蔽电极上形成的氮化物阶梯残留(stringer)，特别是在屏蔽多晶硅被带到沟道表面用以电联接的地方形成的氮化物阶梯残留。
这种混合方法的实例是将上述的各向同性屏蔽多晶硅蚀刻与上面引用的美国专利申请No.11/026,276中描述的LOCOS方法结合。另一个实例是将上述的各向同性屏蔽多晶硅蚀刻技术与上述用于形成“焊盘氧化物”的部分屏蔽电介质蚀刻，以及在上面引用的美国专利申请No.11/026,276中描述的LOCOS IED方法一起结合起来。
图5A-51显示了这种混合实施例的一个实例。图5A和5B分别对应于图2和图3A，因此不再进行描述了。在图5C中，沟道510A中的屏蔽电极514A凹陷到与凹陷入沟道510A中的屏蔽电介质层512的表面齐平的位置处或是凹陷到该屏蔽电介质层512的表面下方。采用已知技术去除光刻胶层528并且随后沿着全部暴露的硅表面形成焊盘氧化物层530。可替换的方式将会使用图4A和4B中的技术，其中将屏蔽电介质去薄，将“焊盘氧化物”层留在后面。随后采用传统技术沿着沟道侧壁形成氮化物隔层536。
在图5D中，采用传统的氧化工艺形成IED 516。在图5E中，采用已知技术去除氮化物隔层536和它们下面的焊盘氧化物，以暴露沿着上沟道侧壁的硅。随后形成栅极电介质520(例如，包括氧化物)。图5B中的一个实施例中，取代完全去除屏蔽电极的暴露部分，使用图4A和4B中将暴露的屏蔽电介质去薄的技术，其中屏蔽电介质的沿着上沟道侧壁延伸的去薄部分作为栅极电介质。然而，要求清洗工艺以提高去薄的屏蔽电介质的质量。这会去除图5E中用于形成栅极电介质的步骤和图5C中用于形成焊盘氧化物530的步骤。
在图5F中，使用传统技术使栅极电极522(例如，包括多晶硅)形成在沟道510A中并凹陷到刚刚位于台面下方的位置。在图5G中，形成了电介质层524(例如，包括BPSG)。在图5H中，沿着其下方的IED层516的电介质层524可使用掩膜层534选择性的去除。使用传统技术形成源极区和高浓度主体区、各个互联层、以及其他FET结构元件。这些结构元件可以在工艺的各个阶段形成，诸如在对应于图5H的工艺步骤之前或之后。
根据本发明的其他实施例，可使用多种技术中的一种使氧化物电荷最小化，降低栅极到源极的短路并使用多重气氛氧化来控制氧化物生长的速率。在传统的方法中，通过使用蒸汽气氛的热氧化来获得厚IED，该热氧化在硅晶体和多晶体之间提供有差别的氧化速率。然而，这种IED具有几个缺点，包括陷阱电荷的流出(issue)和增长速率控制问题。为了解决这些问题，在本发明的一个实施例中采用蒸汽气氛来生长IED的一部分，随后进行另一个在干燥气氛中的氧化步骤以对氧化物电荷进行退火并控制最终氧化物厚度。干燥气氛中的氧化在高于蒸汽气氛氧化的温度下进行，以辅助氧化物电荷退火。
在上述方法的变化方法中，用在惰性气体(比如氮气或氩气)气氛中的较高温度的退火取代第二氧化步骤，惰性气体气氛中的较高温度的退火还会用来对填料进行退火。在根据本发明另一个实施例的又一个变化中，采用三个步骤形成IED：蒸汽气氛氧化，干燥气氛氧化，以及随后的惰性气体退火。对于这些技术中的任一个，能够在等于或是高于蒸汽气氛氧化的温度下进行干燥气氛氧化。
在用于形成IED的又一个实施例中，可以利用高密度等离子(HDP)氧化物或利用次大气压化学气相沉积(SACVD)来形成初始氧化物层，随后进行干燥气氛氧化。在干燥气氛氧化之后，可以随意实施惰性退火。在一个变化中，在沉积初始氧化物层之后且在干燥气氛氧化之前，进行蒸汽气氛氧化。
图6是模拟结果，其显示了根据本发明的实施例形成的示例性屏蔽栅极结构的部分横截面图。如图所示，可使用将蒸汽气氛氧化与额外的干燥气氛氧化和/或惰性气体气氛退火结合起来的现存技术来形成约1500
Figure 2006800239406_3
的IED层616，随后在IED层616处形成约650
Figure 2006800239406_4
厚的栅极氧化物。
上述用于形成改进的IED层的方法可以与下述的用于形成自对准屏蔽栅极沟道MOSFET结构的任何方法结合。
随后的根据本发明实施例的方法提供了具有以自对准方式形成的源极区和高浓度主体接触区的高密度功率FET。这些特征的自对准改善了功率FETs的性能，因为最小单元节距不受源/高浓度主体掩膜偏移公差的限制。自对准可能是水平的(例如，源极接触的自对准，或是高浓度主体接触的自对准)，或是垂直的(例如，源极区和/或主体区与栅极电极的自对准)，或是同时水平和垂直自对准。自对准还允许形成具有较低掩膜数的装置，并因此降低加工成本。图7-11显示了用于形成自对准屏蔽栅极结构的各种工艺流程。
源极区可以各种方式形成。在本发明的一些实施例中，利用传统的n型掺杂物无选择性注入(blanket implantation)来形成源极区。在本发明的其他实施例中，可能使用倾斜注入工艺以使掺杂杂质以一角度撞击硅的表面。图7显示了描述倾斜注入工艺的简化横截面图。倾斜注入典型地是双通道方法并且如图7中的箭头730所示的进行两次。掩膜层728(例如，包括光刻胶)形成在模具边缘区域中的台面顶部上(示出在图7的左侧上)，以防止源极注入进入到边缘区域。在此实施例中，边缘区域包括屏蔽终止沟道710。
活性沟道710A包括利用屏蔽电介质层712与周围的硅绝缘的屏蔽电极714A。每个沟道中的栅极电极722在屏蔽电极714A的上方但是通过惰性电极绝缘IED716与屏蔽电极714A绝缘。P型主体区704形成在n型半导体区702中。
在传统方法中，注入能量和热循环决定了源极区的结深度。然而，在本发明的示例性实施例中，注入角度是决定源极深度的重要因素。倾斜注入的好处是提供穿过台面的有差别的深度，使得最靠近沟道侧壁的区域具有最深的深度，并且朝向台面中心的区域具有最浅的深度。因此，源极区708可能与栅极电极722垂直自对准，如图7所示。当它们在后续工艺步骤中形成时，自对准源极区随后使高浓度主体区水平地自对准。
图8A-8F显示了简化的横截面图，其显示了使用倾斜注入的用于形成自对准屏蔽栅极沟道FET的示例性工艺流程。在图8A中，根据传统技术或者上述工艺技术中的一个或者上述工艺技术的结合来形成包括：包括沿着沟道底部的屏蔽电极814的屏蔽栅极结构、在上沟道部中的栅极电极822、和使栅极与屏蔽电极绝缘的IED816，以及沿下沟道侧壁和底部排列的屏蔽电介质812和沿上沟道侧壁排列的栅极电介质820。在一个实施例中，利用上面描述的或是引用的任何一种方法形成IED层816。栅极多晶硅凹陷到台面的顶面下方，以使上侧壁暴露于随后的倾斜源极注入。
进行双倾斜源极注入830以沿着暴露的上沟道侧壁和台面表面形成高掺杂n型区808A。这会导致形成与凹陷后的栅极电极822垂直地自对准的源极区808B。在图8B中，采用已知技术形成填充沟道810并延伸到台面上方的电介质层824A，比如BPSG。
在图8C中，电介质层824A随后与硅台面共面，因而去除延伸到台面表面上方的部分。因此，电介质部824B保留在沟道810中。可以使用传统的CMP或利用硅作为蚀刻阻挡物的电介质蚀刻。可能对电介质材料进行轻微过度蚀刻以确保将电介质材料824A完全从台面表面上方去除，使得能够进行后续的台面凹陷。
在图8D中，硅台面充分凹陷以将n型区808A的侧向延伸部去除。硅凹陷留下了分离的、水平对准的源极区808B，其提供边界以在后续步骤中形成自对准P+高浓度主体区。在图8E中，通过向主体区804注入诸如硼的P型掺杂物而形成P型高浓度主体区806。在高浓度主体注入之后进行热退火步骤。在图8F中，源极互联层826形成在结构上以使源极和高浓度区连接。
在一个实施例中，在高浓度主体注入步骤中不使用掩膜，由此高浓度主体注入还进入源极区808B。然而，源极区808B的高掺杂浓度保证P型高浓度主体注入不会对源极区进行反掺杂从而使源极区转变为P型区。例如，在一个实施例中，用于形成高浓度主体区806的掺杂物典型地具有2×1015到约5×1015的浓度，而n型源极区808以典型地具有从1×1019到约1×1020范围的浓度的掺杂物形成。
在另一实施例中，在硅蚀刻之后，电介质隔层可以沿着图8D中的电介质材料824B的暴露壁形成，以使隔层直接位于源极区808B的上方。因此，就将源极区808B与高浓度主体注入的p+掺杂物的侵蚀完全屏蔽开。这个方法会使p+掺杂物进入到通道区的侵蚀最小化，并因此提高RDSon以及保持对阈值电压的控制。
在隔层技术的一个变化中，形成n型掺杂多晶硅隔层而非电介质隔层。n型掺杂多晶硅隔层用作源极区808B的延伸。使用多晶硅隔层的优势将在后面进行更详细的描述。在隔层技术的又一个变化中，在形成电介质隔层或多晶硅隔层之后，由相邻隔层之间的开口确定的台面区在高浓度主体注入之前进一步凹陷。这有利地使随后形成的高浓度主体区更加深到主体区804中。
图9A-9J是简化的横截面图，其显示了用于形成根据本发明另一实施例的自对准屏蔽栅极沟道FET的另一工艺流程。在图9A中，包括焊盘氧化物930的硬质掩膜和焊盘氧化物上方的厚氮化物层932形成于在n型漂移区900上方延伸的P型主体区904的上方。双层硬质掩膜不限于焊盘氧化物和氮化物，而是可能包括任何两种在选择性上相反或是极不相同的材料。并且，主体区904可以在工艺的后阶段中形成。
在图9B中，硬质掩膜被图案化并被蚀刻，随后通过传统的硅蚀刻以形成通过下层硅延伸的沟道910。沟道910可能终止于直接延伸到漂移区900的下方的高度掺杂n型衬底(未示出)中，或是如图所示在漂移区900中终止。在图9C中，形成沿沟道侧壁和底部排列的屏蔽电介质912(例如，包括氧化物)，随后采用传统技术形成屏蔽电极914。
在图9D中，蚀刻屏蔽电介质912的暴露部分。这会使沟道内部的屏蔽电介质层凹陷到屏蔽电极914的顶面的下方。在图9E中，进行硅氧化以沿着上沟道侧壁和IED层形成栅极电介质。在其他实施例中，取代硅的氧化，可以使用上述或结合于此处以供参考的用于形成IED的各种方法中的任一种来形成IED，随后进行栅极氧化以形成栅极电介质。
在图9F中，在形成IED/栅极电介质920之后，例如，利用沉积多晶硅并使它凹陷入沟道910到达低于硅台面表面的位置，来形成栅极电极922。在图9G中，沉积诸如BPSG的电介质材料924并使其平面化从而恰好到达低于硬质掩膜的氮化物层932的表面的位置。在图9H中，例如采用选择性蚀刻来去除硬质掩膜的氮化物层932。随后在活性区采用覆层源极注入形成高度掺杂n型区908A。可替换地，可以沿着沟道上侧壁进行双通道倾斜注入，以形成高度掺杂的n型区908A。在图9H中，电介质柱924具有垂直壁，紧接着相对于垂直壁可以形成用于高浓度主体区自对准的隔层。
在图9I中，或者隔层可形成在n+区908A的邻近电介质材料924的上方，或者可利用BPSG的流动特性使BPSG层924延伸到n+区908A的上方。可以使用任何种类的电介质作为电介质材料924，比如氮化物、氧化物或多晶硅，只要以共形的方式沉积它就可以了。在图9J中，随后使暴露的硅台面表面凹陷到与n+区908A的底面相等的深度处或是低于它的深度处。n+区908A的那些利用隔层而免于硅凹陷的部分或是回流的BPSG形成了源极区908B。这可以通过低温氧化(LPO)、等离子蚀刻，或是其他方法实现。
典型地，硅蚀刻会恰好将台面表面上的形成自栅极氧化步骤的任何残余氧化物完全蚀刻。然而，在进行高浓度主体注入之前可能需要额外的电介质蚀刻以清理台面的表面。在图9J中，进行高浓度主体注入以形成p+高浓度主体区906。因为回流的BPSG电介质924或者可替换地离开BPSG电介质924而形成的隔层，覆盖了源极区908B，所以源极区不会被高浓度主体掺杂物反掺杂。因此，高浓度主体区906自对准并且保持在通道区之外。此外，高浓度主体区形成为进入凹陷后的硅区提供了将高浓度主体区更深的推入主体区中的另外的优点。这减少了共用基极电流增益并帮助提高装置的耐用性，比如增加安全操作范围(SOA)，并增加功率MOSFET的非箝位感应开关(UIS)。
在上述工艺的替换实施例中，不进行图9J中的硅蚀刻，并且替换地利用将高剂量p型掺杂物注入到图9I中的n+区908A的暴露部分中而形成高浓度主体区，因此反向掺杂n+区908A的暴露部分。
图10A-10P是简化的横截面图，其显示了用于形成根据本发明又一实施例的自对准屏蔽栅极沟道FET的工艺流程。在图10A-10P的工艺中，在工艺流程开始的时候并且在利用BPSG填充沟道之前，离开氮化物硬质掩膜形成用于源极区自对准的电介质隔层。相反，对于图9A-9J的工艺，用于源极区自对准的电介质隔层在工艺流程接近结束时形成并且离开BPSG柱，而不是离开氮化物硬质掩膜。
在图10A中，使用传统的体注入和打入(drive in)方法在n型半导体区1000中形成p型主体区1004。在其他实施例中，主体区在沟道形成后形成。在图10A和10B中，包括焊盘氧化物层1030和氮化物层1032的硬质掩膜形成在主体区1004的上方。随后进行掩膜步骤以在焊盘氧化物1030和氮化物层1032中形成开口。电介质隔层1034沿着开口的壁形成，因此确定了更窄的开口1033，如图10C所示的沟道1010通过此开口1033形成。在一个实施例中，焊盘氧化物层1030约1500
Figure 2006800239406_5
厚而电介质隔层1034沿着横向方向约0.3μm。隔层1034有助于减少最小特征尺寸，因为它们确定了在后面步骤中形成的源极区和高浓度主体区的边界。
在一个实施例中，氮化物层1032约0.35μm厚，并且具有足够的厚度以承受在后续蚀刻步骤中(例如，在用于形成沟道的图10C的硅蚀刻步骤中)的一些去除。因为针对蚀刻而言，氧化物是比氮化物更好的典型障碍物，所以氮化物层1032应该比氧化物层相对较厚。可替换地，在后续蚀刻步骤中可以利用ONO蚀刻在两个氧化物层之间形成氮化物层(也就是形成ONO复合层)，以使氮化物层在硅蚀刻过程中不会被去除。因为氮化物层1032用作用于形成后续的自对准高浓度主体区的隔层，因此防止去除氮化物层1032会针对后续的高浓度主体注入进行更清晰的限定。因此，层1032可能还包括聚酰亚胺、氧氮化合物、碳氢化合物或者任何其他在氧化步骤中不会迅速氧化的电介质，具有不同于氧化物的选择速率，并且针对硅蚀刻是选择性的。在又一些实施例中，硬质掩膜可以是单层而非多层。然而，一般地，对于各种其他实施例，硬质掩膜叠层的厚度和其层中任一层的厚度将取决于用于特定应用的装置节距。
在图10D中，屏蔽电介质层1012(例如，包括氧化物)沿沟道侧壁和底部排列形成。在一个实施例中，屏蔽电介质层1012具有约2000
Figure 2006800239406_6
的厚度，并且使用热氧化形成。在图10E中，屏蔽电极1014形成在沟道1010的底部中，并随后屏蔽电介质层的暴露部分凹陷以使屏蔽电介质的薄层(例如，约100-500)沿着上沟道侧壁保留下来。通过进行由希望保留的氧化物的量控制的定时蚀刻，可以去薄屏蔽电介质层1012。
在图10F中，氮化物隔层1036沿着上沟道侧壁形成在薄的屏蔽电介质的上方。氮化物隔层1036的首要目的是防止后续步骤的电介质层在沟道的上侧壁上形成。在图10G中，IED层1016沿着屏蔽电极1014的暴露表面形成。在一个实施例中IED1016利用硅的氧化形成，并且氮化物隔层1036和氮化物层1032防止氧化物沿着上沟道侧壁以及在台面区的上方形成。在图10H中，进行三步ONO蚀刻，以去除形成在氮化物隔层上的薄氧化物、氮化物隔层1036，以及沿上沟道侧壁保留的100-500
Figure 2006800239406_8
的氧化物。可替换地，可以利用上述的以及结合于此进行参考的工艺和技术中的任何一种来形成IED层1016。
在图10I中，栅极电介质1020(例如，包括氧化物)沿着上沟道侧壁形成。在图10J中，使用已知技术形成栅极电极1022。栅极电极1022凹陷到台面区的表面之下，以容纳注入上沟道侧壁中的倾斜源。在图10K中，进行n型掺杂物的双通道倾斜注入，以在邻近沟道的台面中形成源极区1008。可替换地，能够进行传统的单通道注入以形成源极区1008。在图10L中，形成电介质层(例如，包括BPSG)并且随后使其与氮化物层1032在一个平面上，因此在栅极电极上方形成电介质帽1024。
在图10M中，去除氮化物层1032，从而向上延伸到栅极电极的电介质柱1024保留。在图10N中，进行电介质层1034和1024的电介质蚀刻(例如，湿法蚀刻)，以暴露台面区的表面区域而源极区1008的表面部分仍然被电介质材料1024覆盖。电介质蚀刻可能是定时蚀刻或利用硅作为蚀刻阻挡物的蚀刻。在图10N中，将p型掺杂物无选择性高浓度主体注入暴露台面表面中，以在邻近源极区1008的主体区1004中形成高浓度主体区1006N。
可以理解，上述工艺使得自对准源极区和高浓度主体区形成。在替换实施例中，在进行高浓度主体注入之前，如图10O所示暴露台面区凹陷。可选的“微凹蚀刻(dimple etch)”增加了与源极区1008和高浓度主体区1006O的接触面积，进一步提高了UIS和接触电阻。此外，如果电介质材料1024覆盖了源极区1008相当大的表面区域，则微凹蚀刻有利地使源极区的侧壁暴露出来用于与源极互联层1026(图10P)的欧姆接触。没有“微凹蚀刻”的实施例要求更高的注入能量，以使高浓度主体区能够更深入主体区中。在微凹蚀刻的实施例中，高浓度主体区位于主体区中更深处，因此能够使用较低的能量。
图11A-11N是用于形成根据本发明另一实施例的自对准屏蔽栅极沟道FET的简化横截面图。在图11A中，沟道1110形成在n型半导体区1100中，随后沿着沟道的侧壁和底部并且在台面区上方形成屏蔽电介质层1112(例如，包括氧化物)。形成填充沟道1110并延伸到台面区上方的屏蔽导电层1114(包括多晶硅)。使用传统的将p型掺杂物注入半导体区1100中形成p型主体区1104。主体区1104可以在形成沟道1110之前或之后形成。可以对整个晶片进行注入以形成主体区，或者可替换地，可以仅对活性区域进行选择性注入并且保护边缘结构不暴露于主体掺杂物。
在图11B中，屏蔽电极1114凹陷深入到沟道1110中。随后部分去除屏蔽电介质1112的暴露部分，从而沿着沟道上侧壁保留屏蔽电介质的薄层。进行第二屏蔽电极蚀刻以使屏蔽电极1114凹陷到大约与屏蔽电介质1112凹陷后的表面齐平的位置处或恰好位于该凹陷后的表面之下，其中屏蔽电介质1112在邻近屏蔽电极1114的沟道中。在图11C中，氮化物隔层1136沿着上沟道侧壁形成在屏蔽电介质1112的去薄部分上方。在图11D中，利用LOCOS工艺形成IED层1116。然而，能够使用这里讨论的或结合于此的其他形成IED的变化和实施例。在一个实施例中，通过进行硅的高温氧化(例如，约1100℃)形成约2000厚的IED层。
在图11E中，进行三步的ONO蚀刻以去除沿着沟道上侧壁形成的氮化物层和氧化物层。在图11F中，形成栅极电极1120，随后如图11G所示，沉积填充沟道并且延伸到台面区上方的栅极导电层1122。在图11H中，栅极电极1122凹陷进入沟道1110。在图11I中，形成填充沟道110并延伸到台面区上方的电介质层1124(例如，包括BPSG)。在图11J中，电介质层1124凹陷以使它与硅台面的表面在同一平面或是略微低于硅台面的表面。在这个步骤中，可以使用硅作为蚀刻阻挡物以使电介质层1124凹陷。
在图11K中，暴露的硅台面凹陷到略微高于栅极电极1122的顶面的位置处。在一个实施例中，进行定时蚀刻直到硅台面到达栅极电极1122的顶面上方约300-1000
Figure 2006800239406_10
处。这使得延伸到栅极电极1122上方的电介质柱1124形成。在图11L中，通过在活性区中进行无选择性源注入而沿着台面区形成n+区1108。在此时还可进行任何必需的阈值调整注入。在一个实施例中，在于图11H中形成电介质层1124之前使用双通道倾斜注入形成n+区1108。在源极注入之前，可选择地在台面表面的上方形成约250的焊盘氧化物层以使对硅的注入破坏最小。
在图11M中，电介质隔层1134(例如，包括氧化物)形成在电介质柱1124的任一侧上，以覆盖n+区1108的一部分。在其他实施例中，可以用氮化物隔层或是任何其他适合的隔层材料取代电介质隔层1134，所述其他适合的隔层材料可以被共形地沉积，也就是，在水平和垂直方向中具有同样的沉积速率以使隔层的高度和宽度基本相同。
在一个实施例中，隔层1134按如下方式形成。在n+区1108的上方和电介质柱1124的上方形成共形薄膜。利用诸如等离子各向异性蚀刻的电介质蚀刻来蚀刻共形薄膜，以使仅是水平方向的材料被去除而垂直倾斜的隔层1134保留在电介质柱1124的壁上。等离子蚀刻还使硅台面表面的一部分暴露出来。
在图11M中，在形成隔层1134之后，暴露的台面表面凹陷到n+区1108的下方，以使保留在隔层1134下方的部分n+区1108形成为源极区。随后通过实施将p型掺杂物无选择性注入凹陷后的硅中来形成高浓度主体区1106。在图11N中，源极互联层1126连接高浓度主体区1106和源极区1108。可以理解，源极区和高浓度主体区以自对准的方式形成。
在图11A-11N中描述的工艺流程的另一个实施例中，隔层1134由多晶硅而非电介质而形成。使用多晶硅作为隔层提供了几个显著的优点。因为多晶硅隔层能够在原处利用n型掺杂物进行掺杂，所以多晶硅隔层自身可以作为源极区。例如，ISD多晶硅是自动n型，而PMD多晶硅能提供p型层。因此，无论是否进行微凹蚀刻，使用多晶硅作为n型隔层能够通过消除形成n+区1108的步骤来减少工艺步骤的数目。使用多晶硅隔层作为源极区还增加了源极区的面积，因此降低了接触电阻。在这实施例中，会去掉图11L中形成源极区1108的步骤，并且取而代之，会使用已知技术沿着电介质柱1124的壁形成隔层1134。
在一个多晶硅隔层实施例的变化中，在高浓度主体注入之前不进行图11 M中的硅凹陷。在另一个变化中，由相邻多晶硅隔层之间的开口确定的硅台面区凹陷，随后进行高浓度主体注入。这会将高浓度主体区推进到主体区的更深处。在图11L中，在硅蚀刻之后但是在形成多晶硅隔层之前，能够进行可选的阈值调整注入，以将装置的阈值电压设置为它的适当值。
可替换地，可以如图11L和11M所示形成源极区，并且在高浓度主体注入之前可以在源极区1108的上方额外地形成n型多晶硅隔层。尽管不会取代源极区，但是使用多晶硅隔层仍然会增加源极区的面积并降低接触电阻。因此，当针对这个实施例在图11M中实施微凹蚀刻步骤时，源极区的表面区域会在垂直方向上扩展以包括多晶硅隔层。
如下所述，使用多晶硅隔层还能有利地与图8A-8E中描述的工艺流程结合起来。例如，在图8D中，在硅凹陷之后，沿着电介质帽824B的暴露壁并且在保留的n+区808B的上方形成多晶硅隔层，随后对由相邻多晶硅隔层之间的开口确定的台面进行另一次硅凹陷。接着实施高浓度主体注入凹陷后的硅中，随后进行与图8F中后续步骤类似的后续步骤。
上述各种结构和方法可以与多个屏蔽栅极结构和加工工艺以及于2004年12月29日提交的普通转让的申请No.11/026,276中公开的其他装置结构和加工工艺中的一个或更多结合起来(申请No.11/026,276的整体结合于此进行参考)，以便实现其他优点和特征中的更低的导通电阻、更高的阻塞能力和更高的效率。进一步，不同实施例的横截面图可能不是按比例的，同样不用于限制相应结构布局设计的可能变化。并且，各种晶体管能够形成为条带结构或是包括六角形或正方形晶体管单元的单元结构。
上面图中所示的全部横截面图仅仅是示意性的并且不用于限制单元阵列的布局或是其他结构方面。此外，这些图可能没有按照所有各个区域在实际装置中呈现的形状精确地反映出它们的实际形状。应该理解本发明不限于所示的屏蔽栅极沟道FET的特定形状。
尽管在上面显示并描述了多个具体实施例，本发明的实施例却并不限于此。例如，应该理解所示和描述的结构的掺杂极性可以是相反的以得到p通道FETs，并且/或者各种元件的掺杂浓度会在不背离本发明的情况下可改变。作为另一个实例，上述实施例中的沟道可能在到达更高浓度掺杂的衬底之前终止或是可能延伸进入并在衬底内终止。并且，尽管上述的各种实施例在传统的硅中进行，但是这些实施例和它们明显的变化还能够在碳化硅、砷化镓、氮化镓、金刚石或是其他半导体材料中进行。在进一步的变化中，外延层可能具有梯度掺杂浓度而非固定的掺杂浓度，或者可有多个外延层组成，每个具有不同的掺杂浓度，或是可能根据设计目的被完全除去。进一步，在不背离本发明的范围的情况下，本发明的一个或多个实施例的特征可以与本发明其他实施例的一个或多个特征结合起来。
因此，本发明的范围不应该参照上面的描述来确定，而是，取而代之地，应该参照权利要求以及它们的等同物的全部范围来确定。

Claims (79)

1.一种用于形成场效应晶体管的方法，包括：
在半导体区中形成沟道；
形成沿所述沟道侧壁和底部排列的电介质层；
用导电材料填充所述沟道；
使所述导电材料凹陷到所述沟道中，从而在所述沟道的底部中形成屏蔽电极；
在所述凹陷步骤之后，去除所述电介质层的暴露部分，由此使所述电介质层在所述沟道中凹陷到所述屏蔽电极的顶面之下；
使所述屏蔽电极凹陷，以使凹陷的屏蔽电极的顶面与凹陷的电介质层的顶面基本共面；以及
在所述凹陷的屏蔽电极上方形成极间电介质。
2.根据权利要求1所述的方法，其中，所述凹陷包括：
所述导电材料的各向同性蚀刻。
3.根据权利要求2所述的方法，其中，所述凹陷包括：
在所述各向同性蚀刻之前，进行所述导电材料的各向异性蚀刻；以及
在所述各向同性蚀刻之后，进行所述导电材料的各向异性蚀刻。
4.根据权利要求2所述的方法，其中，所述凹陷包括：
在所述各向同性蚀刻之后，进行所述导电材料的各向异性蚀刻；以及
在所述各向异性蚀刻之后，进行所述导电材料的各向同性蚀刻。
5.根据权利要求1所述的方法，进一步包括：在所述沟道的上部中形成栅极电极，所述栅极电极通过所述极间电介质与所述屏蔽电极绝缘。
6.根据权利要求5所述的方法，其中，所述半导体区具有第一导电类型，所述方法进一步包括：
在所述半导体区中形成第二导电类型的主体区；以及
在位于所述沟道侧面的主体区中形成第一导电类型的源极区。
7.根据权利要求6所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底的上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸通过所述外延层并在所述衬底中终止。
8.根据权利要求6所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底的上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸进入所述外延层中并在所述外延层中终止。
9.根据权利要求2所述的方法，其中，所述凹陷包括：
在所述各向同性蚀刻之前，进行所述导电材料的各向异性蚀刻。
10.一种用于形成场效应晶体管的方法，包括：
在半导体区中形成沟道；
形成沿所述沟道侧壁和底部排列的电介质层；
用导电材料填充所述沟道；
使所述导电材料凹陷到所述沟道中，从而在所述沟道的底部中形成屏蔽电极；
在所述凹陷步骤之后，去除所述电介质层的暴露部分，由此使所述电介质层在所述沟道中凹陷到所述屏蔽电极的顶面之下；
使所述屏蔽电极凹陷到凹陷后的电介质层的顶面之下；以及
在所述凹陷的屏蔽电极上方形成极间电介质。
11.根据权利要求10所述的方法，其中，所述凹陷包括：
所述导电材料的各向同性蚀刻。
12.根据权利要求11所述的方法，其中，所述凹陷包括：
在所述各向同性蚀刻之前，进行所述导电材料的各向异性蚀刻。
13.根据权利要求11所述的方法，其中，所述凹陷包括：
在所述各向同性蚀刻之前，进行所述导电材料的各向异性蚀刻；以及
在所述各向同性蚀刻之后，进行所述导电材料的各向异性蚀刻。
14.根据权利要求11所述的方法，其中，所述凹陷包括：
在所述各向同性蚀刻之后，进行所述导电材料的各向异性蚀刻；以及
在所述各向异性蚀刻之后，进行所述导电材料的各向同性蚀刻。
15.根据权利要求10所述的方法，进一步包括：在所述沟道的上部中形成栅极电极，所述栅极电极通过所述极间电介质与所述屏蔽电极绝缘。
16.根据权利要求15所述的方法，其中，所述半导体区具有第一导电类型，所述方法进一步包括：
在所述半导体区中形成第二导电类型的主体区；以及
在位于所述沟道侧面的主体区中形成第一导电类型的源极区。
17.根据权利要求16所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底的上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸通过所述外延层并在所述衬底中终止。
18.根据权利要求16所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底的上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸进入所述外延层中并在所述外延层中终止。
19.一种用于形成场效应晶体管的方法，包括：
在半导体区中形成沟道；
形成电介质层，所述电介质层沿所述沟道的侧壁和底部排列并且在所述半导体区的邻近所述沟道的表面上方延伸；
在形成所述电介质层之后，用屏蔽电极填充所述沟道的下部；
去薄所述电介质层，由此所述电介质层形成邻近所述屏蔽电极的顶面但是在所述屏蔽电极顶面之下的表面区域；以及
在去薄所述电介质层之后，使所述屏蔽电极凹陷到与所述电介质层的表面区域齐平的位置处或是凹陷到所述电介质层的表面区域之下，其中在凹陷所述屏蔽电极的过程中，去薄后的电介质层保护上沟道侧壁和所述半导体区的邻近所述沟道的表面。
20.根据权利要求19所述的方法，进一步包括：
在使所述屏蔽电极凹陷之后，在所述屏蔽电极上方的所述沟道中形成极间电介质。
21.根据权利要求20所述的方法，进一步包括：在所述沟道的上部中形成栅极电极，所述栅极电极通过所述极间电介质与所述屏蔽电极绝缘。
22.根据权利要求21所述的方法，其中，所述半导体区具有第一导电类型，所述方法进一步包括：
在所述半导体区中形成第二导电类型的主体区；以及
在位于所述沟道侧面的所述主体区中形成第一导电类型的源极区。
23.根据权利要求22所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸通过所述外延层并在所述衬底中终止。
24.根据权利要求22所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸进入所述外延层中并在所述外延层中终止。
25.一种用于形成场效应晶体管的方法，包括：
在半导体区中形成沟道；
形成沿所述沟道的侧壁和底面排列的电介质层，沿着所述沟道下侧壁和底面的电介质层比沿着所述沟道上侧壁的所述电介质层厚；
在形成所述电介质层之后，用屏蔽电极填充所述沟道的下部；
沿着所述上沟道侧壁形成电介质隔层；
在形成所述电介质隔层之后，在位于所述屏蔽电极上方的沟道中形成极间电介质；以及
在形成所述极间电介质之后，去除所述电介质隔层。
26.根据权利要求25所述的方法，进一步包括：在所述沟道的上部中形成栅极电极，所述栅极电极通过所述极间电介质与所述屏蔽电极绝缘。
27.根据权利要求26所述的方法，其中，所述半导体区具有第一导电类型，所述方法进一步包括：
在所述半导体区中形成第二导电类型的主体区；以及
在位于所述沟道侧面的所述主体区中形成第一导电类型的源极区。
28.根据权利要求27所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底上形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸通过所述外延层并在所述衬底中终止。
29.根据权利要求27所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底上形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸进入所述外延层并在所述外延层中终止。
30.一种用于形成场效应晶体管的方法，包括：
在半导体区中形成沟道；
形成沿所述沟道的下侧壁和底面排列的电介质层；
在形成所述电介质层之后，用屏蔽电极填充所述沟道的下部；
在所述屏蔽电极上方的所述沟道中形成极间电介质，包括：
进行蒸汽气氛氧化；
进行干燥气氛氧化；以及
在所述沟道的上部中形成栅极电极，所述栅极电极通过所述极间电介质与所述屏蔽电极绝缘。
31.根据权利要求30所述的方法，其中，所述干燥气氛氧化在高于进行所述蒸汽气氛氧化的温度下进行。
32.根据权利要求30所述的方法，其中，所述形成极间电介质的步骤进一步包括在惰性气氛中进行惰性退火。
33.根据权利要求32所述的方法，其中，所述惰性气氛是氮气和氩气中的一种。
34.根据权利要求30所述的方法，其中，所述半导体区具有第一导电类型，所述方法进一步包括：
在所述半导体区中形成第二导电类型的主体区；以及
在位于所述沟道侧面的所述主体区中形成第一导电类型的源极区。
35.根据权利要求30所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸通过所述外延层并在所述衬底中终止。
36.根据权利要求30所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层中，并且所述沟道形成为延伸进入所述外延层并在所述外延层中终止。
37.一种用于形成场效应晶体管的方法，包括：
在半导体区中形成沟道；
形成沿所述沟道的下侧壁和底面排列的电介质层；
在形成所述电介质层之后，用屏蔽电极填充所述沟道的下部；
在所述屏蔽电极上方的所述沟道中形成极间电介质，包括：
进行蒸汽气氛氧化；
在惰性气氛中进行惰性退火；以及
在所述沟道的上部中形成栅极电极，所述栅极电极通过所述极间电介质与所述屏蔽电极绝缘。
38.根据权利要求37所述的方法，其中，所述惰性气氛是氮气和氩气中的一种。
39.一种用于形成场效应晶体管的方法，包括：
在半导体区中形成沟道；
形成沿所述沟道的下侧壁和底面排列的电介质层；
在形成所述电介质层之后，用屏蔽电极填充所述沟道的下部；
在所述屏蔽电极上方的所述沟道中形成极间电介质，包括：
使用一个高密度等离子工艺和次大气压化学气相沉积形成氧化物层；
进行干燥气氛氧化；以及
在所述沟道的上部中形成栅极电极，所述栅极电极通过所述极间电介质与所述屏蔽电极绝缘。
40.根据权利要求39所述的方法，其中，所述形成极间电介质的步骤进一步包括在惰性气氛中进行惰性退火。
41.根据权利要求40所述的方法，其中，所述惰性气氛是氮气和氩气中的一种。
42.根据权利要求39所述的方法，其中，所述形成极间电介质的步骤进一步包括进行蒸汽气氛氧化。
43.根据权利要求42所述的方法，其中，所述干燥气氛氧化在高于进行所述蒸汽气氛氧化的温度下进行。
44.一种用于形成场效应晶体管的方法，包括：
在第一导电类型的半导体区中形成多个沟道；
用屏蔽电极填充每个沟道的下部，所述屏蔽电极与所述半导体区绝缘；
在每个沟道的上部中形成栅极电极，所述栅极电极与所述屏蔽电极和所述半导体区绝缘，所述栅极电极具有凹陷到所述半导体区顶面下方的顶面；
在所述半导体区中形成第二导电类型的主体区；以及
进行第一导电类型掺杂物的双通道倾斜注入，以形成在相邻沟道之间的主体区中延伸的第一导电类型区域，使得第一导电区域的靠近每个沟道的部分比第一导电类型区域的远离每个沟道的部分更深。
45.根据权利要求44所述的方法，进一步包括：
在所述填充步骤之前，形成沿每个沟道的下侧壁和底面排列的电介质层；
在所述形成栅极电极的步骤之前：
在位于所述屏蔽电极上方的每个沟道中形成极间电介质；以及
沿着上沟道侧壁并在所述半导体区的邻近每个沟道的表面上方形成栅极电介质。
46.根据权利要求44所述的方法，其中，所述半导体区包括第一导电类型的衬底，所述方法进一步包括：
在所述衬底上形成第一导电类型的外延层，其中所述主体区形成在所述外延层内，并且所述多个沟道形成为延伸进入所述外延层并在所述外延层中终止。
47.一种用于形成场效应晶体管的方法，包括：
在第一导电类型的半导体区中形成多个沟道，所述多个沟道在其间形成台面区；
用屏蔽电极填充每个沟道的下部，所述屏蔽电极与所述半导体区绝缘；
在每个沟道的上部中形成栅极电极，所述栅极电极与所述屏蔽电极和所述半导体区绝缘，并且所述栅极电极凹陷到每个沟道中；
在所述半导体区中形成第二导电类型的主体区；以及
进行第一导电类型掺杂物的双通道倾斜注入，以形成在相邻沟道之间的主体区中延伸的第一导电类型区域，从而第一导电区域具有沿着每个沟道侧壁在所述主体区中垂直延伸的第一部分以及在相邻沟道之间水平延伸的第二部分；以及
使相邻沟道之间的台面区凹陷，从而去除每个第一导电类型区域的第二部分，每个第一导电类型区域的保留部分形成为源极区。
48.根据权利要求47所述的方法，进一步包括：
在所述填充步骤之前，形成沿每个沟道的下侧壁和底面排列的电介质层；
在所述形成栅极电极的步骤之前：
在位于所述屏蔽电极上方的每个沟道中形成极间电介质；以及
沿着上沟道侧壁并在所述半导体区的邻近每个沟道的表面上方形成栅极电介质。
49.根据权利要求47所述的方法，进一步包括：
在每两个相邻源极区之间的主体区中形成第二导电类型的高浓度主体区，所述高浓度主体区具有比所述主体区更高的掺杂浓度。
50.根据权利要求47所述的方法，进一步包括：
在所述凹陷步骤之前，在每个栅极电极上方形成电介质层，所述电介质层填充每个沟道，使得在所述凹陷步骤之后，所述电介质层的上侧壁变得暴露。
51.根据权利要求50所述的方法，进一步包括：
沿着所述电介质层的每个暴露侧壁形成隔层，每个隔层延伸到相应源极区的上方。
52.根据权利要求51所述的方法，其中，所述隔层包括电介质和掺杂多晶硅之一。
53.根据权利要求51所述的方法，进一步包括：
穿过由相邻隔层形成的开口使所述台面区凹陷；以及
通过由相邻隔层形成的每个开口注入第二导电类型的掺杂物，以在所述主体区中形成高浓度主体区。
54.根据权利要求51所述的方法，进一步包括：
通过由相邻隔层形成的每个开口注入第二导电类型的掺杂物，以在每两个相邻沟道之间的所述主体区中形成高浓度主体区。
55.根据权利要求47所述的方法，进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层内，并且所述多个沟道形成为延伸通过所述外延层并在所述衬底中终止。
56.根据权利要求47所述的方法，进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层内，并且所述多个沟道形成为延伸进入所述外延层并在所述外延层内终止。
57.一种用于形成场效应晶体管的方法，包括：
在第一导电类型的半导体区的上方形成第一电介质层，并且在所述第一电介质层上方形成第二电介质层，所述第一和第二电介质层具有极不相同的选择性；
在所述第一和第二电介质层中形成开口；
通过所述开口在半导体区中形成多个沟道，所述多个沟道在其间形成台面区；
在所述半导体区中形成第二导电类型的主体区；以及
用屏蔽电极填充每个沟道的下部，所述屏蔽电极与所述半导体区绝缘；
在每个沟道的上部中形成栅极电极，所述栅极电极与所述屏蔽电极和所述半导体区绝缘，所述栅极电极具有的顶面与所述半导体区的顶面共面或凹陷到所述半导体区的顶面之下；
在每个栅极电极上方形成电介质层，所述电介质层填充形成在所述第一和第二电介质层中的开口；
去除所述第一电介质层，从而所述电介质层的侧壁变得暴露；以及
注入第一导电类型的掺杂物，以在每两个相邻沟道之间的所述主体区中形成第一导电类型区域。
58.根据权利要求57所述的方法，进一步包括：
沿着所述电介质层的暴露侧壁形成隔层，每个隔层延伸到第一导电类型区域的一部分之上；
通过由相邻隔层形成的开口，使所述台面区凹陷到低于第一导电类型区域的底面的深度，每个第一导电类型区域的保留在所述隔层下方的部分形成源极区；以及
通过由相邻隔层形成的每个开口注入第二导电类型的掺杂物，以在所述主体区中形成高浓度主体区，所述高浓度主体区具有比所述主体区更高的掺杂浓度。
59.根据权利要求58所述的方法，其中，所述隔层包括电介质和掺杂多晶硅之一。
60.根据权利要求57所述的方法，进一步包括：
使每个栅极电极上方的所述电介质层回流，以使所述电介质层延伸到相邻的第一导电类型区域的一部分之上；
通过由回流后的电介质层形成的开口，使所述台面区凹陷到低于第一导电类型区域的底面的深度，每个第一导电区域的保留在回流后电介质之下的部分形成源极区；以及
通过由回流后的电介质形成的每个开口注入第二导电类型的掺杂物，以在所述主体区中形成高浓度主体区，所述高浓度主体区具有比所述主体区更高的掺杂浓度。
61.根据权利要求57所述的方法，其中所述第一电介质层包括焊盘氧化物，并且所述第二电介质层包括氮化物。
62.根据权利要求57所述的方法，进一步包括：
在所述填充步骤之前，形成沿每个沟道的下侧壁和底面排列的电介质层；
在所述形成栅极电极的步骤之前：
在所述屏蔽电极上方的每个沟道中形成极间电介质；以及
沿着上沟道侧壁并在所述半导体区域的邻近每个沟道的表面上方形成栅极电介质。
63.根据权利要求57所述的方法，进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层内，并且所述多个沟道形成为延伸通过所述外延层并在所述衬底中终止。
64.根据权利要求57所述的方法，进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层内，并且所述多个沟道形成为延伸进入所述外延层并在所述外延层中终止。
65.一种用于形成场效应晶体管的方法，包括：
在第一导电类型的半导体区上方形成第一电介质层，并且在所述第一电介质层上方形成第二电介质层，所述第一和第二电介质层具有极不相同的选择性；
在所述第一和第二电介质层中形成开口；
沿着所述开口的壁成电介质隔层，从而形成更窄的开口；
通过所述更窄的开口在半导体区中形成多个沟道，所述多个沟道在其间形成台面区；
在所述半导体区中形成第二导电类型的主体区；以及
用屏蔽电极填充每个沟道的下部，所述屏蔽电极与所述半导体区绝缘；
在每个沟道的上部形成栅极电极，所述栅极电极与所述屏蔽电极和所述半导体区绝缘，所述栅极电极具有的顶面凹陷到所述半导体区的顶面之下；
去除每个电介质隔层的至少一部分；以及
进行第一导电类型掺杂物的双通道倾斜注入，以在邻近每个沟道的所述主体区中形成第一导电类型的源极区。
66.根据权利要求65所述的方法，进一步包括：
在每个栅极电极的上方形成电介质帽，所述电介质帽具有的顶面与所述第二电介质层的顶面基本共面或略微凹陷到所述第二电介质层的顶面之下。
67.根据权利要求66所述的方法，进一步包括：
去除所述第一和第二电介质层以及所述电介质帽的一部分，以使每个源极区的至少一部分仍然被电介质帽的保留部分覆盖。
68.根据权利要求67所述的方法，进一步包括：
通过由所述电介质帽的相邻保留部分形成的开口使所述台面区凹陷；以及
通过由所述电介质帽的相邻保留部分形成的每个开口注入第二导电类型的掺杂物，以在所述主体区中形成高浓度主体区。
69.根据权利要求67所述的方法，进一步包括：
通过由所述电介质帽的相邻保留部分形成的每个开口注入第二导电类型的掺杂物，以在每两个相邻沟道之间的主体区中形成高浓度主体区。
70.根据权利要求65所述的方法，其中，所述隔层包括电介质和掺杂多晶硅之一。
71.根据权利要求65所述的方法，进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层内，并且所述多个沟道形成为延伸通过所述外延层并在所述衬底中终止。
72.根据权利要求65所述的方法，进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层内，并且所述多个沟道形成为延伸进入所述外延层并在所述外延层中终止。
73.一种用于形成场效应晶体管的方法，包括：
在第一导电类型的半导体区中形成多个沟道，所述多个沟道在其间形成台面区；
用屏蔽电极填充每个沟道的下部，所述屏蔽电极与所述半导体区绝缘；
在每个沟道的上部中形成栅极电极，所述栅极电极与所述屏蔽电极和所述半导体区绝缘，并且所述栅极电极凹陷到每个沟道中；
在所述半导体区中形成第二导电类型的主体区；以及
在每个栅极电极上方形成电介质层，所述电介质层填充每个沟道并且具有的顶面与所述台面区的顶面共面或相对于所述台面区的顶面略微凹陷；以及
使相邻沟道之间的所述台面区凹陷，以使所述电介质层的侧壁部分地暴露出来；以及
注入第一导电类型的掺杂物，以在每两个相邻沟道之间延伸的所述主体区中形成第一导电类型区域。
74.根据权利要求73所述的方法，进一步包括：
沿着所述电介质层的暴露侧壁形成隔层，每个隔层延伸到所述第一导电类型区域的一部分之上；
通过由相邻隔层形成的开口，使所述台面区凹陷到低于所述第一导电类型区域的底面的深度，每个第一导电类型区域的保留在所述隔层下方的部分形成源极区；以及
通过由相邻隔层形成的每个开口注入第二导电类型的掺杂物，以在所述主体区中形成高浓度主体区，所述高浓度主体区具有比所述主体区更高的掺杂浓度。
75.根据权利要求74所述的方法，其中，所述隔层包括电介质和掺杂多晶硅之一。
76.根据权利要求73所述的方法，进一步包括：
使每个栅极电极上方的所述电介质层回流，以使所述电介质延伸到相邻的所述第一导电类型区域的一部分之上；
通过由回流后的电介质层形成的开口，使所述台面区凹陷到低于所述第一导电类型区域的底面的深度，每个第一导电区域的保留在回流后的电介质之下的部分形成源极区；以及
通过由回流后的电介质形成的每个开口注入第二导电类型的掺杂物，以在所述主体区中形成高浓度主体区，所述高浓度主体区具有比所述主体区更高的掺杂浓度。
77.根据权利要求73所述的方法，进一步包括：
在所述填充步骤之前，形成沿每个沟道的下侧壁和底面排列的电介质层；
在所述形成栅极电极的步骤之前：
在所述屏蔽电极上方的每个沟道中形成极间电介质；以及
沿着上沟道侧壁并在所述半导体区的邻近每个沟道的表面上方形成栅极电介质。
78.根据权利要求73所述的方法，进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层内，并且所述多个沟道形成为延伸通过所述外延层并在所述衬底中终止。
79.根据权利要求73所述的方法，进一步包括：
在所述衬底上方形成第一导电类型的外延层，其中所述主体区形成在所述外延层内，并且所述多个沟道形成为延伸进入所述外延层并在所述外延层中终止。
CN2006800239406A 2005-06-29 2006-06-29 用于形成屏蔽栅极场效应晶体管的结构和方法 Expired - Fee Related CN101578689B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US69571805P 2005-06-29 2005-06-29
US60/695,718 2005-06-29
PCT/US2006/025432 WO2007002857A2 (en) 2005-06-29 2006-06-29 Structures and methods for forming shielded gate field effect transistors

Publications (2)

Publication Number Publication Date
CN101578689A CN101578689A (zh) 2009-11-11
CN101578689B true CN101578689B (zh) 2011-01-19

Family

ID=37596063

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800239406A Expired - Fee Related CN101578689B (zh) 2005-06-29 2006-06-29 用于形成屏蔽栅极场效应晶体管的结构和方法

Country Status (8)

Country Link
US (3) US7476589B2 (zh)
JP (1) JP2009500831A (zh)
KR (1) KR101255401B1 (zh)
CN (1) CN101578689B (zh)
AT (1) AT504999A2 (zh)
DE (1) DE112006001697T5 (zh)
TW (1) TWI400757B (zh)
WO (1) WO2007002857A2 (zh)

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7416948B2 (en) * 2003-12-30 2008-08-26 Fairchild Semiconductor Corporation Trench FET with improved body to gate alignment
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US8618601B2 (en) * 2009-08-14 2013-12-31 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET with increased source-metal contact
US8236651B2 (en) * 2009-08-14 2012-08-07 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET device and fabrication
US8193580B2 (en) 2009-08-14 2012-06-05 Alpha And Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
US7544571B2 (en) * 2006-09-20 2009-06-09 Fairchild Semiconductor Corporation Trench gate FET with self-aligned features
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) * 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
KR100849192B1 (ko) * 2007-08-13 2008-07-30 주식회사 하이닉스반도체 반도체 소자 제조 방법
US8497549B2 (en) * 2007-08-21 2013-07-30 Fairchild Semiconductor Corporation Method and structure for shielded gate trench FET
KR101382505B1 (ko) * 2007-09-03 2014-04-10 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR101630734B1 (ko) 2007-09-21 2016-06-16 페어차일드 세미컨덕터 코포레이션 전력 소자
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
KR100940642B1 (ko) * 2007-12-28 2010-02-05 주식회사 동부하이텍 반도체 소자의 제조방법
US20090242973A1 (en) 2008-03-31 2009-10-01 Alpha & Omega Semiconductor, Ltd. Source and body contact structure for trench-dmos devices using polysilicon
US7936009B2 (en) 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8304329B2 (en) * 2008-12-01 2012-11-06 Maxpower Semiconductor, Inc. Power device structures and methods
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
EP2236033A1 (de) 2009-04-01 2010-10-06 LANXESS Deutschland GmbH Stabilisierung Iod-haltiger Verbindungen
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
WO2011019378A1 (en) * 2009-08-14 2011-02-17 Alpha And Omega Semiconductor Incorporated Shielded gate trench mosfet device and fabrication
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
JP5602414B2 (ja) * 2009-11-05 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法および半導体装置
US8247296B2 (en) * 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
CN102103998B (zh) * 2009-12-18 2012-12-12 上海华虹Nec电子有限公司 沟槽mos晶体管的结构及其制备方法
CN102130006B (zh) * 2010-01-20 2013-12-18 上海华虹Nec电子有限公司 沟槽型双层栅功率mos晶体管的制备方法
CN102130001B (zh) * 2010-01-20 2012-10-03 上海华虹Nec电子有限公司 沟槽型双层栅功率mos器件的制备方法
CN102129999B (zh) * 2010-01-20 2012-10-03 上海华虹Nec电子有限公司 沟槽型双层栅mos结构的制备方法
TWI412087B (zh) * 2010-03-05 2013-10-11 Great Power Semiconductor Corp 高密度溝槽式功率半導體結構及其製造方法
US8431457B2 (en) * 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
US8711400B2 (en) * 2010-03-26 2014-04-29 Xerox Corporation Profile and template based dynamic portable user workflow
JP5626356B2 (ja) * 2010-05-27 2014-11-19 富士電機株式会社 Ｍｏｓ駆動型半導体装置およびｍｏｓ駆動型半導体装置の製造方法
US8580667B2 (en) 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
CN102623340B (zh) * 2011-01-26 2014-12-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos器件的制备方法
JP5729331B2 (ja) 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) * 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US20130001678A1 (en) * 2011-06-29 2013-01-03 Stmicroelectronics S.R.L. High breakdown voltage semiconductor device with an insulated gate formed in a trench, and manufacturing process thereof
US8829603B2 (en) 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
JP5661583B2 (ja) * 2011-09-21 2015-01-28 株式会社東芝 半導体装置の製造方法
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US20130224919A1 (en) * 2012-02-28 2013-08-29 Yongping Ding Method for making gate-oxide with step-graded thickness in trenched dmos device for reduced gate-to-drain capacitance
US8697520B2 (en) * 2012-03-02 2014-04-15 Alpha & Omega Semiconductor Incorporationed Method of forming an asymmetric poly gate for optimum termination design in trench power MOSFETS
US9029215B2 (en) * 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US8921184B2 (en) * 2012-05-14 2014-12-30 Semiconductor Components Industries, Llc Method of making an electrode contact structure and structure therefor
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
TWI470790B (zh) 2012-07-13 2015-01-21 Ubiq Semiconductor Corp 溝渠式閘極金氧半場效電晶體
TWI512841B (zh) * 2012-07-13 2015-12-11 Ubiq Semiconductor Corp 溝槽式閘極金氧半場效電晶體的製造方法
JP2014056913A (ja) 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US8809948B1 (en) * 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
KR20150030799A (ko) 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US10395970B2 (en) * 2013-12-05 2019-08-27 Vishay-Siliconix Dual trench structure
US9230992B2 (en) 2014-04-30 2016-01-05 International Business Machines Corporation Semiconductor device including gate channel having adjusted threshold voltage
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183753A4 (en) 2014-08-19 2018-01-10 Vishay-Siliconix Electronic circuit
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管
US9368621B1 (en) * 2014-11-26 2016-06-14 Sinopower Semiconductor, Inc. Power semiconductor device having low on-state resistance
DE102015102130B4 (de) 2015-02-13 2022-07-14 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
US10573719B2 (en) * 2015-05-11 2020-02-25 Applied Materials, Inc. Horizontal gate all around device isolation
DE102015108440B3 (de) * 2015-05-28 2016-10-06 Infineon Technologies Ag Streifenförmige elektrodenstruktur einschliesslich eines hauptteiles mit einer feldelektrode und eines die elektrodenstruktur abschliessenden endteiles
US9673314B2 (en) 2015-07-08 2017-06-06 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer
TWI577010B (zh) 2016-05-18 2017-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體
TWI615889B (zh) * 2016-05-18 2018-02-21 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
DE102016116019B4 (de) 2016-08-29 2023-11-23 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
JP6649216B2 (ja) * 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
TWI639232B (zh) * 2017-06-30 2018-10-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
US10896885B2 (en) * 2017-09-13 2021-01-19 Polar Semiconductor, Llc High-voltage MOSFET structures
DE102018120433B4 (de) * 2018-08-22 2023-08-17 Infineon Technologies Ag Leistungshalbleiterbauelement mit selbstjustiertem Source-Gebiet, sowie entsprechendes Verfahren
DE102018120432B4 (de) 2018-08-22 2023-03-30 Infineon Technologies Dresden GmbH & Co. KG Leistungshalbleitervorrichtung mit zulässig verifizierbarem p-Kontakt und Verfahren
JP6970068B2 (ja) 2018-09-14 2021-11-24 株式会社東芝 半導体装置
DE102018124737A1 (de) * 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
JP7061954B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置
DE102019218731A1 (de) * 2019-12-03 2021-06-10 Robert Bosch Gmbh Vertikaler Feldeffekttransistor und Verfahren zum Ausbilden desselben
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
CN112838009B (zh) * 2021-01-11 2022-08-26 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法
KR102592701B1 (ko) * 2021-06-02 2023-10-23 삼성전자주식회사 반도체 소자 및 이를 포함하는 전력 변환 시스템
TWI809577B (zh) * 2021-11-26 2023-07-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
CN114334663B (zh) * 2022-03-15 2022-05-17 广州粤芯半导体技术有限公司 一种功率器件及其制备方法
TWI823771B (zh) * 2022-12-08 2023-11-21 美商達爾科技股份有限公司 垂直式半導體功率器件及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
US6388286B1 (en) * 1998-10-26 2002-05-14 North Carolina State University Power semiconductor devices having trench-based gate electrodes and field plates
US20040089910A1 (en) * 2002-03-19 2004-05-13 Infineon Technologies Ag Power transistor
CN1547765A (zh) * 2001-08-23 2004-11-17 通用半导体公司 具有内嵌的沟槽肖特基整流器的沟槽dmos晶体管

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954854A (en) 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
KR950006483B1 (ko) 1990-06-13 1995-06-15 가부시끼가이샤 도시바 종형 mos트랜지스터와 그 제조방법
JP3291957B2 (ja) 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
US6337499B1 (en) 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
JP4192281B2 (ja) 1997-11-28 2008-12-10 株式会社デンソー 炭化珪素半導体装置
US6262453B1 (en) 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
DE19843959B4 (de) 1998-09-24 2004-02-12 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem sperrenden pn-Übergang
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
GB9826041D0 (en) 1998-11-28 1999-01-20 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
DE19911149C1 (de) 1999-03-12 2000-05-18 Siemens Ag Integrierte Schaltungsanordnung, die eine in einem Substrat vergrabene leitende Struktur umfaßt, die mit einem Gebiet des Substrats elektrisch verbunden ist, und Verfahren zu deren Herstellung
US6433385B1 (en) 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
JP4670137B2 (ja) * 2000-03-10 2011-04-13 ソニー株式会社 平面型表示装置
EP1285466A2 (en) 2000-05-13 2003-02-26 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device and method of making the same
EP1170803A3 (en) 2000-06-08 2002-10-09 Siliconix Incorporated Trench gate MOSFET and method of making the same
TW523816B (en) * 2000-06-16 2003-03-11 Gen Semiconductor Inc Semiconductor trench device with enhanced gate oxide integrity structure
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6437386B1 (en) 2000-08-16 2002-08-20 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
WO2002069394A1 (en) 2001-02-27 2002-09-06 Fairchild Semiconductor Corporation Process for depositing and planarizing bpsg for dense trench mosfet application
JP4073176B2 (ja) 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
US6849898B2 (en) 2001-08-10 2005-02-01 Siliconix Incorporated Trench MIS device with active trench corners and thick bottom oxide
KR100400079B1 (ko) 2001-10-10 2003-09-29 한국전자통신연구원 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법
US6573569B2 (en) 2001-11-06 2003-06-03 Fairchild Semiconductor Corporation Trench MOSFET with low gate charge
US6576516B1 (en) 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
DE10210138B4 (de) 2002-03-07 2005-07-21 Infineon Technologies Ag Durch Feldeffekt steuerbares vertikales Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10212149B4 (de) 2002-03-19 2007-10-04 Infineon Technologies Ag Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität
TWI248136B (en) 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
TW573344B (en) 2002-05-24 2004-01-21 Nanya Technology Corp Separated gate flash memory and its manufacturing method
EP1514300A1 (en) * 2002-05-31 2005-03-16 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device and method of manufacturing
US6784084B2 (en) 2002-06-29 2004-08-31 Hynix Semiconductor Inc. Method for fabricating semiconductor device capable of reducing seam generations
US6867099B2 (en) 2002-08-27 2005-03-15 Powerchip Semiconductor Corp. Spilt-gate flash memory structure and method of manufacture
DE10258467B3 (de) 2002-12-13 2004-09-30 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
US6878993B2 (en) * 2002-12-20 2005-04-12 Hamza Yilmaz Self-aligned trench MOS junction field-effect transistor for high-frequency applications
JP4202149B2 (ja) 2003-01-28 2008-12-24 ローム株式会社 半導体装置およびその製造方法
US6861701B2 (en) 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US6919598B2 (en) 2003-03-10 2005-07-19 Zia Hossain LDMOS transistor with enhanced termination region for high breakdown voltage with low on-resistance
TW583748B (en) 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
JP4202194B2 (ja) 2003-06-06 2008-12-24 トヨタ自動車株式会社 電力用半導体装置およびその製造方法
DE10353387B4 (de) 2003-11-14 2008-07-24 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
US7416948B2 (en) * 2003-12-30 2008-08-26 Fairchild Semiconductor Corporation Trench FET with improved body to gate alignment
US7045857B2 (en) 2004-03-26 2006-05-16 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
US7183610B2 (en) 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US7540306B2 (en) * 2005-02-14 2009-06-02 Daicel Chemical Industries, Ltd. Pressurized gas charging method
US7504306B2 (en) * 2005-04-06 2009-03-17 Fairchild Semiconductor Corporation Method of forming trench gate field effect transistor with recessed mesas
DE202005006428U1 (de) 2005-04-21 2005-06-23 Stübner, Eckhardt, Dr.-Ing. Vorrichtung zum Entladen von Schüttgütern und Schüttgutbehälter hierfür
US7382019B2 (en) 2005-04-26 2008-06-03 Fairchild Semiconductor Corporation Trench gate FETs with reduced gate to drain charge
US7659570B2 (en) * 2005-05-09 2010-02-09 Alpha & Omega Semiconductor Ltd. Power MOSFET device structure for high frequency applications
US7504303B2 (en) 2005-05-26 2009-03-17 Fairchild Semiconductor Corporation Trench-gate field effect transistors and methods of forming the same
AT504290A2 (de) * 2005-06-10 2008-04-15 Fairchild Semiconductor Feldeffekttransistor mit ladungsgleichgewicht
US7648877B2 (en) * 2005-06-24 2010-01-19 Fairchild Semiconductor Corporation Structure and method for forming laterally extending dielectric layer in a trench-gate FET
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
EP1786036A1 (en) 2005-11-11 2007-05-16 STMicroelectronics S.r.l. Floating gate non-volatile memory cell and process for manufacturing
US7807536B2 (en) 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US7521773B2 (en) 2006-03-31 2009-04-21 Fairchild Semiconductor Corporation Power device with improved edge termination
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
US6388286B1 (en) * 1998-10-26 2002-05-14 North Carolina State University Power semiconductor devices having trench-based gate electrodes and field plates
CN1547765A (zh) * 2001-08-23 2004-11-17 通用半导体公司 具有内嵌的沟槽肖特基整流器的沟槽dmos晶体管
US20040089910A1 (en) * 2002-03-19 2004-05-13 Infineon Technologies Ag Power transistor

Also Published As

Publication number Publication date
KR101255401B1 (ko) 2013-04-17
US20110212586A1 (en) 2011-09-01
WO2007002857A3 (en) 2009-04-23
US20090111231A1 (en) 2009-04-30
KR20080027899A (ko) 2008-03-28
WO2007002857A9 (en) 2009-07-23
US8803207B2 (en) 2014-08-12
WO2007002857A2 (en) 2007-01-04
US7935577B2 (en) 2011-05-03
AT504999A2 (de) 2008-09-15
DE112006001697T5 (de) 2008-05-21
TW200709300A (en) 2007-03-01
US20070032020A1 (en) 2007-02-08
CN101578689A (zh) 2009-11-11
TWI400757B (zh) 2013-07-01
JP2009500831A (ja) 2009-01-08
US7476589B2 (en) 2009-01-13

Similar Documents

Publication Publication Date Title
CN101578689B (zh) 用于形成屏蔽栅极场效应晶体管的结构和方法
EP0654173B1 (en) High density power device structure and fabrication process
US7910439B2 (en) Super self-aligned trench MOSFET devices, methods, and systems
US7393749B2 (en) Charge balance field effect transistor
US8580667B2 (en) Self aligned trench MOSFET with integrated diode
JP5118270B2 (ja) 埋め込みゲートを有するｍｏｓゲート装置
WO2009154882A2 (en) Semiconductor power switches having trench gates
US20190122926A1 (en) Self-Aligned Shielded Trench MOSFETs and Related Fabrication Methods
US10790353B2 (en) Semiconductor device with superjunction and oxygen inserted Si-layers
US8088662B2 (en) Fabrication method of trenched metal-oxide-semiconductor device
TW200305286A (en) Trench DMOS transistor having improved trench structure
US20230268421A1 (en) Method for auto-aligned manufacturing of a trench-gate mos transistor, and shielded-gate mos transistor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110119

Termination date: 20210629

CF01 Termination of patent right due to non-payment of annual fee