CN101677065B - 制造半导体元件的方法 - Google Patents

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Abstract

本发明是有关于一种制造半导体元件的方法。形成一栅介电质层于一基材上，然后形成一未掺杂的第一电极层于该栅介电质上。使用原子层掺杂技术以掺杂此未被掺杂的含硅层。形成一第二电极层于该第一电极层上。此工艺方法可扩展而包括在同一晶圆上形成PMOS以及NMOS元件。例如，在原子层掺杂之前，可以薄化PMOS区中的第一含硅层。在NMOS区中，移除第一含硅层的掺杂部分，而使得NMOS中第一含硅层的剩余部分未被掺杂。然后，使用另一原子层掺杂工艺而掺杂NMOS区中的第一含硅层，使其成为不同的导电型。可以形成第三含硅层并将其掺杂为各别的导电型。

Description

制造半导体元件的方法
技术领域
本发明涉及一种制造半导体元件的方法，特别是涉及一种形成金属氧化物半导体元件(metal-oxide-semiconductor device)的制造方法。
背景技术
在集成电路中，金属氧化物半导体元件(MOS devices)是基本的结构元件。在习知的MOS元件中，栅电极常常包括掺杂有P型或N型杂质的多晶硅，而其是利用例如离子植入或热扩散的掺杂操作。图1是现有习知的具有一栅电极的金属氧化物半导体元件。在一典型的制造方法中，在形成一包含栅介电质4以及多晶硅栅电极6的栅极叠层(或称为栅极堆叠)后，进行植入以掺杂杂质。植入一般包括形成高掺杂的源极与漏极区的植入，以及形成深源极与漏极区(deep source and drain regions)的植入。
一些MOS元件，例如具有多晶硅栅电极的元件，呈现出一种载子空乏效应(carrier depletion effect)，也称为多晶空乏效应(poly depletioneffect)或多晶硅空乏现象(polysilicon depletion)。当一施加的电场由靠近栅介电质4的栅电极6赶走载子时，发生多晶空乏效应而形成一空乏区。在掺杂有n型的多晶硅中，空乏层包含离子化不可移动的供体位置(ionized non-mobile donor sites)。而在掺杂有n型的多晶硅中，空乏区包含了离子化不可移动的受体位置(ionized non-mobile acceptorsites)。空乏效应增加了有效栅介电质厚度，并使其更难在半导体表面建立一反转层(inversion layer)。
典型地，所植入的杂质在栅电极6的上部具有高掺杂浓度，而在接近于栅介电质4的栅电极6之下部区域8，杂质浓度是低的。栅电极6与栅介电质4间的介面区域的低杂质浓度将增加多晶空乏效应的可能性。
图2是一种试图解决多晶空乏问题的中间步骤。在基材10上形成栅介电质层12之后，在栅介电质层12上形成多晶硅层14。多晶硅层14在其形成过程中，是以p型或n型杂质进行原位掺杂(in-situ doped)。假设一p型杂质是原位掺杂，移除N型金属氧化物半导体区(NMOS region)16中多晶硅层14的一部分，而露出下方的栅介电质层12，此时P型金属氧化物半导体区(PMOS region)18中多晶硅层14的一部分留下未被移除。在后续步骤中，如图3所示，在NMOS区16中，以n型杂质原位掺杂形成多晶硅层20。在后续步骤中，接着图案化多晶硅层14及20而形成栅极叠层。藉由原位掺杂杂质，介面区域将具有高的杂质浓度，且解决多晶硅空乏问题。
然而，由NMOS区16移除多晶硅层14，将造成下方栅介电质层12的顶部被移除，因此造成栅介电质层12厚度的变异。最终的MOS元件中栅介电质厚度的变异会对MOS元件性能产生不良影响。在先进的技术中，栅介电质层12厚度降低至约
Figure GSB00000444163100021
或更低，栅介电质厚度的变异是很显著的。因此，需要一解决方案，以消除或至少减少其厚度的变异。
发明内容
藉由本发明的实施例，降低、解决或避免上述或其他问题，本发明提供具有超浅接面(ultra-shallow junctions)的MOS元件，例如金属氧化物半导体场效电晶体(MOSFETs)。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种制造一半导体元件的方法，其包括以下步骤：形成一栅介电质层于一半导体基材上；形成一第一电极层于该栅介电质层上，该第一电极层是未掺杂的；掺杂该第一电极层，该掺杂是至少一部分以原子层掺杂进行；以及形成一第二电极层于该第一电极层上，该第二电极层是掺杂的。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其还包括：在该掺杂第一电极层之前，薄化该第一电极层。
前述的方法，其中所述的掺杂该第一电极层的步骤包括掺杂该第一电极层为一第一导电型，且还包括掺杂该第一电极层为一第二导电型。
前述的方法，其中所述的掺杂该第一电极层为一第二导电型的步骤是至少部分以原子层掺杂进行。
前述的方法，其中所述的第一电极层被掺杂为一第一导电型，且更包括：掺杂该第二电极层的一部分为一第二导电型；以及将被掺杂为该第二导电型的该第二电极层的该部分移除。
前述的方法，其中所述的形成该第二电极层的步骤包括：形成一未掺杂层，以及以离子植入掺杂该未掺杂层。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造半导体元件的方法，包括以下步骤：形成一栅介电质层于一半导体基材的一P型金属氧化物半导体(PMOS)区以及一N型金属氧化物半导体(NMOS)区上；形成一第一电极层于该PMOS区以及该NMOS区的该栅介电质层上，该第一电极层是未被掺杂；掺杂该第一电极层为一第一导电型，该掺杂是至少部分以原子层掺杂进行；形成一第二电极层于该第一电极层上；移除该NMOS区的该第二电极层；以及形成一第三电极层于该NMOS区的该第一电极层上。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其还包括：形成一原子层于该PMOS区的该第二电极层上。
前述的方法，其中在该掺杂该第一电极层之前，移除该PMOS区中该第一电极层的至少一部分。
前述的方法，其中所述的掺杂该第一电极层的步骤仅掺杂该NMOS区中该第一电极层的一上部。
前述的方法，其还包括：移除该NMOS区中该第一电极层的该掺杂的部分。
前述的方法，其还包括：使用原子层掺杂，来掺杂该NMOS区的该第一电极层为该第二导电型。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种制造一半导体元件的方法，其包括以下步骤：形成一介电质层于一半导体基材的一第一区以及一第二区上；形成一第一含硅层于该第一区以及该第二区的该介电质层上，该第一含硅层是未掺杂的；形成一第一导电型的一原子层于该第一含硅层上；将该半导体基材退火；形成一第二含硅层于该第一含硅层上；移除该第二区的该第二含硅层；以及形成一第三含硅层于该第二区的该第一含硅层上。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其还包括：在形成该第一含硅层上的该原子层之前，移除该第一区中该第一含硅层的至少一部分。
前述的方法，其还包括：形成一第二导电型的一原子层于该第二区的该第一含硅层上，以及将该半导体基材退火。
前述的方法，其还包括：在形成该第二导电型的该原子层前，移除该第二区中该第一含硅层的一部分。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：根据本发明的一实施例，提供一种形成一半导体元件的方法。形成一栅介电质层于一半导体基材上，然后形成一未掺杂的第一电极层于该栅介电质层上。使用原子层掺杂技术，以掺杂该第一电极层的至少一部分。之后，形成一第二电极层于该第一电极层上。
为达到上述目的，本发明提供了一种形成一半导体元件的方法。形成一栅介电质层于一半导体基材的一PMOS区以及一NMOS区上，且形成一第一未掺杂的电极层于该PMOS区以及该NMOS区的该栅介电质层上。使用原子层掺杂技术，使该第一电极层掺杂成为一第一导电型。形成一第二电极层于该PMOS区的该第一电极层上，以及形成一第三电极层于该NMOS区的该第一电极层上。NMOS区的第一电极层可以使用例如植入或扩散而被掺杂。
另外，为达到上述目的，根据本发明的再一实施例，提供一种形成一半导体元件的方法。形成一介电质层于一半导体基材的一第一区以及一第二区上，以及形成一第一含硅层于该介电质上。形成一第一导电型的一原子层于该第一含硅层上，且进行退火以将第一导电型的原子扩散进入第一含硅层。之后，形成一第二含硅层于掺杂有第一导电型的第一区中的该第一含硅层上，以及形成一第三含硅层于掺杂有第二导电型的该第一含硅层上。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有习知的金属氧化物半导体元件的示意图，其中是以植入方式在栅电极导入杂质。
图2、图3是制造现有习知的PMOS及NMOS元件的中间步骤的剖视示意图，其中栅电极原位被掺杂。
图4-图11是形成半导体元件的一方法的各式中间工艺步骤的剖视示意图。
图12及图13是形成半导体元件的另一方法的各式中间工艺步骤的剖视示意图。
图14-图20是形成半导体元件的再一方法的各式中间工艺步骤的剖视示意图。
图21-图24是形成半导体元件的又一方法的各式中间工艺步骤的剖视示意图。
图25-图27是形成半导体元件的又再一方法的各式中间工艺步骤的剖视示意图。
图28是根据本发明一实施例的使用栅极叠层而制造的PMOSFET以及NMOSFET。
402：基材                                404：栅介电质层
406：第一含硅层                          408：绝缘结构
410：PMOS主动区                          412：NMOS主动区
602：原子层                              702：P型扩散层
802：第二含硅层                          1002：第三含硅层
1202：n型原子层                          1302：n型扩散层
1402：p型原子层                          1502：p型扩散层
1602：第二含硅层                         1702：n型原子层
1802：n型扩散层                          1902：第三含硅层
2102：第二含硅层                         2202：植入遮罩
2302植入遮罩                             2402：n型扩散层
2502：遮罩                               2602：n型原子层
2604：第三含硅层                         2702：n型原子层
2702：PMOS电晶体                         2704：NMOS电晶体
2706：栅极叠层                           2712：栅介电质层
2714：栅电极层                           2716：源极/漏极区
2718：间隔件
具体实施方式
以下将详细讨论目前较佳实施例的制造及使用。然而，应察知本发明提供许多可实施的发明观念，其可以在特定文字外被广泛地实施。所讨论的特定的实施例仅是以特定的方式说明如何制造及使用本发明，而非限制本发明。
以说明的目的，本发明的实施例是以文字揭露形成一多晶硅层于一介电质层上，使其得以使用在形成一多晶硅栅电极中。可是使用其他实施例形成其他包括电容、电阻或其相似的结构。
图4-图11是根据本发明一实施例的具有较低空乏面积(depletionarea)的栅电极的形成方法。首先参照图4，其显示具有一栅介电质层404的基材402以及形成在其上的第一含硅层406。基材402较佳为一掺杂或未掺杂的硅基材，但可以使用其他代替的材料，例如锗、石英、蓝宝石、以及玻璃。或者，硅基材可以是绝缘层上覆硅(SOI)基材的一主动层或是形成在一块硅层(bulk silicon layer)上之诸如硅-锗层之类的多层结构。
绝缘结构408定义一PMOS主动区410以及一NMOS主动区412。绝缘结构408可使用浅渠沟隔离(shallow trench isolation)工艺(或称为制程)形成，例如包括蚀刻渠沟至深度为约2,000
Figure GSB00000444163100051
(埃)至约6,000
Figure GSB00000444163100052
(埃)范围，以及藉由化学气相沉积(CVD)将介电材料填入渠沟。介电材料可例如为氧化硅。也可以使用其他绝缘结构类型，例如场氧化物区(field oxideregion)。可以进行离子植入以建立n型及/或P型阱区(well region)(未图示)在介于绝缘结构408之间的基材402中。
一实施例中，栅介电质层404包含氧化硅，其可以使用任何适当的栅介电质工艺而形成，例如热氧化(thermal oxidation)、氮化作用(nitridation)、溅镀(sputter deposition)或化学气相沉积。在一实施例中，栅介电质层404可由氧化硅(silicon oxide)、氮氧化硅(siliconoxynitride)、高介电系数(permittivity，high-k)的栅介电质、或其组合或其相似物所形成，且具有厚度约为6
Figure GSB00000444163100061
至18
Figure GSB00000444163100062
范围。适当的高-介电材料包括氧化铝(Al2O3)、氧化铪(IV)(HfO2)、氮氧铪(HfON)、铪硅酸盐(HfSiO4)、氧化锆(IV)(ZrO2)、氮氧锆(ZrON)、硅酸锆(ZrSiO-4)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化铈(CeO2)、二氧化钛(TiO2)、以及氧化钽(Ta2O5)。可以使用其他材料、工艺及厚度。
形成在栅介电质层404上的第一含硅层406可例如为一多晶硅层或非晶硅层。制造方法包括有例如低压化学气相沉积(LPCVD)、电浆辅助化学气相沉积法(PECVD)等化学气相沉积方法以及其类似的方法。前驱物较佳包括有例如硅烷的含硅气体。在一示范性实施例中，工艺条件包括一硅烷气流介于约50sccm至约1000sccm之间，温度介于约500℃至650℃之间，以及环境压力介于约0.1torr至约100torr之间。在另一实施例中，第一含硅层406包括硅锗，其可经由在含硅气体之外进一步导入例如GeH4的含锗气体进入环境中而形成。第一含硅层406较佳是未被掺杂的。第一含硅层406的厚度较佳是介于约30
Figure GSB00000444163100063
至约300之间。
图5是由PMOS主动区(PMOS active region)410移除第一含硅层406的一部分。在一示范性实施例中，形成一光刻胶(或称为光阻)(未图示)以遮蔽NMOS主动区(NMOS active region)412。然后执行定时干蚀刻，例如，藉由使用如HBr的蚀刻剂，仅移除在PMOS主动区410中的第一含硅层406的一部分。应理解的是，第一含硅层406所剩余的层保护其下的栅介电质层404，使其避免在蚀刻工艺中受损。在一实施例中，PMOS主动区410中第一含硅层406的剩余层厚度介于约20
Figure GSB00000444163100065
至约200
Figure GSB00000444163100066
之间。
之后，如图6所示，根据本发明一实施例，在第一含硅层406上形成原子层602。较佳是利用一原子层掺杂成长工艺。在如图6所示的一实施例中，首先掺杂PMOS主动区410中的第一含硅层406，P型原子的原子层可以使用一反应腔体在大气压下或减压下，以例如H2/N2、N2/He、H2/He或其相似物为携带气体，以及B2H6或其相似物为前驱物在温度介于约200℃至约600℃下而形成。
图7是根据本发明的一实施例的原子层602扩散进入第一含硅层406(见图6)，因此而形成P型扩散层702。可以使用退火(anneal)以进行扩散，例如快速热退火(RTA)、瞬间退火(spike anneal)、雷射退火(laseranneal)、快速加热退火(flash anneal)或其相似方法。在一实施例中，在温度介于约1000℃至约1350℃之间进行退火约0.001秒至约30秒。
如图7所示，原子层602的原子的扩散较佳是造成PMOS主动区410中的第一含硅层406完全扩散。然而，因PMOS主动区410中第一含硅层被薄化或减少，但是NMOS主动区412中的第一含硅层406并未完全扩散。反之，NMOS主动区412在第一含硅层406的未掺杂层上具有P型扩散区702。
值得注意的是，为了增加第一含硅406中掺杂物的浓度到所要求的量，上述参照图6及图7的工艺可以重复多次。
请参照图8，第二含硅层802为毯覆式形成。第二含硅层802较佳包括多晶硅、非晶硅或硅锗。除了原位掺杂P型杂质之外，以类似于第一含硅层406的方法来形成第二含硅层802。较佳为掺杂例如硼及或碘之P型杂质至浓度介于约5E20/cm3至约5E21/cm3之间。在一示范性实施例中，P型杂质之掺杂是藉由同时导入含硅前驱物以及含有杂质的工艺气体(如B2H6)进入环境中而完成。第二含硅层802之厚度较佳是介于约500至约2,500
Figure GSB00000444163100072
之间。或者，可以植入方式掺杂第二含硅层802。
图9绘示由NMOS主动区412中移除第二含硅层802以及P型扩散区702，其可藉由形成一光刻胶(未图示)覆盖在PMOS主动区410上，然后蚀刻NMOS主动区412中第二含硅层802以及P型扩散区702。
参照图10，第三含硅层1002是毯覆式形成。第三含硅层1002较佳包括多晶硅、非晶硅或硅锗。除了在其原本的位置掺杂N型杂质而非P型杂质之外，第三含硅层1002之形成是类似于第二含硅层802的形成。较佳是掺杂例如磷或砷之N型杂质至浓度介于约5E20/cm3至约5E21/cm3之间。在一示范性实施例中，N型杂质之掺杂是藉由同时导入含硅前驱物以及包含杂质的工艺气体(例如PH3)进入环境中而完成。第三含硅层1002之厚度较佳为介于约500
Figure GSB00000444163100073
至约2,500
Figure GSB00000444163100074
之间，但更佳为类似于第二含硅层802的厚度。或者，可以使用植入方式掺杂第三含硅层1002。
图11绘示由PMOS主动区410移除第三含硅层1002，其可藉由形成光刻胶(未图示)覆盖于NMOS主动区412上，然后蚀刻PMOS主动区410中第三含硅层1002的一部分而完成。
之后，可以进行完成制造半导体元件的工艺。例如，形成一电晶体，可以图案化图11所示的各个层而形成漏极/源极区域。可以使用任何适当的工艺及/或结构。
图12及图13图是根据本发明一实施例的制造具有较低空乏面积的栅电极的另一方法。图12及图13假设一类似于图9所示的起始结构，其中相同的标号表示相同的元件。因此，图12绘示，在形成第三含硅层1002之前，在NMOS主动区412中的第一含硅层406上方，以及在PMOS主动区410中的第二含硅层802上方，形成n型原子层1202。
例如，可于一反应腔体中，在大气压下或减压下，以如H2/N2、N2/He、H2/He或其相似物为携带气体，以PH3、AsH3或其相似物为前驱物，在温度介于约200℃至约600℃下形成n型原子层1202。再一次，第三含硅层1002是形成在n型原子层1202上方。
然后，如图13所示，由PMOS主动区410中移除第三含硅层1002以及n型原子层1202。可以藉由形成一光刻胶(未图示)覆盖于NMOS主动区412上，然后蚀刻PMOS主动区410中的第三含硅层1002以及n型原子层1202，而自PMOS主动区410移除第三含硅层1002以及n型原子层1202。
n型原子层1202(见图12)可以藉由退火工艺，例如快速热回火、瞬间退火、雷射退火、快速加热退火或其相似方法，而扩散进入NMOS主动区412中的第一含硅层406。在一实施例中，在温度介于约1000℃至约1350℃下进行退火0.001秒至约30秒。因为退火工艺，第一含硅层406变成n型扩散层1302。应注意的是，可以在PMOS主动区410中移除第三含硅层1002之前或之后进行退火。
之后，可以进行工艺以完成制造半导体元件。例如，形成一电晶体，可以图案化图13所示的各个层而形成漏极/源极区域。可以使用任何适当的工艺及/或结构。
图14-图20绘示根据本发明另一实施例的制造具有降低空乏面积的栅电极的另一方法。图14-图20绘示的方法是假设使用一类似于图4所示的起始结构，其中相同的标号表示相同的元件。
请参照图14，在PMOS主动区410以及NMOS主动区412的第一含硅层406上形成p型原子层1402。相对于以上所讨论的实施例，其中是第一含硅层406在PMOS主动区410中被薄化，而本实施例则是在PMOS主动区410以及NMOS主动区412中留下相似厚度的第一含硅层406。P型原子层可以在一反应腔体中，在大气压下或减压下，以一例如H2/N2、N2/He、H2/He或其相似物为携带气体，以及B2H6或其相似物为前驱物，在温度介于约200℃至约600℃下形成。
图15绘示根据本发明一实施例的p型原子层1502(见图14)扩散进入第一含硅层406(见图14)，因此形成p型扩散层1502。可以使用例如快速热回火、瞬间退火、雷射退火、快速加热退火或其相似方法的退火进行扩散。在一实施例中，在温度介于1000℃至约1350℃下进行退火0.001秒至约30秒。如图15所示，p型原子层1402的原子的扩散较佳造成第一含硅层406完全扩散在PMOS主动区410以及NMOS主动区412之中。
值得注意的是，为了增加第一含硅层406中掺杂物的浓度及或厚度到所要求的值，可以重复多次上述参照图14及图15的工艺。
参照图16，PMOS主动区410中的第二含硅层1602是毯覆式形成且被图案化。第二含硅层1602较佳包括多晶硅、非晶硅或硅锗。形成第二含硅层1602是类似于第一含硅层406的形成，除了是原位掺杂P型杂质外。较佳为掺杂例如硼及/或碘的P型杂质至浓度介于约5E20/cm3至约5E21/cm3之间。在一示范性实施例中，P型杂质的掺杂是藉由同时导入含硅前驱物以及含有杂质的工艺气体(如B2H6)进入环境中而完成。第二含硅层1602的厚度较佳是介于约500
Figure GSB00000444163100091
至约2,500
Figure GSB00000444163100092
(埃)之间。或者，可使用植入方式掺杂第二含硅层1602。
可以藉由形成一光刻胶(未图示)覆盖于PMOS主动区410上，然后蚀刻NMOS主动区412中的第二含硅层1602，而自NMOS主动区412移除第二含硅层1602。
图17绘示在PMOS主动区410的第二含硅层1602上方以及在NMOS主动区412的p型扩散层1502上方，形成一n型原子层1702。例如，n型原子层1702可以使用一反应腔体在大气压下或减压下，使用例如H2/N2、N2/He、H2/He或其相似物为一携带气体，以及B2H6或其相似物为前驱物，在温度介于约200℃至约600℃下而形成。
形成之后，使用一扩散工艺将n型原子层1702扩散进入NMOS主动区412的第一含硅层406以及PMOS主动区412的第二含硅层1602的上表面，因此形成如图18所示的n型扩散层1802。可以使用例如快速热回火、瞬间退火、雷射退火、快速加热退火或其相似方法的退火进行扩散。在一实施例中，在温度介于1000℃至约1350℃下进行退火0.001秒至约30秒。
参照图19，第三含硅层1902是毯覆式形成在PMOS主动区410以及NMOS主动区412上方。第三含硅层1902较佳包括多晶硅、非晶硅或硅锗。除了在其原本的位置掺杂N型杂质之外，第三含硅层1902的形成是类似于形成第二含硅层1602。较佳是掺杂例如磷或砷的N型杂质至浓度介于约5E20/cm3至约5E21/cm3之间。在一示范性实施例中，N型杂质的掺杂是藉由同时导入含硅前驱物以及包含杂质的工艺气体(例如PH3)进入环境中而完成。第三含硅层1002的厚度较佳为介于约500
Figure GSB00000444163100093
至约2,500
Figure GSB00000444163100094
之间，但更佳为类似于第二含硅层902的厚度。或者，可以使用植入方式掺杂第三含硅层1902。
之后，如图20所示，由PMOS主动区410移除第三含硅层1902以及n型扩散层1802。由PMOS主动区410中移除第三含硅层1902以及n型扩散层1802可藉由形成光刻胶(未图示)覆盖于NMOS主动区412上，然后蚀刻PMOS主动区410中的第三含硅层1902以及n型扩散层1802的部分。
之后，可以进行完成制造半导体元件的工艺。例如，形成一电晶体，可以图案化图20所示的各个层而形成漏极/源极区域。可以使用任何适当的工艺及/或结构。
图21-图24图绘示根据本发明另一实施例的制造具有降低空乏面积的栅电极的另一方法。图21-图24图所绘示的方法是假设使用一类似于图15所示的起始结构，其中相同的标号表示相同的元件。
参照图21，第二含硅层2102是毯覆式形成在PMOS主动区410以及NMOS主动区412上方。第二含硅层2102较佳包括多晶硅、非晶硅、硅锗或其相似物的未掺杂层(undoped layer)。第二含硅层2102的形成是类似于形成第一含硅层406。第二含硅层2102的厚度较佳为介于约500
Figure GSB00000444163100101
至约2,500
Figure GSB00000444163100102
之间。
根据本发明一实施例，图22所示的PMOS主动区410中第二含硅层2102的掺杂。形成一植入遮罩(例如为一光刻胶)2202并将其图案化，使其在为了形成PMOS主动区410而进行的p型植入工艺中，能够保护NMOS主动区412。例如，能够以硼离子掺杂PMOS主动区410中的第二含硅层2102，在剂量为约1E13atoms/cm2至约5E15atoms/cm2以及能量为约1KeV至约6KeV的情况下。
根据本发明一实施例，图23绘示移除植入遮罩2202，以及NMOS主动区412中第二含硅层2102的掺杂。形成一植入遮罩2302(例如为一光刻胶)并将其图案化，使其在为了形成NMOS主动区412而进行的n型植入工艺中，能够保护PMOS主动区410。例如，能够以磷离子掺杂NMOS主动区412中的第二含硅层2102，在剂量为约5E14atoms/cm2至约5E15atoms/cm2以及能量为约1KeV至约8KeV的情况下。
之后，如图24所示，移除植入遮罩2302以及进行退火工艺以扩散及活化所植入的离子。退火也能将n型离子扩散进入NMOS主动区412的p型扩散层1502(见图23)中，因此建立一n型扩散层2402。在一实施例，在温度介于900℃至约1350℃下进行退火0.001秒至约150秒。
之后，可以进行完成制造半导体元件的工艺。例如，形成一电晶体，可以图案化图24所示的各个层而形成漏极/源极区域。可以使用任何适当的工艺及/或结构。
图25-图27绘示根据本发明另一实施例的制造具有较低空乏面积的栅电极的另一方法。图25-图27所绘示的方法是假设使用一类似于图23所示的起始结构，其中相同的标号表示相同的元件。
参照图25，在PMOS主动区410上形成遮罩2502之后，将形成在NMOS主动区中的第二含硅层2102的一部分移除。在一示范性实施例中，使用一光刻胶为遮罩2502以保护PMOS主动区410。然后执行定时干蚀刻，例如，藉由使用如HBr的蚀刻剂，仅移除在NMOS主动区412中的第二含硅层2102的一部分。应理解的是第一含硅层406及/或第二含硅层2102所剩余的层，其因植入工艺而被掺杂n型掺杂剂，保护其下的栅介电质层404而避免在蚀刻工艺中受损。
图26绘示移除遮罩2502，以及在PMOS主动区410及在NMOS主动区412上方形成一n型原子层2602。举例而言，n型原子层2602可使用一反应腔体在大气压下或减压下，使用例如H2/N2、N2/He、H2/He或其相似物为一携带气体，以及PH3，AsH3，或其相似物为前驱物，在温度介于约200℃至约600℃下而形成。当其形成后，在n型原子层2602上形成第三含硅层2604。
之后，如图27所示，由PMOS主动区410移除第三含硅层2604以及n型原子层2602。藉由形成一光刻胶(未图示)覆盖于NMOS主动区412上，然后蚀刻PMOS主动区410中的第三含硅层2604以及n型原子层2602的一部分，而在PMOS主动区410中移除第三含硅层2604以及n型原子层2602。
可藉由例如快速热回火、瞬间退火、雷射退火、快速加热退火或其相似方法的退火工艺，将n型原子2602扩散进入NMOS主动区412中的第一含硅层406。在一实施例中，在温度介于1000℃至约1350℃下进行退火0.001秒至约30秒。因为退火工艺，第一含硅层406及/或第二含硅层2102变成n型原子层2702。应注意的是，可以在PMOS主动区410中移除第三含硅层2604之前或之后进行退火工艺。
之后，可以进行完成制造半导体元件的工艺。例如，形成一电晶体，可以图案化图24所示的各个层而形成漏极/源极区域。可以使用任何适当的工艺及/或结构。
图28绘示利用本发明一或多个实施例(其包括以上所讨论的实施例)所制造的PMOS电晶体2702以及NMOS电晶体2704。电晶体2702/2704包括有栅极叠层2706，其中包含有栅介电质层2712以及栅电极层2714，栅电极层2714包括有一原子层掺质控制的扩散层，其可降低栅电极层2714的空乏区域。
源极/漏极区2716(包含漏极的延伸)可以藉由适当的工艺形成。可以在源极/漏极区2716中植入或原位掺杂例如磷、氮、砷、锑或其相似物的n型掺杂剂而制造NMOS元件，或者可以植入或原位掺杂例如硼、铝、碘或其相似物的p型掺杂剂来制造PMOS元件。利用如习知技术所知的多重遮罩与离子植入步骤而使仅在特定区域植入n型或p型离子可能是必须的。
可以使用间隔件2718以隔开形成源极/漏极区2716所使用的植入工艺。值得注意的是，可以进行硅化工艺。硅化工艺是可以改善栅电极层2714的导电性以及降低源极/漏极区2716的电阻。
值得注意的是，上述举例说明的本发明一实施例可使用的一种电晶体，但也可以使用其他的电晶体及其他半导体元件。例如，电晶体可以具有凸起的源极/漏极，也可使用不同的材料及厚度，在间隔件与栅电极之间可使用衬垫等。
在上述说明书中，本发明已经用特定的实施例而详细说明。然而，本技术领域的技术人士，在不脱离本发明较佳实施例的范畴内，可以进行各种的修饰或改变。因此，说明书及图示应视为举例，而非限制，且所有此类的修改是包含在本发明较佳实施例的范畴之内。
再者，本发明的范畴并无意图限制在说明书叙述的工艺、机器、制造物、物质的组成、手段、方法或步骤的特定实施例。因为本技术领域具通常知识者，将由根据本发明揭露之工艺、机器、制造物、物质的组成、手段、方法或步骤，现已存在或之后被发展的，可以立即察觉，其进行本质上相同的功能或达成与此叙述的对应实施方式的本质上相同结果并可应用本发明。

Claims (12)

1.一种制造一半导体元件的方法，其特征在于其包括以下步骤：
形成一栅介电质层于一半导体基材上；
形成一第一电极层于该栅介电质层上，该第一电极层是未掺杂的；
掺杂该第一电极层，该掺杂是至少一部分以原子层掺杂进行；以及
形成一第二电极层于该第一电极层上，该第二电极层是掺杂的。
2.根据权利要求1所述的方法，其特征在于其还包括：在该掺杂第一电极层之前，薄化该第一电极层。
3.根据权利要求1所述的方法，其特征在于其中所述的第一电极层被掺杂为一第一导电型，且更包括：
掺杂该第二电极层的一部分为一第二导电型；以及
将被掺杂为该第二导电型的该第二电极层的该部分移除。
4.根据权利要求1所述的方法，其特征在于其中所述的形成该第二电极层的步骤包括：形成一未掺杂层，以及以离子植入掺杂该未掺杂层。
5.一种制造一半导体元件的方法，其特征在于其包括以下步骤：
形成一栅介电质层于一半导体基材的一P型金属氧化物半导体(PMOS)区以及一N型金属氧化物半导体(NMOS)区上；
形成一第一电极层于该PMOS区以及该NMOS区的该栅介电质层上，该第一电极层是未被掺杂；
掺杂该第一电极层为一第一导电型，该掺杂是至少部分以原子层掺杂进行，其中该第一导电型为p型；
形成一第二电极层于该第一电极层上；
移除该NMOS区的该第二电极层；以及
形成一第三电极层于该NMOS区的该第一电极层上。
6.根据权利要求5所述的方法，其特征在于其中在该掺杂该第一电极层之前，移除该PMOS区中该第一电极层的至少一部分。
7.根据权利要求6所述的方法，其特征在于其中所述的掺杂该第一电极层的步骤包含掺杂该NMOS区中该第一电极层的一上部。
8.根据权利要求7所述的方法，其特征在于其还包括：移除该NMOS区中该第一电极层的该掺杂的上部。
9.根据权利要求5所述的方法，其特征在于其还包括：
在移除该NMOS区的该第二电极层之后，且在形成该第三电极层之前，形成一n型原子层于该NMOS区的第一电极层上；以及
在形成该第三电极层之后，将该半导体基材退火，以将该NMOS区的该第一电极层转变为一n型扩散层。 
10.一种制造一半导体元件的方法，其特征在于其包括以下步骤：
形成一介电质层于一半导体基材的一第一区以及一第二区上；
形成一第一含硅层于该第一区以及该第二区的该介电质层上，该第一含硅层是未掺杂的；
形成一第一导电型的一原子层于该第一含硅层上；
将该半导体基材退火；
形成一第二含硅层于该第一含硅层上；
移除该第二区的该第二含硅层；以及
形成一第三含硅层于该第二区的该第一含硅层上。
11.根据权利要求10所述的方法，其特征在于其还包括：在形成该第一含硅层上的该原子层之前，移除该第一区中该第一含硅层的至少一部分。
12.根据权利要求10所述的方法，其特征在于其还包括：
在移除该第二区的该第二含硅层之后，且在形成该第三含硅层之前，
形成一第二导电型的一原子层于该第二区的该第一含硅层上；以及
在形成该第三含硅层之后，将该半导体基材退火。 
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