CN101689156A - 用于初始化存储器系统的系统与方法以及使用其的存储器装置和基于处理器的系统 - Google Patents

用于初始化存储器系统的系统与方法以及使用其的存储器装置和基于处理器的系统 Download PDF

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Abstract

本发明揭示系统、控制器、方法，例如初始化系统，其包括经由多个读取数据通道接收从存储器装置耦合的读取数据的模式的控制器。控制器可操作以检测经由读取数据通道接收到的读取数据的模式中的任何通道间偏斜。所述控制器接着调整将在正常操作期间经由读取数据通道接收到的读取数据划分为帧的方式。控制器可经由多个命令/地址通道将命令/地址位的模式耦合到存储器装置。存储器装置可经由读取数据通道将接收到的命令/地址位发送回控制器。所述控制器可操作以检测经由读取数据通道接收到的命令/地址位的所述模式中的任何通道间偏斜，以调整将在正常操作期间经由所述命令/地址通道耦合的所述命令/地址位划分为帧的方式。

Description

用于初始化存储器系统的系统与方法以及使用其的存储器装置和基于处理器的系统
技术领域
本发明大体上涉及存储器装置，且更特定来说，涉及一种用于初始化与多个存储器装置的通信的系统与方法以及使用其的存储器装置与基于处理器的系统。
背景技术
传统上，动态随机存取存储器(“DRAM”)装置已经架构以用于信号线并行连接到若干信号终端的“多点(multi-drop)”配置。随着存储器装置的操作速度继续增加，此方法不能提供足够性能。更近的DRAM装置架构已抛弃多点方法且改为经架构以用于每一信号线连接于仅两个信号终端之间的点对点配置。点对点配置允许更干净利落、更受控制的允许非常高的数据转移速率的信令。点对点拓扑需要低引脚计数和每引脚高数据速率，以便保持并扩展系统存储器密度。
随着存储器装置的操作速度进一步增加，甚至点对点架构可变得不足够。具体来说，在多个通道(即，总线)中并行传输的命令、地址和数据信号之间的时序偏斜可相对于彼此而变得偏斜。此外，这些命令、地址和数据信号之间的时序可相对于连同命令、地址和数据信号一起转发的时钟信号而变得偏斜。因此，在可使用存储器系统之前初始化存储器系统经常为必要的。在主机控制器与耦合到主机控制器或另一存储器装置的若干存储器装置中的每一者两者中完成此初始化所需的电路可高度复杂。在具有海量存储器装置的基于处理器的系统中，通过将此复杂电路包括于主机控制器和所有存储器装置中而添加到系统的成本可增加所述基于处理器的系统的成本。
因此，需要可(例如)相对廉价地初始化经由高速总线将数据耦合到存储器装置并经由高速总线耦合来自存储器装置的数据的存储器系统的初始化系统与方法。
附图说明
图1为根据本发明的一个实施例的计算机系统的框图。
图2为用于图1的计算机系统中的主机控制器与存储器装置之间的专用存储器通道的一个实施例的框图。
图3为展示用于图2的专用存储器通道中的含有命令、地址和写入数据的帧包的一个实施例的示意图。
图4为展示用于图2的专用存储器通道中的读取数据帧包的一个实施例的示意图。
图5为根据本发明的一个实施例的可用于图1的计算机系统中的存储器装置的框图。
图6为展示可用于图5的存储器装置中的响应于时钟信号的四个相位而俘获帧包的一个实施例的时序图。
图7为根据本发明的一个实施例的可用于图1的计算机系统中的主机控制器的框图。
图8为展示可能存在于从图5的存储器装置耦合到图7的主机控制器的特定信号中的信号偏斜的时序图。
图9为展示用于在训练期间相对于帧包扫掠经转发的时钟信号的一个实施例的时序图。
图10为展示可用于控制图5中所示的存储器装置的操作的一组协议规则的一个实施例的示意图。
具体实施方式
图1中展示根据本发明的一个实施例的计算机系统10。计算机系统10包括经由处理器总线18而连接到主机控制器16的中央处理单元(“CPU”)12。主机控制器16连接到外围输入/输出(“I/O”)总线20且连接到四个双列直插式(double in-line)存储器模块(“DIMM”)22、24、26、28。DIMM 22到28经由单向命令/地址(“CA”)总线30从主机控制器16接收命令、地址和写入数据，且其经由单向数据总线32将读取数据传输到主机控制器16。另外，DIMM 22到28经由边带存取总线34而耦合到主机控制器16。如下文更详细地解释，边带存取总线34用于将配置数据传递到DIMM 22到28。最后，主机控制器16和DIMM中的每一者从参考时钟产生器38接收时钟信号。
如之前所提及，点对点数据(“DQ”)总线菊链链接于点对点架构中的DIMM 22到28上的DRAM装置之间。DIMM 22到28上的最后装置将尽可能快地在总线上传输存储器数据以最小化等待时间。最后装置界定读取数据的帧边界。在最后装置与主机之间的中间DRAM装置将其数据合并到与帧边界对准的DQ数据流中，使得在对相同DIMM 22到28上的不同装置进行背对背存取时DQ帧不会被截断。从主机角度来看，在进行背对背读取请求的同时在DQ总线上不存在间隙。最后装置的上游装置识别二级DQ总线上的帧边界，且识别其中的特定帧以合并DQ数据。训练序列用于识别帧边界和相对于CA总线上所发出的命令的特定帧两者。
图1中所示的DIMM 22到28中的每一者具有在其与主机控制器16之间的专用存储器通道，在图2中更详细地展示所述专用存储器通道。如图2中所示，多个存储器装置40到44以菊链方式连接在DIMM 22到28中的每一者上。以菊链方式将含有命令、地址和写入数据的帧包从主机控制器16(图1)转发到第一存储器装置40，从第一存储器装置40转发到第二存储器装置42，等等。同样，以菊链方式将含有读取数据的包从最后存储器装置44传输到第二存储器装置42等等，直到到达主机控制器16。如上文所提及，来自总线34(图1)的装置配置经由低速串行边带存取总线48而耦合到存储器装置40到44中的每一者中的边带端口以允许主机控制器16从内部装置配置寄存器读取并写入到内部装置配置寄存器。还将来自参考时钟产生器38(图1)的时钟信号提供给存储器装置40到44中的每一者，使得存储器装置40到44中的每一者中的内部锁相环(“PLL”)可合成传输数据所需的高速时钟。
主机控制器16和存储器装置40到44使用高速点对点总线架构进行通信，高速点对点总线架构在本文中有时将被称为“链路”总线。如图1中所示，主机控制器16(图1)在单向CA总线30上发出含有命令、地址和写入数据的帧包，如图2中所示，以菊链方式将所述帧包应用到每一DRAM装置40到44。还如图1中所示，DRAM装置40到44在单向数据总线32上将读取数据返回到主机控制器16。以如上文参看图2所解释的菊链方式将读取数据从DRAM装置40到44传递到下一者。
在一个实施例中，含有命令、地址和写入数据的帧包经组织于54位帧中，如图3中所示，54位帧为六个CA通道中的每一者上的九个位时间。在一个实施例中，读取数据信息经组织于36位帧包中，如图4中所示，36位帧包为四个DQ通道中的每一者上的九个位时间。循环冗余检查(“CRC”)位可包括于帧包中以检测并校正串行位错误。由于追踪延迟和其它条件的变化，来自每一通道的九个帧包位可能在链路通道之间偏斜。DRAM装置40到44中的逻辑负责将来自每一通道的九个位解串，且接着对准来自每一通道数据的数据以重新构成帧，如下文更详细地解释。
图5中更详细地展示根据本发明的一个实施例的存储器装置50。存储器装置50中的大多数组件也用于主机控制器16中以传输并接收由存储器装置50传输并接收的相同信号。存储器装置50在端口52处接收差分CA一级时钟信号，将差分CA一级时钟信号连同含有命令、地址和写入数据的帧包一起从主机控制器16或上游存储器装置转发。所转发的CA一级时钟信号具有一频率，所述频率为传输数据的频率的一分数(例如，四分之一)。差分信令在端口52处用于提供良好的抗噪性和信号完整性。将CA一级时钟信号应用到差分接收器56，差分接收器56将信号转换到单端时钟信号且将其应用到同步延迟线(“SDL”)60。差分接收器56以及下文描述的存储器装置50中的其它差分接收器可经校准以补偿DC偏移差。在校准期间，可将用于接收器中的运算放大器的输入置于同一电压下，此在接收器输出处产生随机数据。如果不存在DC偏移差，则差分接收器当在长期内进行取样时随机地产生同样多的一和零。当存在DC偏移差时，将主要朝向零或主要朝向一而对样本进行加权。求和逻辑可确定在取样周期内是否存在一和零的相等分布。此偏移消除可应用于用于传递帧包位的差分接收器与用于传递经转发的时钟信号的差分接收器两者。
进一步参看图5，SDL 60产生接收(“Rx”)CA时钟信号的四个相位，所述相位在与传输CA一级时钟信号的主机控制器16或存储器装置相同的时钟域中。SDL 60使用由锁相环(“PLL”)62产生的四相内部时钟信号以产生Rx CA时钟信号的四个相位。PLL 62经由接收器64接收从参考时钟产生器38输出的参考时钟信号以也产生传输(“Tx”)CA时钟信号的四个相位，所述相位在与存储器装置50相同的时钟域中。PLL62也产生CA二级时钟信号的四个相位并经由传输器66将其输出，将所述相位应用到下游存储器装置的CA一级时钟端口52。最后，PLL 62产生DQ一级时钟信号的四个相位并经由传输器68将其输出，将所述相位应用到主机控制器16或上游存储器装置的DQ二级时钟端口。通常将DQ一级时钟信号连同读取数据一起传输到主机控制器16或上游存储器装置的端口70处的差分DQ二级时钟信号。DQ二级时钟信号经由差分接收器72而耦合并应用到另一SDL 76，SDL 76以与SDL 60产生Rx CA时钟信号的四个相位的方式(如上文解释)相同的方式产生Rx DQ时钟信号的四个相位。Rx DQ时钟信号用于俘获来自下游存储器装置的读取数据，如上文所解释。PLL 62也以与其产生TxCA时钟信号的四个相位的方式相同的方式产生Tx DQ时钟信号的四个相位。Tx DQ时钟信号用于在存储器装置50的时钟域中使对来自下游存储器装置的读取数据的处理同步。
存储器装置也包括CA一级接收端口80，其具有6个通道。CA一级接收端口80接收含有命令和地址以及写入数据的帧包以用于存储于存储器装置50中或下游存储器装置中。每一帧包由9组6位包字组成，使得每一帧包含有54个位。为促进菊链链接到下游存储器装置，存储器装置50包括CA二级传输端口84，其耦合到下游存储器装置(未图示)的CA一级接收端口80。每一端口80、84可能够具有从3.2GT/s到6.4GT/s的数据转移速率。
将由存储器装置50在CA一级接收器端口80处接收到的帧包应用到差分接收器90，差分接收器90又将其应用到由参考数字92共同指示的四个差分接收器。接收器92中的每一者将信号应用到相应锁存器(由参考数字94共同指示)的数据输入。锁存器94通过四相Rx CA时钟的相应相位来计时。图6中展示通过四个相位CLK0到CLK3俘获帧包以产生接收到的数据RxData0到3的方式。
如果由锁存器94俘获的帧包位是用于存取存储器装置50而非存取下游存储器装置，则将帧包位存储于为5位深的相应4位寄存器98中，且从寄存器98转移到Rx成帧逻辑100。Rx成帧逻辑100辨识每一帧包的边界。将帧包的对应于命令和地址的位应用到帧解码器110，帧解码器110将对应于命令、地址和写入数据的位彼此分离。地址位临时存储于命令队列114中且按序应用到行解码器120和列解码器124。解码器120、124选择存储器阵列130中的存储器单元的行和列。帧解码器110将写入数据位应用到写入缓冲器134，其中临时存储所述写入数据位以用于随后路由到存储器阵列130。
还将由锁存器94俘获的帧位应用到多路复用器140。如果由锁存器94俘获的帧位用于存取下游存储器装置，则多路复用器140将位耦合到第二多路复用器144。多路复用器144由Tx CA时钟信号的4个相位操作以经由差分传输器148将数据的4个位输出到CA二级传输端口84，其中将数据的4个位应用到下游存储器装置的CA一级接收端口80。
将来自存储器阵列130的待转移到下游存储器装置的读取数据应用到桶式移位器150，由控制电路152操作桶式移位器150。桶式移位器150从阵列130接收并行数据的64个位且将所述位划分为9个6位群组，其连同循环冗余检查(“CRC”)位一起存储于寄存器154中。通过来自PLL 62的TX CA时钟信号的4个相应相位将存储于寄存器154中的位计时到大体上由参考数字160指示的四个寄存器中。接着经由多路复用器140、144将存储于寄存器160中的位循序地耦合到CA二级传输端口84。
读取数据耦合到存储器装置50中以及经由存储器装置50耦合读取数据类似于包帧耦合到存储器装置50中以及经由存储器装置50耦合包帧的方式。具体来说，将来自下游存储器装置的读取数据位应用到具有4个通道的宽度的DQ二级接收器端口170。将读取数据位应用到差分接收器172且经由4个接收器174而耦合到4个锁存器178的数据输入。锁存器178通过Rx DQ时钟信号的4个相应相位来计时。存储于锁存器178中的读取数据位经由多路复用器180而耦合到第二多路复用器182，第二多路复用器182由Tx DQ时钟信号的4个相位来控制以循序地将4个位应用到差分传输器186。传输器186将读取数据输出到DQ一级传输端口188，因此可将数据耦合到上游存储器装置或主机控制器16的DQ二级接收端口170。
将从存储器阵列130读取的待转移到主机控制器16或上游存储器装置的读取数据应用到桶式移位器190，由控制电路192操作桶式移位器190。桶式移位器190从阵列130接收并行数据的64个位且将所述位划分为9个6位群组，将9个6位群组连同循环冗余检查(“CRC”)位一起存储于寄存器194中。通过来自PLL 62的TX DQ时钟信号的4个相应相位将存储于寄存器194中的位计时到大体上由参考数字200指示的四个寄存器中。接着经由多路复用器180、182将存储于寄存器200中的位循序地耦合到DQ一级传输端口188。
如上文所提及，经由边带存取总线34(图1)耦合配置数据且经由缓冲器214将配置数据应用到寄存器210。经由第二缓冲器216将来自寄存器210的配置数据应用到边带存取总线34。边带存取总线34为较慢的低引脚计数总线，主机控制器16可使用所述总线来以特定时序参数将寄存器210编程，或可在链路训练期间查询特定状态寄存器。存在许多可能的边带配置位。下文在表1中列出与初始化特别相关的那些位。
表1.边带配置位
  名称   描述
  Cfg.Calibrate   当清除Cfg.fast_reset，且设定此位时，DRAM将进入校准状态。当清除时，DRAM将不进入校准状态。
  Cfg.DevID   在边带列举期间指派给每一DRAM装置的装置ID。
  Cfg.DME   当设定时，指示DRAM装置遭遇数据合并错误，且不能完成训练期间建立的数据合并的错误/状态位。当清除时，DRAM装置可完成数据合并。
  Cfg.Fast_reset   当设定时，此位将迫使DRAM进入停用状态。当清除时，DRAM可前进通过其它通道状态。
  Cfg.LastDQ   当设定时，DRAM为DQ串行链中的最后装置，且其DQ Rx打开。最后DQ装置表示距装置的DQ串行链中的主机最远的装置。当清除时，DRAM为DQ串行链中的中间装置，且其DQ Rx连接到另一装置的DQ Tx。
  Cfg.LastECA   当设定时，DRAM为CA串行链中的最后装置，且其CA Tx被卸载。最后CA装置表示距装置的CA串行链中的主机最远的装置。当清除时，DRAM为CA串行链中的中间装置，且其CA Tx连接到另一装置的CA Rx。
  Cfg.TxOffset0   指示由于TS2合并计算而引入的通道0Tx偏移的状态寄存器。
  Cfg.TxOffset1   指示由于TS2合并计算而引入的通道1Tx偏移的状态寄存器。
  Cfg.TxOffset2   指示由于TS2合并计算而引入的通道2Tx偏移的状态寄存器。
  Cfg.TxOffset3   指示由于TS2合并计算而引入的通道3Tx偏移的状态寄存器。
存储器装置50也接收告警信号，告警信号经由缓冲器224而耦合到寄存器210且经由缓冲器226而从寄存器耦合。最后，复位信号经由缓冲器230而耦合到复位电路234，复位电路234在加电时复位存储器装置50。
如上文所提及，通常必须在系统使用之前使用高速总线来初始化存储器系统的组件。存储器装置50包括用于此目的的链路接口单元238。链路接口单元238执行初始化程序以允许Rx成帧逻辑100辨识每一接收到的帧的边界。Rx成帧逻辑100实际上具有调整由PLL 62产生的四相Tx时钟的能力。此能力允许以正确帧边界于存储器装置50内重新建构帧包。如下文更详细地描述，在训练期间通过发出可识别令牌，接着旋转时钟和数据多路复用直到已准确重新建构令牌为止而建立帧边界。一旦令牌被重新建构，Rx成帧逻辑100便停止搜寻令牌，且锁定搜寻状态机。此被称为“帧锁定”。下文详细解释链路接口单元238和存储器装置的剩余部分执行其初始化功能的方式。简要来说，以允许在主机控制器16中执行多数初始化复杂性的方式来执行初始化。此避免将许多过度复杂性置于耦合到主机控制器16的存储器装置中。
图7中展示可用作主机控制器16(图1)的主机控制器240的一个实施例。主机控制器240包括从参考时钟产生器38(图1)接收参考时钟信号的接收器242。接收器242将时钟信号应用到PLL 244，PLL 244产生内部时钟信号的四个相位。PLL 244还产生CA一级时钟信号的四个相位并将其从CA一级时钟端口246输出，所述CA一级时钟信号的四个相位是从传输器248接收的。将CA一级时钟信号相位应用到主机控制器240所连接到的存储器装置50的CA一级时钟端口52。最后，PLL 244产生内部传输(“Tx”)CA时钟信号的四个相位，其在与主机控制器240相同的时钟域中。
主机控制器240还从其直接连接的存储器装置50在DQ一级时钟端口250处接收DQ一级时钟信号。DQ一级时钟信号经由接收器252而耦合到同步延迟线(“SDL”)254，同步延迟线(“SDL”)254使用由PLL 244产生的四相内部时钟信号以产生接收(“Rx”)CA时钟信号的四个相位。Rx CA时钟信号在与传输DQ一级时钟信号的存储器装置50相同的时钟域中。
通过常规存储器控制器电路(未图示)将存储器命令和地址应用到桶式移位器262，由控制电路264操作桶式移位器262。桶式移位器262接收并行命令和地址的64个位且将所述位划分为9个6位群组，9个6位群组连同循环冗余检查(“CRC”)位一起存储于寄存器266中。通过来自PLL 244的Tx CA时钟信号的4个相应相位将存储于寄存器266中的位计时到大体上由参考数字268指示的四个寄存器中。接着经由多路复用器270、272和传输器273将存储于寄存器268中的位循序地耦合到CA一级传输端口274。端口274通常将连接到其直接连接到的存储器装置50的CA一级接收端口80(图5)。
主机控制器240还包括DQ一级接收端口280，DQ一级接收端口280从其直接连接到的存储器装置50接收读取数据的包。读取数据经由差分接收器282而耦合，差分接收器282又将其应用到由参考数字284共同指示的四个差分接收器。接收器284中的每一者将信号应用到相应锁存器(由参考数字288共同指示)的数据输入。由SDL 254产生的四相Rx DQ时钟的相应相位对锁存器288计时。数据位存储于为5位深的相应4位寄存器290中，且从寄存器290转移到DQ Rx成帧逻辑291。Rx成帧逻辑291辨识每一读取数据包的边界。
桶式移位器262、PLL 244、SDL 254和Rx成帧逻辑291在初始化期间由链路初始化模块292控制。在来自主机控制器240的CA一级传输端口274的6个CA通道中的持续时间小于一个单位间隔(“UI”)的较小信号偏斜已经校正以实现“位锁定”后，执行此初始化。位锁定指代确保已校正来自端口274的CA通道中的相对小的CA信号偏斜小于一个UI。通过调整6个CA通道中的每一者上的命令和地址位经计时离开寄存器268并从CA一级传输端口274传输的时序而在主机控制器240中完成此校正。类似地，在来自存储器装置50的DQ一级传输端口190的4个DQ通道中的持续时间小于一个单位间隔(“UI”)的较小信号偏斜已经校正以实现“位锁定”后，执行下文描述的初始化。通过调整由锁存器288俘获在4个DQ通道中的每一者上的读取数据位的时序而在主机控制器240中完成此校正。
在CA通道和DQ通道中实现位锁定后，执行两部分初始化程序以将CA通道和DQ通道去偏斜来校正粗通道间偏斜(即，持续时间大于一个单位间隔(“UI”)的通道间偏斜)。在初始化程序的第一TS0部分期间，存储器装置50从DQ一级传输端口190传输端口190的所有4个通道上的数据模式。此数据模式由主机控制器240接收且耦合到DQ Rx成帧逻辑291。成帧逻辑291在主机控制器240的较慢时钟域中将数据模式传递到链路初始化模块292。链路初始化模块292接着检测4个DQ通道中的具有大于一个时钟循环(即，大于完整数据单位间隔)的持续时间的任何偏斜。链路初始化模块292接着调整DQ Rx成帧逻辑291以正确地组织在正常操作期间经由DQ一级接收端口280而接收的读取数据位。
在初始化程序的第二TS1部分期间，主机控制器240从CA一级传输端口274传输在端口274的所有6个通道上的命令和地址位的模式。此模式由存储器装置50依次接收，且将6个CA通道中的4者上的模式传递回到主机控制器240的DQ一级接收端口280。随后以相同方式将6个CA通道中的剩余2者传递回到主机控制器240的DQ一级接收端口280。在DQ一级接收端口280处接收的模式耦合到DQ Rx成帧逻辑291，且接着被传递到链路初始化模块292。链路初始化模块292接着确定粗通道间偏斜，如上文所解释。在链路初始化模块292已确定DQ通道的粗通道间偏斜的情况下，其能够从经由DQ通道接收的模式中的偏斜确定可归因于CA通道的粗通道间偏斜的粗偏斜。链路初始化模块292接着调整桶式移位器262，以补偿CA通道中的任何粗通道间偏斜。
如同存储器装置50，主机控制器240包括经由边带存取总线34(图1)和缓冲器294接收配置数据的寄存器293。寄存器293还可经由第二缓冲器295将配置数据应用到边带存取总线34。主机控制器240还接收告警信号，所述告警信号经由缓冲器296耦合到寄存器293，且经由缓冲器297而从寄存器293耦合。最后，复位信号经由缓冲器298而耦合到复位电路299，复位电路299在加电时复位主机控制器240。
如上文所提及，在主机控制器240和存储器装置50可操作之前，其必须经初始化以建立位锁定、通道去偏斜和帧边界。建立位锁定和通道去偏斜的初始化实质上校正帧包和读取数据信号在其分别耦合到存储器装置50和从存储器装置50耦合时相对于所转发的时钟信号与通道间两者的时序偏斜。如图8中所示在数据的每一通道之间将不可避免地存在某偏斜。因此，可在训练期间调谐每一通道，以准确地俘获命令、地址和数据。提供上文描述的所转发的时钟信号以作为参考。这些时钟信号可通过主机控制器16来初始化，主机控制器16调整时钟信号的时序直到时钟信号的四个相位位于“数据眼”的中央处为止，在此时间期间帧包的位为有效的。更特定来说，可通过在如图9中所示的训练期间在一段时期内以小增量延迟相对于帧包位扫掠所转发的时钟信号来确定所转发的时钟信号的校正时序。在扫掠帧包位与所转发的时钟信号之间的相对时序的同时，将俘获的帧包位与预期数据进行比较以确定每一通道中的帧包位何时在时钟信号扫掠的每一末端处被错误地俘获。接着将时钟信号重新定位以在扫掠的两个失败末端之间的中点处俘获数据。此将建立大致在数据眼的中央处的时钟且被称为位锁定。
在存储器装置50已经初始化以实现位锁定和通道去偏斜后，其可经初始化以实现适当的帧边界。存储器装置50经初始化以通过发出训练序列的有序集合而实现适当的帧边界。在所有位通道上并行地连续地发出训练序列。训练序列由串行转移的若干群组构成，且每一群组的长度为九个位。每一群组内的信息可包括标头(其识别训练序列)、控制信息和用于建立稳定通道的其它信息。从每一群组内的位0(LSB)到位9(MSB)开始接着以从群组0到群组N的连续群组次序连续地发送训练序列。特定训练序列可在转变到下一训练序列之前重复多次。训练序列转变是由一组协议规则来操纵以确保适当地初始化所有装置。图10中展示一组协议规则的一个实施例。
图10中所示的协议规则包括若干训练状态，下文详细描述所述状态中的每一者。主机控制器16负责经由训练状态转变系统。这些训练状态为停用状态300，其中去往和来自主机控制器16的通信是不活动的。第二训练状态为“TS0”状态304，其中主机控制器16和存储器装置50对每一通道进行位锁定，主机控制器16对其自身的位通道执行通道去偏斜，且主机控制器16对读取数据进行帧锁定。第三训练状态为“TS1”状态306，其中主机控制器16实现命令/地址位的帧锁定，如上文所解释。如上文所解释，命令/地址位为命令/地址总线的含有存储器命令或存储器地址的位。下一训练状态为“TS2”状态308，其中存储器装置计算“DQ合并”(如果必要的话)，如下文更详细地描述。第五训练状态为“TS3”状态310，其中产生用户界定的测试模式，也如下文更详细地描述。第六训练状态为“L0”状态314，其中主机控制器16和存储器装置50为活动的且在存储器装置50与主机控制器16之间传递帧包。最后状态为“校准”状态318，其中主机控制器16和存储器装置50使用上文描述的技术来执行接收器偏移校准。
“停用”状态300的目标为复位主机控制器16和存储器装置50中的接口逻辑。如果需要的话，则存储器装置还进入自刷新模式中。当断言硬件复位时，迫使主机控制器16和存储器装置50进入停用状态300中，如上文所描述。主机控制器16可在任何时间通过经由边带接口设定Cfg.Fast_reset而使存储器装置50进入停用状态300中。主机控制器16应使存储器装置50在停用状态300中保持最小数目的时钟循环。当从任何其它状态转变到停用状态300中时，存储器装置50可进入自刷新模式中以保存存储于存储器装置50中的内容直到总线进入L0状态314为止。如果主机控制器16坚持最少时间使通道保持于停用状态300中，则应保证存储器装置50有足够时间来完成自刷新序列。主机控制器16还可在无限时期内使存储器装置50保持于停用状态300中。下文在表2中更详细地描述存储器装置50的停用状态300的特性：
表2.停用状态(存储器装置50)
Figure G2008800242037D00101
Figure G2008800242037D00111
下文在表3中更详细地描述主机控制器16的停用状态300的特性：
表3.停用状态(主机控制器16)
Figure G2008800242037D00112
如上文所解释，TS0状态304的目标为位锁定上文描述的CA和DQ接收器，且帧锁定最慢CA通道。在TS0状态304期间，如上文所述调整上述内部时钟信号的时序，且位锁定接收数据(“DQ”)接收器。另外，主机控制器16在内部在DQ Rx通道之间去偏斜且执行帧锁定。最后，主机控制器16适当地调整其内部时钟的时序。在此状态期间，主机控制器16实现对读取数据(“DQ”)接收器的位锁定和帧锁定，执行读取数据通道之间的去偏斜，且调整主机控制器16中的内部时钟的时序。一旦已清除Cfg.Fast_reset，存储器装置50中的每一者便在CA传输器与DQ传输器上驱动0。主机控制器16接着在CA传输器上发出TS0训练序列。在同一CA区段上的存储器装置50中的每一者接着执行位锁定序列。一旦存储器装置50已实现位锁定，存储器装置50便对准其内部传输时钟，确定慢CA接收通道且帧锁定到慢通道。一旦已实现帧锁定，主机控制器16便停止输出0，且将TS0模式从CA接收器转发到CA传输器。如果存储器装置50使其Cfg.LastDQ位被设定，则存储器装置50在其DQ传输器上产生TS0训练序列。如果装置50使Cfg.LastDQ位清除，则存储器装置50便位锁定DQ接收器，且接着将TS0模式从DQ接收器转发到DQ传输器。训练序列传播以此方式在CA总线区段与DQ总线区段两者上转发。主机控制器16最终位锁定最后DQ区段的每一通道。一旦被位锁定，主机控制器16便可确定DQ区段中所涉及的通道偏斜，且在内部将DQ通道偏斜规格化(如果必要的话)，如上文解释。如果主机控制器16在预定时间间隔内未在DQ接收器上看到TS0训练序列，则可假定通道断开，且可采用用户界定的任何必需步骤。
下文在表4中更详细地描述存储器装置50的TS0状态304：
表4.TS0状态(存储器装置50)
Figure G2008800242037D00121
下文在表5中更详细地描述主机控制器16的TS0状态304：
表5.TS0状态(主机控制器16)
Figure G2008800242037D00131
下文在表6中描述TS0状态304的训练序列的一个实施例：
表6.TS0训练序列
Figure G2008800242037D00132
TS1状态306的目标为将存储器装置50的CA通道进行通道去偏斜以允许主机控制器240实现对CA通道的帧锁定，且适当地调整内部时钟信号的时序。更特定来说，在TS1状态306期间，存储器装置50将CA一级接收端口80映射到DQ一级传输端口188以允许主机控制器240可看到CA通道偏斜。主机控制器16接着通过使桶式移位器262在较快通道上引入延迟而将CA通道与最慢通道去偏斜。如果设定Cfg.LastDQ位，则存储器装置50将TS1控制字段解码以确定六个CA Rx通道中的哪些被映射到四个DQ Tx通道。下文表10说明从CA通道到DQ通道的通道映射。如果清除Cfg.LastDQ位，则存储器装置50如同在TS0状态304期间所进行的一样继续将DQ通道上所看到的模式转发到DQ通道。如上文所解释，主机控制器16的链路初始化模块292可计算存储器装置50处的CA接收器通道偏斜，且通过将CA传输器去偏斜来进行补偿。
下文在表7中更详细地描述存储器装置50的TS1状态306：
表7.TS1状态(存储器装置50)
Figure G2008800242037D00141
下文在表8中更详细地描述主机控制器16的TS1状态306：
表8.TS1状态(主机控制器16)
Figure G2008800242037D00142
下文在表9中展示TS1训练序列的一个实施例：
表9.TS1训练序列
Figure G2008800242037D00143
Figure G2008800242037D00151
下文在表10中展示如上文所论述的CA到DQ通道映射的一个实施例：
表10.CA到DQ通道映射
TS2状态308的目标为使存储器装置50(中间其它存储器装置50)将DQ传输数据适当地合并到DQ数据流中。在TS2状态308期间，中间存储器装置50执行计算以将DQ传输数据适当地合并到在DQ接收器处看到的数据流中。TS2训练模式具有称为TS2.ID的控制字段，所述控制字段唯一地识别训练模式。主机控制器16发出预定最小数目的TS2模式。第一TS2训练模式具有为零的TS2.ID，且每一后继TS2训练模式将TS2.ID递增一。如果在存储器装置50中的一者中设定Cfg.LastDQ，则存储器装置50用同一命令将CA接收器上看到的TS2模式转发到DQ传输器上，以读取存储器装置50在处于L0状态314时将具有的数据等待时间。如果清除Cfg.LastDQ，则中间存储器装置50测量在CA接收器与DQ接收器处看到特定TS2训练模式的时间之间的距离。接着可通过中间存储器装置50来使用此所测量的距离以将延迟添加到DQ传输的读取数据路径，以将数据成功地合并到DQ流中。如果中间存储器装置50不能合并到DQ流中，则装置将指示数据合并错误。通过设定Cfg.DME位并经由边带总线发出告警来指示数据合并错误。存储器装置50计算预定最小数目的TS2训练模式中的数据合并。
下文在表11中更详细地描述存储器装置50的TS2状态308：
表11.TS2状态(存储器装置50)
Figure G2008800242037D00153
Figure G2008800242037D00161
下文在表12中更详细地描述主机控制器16的TS2状态308：
表12.TS2状态(主机控制器16)
  TS2状态   主机控制器16
  进入条件   从TS2状态进入
  动作   在CA Rx上产生TS2序列。
  退出条件和接下来的状态   如果设定Cfg.Fast_reset，则·转变到停用状态。否则如果发出最小TBD TS2序列，则·可转变到TS3。
下文在表13中更详细地描述TS2状态308的训练序列的一个实施例：
表13.TS2训练序列
TS3状态310的目标为执行用户界定的测试。在TS3状态期间，可将用户界定的测试模式发出到存储器装置50以测试每一链路区段的完整性。主机控制器16在TS3序列内发出用户界定的测试模式。在TS3序列内的唯一开始定界符与末端定界符之间识别用户界定的测试模式。用户界定的序列可能不含有末端定界符模式。TS3序列内的控制字段识别哪一存储器装置50将CA接收模式映射到DQ传输器上。当设定Cfg.LastDQ时，装置无条件地将CA接收模式映射到DQ传输器上。上文表10说明如何将六个CA接收通道映射到四个DQ传输通道上。用于测试链路区段中的每一者的算法和随后所采取的动作是用户界定的。
下文在表14中更详细地展示存储器装置50的TS3状态310的特性：
表14.TS3状态(存储器装置50)
Figure G2008800242037D00171
下文在表15中更详细地展示主机控制器16的TS3状态310的特性：
表15.TS3状态(主机控制器16)
下文在表16中展示TS3训练序列的一个实施例：
表16.TS3训练序列
Figure G2008800242037D00173
Figure G2008800242037D00181
在L0状态314期间，将存储器装置50彼此连接并将存储器装置50连接到主机控制器16的链路总线是操作的，且其为活动的且准备好将命令解码并发出响应。主机控制器16可在发出命令之前在最后TS3序列后发出最小数目的闲置帧。当在CA接收器上检测到最小数目的闲置帧时，存储器装置50进入L0状态314。存储器装置50可处于来自先前停用状态的自刷新中，且主机控制器16负责发出适当命令以退出自刷新。如果设定Cfg.LastDQ，则存储器装置50在DQ传输器上发出闲置帧。
下文在表17中更详细地描述存储器装置50的L0状态314：
表17.L0状态(存储器装置50)
Figure G2008800242037D00182
下文在表18中更详细地描述主机控制器16的L0状态314：
表18.L0状态(主机控制器16)
Figure G2008800242037D00183
在校准状态318期间，主机控制器16和存储器装置50执行上述接收器偏移消除程序，和任何其它必需的校准步骤。当清除Cfg.Fast_reset且设定Cfg.Calibrate时，进入校准状态318。主机控制器16和存储器装置50在最小数目的帧内保持于校准状态中。当设定Cfg.Fast_reset时，退出校准状态318。校准状态318仅从停用状态300进入，或退出到停用状态300。
下文在表19中更详细地描述存储器装置50的校准状态318：
表19.校准状态(存储器装置50)
Figure G2008800242037D00191
下文在表20中更详细地描述主机控制器16的校准状态318：
表20.校准状态(主机控制器16)
当在特定训练状态中时，可背对背无间隙地发出训练序列的给定集合。举例来说，TS1序列的开始应跟随前一TS1训练序列的末端。当在状态之间转变时，不同训练序列之间可能或可能不存在间隙。不同训练序列之间的间隙应为闲置帧。举例来说，TS1序列的末端的后面可能是或可能不是闲置帧，和接着TS2序列的开头。允许间隙给予传输装置在状态与责任之间转变的机会。此例外情况是从TS3进入L0的入口，其被界定为最小数目的闲置帧。
八位存储器装置50遵循与四位装置相同的训练协议。对DQ[7:4]重复对DQ[3:0]采取的动作。
从前述内容将了解，尽管本文已出于说明的目的描述了本发明的特定实施例，但在不脱离本发明的精神和范围的情况下可作出各种修改。因此，本发明仅受所附权利要求书限制。

Claims (32)

1.一种在具有控制器和耦合到所述控制器的至少一个存储器装置的存储器系统中实现帧锁定的方法，所述方法包含：
经由多个读取数据通道将读取数据的模式从所述至少一个存储器装置传输到所述控制器，在每一者具有一完整单位间隔的持续时间的包帧中传输所述读取数据的模式；
在所述控制器处俘获读取数据的所述所传输的模式；
将在每一读取数据通道上俘获的读取数据的所述模式划分为多个相应帧；
检测由所述控制器从所述读取数据通道中的相应者俘获的读取数据的所述帧中的任一者之间的粗通道间偏斜；以及
使用任何检测到的粗通道间偏斜来更改将所述控制器俘获的读取数据划分为帧的方式。
2.根据权利要求1所述的方法，其中所述将所述控制器在每一读取数据通道上俘获的读取数据的所述模式划分为多个相应帧的动作包含：使用成帧逻辑将所述控制器在每一读取数据通道上俘获的读取数据的所述模式划分为多个相应帧。
3.根据权利要求1所述的方法，其中所述检测由所述控制器从所述读取数据通道中的相应者俘获的读取数据的所述帧中的任一者之间的任何粗通道间偏斜的动作包含：
将所述控制器俘获的读取数据的所述帧从第一时钟域变换到第二时钟域，所述第二时钟域比所述第一时钟域慢；以及
检测由所述控制器从所述读取数据通道中的相应者俘获的读取数据的所述经变换帧中的任一者之间的粗通道间偏斜。
4.根据权利要求1所述的方法，其进一步包含：在实现帧锁定之前，在小于一完整单位间隔内调整从所述至少一个存储器装置传输所述读取数据的时序或由所述控制器俘获所述读取数据的时序。
5.根据权利要求1所述的方法，其进一步包含：
经由多个命令/地址通道将命令/地址位的模式从所述控制器传输到所述至少一个存储器装置，在每一者具有一完整单位间隔的持续时间的包帧中传输命令/地址位的所述模式；
在所述至少一个存储器装置处俘获命令/地址位的所述所传输的模式；
经由所述多个读取数据通道将位的相应模式从所述至少一个存储器装置传输到所述控制器，位的所述模式对应于由所述至少一个存储器装置接收并俘获的命令/地址位的相应模式；
在所述控制器处俘获位的所述所传输的模式；
将在每一读取数据通道上俘获的位的所述模式划分为多个相应帧；
检测由所述控制器从所述读取数据通道中的相应者俘获的位的所述帧中的任一者之间的粗通道间偏斜；以及
使用由所述控制器从所述读取数据通道中的相应者俘获的位的所述帧的任何检测到的粗通道间偏斜和由所述控制器从所述读取数据通道中的相应者俘获的读取数据的所述帧的任何检测到的粗通道间偏斜来更改经由所述多个命令/地址通道将命令/地址位的帧从所述控制器传输到所述至少一个存储器装置的方式。
6.根据权利要求5所述的方法，其中所述更改将命令/地址位的帧从所述控制器传输到所述至少一个存储器装置的方式的动作包含：相对于在所述多个命令/地址通道中的另一者上传输命令/地址位的时序而更改在所述多个命令/地址通道中的至少一者上传输命令/地址位的时序。
7.根据权利要求6所述的方法，其中所述更改在所述多个命令/地址通道中的至少一者上传输命令/地址位的所述时序的动作包含：
将命令/地址位的帧应用到桶式移位器；以及
使用所述桶式移位器以相对于所述多个命令/地址通道中的另一者上的命令/地址位的相应帧而更改所述多个命令/地址通道中的至少一者上的命令/地址位的所述帧。
8.根据权利要求5所述的方法，其中命令/地址通道的数目大于读取数据通道的数目，且其中所述经由所述多个读取数据通道将位的相应模式从所述至少一个存储器装置传输到所述控制器的动作包含：
将经由所述多个命令/地址通道传输并在所述至少一个存储器装置处俘获的命令/地址位的所述模式划分为经由少于全部所述命令/地址通道传输的所述命令/地址位的相应子集；
提供所述位的对应于所述命令/地址位的所述子集的相应子集；以及
经由所述多个读取数据通道将所述位的所述子集从所述至少一个存储器装置传输到所述控制器。
9.根据权利要求1所述的方法，其进一步包含将信号从所述控制器耦合到所述至少一个存储器装置，以将所述至少一个存储器装置置于低功率停用状态中。
10.一种在具有控制器和耦合到所述控制器的至少一个存储器装置的存储器系统中实现帧锁定的方法，所述方法包含：
经由多个命令/地址通道将命令/地址位的模式从所述控制器传输到所述至少一个存储器装置，在包帧中传输命令/地址位的所述模式；
在所述至少一个存储器装置处俘获命令/地址位的所述所传输的模式；
经由多个所述读取数据通道将位的相应模式从所述至少一个存储器装置传输到所述控制器，位的所述模式对应于由所述至少一个存储器装置俘获的命令/地址位的相应模式；
在所述控制器处俘获位的所述所传输的模式；
将所述控制器俘获的位的所述模式划分为多个相应帧；
检测由所述控制器从所述读取数据通道中的相应者俘获的位的所述帧中的任一者之间的粗通道间偏斜；以及
使用所述位的任何检测到的粗通道间偏斜来更改经由所述多个命令/地址通道将命令/地址位的帧从所述控制器传输到所述至少一个存储器装置的方式。
11.根据权利要求10所述的方法，其中所述更改将命令/地址位的帧从所述控制器传输到所述至少一个存储器装置的方式的动作包含：相对于在所述多个命令/地址通道中的另一者上传输命令/地址位的时序而更改在所述多个命令/地址通道中的至少一者上传输命令/地址位的时序。
12.根据权利要求10所述的方法，其中所述将所述控制器俘获的位的所述模式划分为多个相应帧的动作包含：使用成帧逻辑将所述控制器俘获的位的所述模式划分为多个相应帧。
13.根据权利要求10所述的方法，其中所述检测由所述控制器从所述读取数据通道中的相应者俘获的所述位中的任一者之间的粗通道间偏斜的动作包含：
将所述控制器俘获的位的所述帧从第一时钟域变换到第二时钟域，所述第二时钟域比所述第一时钟域慢；以及
检测由所述控制器从所述读取数据通道中的相应者俘获的位的所述经变换的帧中的任一者之间的任何粗通道间偏斜。
14.根据权利要求10所述的方法，其进一步包含：在实现帧锁定之前，在小于一完整单位间隔内调整从所述控制器传输所述命令/地址位的时序或由所述至少一个存储器装置俘获所述命令/地址位的时序。
15.根据权利要求10所述的方法，其进一步包含将信号从所述控制器耦合到所述至少一个存储器装置，以将所述至少一个存储器装置置于低功率停用状态中。
16.一种存储器系统，其包含：
读取数据总线，其具有多个读取数据通道；
至少一个存储器装置，其可操作以从具有多个读取数据通道的读取数据端口输出读取数据的模式，读取数据的所述模式是在包帧中传输的；以及
控制器，其包含：
读取数据端口，其具有多个读取数据通道，所述读取数据端口经由所述读取数据总线而耦合到所述至少一个存储器装置的所述读取数据端口；
读取数据锁存器，其耦合到所述读取数据端口，所述读取数据锁存器可操作以经由所述读取数据端口的所述读取数据通道中的相应者而俘获由所述至少一个存储器装置输出的读取数据的所述模式；
成帧逻辑，其经耦合以从所述读取数据锁存器接收读取数据的所述模式，所述成帧逻辑可操作以将读取数据的所述模式划分为多个相应帧；以及
链路初始化模块，其经耦合以从所述成帧逻辑接收读取数据的所述帧，所述链路初始化模块可操作以检测在所述读取数据通道中的相应者上接收到的读取数据的所述帧中的任一者之间的粗通道间偏斜，所述链路初始化模块可操作以致使基于由所述链路初始化模块检测到的任何粗通道间偏斜而更改将从所述读取数据锁存器接收到的读取数据划分为帧的方式。
17.根据权利要求16所述的存储器系统，其中所述成帧逻辑可操作以将从所述读取数据锁存器接收到的读取数据的所述模式从第一时钟域转换到第二时钟域，所述第二时钟域比所述第一时钟域慢。
18.根据权利要求16所述的存储器系统，其中所述控制器可操作以从具有多个命令/地址通道的命令/地址端口输出命令/地址位的模式，所述控制器在包帧中输出所述命令/地址位；且其中所述至少一个存储器装置包含：
命令/地址端口，其具有多个命令/地址通道，所述命令/地址端口经由所述命令/地址总线而耦合到所述控制器的所述命令/地址端口；
命令/地址锁存器，其耦合到所述命令/地址端口，所述命令/地址锁存器中的每一者可操作以俘获在所述命令/地址端口的相应命令/地址通道上接收到的输出的命令/地址位的所述模式；以及
旁路路径，其将所述命令/地址锁存器中的至少一些耦合到所述读取数据端口的所述读取数据通道中的相应者。
19.根据权利要求18所述的存储器系统，其中所述成帧逻辑可操作以将从所述至少一个存储器装置接收到的命令/地址位的所述模式划分为多个相应帧，且其中所述链路初始化模块可操作以检测在所述读取数据通道中的相应者上从所述至少一个存储器装置接收到的所述命令/地址位的所述帧中的任一者之间的粗通道间偏斜，且致使基于由所述链路初始化模块检测到的在所述读取数据通道中的相应者上接收到的所述命令/地址位的所述帧中的任一者之间和在所述读取数据通道中的相应者上接收到的读取数据的所述帧中的任一者之间的任何偏斜来更改从所述控制器输出命令/地址位的帧的方式。
20.根据权利要求18所述的存储器系统，其中所述控制器进一步包含耦合到所述链路初始化模块的桶式移位器，所述桶式移位器可操作以接收命令/地址位，且可操作以相对于从所述命令/地址端口的所述多个命令/地址通道中的另一者上输出命令/地址位的时序而更改在所述命令/地址端口的所述多个命令/地址通道中的至少一者上输出命令/地址位的时序。
21.根据权利要求18所述的存储器系统，其中所述至少一个存储器装置的所述命令/地址端口的命令/地址通道的数目大于所述至少一个存储器装置的所述读取数据端口的读取数据通道的数目，且其中所述存储器装置进一步包含耦合到所述命令/地址锁存器和所述至少一个存储器装置的所述读取数据端口的多路复用器，所述多路复用器可操作以将所述命令/地址锁存器的第一子集耦合到所述读取地址端口的所述读取数据通道中的相应者，且随后将所述命令/地址锁存器的第二子集耦合到所述读取地址端口的所述读取数据通道中的相应者。
22.根据权利要求16所述的存储器系统，其进一步包含在所述控制器与所述至少一个存储器装置之间延伸的边带存取总线，所述边带存取总线可操作以将配置数据从所述控制器传递到所述至少一个存储器装置。
23.一种存储器装置控制器，其包含：
数据端口，其具有多个通道；
数据锁存器，其耦合到所述数据端口，所述数据锁存器可操作以在所述数据端口的所述通道中的相应者上俘获应用到所述数据端口的数字数据的模式；
成帧逻辑，其经耦合以从所述数据锁存器接收数字数据的所述模式，所述成帧逻辑可操作以将数字数据的所述模式划分为多个相应帧；以及
链路初始化模块，其经耦合以从所述成帧逻辑接收数字数据的所述帧，所述链路初始化模块可操作以检测从所述成帧逻辑接收到的数据的所述帧中的任一者之间的粗通道间偏斜，所述链路初始化模块可操作以致使基于由所述链路初始化模块检测到的任何粗通道间偏斜而更改将从所述数据锁存器接收到的数据划分为帧的方式。
24.根据权利要求23所述的存储器装置控制器，其中所述成帧逻辑可操作以将从所述数据锁存器接收到的数字数据的所述模式从第一时钟域转换到第二时钟域，所述第二时钟域比所述第一时钟域慢。
25.根据权利要求23所述的存储器装置控制器，其进一步包含耦合到所述链路初始化模块的桶式移位器，所述桶式移位器可操作以接收数字信号位，且可操作以相对于从输出端口的多个通道中的另一者上输出所述数字信号位的时序而更改在所述输出端口的所述多个通道中的至少一者上输出所述数字信号位的时序。
26.一种基于处理器的系统，其包含：
处理器；
至少一个存储器装置，其可操作以从读取数据端口输出读取数据的模式，读取数据的所述模式是在包帧中传输的；以及
主机控制器，其经由处理器总线而耦合到所述处理器，并经由具有多个读取数据通道的读取数据总线而耦合到所述至少一个存储器装置，所述主机控制器包含：
读取数据锁存器，其耦合到所述读取数据总线，所述读取数据锁存器可操作以俘获由所述至少一个存储器装置输出的读取数据的所述模式；
成帧逻辑，其经耦合以从所述读取数据锁存器接收读取数据的所述模式，所述成帧逻辑可操作以将读取数据的所述模式划分为多个相应帧；以及
链路初始化模块，其经耦合以从所述成帧逻辑接收读取数据的所述帧，所述链路初始化模块可操作以检测在所述读取数据通道中的相应者上接收到的读取数据的所述帧中的任一者之间的粗通道间偏斜，所述链路初始化模块可操作以致使基于由所述链路初始化模块检测到的任何粗通道间偏斜而更改将从所述读取数据锁存器接收到的读取数据划分为帧的方式。
27.根据权利要求26所述的基于处理器的系统，其中所述成帧逻辑可操作以将从所述读取数据锁存器接收到的读取数据的所述模式从第一时钟域转换到第二时钟域，所述第二时钟域比所述第一时钟域慢。
28.根据权利要求26所述的基于处理器的系统，其中所述主机控制器可操作以经由具有多个命令/地址通道的命令/地址总线将命令/地址位的模式耦合到所述至少一个存储器装置，所述主机控制器在包帧中输出所述命令/地址位；且其中所述至少一个存储器装置包含：
命令/地址锁存器，其耦合到所述命令/地址总线，所述命令/地址锁存器中的每一者可操作以俘获由所述主机控制器输出并在所述命令/地址总线的相应命令/地址通道上接收到的命令/地址位的所述模式；以及
旁路路径，其将所述命令/地址锁存器中的至少一些耦合到所述读取数据总线的读取数据通道中的相应者。
29.根据权利要求28所述的基于处理器的系统，其中所述成帧逻辑可操作以将从所述至少一个存储器装置接收到的命令/地址位的所述模式划分为多个相应帧，且其中所述链路初始化模块可操作以检测在所述读取数据通道中的相应者上从所述至少一个存储器装置接收到的所述命令/地址位的所述帧中的任一者之间的粗通道间偏斜，且致使所述成帧逻辑基于由所述链路初始化模块检测到的在所述读取数据通道中的相应者上接收到的所述命令/地址位的所述帧中的任一者之间和在所述读取数据通道中的相应者上接收到的读取数据的所述帧的所述通道中的任一者之间的任何偏斜而更改从所述主机控制器输出命令/地址位的帧的方式。
30.根据权利要求28所述的基于处理器的系统，其中所述控制器进一步包含耦合到所述链路初始化模块的桶式移位器，所述桶式移位器可操作以接收命令/地址位，且可操作以相对于从所述命令/地址总线的所述多个命令/地址通道中的另一者上输出命令/地址位的时序而更改在所述命令/地址总线的所述多个命令/地址通道中的至少一者上输出命令/地址位的时序。
31.根据权利要求28所述的基于处理器的系统，其中所述命令/地址总线的命令/地址通道的数目大于所述读取数据总线的读取数据通道的数目，且其中所述存储器装置进一步包含耦合到所述命令/地址锁存器和所述读取数据总线的多路复用器，所述多路复用器可操作以将所述命令/地址锁存器的第一子集耦合到所述读取地址总线的所述读取数据通道中的相应者，且随后将所述命令/地址锁存器的第二子集耦合到所述读取地址总线的所述读取数据通道中的相应者。
32.根据权利要求26所述的基于处理器的系统，其进一步包含在所述主机控制器与所述至少一个存储器装置之间延伸的边带存取总线，所述边带存取总线可操作以将配置数据从所述控制器传递到所述至少一个存储器装置。
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