CN101714522A - 制造半导体元件的方法与半导体元件 - Google Patents

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Abstract

一种制造半导体元件的方法及半导体元件，该方法包括：形成一高介电常数介电层于一半导体基底上；形成一第一金属层于该高介电常数介电层上；形成一第二金属层于该第一金属层上；形成一第一硅层于该第二金属层上；注入离子进入覆盖该基底的一第一区的该第一硅层与第二金属层中；形成一第二硅层于该第一硅层上；图案化于该第一区上的一第一栅极结构与该第二区上的一第二栅极结构；执行一退火工艺，其使该第二硅层与该第一硅层反应以于该第一与第二栅极结构中分别形成一硅化层；以及驱使该离子接近该第一栅极结构中的该第一金属层与该高介电常数介电层的一界面。本发明减低了离子穿透的风险与高介电常数介电材料的损伤，又价钱低廉。

Description

制造半导体元件的方法与半导体元件
技术领域
本发明涉及一种制造半导体元件的方法，且特别涉及一种制造具有金属栅极的半导体元件的方法。
背景技术
半导体集成电路工业已经历了快速成长。于集成电路材料与设计中的技术发展已产生集成电路世代，其中各世代相较于先前的世代具有更小与更复杂的电路。然而，这些发展已增加了加工与制造集成电路的复杂度，而为了能实现这些发展，需要于集成电路加工与制造中的相似发展。于集成电路进展过程中，通常增加功能性密度(functional density)(即每芯片面积的内连线元件数目)而减少几何尺寸(geometry size)(即使用一制造工艺可产生的最小零件(或线))。通过增加生产效率与降低相关成本，此缩小尺寸工艺(scalingdown process)通常提供了优势。此种缩小尺寸工艺也产生一相对高的功率耗散(power dissipation)值，而其可通过使用低功率耗散元件，例如互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)元件来应付。
于缩小化趋势中，各种材料已实施于CMOS元件的栅极电极与栅极介电层。制造具有作为栅极电极的金属材料与作为栅极介电层的高介电常数介电质的元件已成为一种需要。然而，一n型MOS(NMOS)元件与一p型MOS(PMOS)元件对于其分别的栅极电极而言需要不同的功函数。可对金属栅极实施一些方法以同时达到N与P的功函数。一方法为对栅极堆叠使用多层金属和/或盖层以达到N与P的功函数。虽然此方法对于其预期的目的而言已令人满意，然而，其于所有方面中，并非令人满意。例如，此方法增加于NMOS元件与PMOS元件中的栅极复杂度，且因此增加了栅极图案化的难度。
发明内容
为了解决现有技术中存在的上述问题，本发明提供一种制造半导体元件的方法，包括：形成一高介电常数介电层于一半导体基底上，该半导体基底具有一第一区与一第二区；形成一第一金属层于该高介电常数介电层上；形成一第二金属层于该第一金属层上；形成一第一硅层于该第二金属层上；注入多个离子进入覆盖该基底的该第一区的该第一硅层与该第二金属层中；形成一第二硅层于该第一硅层上；图案化于该第一区上的一第一栅极结构与该第二区上的一第二栅极结构，该第一与第二栅极结构各包括该高介电常数介电层、该第一金属层、该第二金属层、该第一硅层与该第二硅层；以及执行一退火工艺，其使该第二硅层与该第一硅层反应以于该第一与第二栅极结构中分别形成一硅化层，其中于该第一栅极结构中的该硅化层的形成驱使所述多个离子接近该第一栅极结构中的该第一金属层与该高介电常数介电层的一界面。
本发明提供另一种制造半导体元件的方法，包括：形成一高介电常数介电层于一半导体基底上，该半导体基底具有一第一区与一第二区；形成一第一金属层于该高介电常数介电层上；形成一第二金属层于该第一金属层上；形成一第一硅层于该第二金属层上；形成一保护层于覆盖该第二区的该第一硅层上；注入多个掺杂物进入覆盖该第一区的该第一硅层与该第二金属层中；移除该保护层；形成一第一栅极结构于该第一区上与一第二栅极结构于该第二区上，该第一与第二栅极结构各包括该高介电常数介电层、该第一金属层、该第二金属层与该第一硅层；形成源极区与漏极区于该基底中，该源极区与漏极区分别被形成于该第一与第二栅极的任一侧上；以及执行一退火工艺，其活化该源极与漏极区，且其于该第二金属层与该第一硅层间产生一反应以分别于该第一与第二栅极结构中形成一第一硅化层，其中对该第一栅极结构中的该第一硅化层的形成反应，驱使所述多个掺杂物接近该第一栅极结构中的该第一金属层与该高介电常数介电层的一界面。
本发明还提供一半导体元件，包括：一半导体基底，其具有一第一区与一第二区；一第一栅极堆叠覆盖该第一区，该第一栅极堆叠包括：一高介电常数介电层形成于基底上；一金属层形成于该高介电常数介电层上；一第一硅化层形成于该金属层上；一经掺杂的硅层于该第一硅化层上；以及多个离子位于接近该金属层与该高介电常数介电层的一界面；以及一源极区与一漏极区形成于该第一栅极堆叠的任一侧上的该基底中。
本发明提供的方法与元件提供一有成本效益的方法以于一栅极先(gatefirst)工艺中制造高介电常数金属栅极元件，其对于NMOS与PMOS元件而言，使用相同的金属层与高介电常数介电层。此处揭示的方法与元件于硅化物形成之时利用一雪耙效应，通过驱使离子接近金属与高介电常数介电层间的界面以调整于一型式的元件中的功函数。因此，与通过一注入工艺来直接于界面注入各种浓度的离子以调整功函数相较，减低了离子穿透的风险与高介电常数介电材料的损伤。更进一步而言，硅化物形成与活化源极/漏极区的退火工艺可同时执行。因此，可轻易将于此所揭示的方法及元件与现行的CMOS技术工艺与半导体设备进行整合。此外，此处所揭示的方法所实施的材料与工艺为便利的且与CMOS工艺流程相容，又对于并入工艺流程而言为价钱低廉。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1为显示根据本发明所揭示的一制造具有金属栅极的半导体元件的方法流程图。
图2A至图2F为显示根据图1的方法100，一半导体元件于各制造阶段的剖面图。
上述附图中的附图标记说明如下：
100～制造具有金属栅极的半导体元件的方法
110、120、130、140、150、160、170、180、185、190、195～步骤
200～半导体元件
202～半导体基底
204～隔离结构
206、208～有源区
210、210n、210p～界面层
212、212n、212p～高介电常数介电层
214、214n、214p、216、216n、216p～金属层
218、218n、218p、235、235n、235p～硅层
220～图案化光致抗蚀剂层
225～离子注入工艺
230～离子
240、250～栅极结构
255～源极/漏极区
260～退火工艺
265～界面
270n、270p～硅化层
280～接触结构
具体实施方式
图1为根据本发明所揭示的一制造具有金属栅极的半导体元件的方法100流程图。图2A至图2F为显示根据图1的方法100，一半导体元件200的一实施例于各制造阶段的剖面图。可以了解的是，为了使本发明内容更容易被理解，已将图2A至图2F进行简化。半导体元件200可为一集成电路或其部分，其可包括静态随机存取存储器(static random access memory，SRAM)和/或其他逻辑电路、无源元件，例如电阻器、电容器与电感器(inductor)，与有源元件，例如P-沟道场效应晶体管(P-channel field effect transistor，pFET)、N-沟道场效应晶体管(N-channel field effect transistor，nFET)、金属氧化物半导体场效应晶体管(MOSFET)或互补式金属氧化物半导体。需注意的是，可以CMOS工艺流程来制造半导体元件200的一些结构。因此，可以了解的是，于图1的方法100之前、之中或之后可提供额外的工艺，而于此只会对一些其他工艺进行简单地叙述。
方法100以步骤110起始，于其中可形成一高介电常数介电层于一具有一第一区与一第二区的半导体基底上。参见图2A，半导体元件200包括一半导体基底202，例如一硅基底。依据本技术领域所知的设计需求，基底202可包括各种掺杂结构。基底202也可包括其他示范半导体，例如锗与钻石。或者，基底202可包括一化合物半导体和/或一合金半导体。再者，基底202可视需要而定，可包括一外延层、可为了提高性能而被拉紧与可包括一硅上绝缘层(silicon-on-insulator，SOI)结构。
半导体元件200还可包括一隔离结构204，例如一浅沟槽隔离结构(shallow trench isolation，STI)形成于基底202中以隔离于基底中的有源区206与208。隔离结构204可由氧化硅、氮化硅、氮氧化硅、掺氟的硅玻璃(fluoride-doped silicate glass，FSG)和/或本技术领域所熟知的低介电常数材料所形成。有源区206可设置为一NMOS晶体管元件，而有源区208可设置为一PMOS晶体管元件。
半导体元件200还可包括一界面层210形成于基底202上。界面层210可包括一氧化硅层，其厚度为约5-10
Figure G2009101660718D0000051
界面层210可通过原子层沉积(atomiclayer deposition，ALD)或其他适合的技术来形成。
半导体元件200还可包括一高介电常数介电层212形成于界面层210上。高介电常数介电层212可包括氧化铪(HfO2)。或者，高介电常数介电层212可视需要而定包括其他高介电常数介电材料，例如氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)与上述的组合。可通过原子层沉积(atomic layer deposition，ALD)或其他适合的技术来形成高介电常数介电层212。高介电常数介电层212的厚度为约10-30
于方法100的步骤120中，一第一金属可形成于高介电常数介电层上。半导体元件200还可包括一金属层214形成于高介电常数介电层212上。可通过原子层沉积(atomic layer deposition，ALD)、物理气相沉积(或溅镀)、化学气相沉积或其他适合的工艺来形成金属层214。在本实施例中，金属层214可包括氮化钛(TiN)。或者金属层214可视需要而定包括氮化钽(TaN)、ZrN、HfN、VN、NbN、CrN、MoN、WN或上述的组合物。金属层214的厚度为约20-200
Figure G2009101660718D0000053
较佳为约50
Figure G2009101660718D0000054
参见图1，于方法100的步骤130中，一第二金属可形成于第一金属层上。半导体元件200还可包括一金属层216形成于金属层214上。在本实施例中，金属层216可包括Ti。或者金属层216可视需要而定包括钨(W)、Ta、Cr、V、Nb、Zr、Hf、Mo、Ni、Co或上述的组合物。金属层216可通过各种沉积技术，例如物理气相沉积、化学气相沉积、原子层沉积(atomic layerdeposition，ALD)、电镀或其他适合的技术来形成。在本实施例中，金属层216的厚度为约10-100
Figure G2009101660718D0000055
较佳为约30
Figure G2009101660718D0000056
于方法100的步骤140中，可形成一第一硅层于第二金属层上。半导体元件200可包括一硅层218形成于金属层216上。硅层218可由非晶硅或多晶硅来形成。可使用例如化学气相沉积的方法来形成硅层218。例如，可于化学气相沉积工艺中使用硅烷(SiH4)作为一化学气体以形成硅层218。在本实施例中，硅层218的厚度为约50-1000
Figure G2009101660718D0000061
较佳为约100
Figure G2009101660718D0000062
于方法100的步骤150中，可形成一图案化光致抗蚀剂层于覆盖第一区的第一硅层上。一图案化光致抗蚀剂层220可形成于NMOS元件206侧中的硅层218上。图案化光致抗蚀剂层220可通过光微影(photolithography)、浸润式微影(immersion lithography)、离子束写入(ion-beam writing)或其他适合的工艺来形成。例如，光微影工艺可包括旋转涂布、软烤(soft baking)、曝光、曝后烤(post exposure baking)、显影、冲洗、干燥与其他适合的工艺。
于方法100的步骤160中，可执行一注入工艺于覆盖第二区的第一硅层与第二金属层上。参见图2B，可使半导体元件200遭受一离子注入工艺225，于其中，注入多个离子230进入未以图案化光致抗蚀剂层220覆盖的硅层218与金属层216的部分中。即，将离子230注入于PMOS元件侧的硅层218与金属层216中。通过控制离子剂量程度与注入能量，可有效分布多个离子230进入硅层218与金属层216中。可设置离子分布以使离子的最大浓度位于接近硅层218与金属层216间的一界面。在本实施例中，掺杂物可包括铝(Al)、注入能量为约5keV与剂量程度为约2×1015atoms/cm2。需注意的是一些离子会穿透，却被防止穿透。
于方法100的步骤170中，可移除图案化光致抗蚀剂层，且形成一第二硅层于第一硅层上。参见图2C，通过去光致抗蚀剂(stripping)或灰化(ashing)工艺，可移除图案化光致抗蚀剂层220。之后通过化学气相沉积或其他适合的工艺可形成硅层235于硅层218上。硅层235可由非晶硅或多晶硅来形成。在本实施例中，硅层235的厚度为约500-1500
Figure G2009101660718D0000063
较佳为约900
于方法100的步骤180中，可形成一第一栅极结构于第一区中与可形成一第二栅极结构于第二区中。参见图2D，一栅极结构240可形成于NMOS元件206中，且一栅极结构250可形成于PMOS元件208中。例如，一硬掩模层可形成于硅层235上。硬掩模层可包括氧化硅、氮化硅、氮氧化硅和/或其他适合的材料。可使用例如化学气相沉积、物理气相沉积或原子层沉积的方法来形成硬掩模层。此外，如本技术领域所知，一抗反射涂层(anti-reflective coating，ARC)或一底部抗反射涂层(bottom anti-reflectivecoating，BARC)可形成于硬掩模层上以加强接下来的图案化工艺。
一图案化光致抗蚀剂层可形成于硬掩模层上。图案化光致抗蚀剂层可包括对于NMOS元件206的栅极图案与对于PMOS元件208的栅极图案。栅极图案可通过光微影(photolithography)、浸润式微影(immersion lithography)、离子束写入(ion-beam writing)或其他适合的工艺来形成。通过使用图案化光致抗蚀剂层为一掩模的干或湿蚀刻工艺可将硬掩模层图案化，且经图案化的硬掩模层可用来对NMOS元件206的栅极结构240与PMOS元件208的栅极结构250进行图案化。栅极结构240、250可通过一干蚀刻或湿蚀刻或干与湿蚀刻工艺的组合(例如，栅极蚀刻或图案化)来形成。例如，干蚀刻工艺可使用一含氟等离子体(例如，蚀刻气体包括CF4)。或者，蚀刻工艺可包括多重蚀刻步骤以蚀刻各种的栅极材料层。通过去光致抗蚀剂(stripping)或灰化(ashing)工艺，可移除图案化光致抗蚀剂层。
在本实施例中，NMOS元件206的栅极结构240可包括一界面层210n、一高介电常数介电层212n、一金属层214n、一金属层216n、一硅层218n与一硅层235n。PMOS元件208的栅极结构250可包括一界面层210p、一高介电常数介电层212p、一金属层214p、一金属层216p、一硅层218p与一硅层235p。需注意的是，于PMOS元件208的栅极结构250中的离子230不出现于NMOS元件206的栅极结构240中。
于方法100的步骤185中，可形成源极区与漏极区于基底中。半导体元件200还可包括源极/漏极区255分别形成于栅极240与250的任一侧上的基底202中。源极/漏极区255可包括轻掺杂源极/漏极区，其通过如本技术领域所知的一离子注入或扩散工艺来形成。例如，N型掺杂物，如磷或砷可被注入于NMOS元件206侧中，而P型掺杂物，如硼可被注入于PMOS元件208侧中。之后通过本技术领域所知的一沉积或蚀刻工艺(例如，各向异性蚀刻工艺)可形成侧壁或栅极间隙壁于栅极结构240与250的侧面上。栅极间隙壁可包括一适合的栅极介电质材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅或上述的组合。源极/漏极区255可包括重掺杂源极/漏极区，其通过以适合的N型或P型掺杂物于NMOS元件206与PMOS元件208中进行离子注入或扩散来分别形成于栅极240与250的任一侧上的基底202中。
于方法100的步骤190中，可执行一退火工艺。参见图2E，可执行一退火工艺260以同时活化源极/漏极区255并驱使离子230接近于金属栅极结构250中的金属层214p与高介电常数介电层212p间的界面265。可于约950-1200℃的温度执行退火工艺260。可于0.5-10秒的时间范围执行退火工艺260。退火工艺可包括一快速升温退火(rapid thermal annealing，RTA)工艺或一激光尖峰退火(laser-spike annealing，LSA)工艺。在本实施例中，退火工艺260可包括于约1035℃的温度与约1.5秒的时间间隔。退火工艺260可使金属层216n、216p与硅层218n、218p反应以分别形成硅化层270n、270p。在本实施例中，Ti层可与硅层反应以形成硅化钛TiSi(TiSix，其中x为硅原子比钛原子的比值)的各种结构。在一些其他实施例中，W层可与硅层反应以形成硅化钨WSi(WSix，其中x为硅原子比钨原子的比值)的各种结构。需注意的是，金属层214n、214p可作用如一缓冲层且可避免由硅化物穿透引发的栅极漏电流(gate leakage)。
硅化层270n、270p的厚度可通过各种因素来控制，例如金属层216n、216p的起始厚度、硅层218n、218p的起始厚度与退火时间。在本实施例中，控制于退火工艺后所形成的TiSix的厚度于20-300较佳为约50
Figure G2009101660718D0000082
本实施例的另一特征为，于栅极结构250中形成硅化层270p时，一硅化物雪耙效应(silicide snowplow effect)驱使离子230接近高介电常数介电层212p与第一金属层214p的界面265。因此，可调整栅极结构250的一有效功函数(例如，增加)以便于PMOS元件208中正确地表现，且因此达到PMOS元件所需的目标临界电压(threshold voltage)。更进一步而言，已观察到于栅极结构240中形成TiSix层也改善了NMOS元件206的临界电压。此外，相似作用也适用于一栅极结构中的硅化物形成，其分别包括NMOS与PMOS元件的TaN/WSix。
需注意的是，与通过一注入工艺直接于界面265注入离子相较，雪耙效应(snowplow effect)提供一较低难度的方法以包含接近金属层214p与高介电常数介电层212p间的界面265的各种浓度离子以调整功函数。因此，减低了离子穿透的风险与高介电常数介电材料的损伤，且因此改善元件性能。本实施例的另一优点为，于一些应用中硅化层270n、270p可避免于一金属/多晶硅结构之间形成一界层氧化物从而包括环形振荡器延迟(ring oscillatordelay)。
于方法100的步骤195中，可执行一自行对准硅化物化(salicidation)工艺。参见图2F，可执行一自行对准硅化物化工艺(salicidation或self-alignedsilicidation process)以形成于源极/漏极区255与栅极结构240、250上的接触结构280。例如，自行对准硅化物化工艺可包括形成一金属材料于包括紧邻着源极/漏极区255的硅结构的基底202与栅极结构240、250分别的硅层235n、235p上，且之后升高温度以进行退火且于位于下方的硅与金属材料间产生一反应以形成一硅化结构，且最后将未反应的金属材料移除。接触结构280可包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或上述的组合。形成接触结构280的优点之一为减低接触电阻。需注意的是，硅层235n、235p的一部分于自行对准硅化物化工艺中不会与金属材料反应，且因此可分别维持于栅极结构240、250中。就其本身而言，于形成硅层235之时或于形成源极/漏极区255之时，硅层235n、235p可被掺杂(例如导电)。
可以了解的是，方法100还可包括CMOS工艺流程以完成半导体元件200的制造。例如一接触蚀刻终止层(contact etch stop layer，CESL)可形成于基底202上。接触蚀刻终止层可由氮化硅、氮氧化硅或其他适合的材料所形成。根据对于一个或多个半导体元件200的额外结构的蚀刻选择度，可选择接触蚀刻终止层的组成。更进一步而言，根据晶体管形式，可设置接触蚀刻终止层为一张力接触蚀刻终止层与压力接触蚀刻终止层。
多个图案化介电层与导电层形成于基底202上以形成多层内连线(multilayer interconnect，MLI)以耦合各种掺杂区，例如源极/漏极区255与栅极结构240、250。例如一层间介电层(inter-layer dielectric，ILD)与一多层内连线结构形成于一结构中以使层间介电层分开与隔离其他的多层内连线结构的每一个。于例子的更进一步，多层内连线结构可包括接触孔(contact)、穿孔(vias)与金属线形成基底上。在一例子中，被称为铝内连线的多层内连线结构可包括导电材料，例如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、硅化金属或上述的组合。铝内连线可通过一工艺，包括物理气相沉积(或溅镀)、化学气相沉积或上述的组合来形成。其他制造技术以形成铝内连线可包括光微影工艺与蚀刻以图案化垂直连接(穿孔与接触孔)与水平的连接(导线)的导电材料。或者可使用一铜多层内连线以形成金属图案。铜内连线结构可包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、硅化金属或上述的组合。通过技术包括化学气相沉积、溅镀、电镀或其他适合的工艺可形成铜内连线。
使用钛为金属线216与氮化钛为金属线214的本实施例也可提供各种其他优点于半导体制造工艺中。一优点为只需一标靶-钛-来形成金属层。其他优点为钛与氮化钛层可in-situ形成于一腔室中。另一优点为于钛层内可调整梯度氮浓度。又另一优点为形成氮化钛层后，于形成钛层前不需清洁腔室中的挡板(shutter)。
总之，本发明提供的方法与元件提供一有成本效益的方法以于一栅极先(gate first)工艺中制造高介电常数金属栅极元件，其对于NMOS与PMOS元件而言，使用相同的金属层与高介电常数介电层。此处揭示的方法与元件于硅化物形成之时利用一雪耙效应，通过驱使离子接近金属与高介电常数介电层间的界面以调整于一型式的元件中的功函数。因此，与通过一注入工艺来直接于界面注入各种浓度的离子以调整功函数相较，减低了离子穿透的风险与高介电常数介电材料的损伤。更进一步而言，硅化物形成与活化源极/漏极区的退火工艺可同时执行。因此，可轻易将于此所揭示的方法及元件与现行的CMOS技术工艺与半导体设备进行整合。此外，此处所揭示的方法所实施的材料与工艺为便利的且与CMOS工艺流程相容，又对于并入工艺流程而言为价钱低廉。
因此，所提供为一种制造半导体元件的方法其包括形成一高介电常数介电层于一半导体基底上，半导体基底具有一第一区与一第二区、形成一第一金属层于高介电常数介电层上、形成一第二金属层于第一金属层上、形成一第一硅层于第二金属层上、注入多个离子进入覆盖基底的第一区的第一硅层与第二金属层中、形成一第二硅层于第一硅层上、图案化于第一区上的一第一栅极结构与第二区上的一第二栅极结构，第一与第二栅极结构各包括高介电常数介电层、第一金属层、第二金属层、第一硅层与第二硅层，以及执行一退火工艺，其使第二硅层与第一硅层反应以于第一与第二栅极结构中分别形成一硅化层。于第一栅极结构中的硅化层的形成驱使多个离子接近第一栅极结构中的第一金属层与高介电常数介电层的界面。
又，所提供为一半导体元件，其包括一半导体基底，其具有一第一区与一第二区、一第一栅极堆叠覆盖第一区，第一栅极堆叠包括：一高介电常数介电层形成于基底上、一金属层形成于高介电常数介电层上、一第一硅化层形成于金属层上、一经掺杂的硅层于第一硅化层上、以及多个离子位于接近金属层与高介电常数介电层的界面；以及一源极区与一漏极区形成于第一栅极堆叠的任一侧上的基底中。在一些实施例中，半导体元件还包括一第二栅极堆叠位于第二区上，第二栅极堆叠包括：一高介电常数介电层形成于基底上、一金属层形成于高介电常数介电层上、一第一硅化层形成于金属层上、以及一经掺杂的硅层形成于第一硅化层上；一源极区与一漏极区形成于第二栅极堆叠的任一侧上的基底中、以及一隔离区形成于第一区与第二区之间。多个离子不位于第二栅极堆叠中。
另外，提供一制造一半导体元件的方法，其包括形成一高介电常数介电层于一半导体基底上，半导体基底具有一第一区与一第二区、形成一第一金属层于高介电常数介电层上、形成一第二金属层于第一金属层上、形成一第一硅层于第二金属层上、形成一保护层于覆盖第二区的第一硅层上、注入多个掺杂物进入覆盖第一区的第一硅层与第二金属层中、移除保护层、形成一第一栅极结构于第一区上与一第二栅极结构于第二区上，该第一与第二栅极结构各包括高介电常数介电层、第一金属层、第二金属层与第一硅层、形成源极区与漏极区于基底中，源极区与漏极区分别被形成于第一与第二栅极的任一侧上、以及执行一退火工艺，其活化源极与漏极区，且其于第二金属层与第一硅层间产生一反应以分别于第一与第二栅极结构中形成一第一硅化层。对第一栅极结构中的第一硅化层的形成反应，驱使多个掺杂物接近第一栅极结构中的第一金属层与高介电常数介电层的界面。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一种制造半导体元件的方法，包括：
形成一高介电常数介电层于一半导体基底上，该半导体基底具有一第一区与一第二区；
形成一第一金属层于该高介电常数介电层上；
形成一第二金属层于该第一金属层上；
形成一第一硅层于该第二金属层上；
注入多个离子进入覆盖该基底的该第一区的该第一硅层与该第二金属层中；
形成一第二硅层于该第一硅层上；
图案化于该第一区上的一第一栅极结构与该第二区上的一第二栅极结构，该第一与第二栅极结构各包括该高介电常数介电层、该第一金属层、该第二金属层、该第一硅层与该第二硅层；以及
执行一退火工艺，其使该第二硅层与该第一硅层反应以于该第一与第二栅极结构中分别形成一硅化层，
其中于该第一栅极结构中的该硅化层的形成驱使所述多个离子接近该第一栅极结构中的该第一金属层与该高介电常数介电层的一界面。
2.如权利要求1项所述的制造半导体元件的方法，其中该第一金属层包括TiN、TaN、ZrN、HfN、VN、NbN、CrN、MoN或WN，而其中该第二金属层包括Ti、W、Ta、Cr、V、Nb、Zr、Hf、Mo、Ni或Co。
3.如权利要求1所述的制造半导体元件的方法，其中该第一硅层的厚度为约
Figure F2009101660718C0000011
且其中该第二硅层的厚度为约
Figure F2009101660718C0000012
4.如权利要求1所述的制造半导体元件的方法，其中所述多个离子包括Al。
5.如权利要求4所述的制造半导体元件的方法，其中该注入包括以约2×1015atoms/cm2的剂量与约5keV的注入能量进行注入。
6.如权利要求1所述的制造半导体元件的方法，于该注入前还包括形成一图案化光致抗蚀剂层于覆盖该第二区的该第一硅层上，该图案化光致抗蚀剂层避免来自被注入的所述多个离子进入覆盖该第二区的该第一硅层。
7.一种制造半导体元件的方法，包括：
形成一高介电常数介电层于一半导体基底上，该半导体基底具有一第一区与一第二区；
形成一第一金属层于该高介电常数介电层上；
形成一第二金属层于该第一金属层上；
形成一第一硅层于该第二金属层上；
形成一保护层于覆盖该第二区的该第一硅层上；
注入多个掺杂物进入覆盖该第一区的该第一硅层与该第二金属层中；
移除该保护层；
形成一第一栅极结构于该第一区上与一第二栅极结构于该第二区上，该第一与第二栅极结构各包括该高介电常数介电层、该第一金属层、该第二金属层与该第一硅层；
形成源极区与漏极区于该基底中，该源极区与漏极区分别被形成于该第一与第二栅极的任一侧上；以及
执行一退火工艺，其活化该源极与漏极区，且其于该第二金属层与该第一硅层间产生一反应以分别于该第一与第二栅极结构中形成一第一硅化层，
其中对该第一栅极结构中的该第一硅化层的形成反应，驱使所述多个掺杂物接近该第一栅极结构中的该第一金属层与该高介电常数介电层的一界面。
8.如权利要求7所述的制造半导体元件的方法，还包括于移除该保护层之后与形成该第一与第二栅极结构之前形成一第二硅层于该第一硅层上，
其中该第一与第二栅极结构各还包括该第二硅层。
9.如权利要求7所述的制造半导体元件的方法，还包括于执行该退火工艺之后执行一硅化工艺，其包括：
形成一第三金属层分别于该第一与第二栅极结构中的该源极区、该漏极区与该第二硅层上；
执行另一退火工艺，其使该第三金属层分别与该第一与第二栅极结构中的该源极区、该漏极区与该第二硅层反应，因此分别于该第一与第二栅极结构中形成该源极区的接触结构、该漏极区的接触结构与一第二硅化层；以及
移除未反应的该第三金属层。
10.如权利要求7所述的制造半导体元件的方法，其中该注入包括调整一离子注入能量与所述多个掺杂物的剂量程度以达成覆盖该第一区的该第一硅层与该第二金属层中的所述多个掺杂物的所需分布。
11.一半导体元件，包括：
一半导体基底，其具有一第一区与一第二区；
一第一栅极堆叠覆盖该第一区，该第一栅极堆叠包括：
一高介电常数介电层形成于基底上；
一金属层形成于该高介电常数介电层上；
一第一硅化层形成于该金属层上；
一经掺杂的硅层于该第一硅化层上；以及
多个离子位于接近该金属层与该高介电常数介电层的一界面；以及
一源极区与一漏极区形成于该第一栅极堆叠的任一侧上的该基底中。
12.如权利要求11所述的半导体元件，其中该金属层包括TiN，且其中该第一硅化层包括TiSix。
13.如权利要求11所述的半导体元件，其中该金属层包括TaN，且其中该第一硅化层包括WSix。
14.如权利要求11所述的半导体元件，还包括：
一第二栅极堆叠位于该第二区上，该第二栅极堆叠包括：
一高介电常数介电层形成于该基底上；
一金属层形成于该高介电常数介电层上；
一第一硅化层形成于该金属层上；以及
一经掺杂的硅层形成于该第一硅化层上；
一源极区与一漏极区形成于该第二栅极堆叠的任一侧上的该基底中；以及
一隔离区形成于该第一区与该第二区之间，
其中所述多个离子不位于该第二栅极堆叠中。
15.如权利要求14所述的半导体元件，其中该第一与第二栅极堆叠还各包括一第二硅化层形成于该经掺杂的硅层上。
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