CN101740516B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。本发明的技术思想旨在形成如下结构，即：叠层形成的氮化硅膜SN1、SN2以及SN3各自的膜厚不是一个定值，而是在保持合计的总膜厚不变的同时，按照从上层的氮化硅膜SN3到下层的氮化硅膜SN1的顺序使膜厚逐渐变薄。由此，在确保使变形硅技术实际有效的氮化硅膜SN1～SN3的拉伸应力的同时，特别是改善了最上层的氮化硅膜SN3的埋入特性。本发明的目的是提供一种即使在半导体器件日益实现小型化时，也能够提高半导体器件可靠性的技术。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。特别是一种适用于小型化的半导体器件及其制造方法的有效技术。
背景技术
日本特表2008-506262号公报(专利文献1)中记载了如下的半导体器件，所述半导体器件具有：具有相互叠层形成的氮化物蚀刻终止层的多层氮化物叠层体，这些氮化物蚀刻终止层中的各个氮化物终止层通过膜形成工序来形成。形成多层氮化物叠层体的方法包括：将衬底配置在单一晶片沉积空腔内，并在开始沉积前对衬底施加热冲击的步骤。第一氮化物蚀刻终止层沉积在衬底上，且第二氮化物蚀刻终止层沉积在第一氮化物蚀刻终止层上。此时，第一氮化物蚀刻终止层和第二氮化物蚀刻终止层的膜厚相等。
在国际公开第2002/043151号小册子(专利文献2)中记载了利用自对准用氮化硅膜，在n沟道型MISFET(金属绝缘半导体场效应晶体管)产生拉伸应力，并在p沟道型MISFET产生压缩应力的技术内容。而且，专利文献2中还公开了以下的例子，即在n沟道型MISFET中形成了产生拉伸应力的氮化硅膜，与在p沟道型MISFET中产生拉伸应力的氮化硅膜和产生压缩应力的氮化硅膜进行叠层。由此，在n沟道型MISFET中产生拉伸应力的同时，缓和在p沟道型MISFET中产生的拉伸应力。
《专利文献1》
日本特表2008-506262号公报
《专利文献2》
国际公开第2002/043151号小册子
发明内容
近年来，具有多个MISFET(金属绝缘半导体场效应晶体管)的半导体器件的小型化正日益深入。为了促进半导体器件的小型化，所采取的做法一般是，不仅对构成各个MISFET的栅电极进行微型化，还对多个MISFET进行高密度地配置。也就是说，尽量缩小相邻MISFET的栅电极之间的区域。
在半导体器件中，在半导体衬底上形成多个MISFET后，再形成为覆盖所述多个MISFET而形成的氮化硅膜，并在所述氮化硅膜上形成氧化硅膜。此时，如果缩小相邻MISFET的栅电极之间的区域，将导致为埋入所述区域而形成的氮化硅膜的埋入特性的恶化。因此，虽然氧化硅膜在相邻的MISFET的栅电极之间的某一区域上隔着氮化硅膜而形成，但是形成在氧化硅膜的下层的氮化硅膜的埋入特性的恶化就会反映出来，因而在所述区域上形成的氧化硅膜中产生空隙(void)。
之后，在栅电极之间的区域形成多个贯穿氧化硅膜和氮化硅膜的接触孔，并在所述接触孔内形成埋入阻挡导体膜和导体膜的柱塞。此时如果氧化硅膜中存在空隙，则在栅电极之间的区域上形成的多个接触孔就会被空隙连接起来，此后，埋入接触孔内的阻挡导体膜和导体膜就会流入空隙内部。因此，将阻挡导体膜和导体膜埋入所述接触孔内而形成的相邻柱塞就会经由已流入空隙的导电材料(阻挡导体膜和导体膜)而造成电气性短路。在将不同电压施加给已短路的各个柱塞时，半导体器件的电路将出现工作不良，从而导致产品(半导体器件)的成品率下降。而且，如果不能通过探针检测出相邻的柱塞已发生了短路不良的半导体器件并将它作为不良产品处理，就会导致半导体器件的可靠性下降，从而使不良产品流通到市场上。
本发明的目的是提供一种即使在半导体器件日益实现小型化时，也能够提高半导体器件的可靠性的技术。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。
具有代表性的实施方式所涉及的半导体器件的制造方法包括：工序a和工序b。工序a是在半导体衬底上形成含有相邻的第一MISFET和第二MISFET的多个MISFET的工序；工序b是在所述工序a后，在具有所述第一MISFET的第一栅电极和所述第二MISFET的第二栅电极之间的第一区域的所述半导体衬底上形成多层绝缘膜的工序。此外还包括：工序c和工序d。工序c是在所述工序b后，在所述多层绝缘膜上形成层间绝缘膜的工序；工序d是在所述工序c后，形成多个接触孔的工序，所述多个接触孔贯穿所述层间绝缘膜和所述多层绝缘膜并到达所述半导体衬底，且在所述第一区域内沿着所述第一栅电极和所述第二栅电极并列延伸的第一方向而形成。还包括工序e，工序e是在所述工序d后，在所述多个接触孔内埋入导电材料以形成柱塞的工序。本实施例中，以上所述的工序b包括工序b1和工序b2，所述工序b1是在所述半导体衬底上形成第一绝缘膜的工序，其中，所述第一绝缘膜形成在所述多个MISFET中的各个栅电极上且膜厚为第一膜厚；工序b2是在所述工序b1之后，在所述第一绝缘膜上形成第二绝缘膜的工序，其中，所述第二绝缘膜形成在所述多个MISFET中的各个栅电极上且膜厚为比所述第一膜厚厚的第二膜厚。所述多层绝缘膜具有所述第一绝缘膜和所述第二绝缘膜，其中，所述第一绝缘膜和所述第二绝缘膜由同一材料形成，所述层间绝缘膜与所述第一绝缘膜和所述第二绝缘膜由不同的材料形成。
具有代表性的实施方式所涉及的半导体器件具有第一MISFET和第二MISFET，所述第一MISFET和第二MISFET分别具有栅极绝缘膜、栅电极、侧壁隔离膜、源极区和漏极区，以及沟道形成区，当所述半导体器件工作时，在隔着所述栅极绝缘膜的所述栅电极下的半导体衬底上形成沟道，所述沟道在所述沟道形成区内。而且，半导体衬底上还具有为了覆盖所述第一MISFET和第二MISFET的多层绝缘膜。其中，所述半导体衬底具有在所述第一MISFET的栅电极和所述第二MISFET的栅电极之间的第一区域。
此外还具有：
层间绝缘膜，所述层间绝缘膜形成于所述多层绝缘膜上，且膜厚比所述多层绝缘膜厚；以及
多个柱塞，所述多个柱塞形成于所述层间绝缘膜和所述多层绝缘膜上，且与所述第一MISFET和所述第二MISFET的所述源极区和所述漏极区连接。
其中，所述多层绝缘膜具有第一绝缘膜和膜厚比所述第一绝缘膜厚的第二绝缘膜，而且，所述第一绝缘膜和所述第二绝缘膜由同一材料形成，所述层间绝缘膜与所述第一绝缘膜和所述第二绝缘膜由不同的材料形成。
下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所得到的效果。
所获得的效果就是：即使在半导体器件日益实现小型化时，也能够提高半导体器件可靠性。
附图说明
图1所示的是构成SRAM的存储单元的等效电路图。
图2所示的是SRAM的平面配置结构图。
图3是沿图2的A-A线切断的剖面图。
图4是沿图2的B-B线切断的剖面图。
图5是在MISFET上形成氧化硅膜时的剖面图。
图6是图5的续图，所示的是错位形成接触孔的例子之一的剖面图。
图7是在MISFET上形成氮化硅膜后再形成氧化硅膜时的剖面图。
图8是图7的续图，所示的是错位形成接触孔的例子之一的剖面图。
图9是图8的续图，是一说明SAC技术优势的剖面图。
图10是表示本案发明人所研究探讨的比较例中的半导体器件制造工序的剖面图。
图11是图10的续图，所示的是一半导体器件的制造工序的剖面图。
图12是图11的续图，所示的是一半导体器件的制造工序的剖面图。
图13是图12的续图，所示的是一半导体器件的制造工序的剖面图。
图14是图13的续图，所示的是一半导体器件的制造工序的剖面图。
图15所示的是本发明实施方式1中半导体器件的制造工序的剖面图。
图16是图15的续图，所示的是一半导体器件的制造工序的剖面图。
图17是图16的续图，所示的是一半导体器件的制造工序的剖面图。
图18是图17的续图，所示的是一半导体器件的制造工序的剖面图。
图19是图18的续图，所示的是一半导体器件的制造工序的剖面图。
图20是图19的续图，所示的是一半导体器件的制造工序的剖面图。
图21是图20的续图，所示的是一半导体器件的制造工序的剖面图。
图22是图21的续图，所示的是一半导体器件的制造工序的剖面图。
图23是图22的续图，所示的是一半导体器件的制造工序的剖面图。
图24是图23的续图，所示的是一半导体器件的制造工序的剖面图。
图25是表示本发明实施方式2中半导体器件的制造工序的剖面图。
图26是图25的续图，所示的是一半导体器件的制造工序的剖面图。
图27是图26的续图，所示的是一半导体器件的制造工序的剖面图。
图28是图27的续图，所示的是一半导体器件的制造工序的剖面图。
图29是图28的续图，所示的是一半导体器件的制造工序的剖面图。
图30是图29的续图，所示的是一半导体器件的制造工序的剖面图。
标号说明
1S     半导体衬底
A      存储节点
An1    有源区
An2    有源区
An3    有源区
An4    有源区
Ap1    有源区
Ap2        有源区
Ap3        有源区
Ap4        有源区
B          存储节点
CNT1       接触孔
CNT2       接触孔
CS         硅化镍膜
d          深度
DL         数据线
EX         浅n型杂质扩散区
/DL        数据线
G          栅电极
G1         栅电极
G2         栅电极
GOX        栅极绝缘膜
H0         高度
h0         高度
INV1       CMOS反相器
INV2       CMOS反相器
IMD        层间绝缘膜
MC         存储单元
MC1～MC4  存储单元
L1        布线
NR        深n型杂质扩散区
PF        多晶硅膜
PLG1      柱塞
PLG2      柱塞
PS        氧化硅膜
PWL1      p型阱
PWL2        p型阱
Qd1         驱动用MISFET
Qd2         驱动用MISFET
Qp1         负载用MISFET
Qp2         负载用MISFET
Qt1         传送用MISFET
Qt2         传送用MISFET
S0          距离
S2          距离
SCNT        共用接触柱塞
SN          氮化硅膜
SN1         氮化硅膜
SN2         氮化硅膜
SN3         氮化硅膜
STI         元件隔离区
SW          侧壁
T0          总膜厚
T1          总膜厚
T1′        总膜厚
T1″        总膜厚
t1          膜厚
t1′～t9′  膜厚
t1″～t9″  膜厚
T2          总膜厚
T2′        总膜厚
T2″        总膜厚
t4～t9      膜厚
TS          氧化硅膜
V           空隙
Vcc    电源电压
Vss    基准电压
60WL   字线
具体实施方式
在以下实施方式中，为了便于叙述，在必要时有时将本专利申请书中的实施方式分几个部分进行说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与单一例子中的各部分或者其他部分详细内容及一部分或全部的变形例等相互关联的。
另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了的特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。
而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括步骤要素等)也并非是必须的要素。
同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与所述形状等相近或者类似的。同理，所述的数值及范围也同样包括与其相近及类似的。
以下根据附图详细说明本发明的实施方式。在实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，并省略掉重复的说明。另外，为了使图面简单易懂，有时会给平面图加上剖面线。
(实施方式1)
从降低半导体器件的成本的观点出发，正在不断地研究如何从一块半导体晶片上获得更多的半导体芯片的数量。因为从一块半导体晶片上获得的半导体芯片的数量越多，就越能够降低一个半导体芯片的单价，从而能降低半导体器件的成本。因此，为了从一块半导体晶片上获得更多的半导体芯片的数量，所采取的做法就是缩小每一个半导体芯片的尺寸。
例如，在半导体芯片上形成有由多个MISFET(金属绝缘半导体场效应晶体管)构成的集成电路。所述半导体芯片的小型化，是靠缩短每一个MISFET的栅电极的栅极长度(沟道方向上的宽度)和缩小相邻的MISFET的栅电极之间的区域来实现的。具体地说就是在具有逻辑门的逻辑电路中，缩短栅极长度并缩小栅电极之间的区域。同样地，半导体器件的小型化，不仅需要缩小逻辑电路中的半导体芯片，还需要缩小具有SRAM(静态随机存储器)的集成电路中的半导体芯片。
但是，在SRAM中，通常不对栅电极的栅极长度进行缩短，而是通过缩小栅电极之间的区域来实现小型化。如上所述，在推进实现SRAM的小型化时，不对栅电极的栅极长度进行缩短的主要理由如下。如果为了实现半导体器件的小型化而缩短栅电极的栅极长度，将有可能出现栅电极的加工尺寸偏差增大的倾向。因此，如果在SRAM中过度缩短栅极长度，那么在构成SRAM的多个MISFET中的栅极长度的偏差就会增大。一旦栅极长度的偏差增大，就会造成SRAM的工作容限变小，从而导致SRAM的存储运行的稳定性下降。换句话说就是因为在SRAM中，栅极长度的加工偏差对存储运行的影响很大，所以，为了确保存储运行的稳定性，不能大幅度缩短SRAM中的栅电极的栅极长度。即，栅极长度的加工偏差随着栅电极的微型化而增大，但是，对于所述栅极长度的加工偏差，就工作容限(工作裕量)方面而言，对构成SRAM的MISFET的要求比对构成逻辑电路的MISFET的要求更严格。因此，在构成逻辑电路的MISFET中，通过缩短栅极长度并缩小栅电极之间的区域来实现集成电路的小型化。而在构成SRAM的MISFET中，不通过缩短栅极长度而仅通过缩小栅电极之间的区域来实现SRAM的小型化。
因此，在栅电极之间的区域的缩小化方面，和可通过与缩短栅极长度并用来实现集成电路小型化的逻辑电路相比，SRAM的小型化进展得更深入。例如，以一个逻辑电路和一个SRAM实现同样程度的小型化为例，在逻辑电路中，需要同时缩短栅极长度和缩小栅电极之间的区域，由于缩短了栅极长度，所以可相应减少栅电极之间的区域的缩小范围。相反的，SRAM的小型化主要靠缩小栅电极之间的区域来实现。因此，为了使逻辑电路和SRAM实现同样程度的小型化，SRAM的栅电极之间的区域必须更加狭窄。如上所述，在SRAM中，栅电极之间的区域变窄的倾向非常显著。
在半导体器件中，在半导体衬底上形成多个MISFET后，为覆盖所述多个MISFET而形成氮化硅膜，并在所述氮化硅膜上形成氧化硅膜。此时，如果相邻MISFET的栅电极之间的区域变得狭窄，就会出现为了埋入所述区域而形成的氮化硅膜的埋入特性恶化的问题。在由于半导体芯片的小型化而导致栅电极之间的区域变窄时，所述氮化硅膜的埋入特性的恶化变得更加明显。因此，为了实现逻辑电路和SRAM的小型化而缩小栅电极之间的区域，导致了埋入所述栅电极间的区域的氮化硅膜的埋入特性的恶化，特别是在SRAM中。如上所述，由于在SRAM中对栅电极之间的区域的缩小的范围要比在逻辑电路中缩小的范围大，所以SRAM中的埋入栅电极之间区域的氮化硅膜的埋入特性的恶化比逻辑电路中的更加明显。
在实施方式1中，以SRAM为半导体器件的一个例子进行了说明。但是，实施方式1中的技术思想并不仅限于SRAM，对逻辑电路以及具有DRAM或闪存器等非易失性存储器等的集成电路都适用，适用范围非常广。
首先，对构成SRAM的存储单元MC的等效电路进行说明。图1所示的是实施方式1中SRAM的存储单元MC的等效电路图。如图1所示，所述存储单元MC配置在一对互补性数据线(数据线DL、数据线/DL)和字线WL的交叉部，并且由一对驱动用MISFETQd1、Qd2、一对负载用MISFETQp1、Qp2以及一对传送用MISFETQt1、Qt2构成。驱动用MISFETQd1、Qd2和传送用MISFETQt1、Qt2由n沟道型MISFET构成；负载用MISFETQp1、Qp2由p沟道型MISFET构成。
在构成存储单元MC的上述6个MISFET中，驱动用MISFETQd1和负载用MISFETQp1构成CMOS反相器INV1；驱动用MISFETQd2和负载用MISFETQp2构成CMOS反相器INV2。这一对CMOS反相器INV1、INV2的相互输出/输入端(存储节点A、B)交叉耦合，构成作为存储1位信息的信息存储部的触发电路。所述触发电路的一个输出/输入端(存储节点A)与传送用MISFETQt1的源极区、漏极区中的一个区域相连接；而另一个输出/输入端(存储节点B)与传送用MISFETQt2的源极区、漏极区中的一个区域相连接。
传送用MISFETQt1的源极区、漏极区中的另一个区域与数据线DL相连接；传送用MISFETQt2的源极区、漏极区中的另一个区域与数据线/DL相连接。触发电路的一端(负载用MISFET Qp1、Qp2各自的源极区)连接在供给电源电压(Vcc)的布线上；另一端(驱动用MISFETQd1、Qd2各自的源极区)连接在供给基准电压(Vss)的布线上。
下面说明上述电路的工作情况。当一个CMOS反相器INV1的存储节点A是高电位(“H”)时，驱动用MISFETQd2为导通状态，所以另一个CMOS反相器INV2的存储节点B就变为低电位(“L”)。因此，驱动用MISFETQd1为截止状态，且存储节点A的高电位(“H”)得以保持。也就是说，通过将一对CMOS反相器INV1、INV2交叉耦合的锁存电路来保持相互存储节点A、B的状态不变，并在施加了电源电压时，将信息进行保存。
字线WL连接在传送用MISFETQt1、Qt2的各个栅电极上，并通过所述字线WL控制传送用MISFETQt1、Qt2的导通、非导通。也就是说，当字线WL是高电位(“H”)时，传送用MISFETQt1、Qt2为导通状态，由于与锁存电路和互补性数据线(数据线DL、数据线/DL)电连接，所以存储节点A、B的电位状态(“H”或“L”)就显示在数据线DL、数据线/DL上，并被作为存储单元MC的信息被读出。
为了将信息写入存储单元MC，将字线WL置为高电位“H”，而将传送用MISFETQt1、Qt2置为导通状态，并将数据线DL、数据线/DL上的信息传送给存储节点A、B。如上所述，便可使SRAM工作。
下面参考图2说明上述SRAM的平面配置结构的例子之一。图2所示的是一表示SRAM的平面配置结构的平面图。例如，图2中示出了构成SRAM的四个存储单元MC1～MC4(4位)。用其中的一个存储单元MC1说明存储单元的平面配置结构。
例如，如图2所示，SRAM的存储单元MC1由6个场效应晶体管构成，这6个场效应晶体管分别是：形成在半导体衬底上的一对驱动用MISFETQd1、Qd2，一对负载用MISFETQp1、Qp2以及一对传送用MISFETQt1、Qt2。此时，一对驱动用NISFETQd1、Qd2和一对传送用MISFETQt1、Qt2由n沟道型MISFET构成；一对负载用MISFETQp1、Qp2由p沟道型MISFET构成。
具体而言，由元件隔离区STI将半导体衬底分隔为多个有源区An1、An2、An3、An4、Ap1、Ap2、Ap3、Ap4。由元件隔离区STI分隔出的多个有源区An1、An2、An3、An4、Ap1、Ap2、Ap3、Ap4以沿半导体衬底的第一方向(图2中的纵向)并列延伸的方式配置，构成一个由元件隔离区STI将多个有源区An1、An2、An3、An4、Ap1、Ap2、Ap3、Ap4的周围包围起来的结构。在形成n沟道型MISFET的有源区An1、An2、An3、An4中，通过将磷、砷等n型杂质导入有源区An1、An2、An3、An4内而形成源极区和漏极区。而且，在源极区和漏极区之间的有源区An1、An2、An3、An4上隔着栅极绝缘膜形成栅电极G。栅电极G在与有源区An1、An2、An3、An4延伸的第一方向交叉的第二方向(横向)上延伸。由此，n沟道型MISFET就由形成在有源区An1、An2、An3、An4上的栅电极G和夹着栅电极G而形成在有源区An1、An2、An3、An4内的源极区和漏极区形成。同样地，p沟道型MISFET就由形成在有源区Ap1、Ap2、Ap3、Ap4上的栅电极G和夹着栅电极G而形成在有源区Ap1、Ap2、Ap3、Ap4内的源极区和漏极区形成。
例如，在SRAM的存储单元MC1中，通过形成在有源区An1的源极区和漏极区以及两个栅电极G，在同一有源区An1形成驱动用MISFETQd1和传送用MISFETQt1；通过形成在有源区Ap1的源极区和漏极区以及栅电极G形成负载用MISFETQp1；通过形成在有源区Ap2的源极区和漏极区以及栅电极G形成负载用MISFETQp2。同样地，通过形成在有源区An2的源极区和漏极区以及栅电极G，在同一有源区An2形成驱动用MISFETQd2和传送用MISFETQt2。
在SRAM的存储单元MC1中，例如，在形成在有源区An1的驱动用MISFETQd1和传送用MISFETQt1中，柱塞PLG与源极区和漏极区电连接。而且，形成负载用MISFETQp1的有源区Ap1和构成负载用MISFETQp2的栅电极G通过共用接触柱塞SCNT电连接。
接下来，以沿图2中的A-A线切断的两个传送用MISFETQt2为例说明构成SRAM的MISFET的结构。两个传送用MISFETQt2是存储单元MC1中的传送用MISFETQt2和存储单元MC2中的传送用MISFETQt2。因为传送用MISFETQt2由n沟道型MISFET构成，所以图3中的传送用MISFETQt2为n沟道型MISFET。
图3是构成SRAM的两个n沟道型MISFET的剖面结构图，是沿图2中的A-A线切断的剖面图。用所述图3来说明实施方式1中的n沟道型MISFET的结构。由于图3所示的两个n沟道型MISFET的结构大致相同，因此以一个n沟道型MISFET(例如图3左侧的MISFET)为例说明其结构。
如图3所示，在半导体衬底1S上形成有p型阱PWL1(有源区An2)，在已形成有p型阱PWL1的半导体衬底1S上形成有栅极绝缘膜GOX。而且，在栅极绝缘膜GOX上形成有栅电极G1(图3右侧的MISFET中为栅电极G2)。在实施方式1中，栅极绝缘膜GOX例如由氧化硅膜构成。另一方面，栅电极G1作为导电膜例如由多晶硅膜PF和硅化镍膜CS的叠层膜构成。多晶硅膜PF中导入有如磷等n型杂质，以使n沟道型MISFET的阈值电压得以调节。形成在所述多晶硅膜PS上的硅化镍膜CS是为了实现栅电极G1的低电阻化而形成的。在栅电极G1两侧的侧壁面上形成有侧壁(sidewall)SW。所述侧壁SW例如由氧化硅膜、氮化硅膜或者氮氧化硅膜等绝缘膜形成。所述侧壁SW还可以由层叠这些绝缘膜后形成的叠层膜形成。实施方式1中所示的硅化物膜是由硅化镍膜CS形成，也可以由硅化铂膜、硅化钴膜或者硅化钛膜等形成。同样地，栅电极G1所示的是在多晶硅膜上形成硅化物膜的情况，但也适用于使用了金属膜的全金属栅电极结构。
在侧壁SW正下方的p型阱PWL1内，形成有对准栅电极G1设置的浅n型杂质扩散区EX。所述浅n型杂质扩散区EX是将磷(P)、砷(As)等n型杂质导入半导体衬底1S中而形成的半导体区域。而且，在浅n型杂质扩散区EX外侧的p型阱PWL1内，对准侧壁SW形成有深n型杂质扩散区NR。所述深n型杂质扩散区NR也是将磷、砷等n型杂质导入半导体衬底1S中而形成的半导体区域。就这样，由一对浅n型杂质扩散区EX和一对深n型杂质扩散区NR形成了n沟道型MISFET的源极区和漏极区。此外，在深n型杂质扩散区NR的表面形成有为了实现低电阻化的硅化镍膜CS。按以上所述去做，便在半导体衬底1S上形成了n沟道型MISFET。
如图2所示，SRAM中不仅形成有n沟道型MISFET(传送用MISFETQt1、Qt2、驱动用MISFETQd1、Qd2)，还形成有p沟道型MISFET(负载用MISFETQp1、Qp2)。构成所述SRAM的p沟道型MISFET的结构也大致与图3所示的n沟道型MISFET的结构相同。不同之处是：半导体区域的导电型相反。具体地说就是，图3所示的n沟道型MISFET形成在p型阱PWL1上，但p沟道型MISFET形成在n型阱上。而且，在n沟道型MISFET中，由浅n型杂质扩散区EX和深n型杂质扩散区NR构成源极区和漏极区，而在p沟道型MISFET中，由浅p型杂质扩散区和深p型杂质扩散区构成源极区和漏极区。
如上所述，图2所示的是SRAM的存储单元MC1例如由四个n沟道型MISFET和两个p沟道型MISFET构成的示意图。
如图3所示，构成SRAM的两个n沟道型MISFET邻接形成，由于SRAM的小型化，例如图3所示的两个n沟道型MISFET的栅电极G1和栅电极G2之间的距离(区域)变小。此时，为覆盖n沟道型MISFET而形成了氮化硅膜，但将所述氮化硅膜埋入栅电极之间的区域的特性(埋入特性)不仅与栅电极之间的距离有关，还与栅电极G1、G2的高度有关。即：只要栅电极G1、G2的高度较低，即使栅电极之间的距离变小，氮化硅膜的埋入特性也不会过度恶化。换句话说就是，只要栅电极G1、G2的高度越高，即使栅电极间的距离很大，氮化硅膜的埋入特性也会恶化。因此，使用被称为纵横比的指标作判断氮化硅膜的埋入特性的指标。
此外，本实施方式中所示的栅电极之间的区域为在栅电极侧壁面上形成的侧壁SW之间的区域。
下面参考图3对所述纵横比进行说明。在图3中，首先，设定栅电极G1和栅电极G2之间的距离为距离S0。严格地讲，距离S0指的是：在栅电极G1的侧壁面上形成的侧壁SW和在栅电极G2的侧壁面上形成的侧壁SW之间的距离。但在本说明书中，为方便起见，将距离S0称为栅电极之间的距离。其次，设定栅电极G1和栅电极G2的高度为高度h0。所述高度h0被定义为半导体衬底1S的主表面和栅电极G1、G2的上表面之间的距离。
此时，纵横比被定义为(h0/S0)。例如，假设栅电极的高度h0为一定值，则栅电极之间的距离(即距离S0)越小，纵横比就会越大。在这样的情况下，随着距离S0变小，氮化硅膜的埋入特性会更恶化。由此可得知：纵横比越大，则氮化硅膜的埋入特性越恶化。
SRAM的小型化是通过维持栅电极G1、G2的栅极长度不变并缩小栅电极G1和栅电极G2之间的距离来实现的。根据MISFET的定标律(scaling law)，维持栅电极G1、G2的栅极长度不变，就等于是维持栅电极G1、G2的高度不变。由此可以认为栅电极G1、G2的高度h0固定为一定值。另一方面，因为SRAM的小型化是通过缩小栅电极G1和栅电极G2之间的距离来实现的，所以，表示栅电极之间的距离S0由于SRAM的小型化而变小。因此，由(h0/S0)定义的纵横比由于SRAM的小型化而增大。纵横比增大也就意味着氮化硅膜的埋入特性越恶化。由此可知：可用纵横比来判断氮化硅膜的埋入特性因SRAM的小型化而变恶化。
此外，在实施方式1中，栅电极G1、G2之间的距离S0被作为在栅电极G1、G2的侧壁面上形成的侧壁SW之间距离S0。在实施方式1中，栅电极G1、G2的高度h0在70～100nm左右，栅电极G1、G2之间的距离在100～140nm左右，侧壁SW的宽度在20～40nm左右。此时，距离S0为20～100nm左右。
如图2所示，在SRAM中，栅电极G1和栅电极G2以相互平行的方式配置。因此可以认为栅电极G1和栅电极G2之间的距离为一定值，栅电极G1和栅电极G2之间的纵横比也为一定值。但实际上，即使栅电极G1和栅电极G2之间的距离(S0)为一定值，纵横比也会因存在于栅电极G1和栅电极G2下的区域是有源区还是元件隔离区而发生变化。对于存在于栅电极G1和栅电极G2下的区域是元件隔离区的位置，其纵横比大于存在于栅电极G1和栅电极G2下的区域是有源区的位置的纵横比。也就是说，存在于栅电极G1和栅电极G2下的区域是元件隔离区的位置是SRAM中纵横比变高的位置，此位置是氮化硅膜的埋入特性最容易产生恶化的位置。
下面说明理由。如图2所示，以相互平行的方式配置的栅电极G1和栅电极G2，跨越有源区An2、元件隔离区STI以及有源区An3而延伸。此时，沿图2中的A-A线切断的剖面图即是图3。也可以说，所述图3所示的是存在于栅电极G1和栅电极G2下的区域是有源区An2的例子。此时，纵横比为(h0/S0)。
与此相对，图4是沿图2的B-B线切断的剖面图。也就是说，图4所示的是存在于栅电极G1和栅电极G2下的区域是元件隔离区STI的一个例子。下面分析所述图4中栅电极G1和栅电极G2之间的纵横比。由图4所示可知：元件隔离区STI形成在半导体衬底1S的主表面上，但是，元件隔离区STI的表面被削而形成有深度为d的槽。也就是说，在栅电极G1的侧壁面上和栅电极G2的侧壁面上分别形成有侧壁SW，但暴露在所述侧壁SW之间的元件隔离区STI被削而形成有深度为d的槽。下面对上述形成深度为d的槽的理由进行说明。
形成覆盖栅电极G1、G2的氧化硅膜，并对所述氧化硅膜进行各向异性蚀刻，由此形成侧壁SW。由于此时的各向异性蚀刻而使露出的元件隔离区STI的表面被蚀刻。即，为了覆盖栅电极G1、G2而形成的膜为氧化硅膜，并且元件隔离区STI也被氧化硅膜填埋，由此可看出，对形成侧壁SW的氧化硅膜进行的各向异性蚀刻，使得元件隔离区STI的一部分也被蚀刻。结果是使露出的元件隔离区STI的表面被蚀刻，而在元件隔离区STI形成深度为d的槽。
与此相对，如图3所示，当存在于栅电极G1和栅电极G2下的区域是有源区An2时，有源区An2是以硅为主体的区域，与形成在所述有源区An2上的氧化硅膜不同。因此，即使对为了覆盖栅电极G1、G2而形成的氧化硅膜进行各向异性蚀刻，并在栅电极G1、G2的侧壁面上形成侧壁SW，露出的有源区An2也不会被蚀刻。结果是有源区An2不会被削去，因而也就不会形成槽。
另外，在半导体器件的制造工序中要进行各种各样的清洗工序，比起以硅为主体的区域，氧化硅膜更容易在清洗工序中被除去。因此，从侧壁SW露出的元件隔离区STI比从侧壁SW露出的有源区An2更容易被削去。
如上所述，如图4所示，当存在于栅电极G1和栅电极G2下的区域是元件隔离区STI时，栅电极G1和栅电极G2之间的纵横比为(H0/S0)。此时，高度H0是从栅电极G1、G2的半导体衬底1S的主表面算起的高度h0和形成在元件隔离区STI表面的槽的深度d之和(H0＝h0+d)。因此，假设图3、图4中栅电极G1和栅电极G2之间的距离(即距离S0)相等，图4所示的纵横比(H0/S0)就比图3所示的纵横比(h0/S0)大。由此可知：存在于栅电极G1和栅电极G2下的区域是元件隔离区STI的位置(图4)的纵横比，比存在于栅电极G1和栅电极G2下的区域是有源区An2的位置(图3)的纵横比大。由此可知：存在于栅电极G1和栅电极G2下的区域是元件隔离区STI的位置，是SRAM中纵横比变高的位置，此位置是氮化硅膜的埋入特性最容易产生恶化的位置。
实施方式1中的结构如下：在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上，先形成氮化硅膜作为绝缘膜，之后再形成如氧化硅膜作为层间绝缘膜。如前所述，在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上，是先形成氮化硅膜后再形成氧化硅膜。因此，埋入在栅电极G1和栅电极G2之间的区域内的氮化硅膜的埋入特性变得至关重要。
下面，参考附图(图5～图9)说明在具有栅电极G1和栅电极G2之间的区域的半导体衬底上，不是直接形成作为层间绝缘膜的氧化硅膜，而是在形成氮化硅膜后再形成氧化硅膜的情形。图5～图9是对应沿图2中的A-A线切断的剖面的图。
首先，对在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上直接形成氧化硅膜时所产生的不良现象进行说明。如图5所示，在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上形成氧化硅膜TS。之后，如图6所示，利用光蚀刻技术和蚀刻技术形成贯穿氧化硅膜TS并到达形成在半导体衬底1S内的源极区(特别是深n型杂质扩散区NR)和漏极区(特别是深n型杂质扩散区NR)的接触孔CNT1。通常情况下，此时的接触孔CNT1形成在栅电极G1和栅电极G2的正中间，但这里所示的是由于光蚀刻技术下的错位(未对齐)而导致接触孔CNT1的位置偏向于栅电极G1一侧(参考图6)的情形。所以，接触孔CNT1与侧壁SW接触。但由于所述侧壁SW也由与氧化硅膜TS一样，由氧化硅膜形成，所以所述侧壁SW将被蚀刻。于是，因为形成的接触孔CNT1与栅电极G1接近，所以提高了埋入接触孔CNT1而形成的柱塞与栅电极G1发生短路不良的可能性。而且，因为接触孔CNT1的位置偏向于栅电极G1一侧，所以接触孔CNT1底部的一部分就会与尚未形成有硅化镍膜CS的浅n型杂质扩散区EX接触。结果造成了由导电材料埋入接触孔CNT1而形成的柱塞与源极区或者漏极区的接触电阻升高。
因此，不是直接在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上形成氧化硅膜，而是先形成氮化硅膜后再在所述氮化硅膜上形成氧化硅膜。具体内容如图7所示，在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上形成氮化硅膜SN后，再在所述氮化硅膜SN上形成氧化硅膜TS。
接下来，如图8所示，利用光蚀刻技术和蚀刻技术对氧化硅膜TS进行蚀刻并形成接触孔CNT1。这里所示的是由于光蚀刻技术下的错位(未对齐)而导致接触孔CNT1的位置偏向于栅电极G1一侧的情形。但是，因形成有与氧化硅膜TS的蚀刻选择比刚好的氮化硅膜SN，所以接触孔CNT1不会贯穿氮化硅膜SN并被蚀刻。因此，即使接触孔CNT1偏向于栅电极G1一侧而形成，但因为氮化硅膜SN起到蚀刻终止膜的作用，所以形成在氮化硅膜SN下层的侧壁SW也不会被蚀刻。
接着，如图9所示，对在接触孔CNT1的底部露出的氮化硅膜SN进行蚀刻。在这里，因为进行氮化硅膜SN的蚀刻，所以由氧化硅膜形成的侧壁SW不被蚀刻，而会沿着侧壁SW自对准地形成接触孔CNT1。结果是，即使接触孔CNT1偏向于栅电极G1一侧，接触孔CNT1的底部也会自对准地与形成在深n型杂质扩散区NR上的硅化镍膜CS接触。
因此，即使接触孔CNT1偏向于栅电极G1一侧而形成，侧壁SW也不会被蚀刻，所以能够确保由导电材料埋入接触孔CNT1而形成的柱塞与栅电极G1之间的距离。由此就能够抑制柱塞与栅电极G1之间的短路不良。而且，因为所形成的接触孔CNT1的底部自对准地与硅化镍膜CS接触，所以能够抑制柱塞与源极区、漏极区的接触电阻的升高。
如上所述，在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上先形成氮化硅膜后，再在所述氮化硅膜上形成氧化硅膜，由此可获得如下效果：能够抑制由于接触孔CNT1的错位所导致的短路不良以及接触电阻的升高。换句话说就是绝缘膜即氮化硅膜起到蚀刻终止膜的作用。此项技术被称为SAC(SelfAlign Contact：自对准接触)技术。也就是说，在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上形成的氮化硅膜SN具有实现SAC技术的功能，因此就具有了能够抑制因接触孔CNT1的错位而导致不良发生的功能。
此外，所述绝缘膜即氮化硅膜SN(即绝缘膜)还具有其它功能。下面对其它功能进行说明。近年来，作为谋求MISFET的高性能化的技术出现了一种变形硅技术。所谓的变形硅技术就是通过将变形引起的应力施加给MISFET的沟道形成区，以提高在沟道中流动的载流子(电子、空穴)的迁移率的技术。根据所述变形硅技术，通过提高在沟道中流动的载流子的迁移率，由此可实现MISFET的高性能化。
具体来说就是，在n沟道型MISFET中，通过将1.3GPa～1.7GPa的拉伸应力施加给半导体衬底内的沟道区，以提高电子的迁移率。另一方面，在p沟道型MISFET中，通过将与拉伸应力相反的压缩应力施加给半导体衬底内的沟道区，以提高空穴的迁移率。此时，使在p沟道型MISFET中产生的压缩应力大小在1.3GPa～1.7GPa左右。此外，实施方式1中所示的拉伸应力和压缩应力是方向相反的应力，其值分别用绝对值表示。也就是说，当将在p沟道型MISFET中产生的压缩应力表示为1.3GPa～1.7GPa时，就能够将在n沟道型MISFET中产生的拉伸应力表示为-1.3GPa～-1.7GPa。在以下的说明中表示应力的值时，基本上都是用绝对值表示。
如上所述，变形硅技术使半导体衬底内产生应力。具有产生所述应力功能的正是上述氮化硅膜SN。也就是说，氮化硅膜SN的晶格常数和构成半导体衬底的硅的晶格常数的差导致了应力的产生，而该应力又使半导体衬底的沟道内产生应力。具体地说就是，为了在产生应力的氮化硅膜SN上产生内部应力，氮化硅膜SN的膜厚需要在一个规定的膜厚以上。
下面说明用实施方式1所述的SAC用的氮化硅膜作为产生上述应力的膜的优点。当初的主流是在沟道区产生双轴应力，这是产生上述变形硅技术的背景。双轴应力是指在栅极长度方向和栅宽方向产生的应力。实验证明：在利用所述双轴应力的情况下，驱动电流不会增加到所希望的那么大。特别是在p沟道型MISFET中，电流的增加很少。这是因为在栅极长度方向上产生的应力虽能使电流增加，但是在栅宽方向上产生的应力却使电流减少的缘故。因此，人们追求的目标是使应力仅在栅极长度方向上产生的单轴应力。在实施方式1中所述的SAC用的氮化硅膜，虽然膜本身产生的应力具有双轴性，但因为氮化硅膜是沿着栅电极的侧壁面而形成，所以会从栅电极的一个侧壁面朝着另一个侧壁面产生很大的应力。即从如图2所示的各个栅电极G可知：为确保电流量，一般情况下是使栅电极以栅宽方向的长度变长的方式延伸。而且，为了达到高速运行的目的，一般又是以缩短栅极长度方向上的长度的方式来进行定标(scaling)。因此，在使用SAC用的氮化硅膜来覆盖栅电极时，可使在栅极长度方向上产生的应力比在栅宽方向上产生的应力变大很多。也就是说，可使应力主要产生在栅极长度方向上。
为了利用这种应力而使MISFET的电流增加时，需要在位于源极区和漏极区之间、且位于栅电极下部的沟道区的整个区域都产生应力。即在n沟道型MISFET中，将栅极长度方向的单轴拉伸应力(使硅原子间的距离扩大的应力)施加在整个沟道区；在p沟道型MISFET中，将栅极长度方向的单轴压缩应力(使硅原子间的距离缩短的应力)施加在整个沟道区。因此，n沟道型MISFET和p沟道型MISFET的应力值设定在1.3GPa～1.7GPa的范围内。当值很小时，例如为100MPa左右时，所述应力仅对栅电极端部附近有影响，而电流没有增加。而且，因为有必要在整个沟道区产生应力，所以在栅电极的栅极长度较长的MISFET中效果很小。在实施方式1中所假设的情形是，栅电极的栅极长度不超过130nm，较理想的是不超过90nm，更理想的是不超过65nm。
此外，在实施方式1中，在说明氮化硅膜SN的埋入特性时，假设在维持栅极长度的同时，缩小各栅电极间的距离时的情况，但除此以外，缩短栅极长度且缩小各栅电极间的距离时也能获得同样的效果。也就是说，如上所述，在栅极长度不超过130nm、不超过90nm、甚至不超过65nm时都适用。
从以上的叙述可知：在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上形成的绝缘膜即氮化硅膜SN具有实现SAC技术的第一功能和实现变形硅技术的第二功能。因为在具有栅电极G1和栅电极G2之间的区域的半导体衬底1S上，是先形成实现上述功能的氮化硅膜SN的，所以如果栅电极G1和栅电极G2之间的区域变窄，则会导致填埋所述区域的氮化硅膜SN的埋入特性恶化的问题出现。
随着SRAM的小型化的深入推进，栅电极G1和栅电极G2之间的区域(距离)将变更窄而纵横比将会更高。如果纵横比升高，则埋入栅电极G1和栅电极G2之间的区域(距离)的氮化硅膜SN的埋入特性就会恶化。由此可知：使所述氮化硅膜SN的膜厚变薄是抑制所述氮化硅膜SN的埋入特性恶化的方法之一。但是，如上所述，氮化硅膜SN具有使应力产生以实现变形硅技术的功能，为了产生内部应力，就需要使产生应力的氮化硅膜SN的膜厚在一定的膜厚以上。因此，如果实现了SRAM的小型化，则一方面，栅电极G1和栅电极G2之间的区域(距离)就会变窄而纵横比将会升高，另一方面，由于需要确保氮化硅膜SN的膜厚，所以，特别是造成了氮化硅膜SN的埋入特性的恶化。具体地说就是，如果栅电极G1和栅电极G2之间的区域(距离)变窄，而纵横比大于等于1.4，且氮化硅膜SN的膜厚至少达到栅电极G1和栅电极G2之间的区域(距离)的
1/2时，氮化硅膜SN的埋入特性就会显著恶化。
接下来，利用本案发明人所研究探讨的比较例来说明由于氮化硅膜SN的埋入特性恶化而产生的问题。之后，说明为解决所述问题的实施方式1的技术思想。
图10～图14是剖面图，所示的是本案发明人研究探讨的比较例中的半导体器件的制造工序。图10～图14的左侧所示的是沿图2中的B-B线切断的剖面图；图10～图14的右侧所示的是沿图2中的C-C线切断的剖面图。
首先，图10所示的是在半导体衬底1S上形成了MISFET的状态。在图10的左侧，在形成于半导体衬底1S上的元件隔离区STI上，栅电极G1和栅电极G2相隔一定距离而形成，在栅电极G1的侧壁面和栅电极G2的侧壁面上形成有侧壁SW。另一方面，在图10的右侧，在由元件隔离区STI分隔出的有源区An2、An3上分别形成有p型阱PWL1、PWL2。而在所述p型阱PWL1、PWL2上形成有深n型杂质扩散区NR。而且，在所述深n型杂质扩散区NR的表面上形成有硅化镍膜CS。
接下来，如图11所示，为了覆盖栅电极G1和栅电极G2而在半导体衬底1S上依次形成氮化硅膜SN1～SN3。具体地说就是，通过等离子体CVD法在半导体衬底1S上形成氮化硅膜SN1后，再对所述氮化硅膜SN1进行紫外线照射。所述紫外线照射具有为了在氮化硅膜SN1的膜内产生拉伸应力而将氮化硅膜SN1进行烧结的作用。之后，通过等离子体CVD法在氮化硅膜SN1上形成氮化硅膜SN2，并对所述氮化硅膜SN2进行紫外线照射。最后，通过等离子体CVD法在氮化硅膜SN2上形成氮化硅膜SN3，并对所述氮化硅膜SN3进行紫外线照射。由此，便可形成氮化硅膜SN1～SN3。
如上所述分三层形成氮化硅膜SN1～SN3，是为了在形成各个氮化硅膜SN1～SN3以后，依次进行紫外线照射，让氮化硅膜SN1～SN3的膜内有效地产生应力。如前所述分别依次形成氮化硅膜SN1～SN3的技术在日本专利申请书特愿2007-154280号公报中有所记载。
但是，所述技术是在相同的形成条件下且以相等的膜厚形成氮化硅膜SN1～SN3的。具体地说就是，假设氮化硅膜SN1～SN3在栅电极G1上的各个膜厚都为相同的膜厚t1，则叠层后的氮化硅膜SN1～SN3的总膜厚T0就为T0＝t1+t1+t1。
理想情形是保形地形成叠层后的氮化硅膜SN1～SN3，但实际上一般不会保形地形成。也就是说，存在以下的倾向。即，栅电极G1、G2上的氮化硅膜SN1～SN3的膜厚最厚，而形成在栅电极G1、G2的侧壁面上的氮化硅膜SN1～SN3的膜厚和形成在栅电极G1、G2之间的半导体衬底1S(元件隔离区STI)上的氮化硅膜SN1～SN3的膜厚都比栅电极G1、G2上的氮化硅膜SN1～SN3的膜厚薄。以下进行具体地说明，如图11所示，总膜厚T0表示叠层后的氮化硅膜SN1～SN3在栅电极G1上的总膜厚；总膜厚T1表示叠层后的氮化硅膜SN1～SN3在侧壁SW上的总膜厚；总膜厚T2表示形成在栅电极G1、G2之间的元件隔离区STI上的氮化硅膜SN1～SN3的总膜厚。
此时，T0＞T1，T0＞T2的关系式成立。假设叠层后的氮化硅膜SN1～SN3各自形成在侧壁SW上的膜厚分别为膜厚t4(＜t1)、t5(＜t1)、t6(＜t1)，则能够表示为T1＝t4+t5+t6。同样地，假设形成在栅电极G1、G2之间的元件隔离区STI上的氮化硅膜SN1～SN3各自的膜厚分别为膜厚t7(＜t1)、t8(＜t1)、t9(＜t1)，则能够表示为T2＝t7+t8+t9。
如上所述，在本案发明人所研究探讨的比较例中，使栅电极G1上的氮化硅膜SN1～SN3的膜厚相等，其结果就是，在形成最上层的氮化硅膜SN3时，栅电极G1、G2之间的区域的纵横比增大。也就是说，就栅电极G1、G2之间的纵横比而言，已形成氮化硅膜SN1时的纵横比，比在形成氮化硅膜SN1以前的纵横比上升了。而且，在氮化硅膜SN1上形成氮化硅膜SN2时纵横比更高。换句话说，栅电极G1、G2之间的纵横比是随着依次形成氮化硅膜SN1～SN3而上升的，在埋入形成在最上层的氮化硅膜SN3时，栅电极G1、G2之间的纵横比最大。
因为氮化硅膜SN1～SN3不会保形地形成，所以导致栅电极G1、G2之间的覆盖特性下降。本说明书中覆盖特性下降的意思如下：在形成氮化硅膜SN1～SN3之际，形成在栅电极G1、G2的侧壁面上的氮化硅膜SN1～SN3的膜厚、形成在栅电极G1、G2之间的半导体衬底1S(元件隔离区STI)上的氮化硅膜SN1～SN3的膜厚都比栅电极G1、G2上的氮化硅膜SN1～SN3的膜厚薄。结果导致了氮化硅膜SN1～SN3的表面形状不是正锥形，而是垂直形状或者倒锥形。例如，如果形成在栅电极G1、G2之间的氮化硅膜SN1的覆盖特性下降，则形成在所述氮化硅膜SN1上的氮化硅膜SN2的覆盖特性会进一步下降。这是因为：如果氮化硅膜SN1(即形成氮化硅膜SN2时的底膜)的覆盖特性下降，那么，所述覆盖特性的下降就会被反映出来，从而造成氮化硅膜SN2的覆盖特性进一步下降。因此，由于最上层的氮化硅膜SN3形成在覆盖特性进一步下降了的氮化硅膜SN2上，所以氮化硅膜SN1～SN3中氮化硅膜SN3的覆盖特性下降最多。因此，如图11所示，埋入栅电极G1、G2之间的区域内的氮化硅膜SN3的表面形状不是正锥形，而是锥角变成了垂直的形状。氮化硅膜SN3的埋入特性由此而变恶化。
也就是说，氮化硅膜SN1～SN3的埋入特性的恶化，在氮化硅膜SN1～SN3中，形成在最上层的氮化硅膜SN3表现得最为显著。特别是，如果栅电极G1和栅电极G2之间的区域(距离)变窄，而纵横比最少是1.4，且氮化硅膜SN1～SN3的总膜厚至少达到栅电极G1和栅电极G2之间的区域(距离)的1/2时，则最上层的氮化硅膜SN3的埋入特性的恶化就更加明显了。
接下来，如图12所示，在氮化硅膜SN3上形成氧化硅膜TS。此时，因为形成在栅电极G1、G2之间的氮化硅膜SN3的埋入特性恶化，所以就不能在栅电极G1、G2之间充分地埋入氧化硅膜TS，从而产生空隙V。也就是说，因为栅电极G1、G2之间的氮化硅膜SN3的表面形状不是正锥形，而是垂直形状，所以形成氧化硅膜TS时的反应气体不能充分地溢满栅电极G1、G2之间，而在氧化硅膜TS中产生成为空洞部的空隙V。
之后，如图13所示，在氧化硅膜TS上形成氧化硅膜PS。接着，利用光蚀刻技术和蚀刻技术，形成贯穿氧化硅膜PS、氧化硅膜TS、氮化硅膜SN1、SN2、SN3并到达硅化镍膜CS的接触孔CNT1和接触孔CNT2。此时，接触孔CNT1和接触孔CNT2由空隙V连接起来。
其次，如图14所示，将阻挡导体膜和导电膜埋入接触孔CNT1和接触孔CNT2内，由此形成柱塞PLG1和柱塞PLG2。此时，埋入接触孔CNT1和接触孔CNT2内的阻挡导体膜和导体膜就会流入到空隙V的内部。于是，将阻挡导体膜和导电膜埋入接触孔CNT1内而形成的柱塞PLG1和将阻挡导体膜和导电膜埋入接触孔CNT2内而形成的柱塞PLG2经由已流入空隙V的导电材料(阻挡导体膜和导电膜)而造成电气性短路。在将不同电压施加给所述已短路的各个柱塞PLG1、PLG2的情况下，将造成半导体器件的电路工作特性不良，从而导致产品的成品率降低。
如上所述，在本案发明人所研究探讨的比较例中，将会出现埋入栅电极G1、G2之间的氮化硅膜SN3的表面形状成为垂直形状的覆盖特性的下降(埋入特性的恶化)的不良现象。其结果就是在形成于氮化硅膜SN3上的氧化硅膜TS中产生空隙V。而且，通过将导电材料(阻挡导体膜和导电膜)埋入所述空隙V，就会出现相邻柱塞PLG1、PLG2短路不良的问题。
因此，实施方式1的目的在于：改善被埋入栅电极G1、G2之间的氮化硅膜SN3的埋入特性。更详细说明就是，目的之一在于：通过改善氮化硅膜SN3的埋入特性，以防止形成在氮化硅膜SN3上的氧化硅膜TS中产生空隙V。由此可获得以下的效果：能够防止通过空隙V使相邻的柱塞PLG1、PLG2发生短路不良。在实施方式1中，为实现此目的，在叠层形成的氮化硅膜SN1～SN3的制造方法上做了改进。下面，参考附图对实施方式1中的技术思想(半导体器件的制造方法)进行说明。
下面说明实施方式1中半导体器件的制造工序，所使用的附图基本上是沿图2中的B-B线切断的剖面图和沿图2中的C-C线切断的剖面图。首先，如图15所示，准备由已导入了硼(B)等p型杂质的单晶硅制成的半导体衬底1S。此时，半导体衬底1S为近似圆盘形状的半导体晶片的状态。然后，在半导体衬底1S的MISFET形成区形成将元件间进行隔离的元件隔离区STI。元件隔离区STI是为了使元件不相互干涉而设置的。可通过如LOCOS(Local Oxidation of Silicon：局部硅氧化)法、STI(Shallow Trench Isolation：浅沟渠隔离)法等形成所述元件隔离区STI。例如，在STI法时，如下所述形成元件隔离区STI。也就是说，通过光蚀刻技术和蚀刻技术在半导体衬底1S上形成元件隔离槽。接着，在半导体衬底上形成氧化硅膜以埋入元件隔离槽，之后再通过化学机械研磨(CMP：Chemical Mechanical Polishing)法除去形成在半导体衬底上无用的氧化硅膜。这样就能够形成仅在元件隔离槽内埋入氧化硅膜的隔离区STI。
接下来，将杂质导入被元件隔离区STI隔离出的有源区内来形成阱。例如，在有源区中n沟道型MISFET形成区形成p型阱PWL1、PWL2。p型阱PWL1、PWL2是通过离子注入法将例如硼等p型杂质导入半导体衬底内而形成的。
接着，在p型阱PWL1、PWL2的表面区域形成用于形成沟道的半导体区域(图中未示出)。所述用于形成沟道的半导体区域是为了调节形成沟道的阈值电压而形成的。
接下来，如图16所示，在半导体衬底1S上形成栅极绝缘膜GOX。所述栅极绝缘膜GOX例如由氧化硅膜构成，并能够通过热氧化法、ISSG(In-situ Stream Generation：实时蒸气生成)氧化法等形成。但是，栅极绝缘膜GOX并不限于氧化硅膜，还可以做各种各样的变更。例如，可以用氮氧化硅膜(SiON)膜用作栅极绝缘膜GOX。也就是说，可以采用将氮导入栅极绝缘膜GOX的结构。与氧化硅膜相比，氮氧化硅膜抑制在膜中产生界面能级、减少电子捕捉等方面的效果更好。因此，能够提高栅极绝缘膜GOX的耐热载流子性，从而能够提高耐绝缘性。而且，与氧化硅膜相比，杂质难以穿透氮氧化硅膜。因此，通过将氮氧化硅膜用作栅极绝缘膜GOX，就能够抑制由于栅电极中的杂质扩散到半导体衬底1S一侧所引起的阈值电压的变化。在形成氮氧化硅膜时，例如只要在NO、NO2或NH3等含氮的气体环境下对半导体衬底1S进行热处理即可。而且，在半导体衬底1S的表面形成由氧化硅膜构成的栅极绝缘膜GOX以后，再在含氮的气体环境下对半导体衬底1S进行热处理并将氮导入栅极绝缘膜GOX中，也能获得同样的效果。
栅极绝缘膜GOX例如也可以由介电常数比氧化硅膜高的高介电常数膜形成。以往，从绝缘强度高、硅-氧化硅界面的电特性和物理性的稳定性优良等观点出发，使用氧化硅膜作为栅极绝缘膜GOX。但是，随着元件的小型化，对栅极绝缘膜GOX的膜厚的超薄化的要求越来越高。如上所述，如果用很薄的氧化硅膜作为栅极绝缘膜GOX，那么，在MISFET的沟道内流动的电子就会隧穿由氧化硅膜形成的障壁而流入栅电极，从而产生所谓的隧道电流。
因此，通过使用比氧化硅膜的介电常数高的材料，即使电容相等也使用能够使物理膜厚增加的高介电常数膜。通过使用高介电常数膜，即使在电容相等的情况下，也能够使物理膜厚增加，所以能够减少漏电流。特别是，虽然氮化硅膜也是介电常数比氧化硅膜高的膜，但在实施方式1中，最好使用介电常数比所述氮化硅膜还要高的高介电常数膜。
例如，能够使用二氧化铪膜(HfO2膜，铪的氧化物的一种)作为介电常数比氮化硅膜高的高介电常数膜；还可以使用在二氧化铪膜中添加了铝的HfAlO膜。另外还可以使用铝酸铪膜、HfON膜(氮氧化铪膜)、HfSiO膜(硅酸铪膜)、HfSiON膜(铪硅氮氧化物膜)、HfAlO膜等其它铪系列绝缘膜来取代氧化铪膜。此外还可以使用在这些铪系列绝缘膜中导入了氧化钽、氧化铌、氧化钛、氧化锆、氧化镧、氧化钇等氧化物的铪系列绝缘膜。与氧化铪膜一样，由于铪系列绝缘膜的介电常数比氧化硅膜、氮氧化硅膜高，所以使用铪系列绝缘膜时，能够获得与使用氧化铪膜时一样的效果。
接着，在栅极绝缘膜GOX上形成多晶硅膜PF。多晶硅膜PF能够通过如CVD法形成。之后，通过光蚀刻技术和离子注入法，将磷、砷等n型杂质导入多晶硅膜PF中。
接下来，如图17所示，通过将以已图案化了的抗蚀膜用作光掩膜的蚀刻，对多晶硅膜PF进行加工，而在n沟道型MISFET形成区形成栅电极G1、G2。
此时，在n沟道型MISFET形成区的栅电极G1、G2中，由于在多晶硅膜PF中导入了n型杂质，因此，能够将栅电极G1、G2的功函数值设定为硅的导带附近(4.15eV)的值。结果能够降低n沟道型MISFET的阈值电压。
接着通过光蚀刻技术和离子注入法，形成与n沟道型MISFET的栅电极G1、G2对准的浅n型杂质扩散区EX。浅n型杂质扩散区EX为半导体区域。
接下来，如图18所示，在半导体衬底1S上形成氧化硅膜。氧化硅膜例如能够通过CVD法形成。接着，对氧化硅膜进行各向异性蚀刻，而在栅电极G1、G2的侧壁面上形成侧壁SW。本例所举的是由氧化硅膜这一单层膜形成侧壁SW。但并不仅限于此，还可以使用氮化硅膜、氮氧化硅膜形成侧壁SW。另外还可以形成由叠层膜形成的侧壁SW，所述叠层膜由氮化硅膜、氧化硅膜以及氮氧化硅膜三者任意组合而形成。
再接下来通过光蚀刻技术和离子注入法，在n沟道型MISFET形成区形成与侧壁SW对准的深n型杂质扩散区NR。深n型杂质扩散区NR为半导体区域。源极区由所述深n型杂质扩散区NR和浅n型杂质扩散区EX形成。漏极区同样由所述深n型杂质扩散区NR和浅n型杂质扩散区EX形成。如上所述，通过由浅n型杂质扩散区EX和深n型杂质扩散区NR形成源极区和漏极区，就能够将源极区和漏极区制成LDD(Lightly Doped Drain：轻掺杂漏)结构。
如上所述，在形成深n型杂质扩散区NR以后，进行1000℃左右的热处理，以激活已导入的杂质。
之后，在半导体衬底1S上形成镍膜。此时，以与栅电极G1、G2直接接触的方式形成镍膜。同样地，镍膜也直接与浅n型杂质扩散区EX接触。
镍膜能够通过如溅射法来形成。形成镍膜后，通过热处理使构成栅电极G1、G2的多晶硅膜和镍膜发生反应，以形成硅化镍膜CS。栅电极G由此形成多晶硅膜PF和硅化镍膜CS的叠层结构。硅化镍膜CS为实现栅电极G1、G2的低电阻化而形成。同样地，通过上述热处理，在浅n型杂质扩散区EX的表面上，硅和镍膜也会发生反应而形成硅化镍膜CS。结果也能够实现源极区和漏极区两个区域的低电阻化。
接下来，从半导体衬底1S上除去未发生反应的镍膜。此外，实施方式1所列举的是形成硅化镍膜CS。但除此以外，例如，也可以形成硅化钴膜、硅化钛膜、硅化铂膜等代替硅化镍膜CS等。
接下来，实施方式1还说明了在具有栅电极G1、G2之间的区域(距离)的半导体衬底1S上形成氮化硅膜，所述氮化硅膜的形成方法正是实施方式1的特征所在。下面对所述特征进行说明。
如图19所示，在具有栅电极G1、G2之间的区域的半导体衬底1S上形成氮化硅膜SN1。所述氮化硅膜SN1可通过如等离子体CVD法形成。而且，所述氮化硅膜SN1的膜厚t1′比在比较例中说明的膜厚t1薄，由此提高了氮化硅膜SN1的覆盖特性。下面说明覆盖特性得到提高的理由。
最理想的情况是氮化硅膜SN1可以保形地形成。但实际上一般不会保形地形成。也就是说，栅电极G1、G2上的氮化硅膜SN1的膜厚最厚，而形成在栅电极G1、G2的侧壁面上的氮化硅膜SN1的膜厚以及形成在栅电极G1、G2之间的半导体衬底1S(元件隔离区STI)上的氮化硅膜SN1的膜厚，都比栅电极G1、G2上的氮化硅膜SN1的膜厚薄。
例如，在实施方式1中，假设栅电极G1上的氮化硅膜SN1的膜厚为膜厚t1′，形成在侧壁SW的侧壁面上的氮化硅膜SN1的膜厚为膜厚t4′，形成在元件隔离区STI上的氮化硅膜SN1的膜厚为膜厚t7′。此时，
t1′＞t4′、t1′＞t7′的关系式成立。这与比较例中的t1＞t4、t1＞t7的关系式相同。
具体地说就是：如果假设实施方式1中的关系式为t4′＝α×t1′(α＜1)、t7′＝β×t1′(β＜1)，则比较例中的关系式就能够通过相同的α、β表示为t4＝α×t1(α＜1)、t7＝β×t1(β＜1)。也就是说，实施方式1和比较例中都是假定形成在侧壁SW的侧壁面上的氮化硅膜SN1的膜厚是栅电极G1上的氮化硅膜SN1的膜厚的α倍；并假定形成在元件隔离区STI上的氮化硅膜SN1的膜厚是栅电极G1上的氮化硅膜SN1的膜厚的β倍。
此时，实施方式1中栅电极G1上的氮化硅膜SN1的膜厚t1′比比较例中栅电极G1上的氮化硅膜SN1的膜厚t1(t1′＜t1)小。这意味着：t1′-t4′＜t1-t4、t1′-t7′＜t1-t7的关系式成立。换句话说就是：(1-α)×t1′＜(1-α)×t1、(1-β)×t1′＜(1-β)×t1这两个关系式都成立。这些关系式的意义如下：氮化硅膜SN1的膜厚越薄，栅电极G1上的氮化硅膜SN1的膜厚与形成在侧壁SW的侧壁面上的氮化硅膜SN1的膜厚的差或者栅电极G1上的氮化硅膜SN1的膜厚与形成在元件隔离区STI上的氮化硅膜SN1的膜厚的差就越小。也就是说，通过使实施方式1中形成的氮化硅膜SN1的膜厚比比较例中的氮化硅膜SN1的膜厚小，就可使埋入栅电极G1、G2之间的区域内的氮化硅膜SN1更保形地形成。可在接近保形的状态下形成氮化硅膜意味着：能够使埋入栅电极G1、G2之间的区域的氮化硅膜SN1的表面形状变成形状比较平缓的正锥形形状，从而能够改善氮化硅膜SN1的覆盖特性。
如上所述，在形成改善了覆盖特性的氮化硅膜SN1后，再对所述氮化硅膜SN1进行紫外线照射。由此将氮化硅膜SN1进行烧结，从而能够在氮化硅膜SN1的膜内产生拉伸应力。所述紫外线照射工序被称为UV固化工序。
在n沟道型MISFET的情况下，在所述紫外线照射工序中所用的光源的发光波长在210～260nm，最好是220～240nm。另外，还能够用准分子紫外灯、准分子激光器、水银灯、氙灯或者重氢灯中的至少一种作为光源。特别是利用了KrCl受激准分子发光的光源为最佳。紫外线的照射强度至少为15mW/cm2。如果不满15mW/cm2时，则需要很长时间去提高拉伸应力，因此会降低生产性。另外，在进行紫外线照射时的半导体衬底的温度最好为400～550℃。
另外，并非一定需要所述紫外线照射工序。不进行所述工序，也能够产生上述拉伸应力。但是，在想要产生更大的应力的情况下，最好进行所述紫外线照射工序。而且，对后述的氮化硅膜SN2、SN3最好也进行所述紫外线照射工序。
接下来，如图20所示，在氮化硅膜SN1上形成氮化硅膜SN2。所述氮化硅膜SN2例如可通过等离子体CVD法形成。氮化硅膜SN2的膜厚t2′与在比较例中说明的氮化硅膜SN2的膜厚t1(＝t2)相等(t2′＝t1)。换句说法就是，在实施方式1中，氮化硅膜SN2的膜厚t2′比氮化硅膜SN1的膜厚t1′厚。
例如，在实施方式1中，假设栅电极G1上的氮化硅膜SN2膜厚为膜厚t2′，形成在侧壁SW的侧壁面上的氮化硅膜SN2的膜厚为膜厚t5′，形成在元件隔离区STI上的氮化硅膜SN2的膜厚为膜厚t8′。此时，
t2′＞t5′、t2′＞t8′的关系式成立。这与比较例中的t1＞t5、t1＞t8的关系式相同。
但是，与比较例相比，实施方式1中的底膜(即氮化硅膜SN1)的覆盖特性得到了改善，因此形成在所述氮化硅膜SN1上的氮化硅膜SN2的覆盖特性也得到了改善。也就是说，在实施方式1中，能够将埋入栅电极G1、G2之间的区域的氮化硅膜SN2的表面形状改善成比与比较例中的氮化硅膜SN2的表面形状更平缓的正锥形形状。换句话说就是：在实施方式1和比较例中，虽然形成的是膜厚相等的氮化硅膜SN2，但与比较例中的底膜(氮化硅膜SN1)的覆盖特性相比，实施方式1中的底膜(氮化硅膜SN1)的覆盖特性得到了改善，所以，与比较例中的氮化硅膜SN2的表面形状相比，实施方式1中的氮化硅膜SN2的表面形状得到了改善。
而且，重要的是，在实施方式1中，氮化硅膜SN1和氮化硅膜SN2的合计膜厚比比较例中的合计膜厚薄。换言之就是：氮化硅膜SN1的膜厚不到氮化硅膜SN1～SN3合计总膜厚的1/3。例如，先来看栅电极G1上的膜厚，在实施方式1中，氮化硅膜SN1的膜厚为膜厚t1′，氮化硅膜SN2的膜厚为膜厚t2′(＝t1)。由此可知，栅电极G1上的氮化硅膜SN1和氮化硅膜SN2合计起来的膜厚为t1′+t2′。接着再来看比较例中的栅电极G1上的膜厚，因为氮化硅膜SN1和氮化硅膜SN2的膜厚皆为膜厚t1，所以氮化硅膜SN1和氮化硅膜SN2合计起来的膜厚就为2t1。因此，如果考虑到膜厚t1′＜t1，则实施方式1中氮化硅膜SN1和氮化硅膜SN2合计起来的膜厚会小于比较例中的。以上仅对栅电极G1上的膜厚做了说明，但是，在考虑形成在侧壁SW的侧壁面上的氮化硅膜SN1和氮化硅膜SN2时也同样适用。
因此，如图20所示，实施方式1中的形成在栅电极G1的侧壁面上的侧壁SW和形成在栅电极G2的侧壁面上的侧壁SW之间的距离S2比比较例中的距离S2大。这意味着：在形成有氮化硅膜SN2的状态下，实施方式1中的栅电极G1、G2之间的区域的纵横比比比较例中的纵横比小。纵横比变小就相当于膜的埋入特性得到了改善。因此，如实施方式1所述，形成在氮化硅膜SN2上的膜的埋入特性可由此得到改善。
如上所述，由实施方式1可知：在已将氮化硅膜SN1和氮化硅膜SN2叠层后，能够在改善氮化硅膜SN2的覆盖特性的同时，还能够使栅电极G1、G2之间的纵横比变小。
接下来，在氮化硅膜SN1上形成氮化硅膜SN2以后，再对氮化硅膜SN2进行紫外线照射。紫外线照射的条件与对氮化硅膜SN1进行紫外线照射时的条件相同。由此能够将氮化硅膜SN2烧结，从而能够在氮化硅膜SN2的膜内产生拉伸应力。
接下来，如图21所示，在氮化硅膜SN2上形成氮化硅膜SN3。所述氮化硅膜SN3例如能够通过等离子体CVD法形成。而且，氮化硅膜SN3的膜厚t3′比在比较例中说明的氮化硅膜SN3的膜厚t1(＝t3)厚(t3′＞t1)。换句话说就是：在实施方式1中，氮化硅膜SN3的膜厚t3′比氮化硅膜SN2的膜厚t2′、氮化硅膜SN1的膜厚t1′都厚。而且，在实施方式1中，氮化硅膜SN1的膜厚t1′、氮化硅膜SN2的膜厚t2′以及氮化硅膜SN3的膜厚t3′合计起来的总膜厚为膜厚T0，和比较例相同。也就是说，在实施方式1和比较例中，氮化硅膜SN1～SN3合计起来的总膜厚都是膜厚T0，并且在实施方式1中也能够产生和比较例相等的拉伸应力。具体地说就是：在实施方式1中，也能够通过形成氮化硅膜SN1～SN3，在n沟道型MISFET中产生1.3GPa～1.7GPa的拉伸应力。此时，形成在侧壁SW的侧壁面上的氮化硅膜SN1～SN3合计起来的总膜厚都为总膜厚T1′；形成在元件隔离区STI上的氮化硅膜SN1～SN3合计起来的总膜厚都为总膜厚T2′。
此外，在实施方式1中，假设在栅电极G1上的氮化硅膜SN3的膜厚为膜厚t3′，形成在侧壁SW的侧壁面上的氮化硅膜SN3的膜厚为膜厚t6′，形成在元件隔离区STI上的氮化硅膜SN3的膜厚为膜厚t9′。此时，t3′＞t6′、t3′＞t9′的关系式成立。这与比较例中的t1＞t6、t1＞t9的关系式相同。
但是，在实施方式1中，与比较例相比，因为氮化硅膜SN2(即底膜)的覆盖特性得到了改善，且栅电极G1、G2之间的区域的纵横比(形成氮化硅膜SN2后的纵横比)变小，所以形成在所述覆盖特性得到了改善且纵横比变小的氮化硅膜SN2上的氮化硅膜SN3的覆盖特性也得到改善。也就是说，在实施方式1中，能够将埋入栅电极G1、G2之间的区域的氮化硅膜SN3的表面形状改善成为比比较例中的氮化硅膜SN3的表面形状更平缓的正锥形形状。换句话说就是：在比较例中，氮化硅膜SN3的表面形状为垂直形状，而在实施方式1中，与比较例相比，由于底膜(氮化硅膜SN2)的覆盖特性及纵横比得到了改善，所以与比较例中的氮化硅膜SN3的表面形状相比，实施方式1中的氮化硅膜SN3的表面形状得到了改善。
这里，实施方式1中氮化硅膜SN3的膜厚t3′比比较例中氮化硅膜SN3的膜厚t1厚。也就是说，氮化硅膜SN3的膜厚超过了氮化硅膜SN1～SN3合计起来的总膜厚的1/3。本案发明人基于这一点做出的研究结果如下。如在氮化硅膜SN1的形成工序中所说明的那样，通过形成膜厚较薄的氮化硅膜SN1，就能够更保形地形成埋入栅电极G1、G2之间的区域的氮化硅膜SN1。因此，是否会因为实施方式1中的氮化硅膜SN3的膜厚t3′比比较例中的氮化硅膜SN3的膜厚t1厚，而导致实施方式1中的氮化硅膜SN3的覆盖特性比比较例中的氮化硅膜SN3的覆盖特性差，对此，本案发明人做了如下的探讨。
就氮化硅膜SN1和氮化硅膜SN3而言，形成膜的前提条件不同。也就是说，在形成氮化硅膜SN1时，作为底膜的是具有栅电极G1、G2之间的区域的半导体衬底1S。所述底膜在实施方式1中和比较例中是一样的。在底膜相同的前提条件下，通过使膜厚变薄，就能够更保形地形成埋入栅电极G1、G2之间的区域的氮化硅膜SN1。
与上述不同，在形成氮化硅膜SN3时，底膜是氮化硅膜SN2，所述底膜(即氮化硅膜SN2)的覆盖特性成为重要的关键。也就是说，在比较例中，底膜(即氮化硅膜SN2)的覆盖特性变得恶化，而在实施方式1中，底膜(即氮化硅膜SN2)的覆盖特性(氮化硅膜SN2的表面形状是平缓的正锥形形状的特性)得到了改善，且在形成氮化硅膜SN2后的栅电极G1、G2之间的纵横比变小。因此，就氮化硅膜SN3而言，因为底膜(即氮化硅膜SN2)的状态完全不同，所以不能单纯地以氮化硅膜SN3的形成膜厚来评价氮化硅膜SN3的覆盖特性的优劣。由此可知：在影响氮化硅膜SN3的覆盖特性方面，底膜(即氮化硅膜SN2)的状态起着重要的作用。
接下来，在氮化硅膜SN2上形成氮化硅膜SN3后，对氮化硅膜SN3进行紫外线照射。紫外线照射的条件与对氮化硅膜SN1进行紫外线照射时的照射条件一样。由此对氮化硅膜SN3进行烧结，从而能够在氮化硅膜SN3的膜内产生拉伸应力。
被照射了紫外线的氮化硅膜所产生的应力的规律是氮化硅膜的膜厚越厚所述应力就越大。换句话说，在实施方式1中，从氮化硅膜SN3产生的应力比从氮化硅膜SN2产生的应力大，从氮化硅膜SN2产生的应力又比从氮化硅膜SN1产生的应力大。
如上所述，实施方式1的特征是，叠层形成的氮化硅膜SN1～SN3各自的膜厚不是一个定值，而是在保持合计的总膜厚为一定的同时，按照从上层的氮化硅膜SN3到下层的氮化硅膜SN1的顺序使膜厚逐渐变薄。由此，可在确保体现了变形硅技术的氮化硅膜SN1～SN3的拉伸应力的同时，特别是使最上层的氮化硅膜SN3的埋入特性得到了改善。
如实施方式1所述，特别是在栅电极G1和栅电极G2之间的区域(距离)变窄，纵横比大于等于1.4，且氮化硅膜SN1～SN3的总膜厚至少达到栅电极G1和栅电极G2之间的区域(距离)的1/2的情况下，也能获得明显提高了最上层的氮化硅膜SN3的埋入特性的效果。
接下来，在氮化硅膜SN3上形成层间绝缘膜。在实施方式1中所列举的是以氧化硅膜TS和氧化硅膜PS作为层间绝缘膜的例子。而且，所述层间绝缘膜的膜厚比氮化硅膜SN1～SN3的膜厚厚很多。
首先，如图22所示，在氮化硅膜SN3上形成氧化硅膜TS。所述氧化硅膜TS可通过如以臭氧(O3)和TEOS(Tetra Ethyl Ortho Silicate：四乙基硅酸盐)为原料的等离子体CVD法形成。此时，在实施方式1中，因为形成在栅电极G1、G2之间的氮化硅膜SN3的埋入特性得到了改善，所以能够在栅电极G1、G2之间充分地埋入氧化硅膜TS。因此，在实施方式1中，能够防止在栅电极G1、G2之间的氧化硅膜TS出现空洞部(空隙)。也就是说，因为栅电极G1、G2之间的氮化硅膜SN3的表面形状不是垂直形状，而是比较平缓的正锥形形状，所以形成氧化硅膜TS时的反应气体能充分溢满栅电极G1、G2之间，因而能够防止在氧化硅膜TS中产生空隙。
之后，如图23所示，在氧化硅膜TS上形成氧化硅膜PS。所述氧化硅膜PS可通过如以TEOS为原料的等离子体CVD法形成。且通过光蚀刻技术和蚀刻技术形成贯穿氧化硅膜PS、氧化硅膜TS、氮化硅膜SN1、SN2、SN3并到达硅化镍膜CS的接触孔CNT1和接触孔CNT2。
接下来，如图24所示，在具有接触孔CNT1和接触孔CNT2的底面和内壁的氧化硅膜PS上形成钛/氮化钛膜。钛/氮化钛膜由钛膜和氮化钛膜的叠层膜构成，所述叠层膜可通过如溅镀法来形成。所述钛/氮化钛膜具有所谓的阻挡性，例如防止在后工序中埋入膜的材料(即钨)向硅中扩散。
接下来，为了填埋接触孔CNT1和接触孔CNT2而在半导体衬底1S的整个主表面上形成钨膜。所述钨膜可通过如CVD法形成。而且，通过例如CMP法除去形成在氧化硅膜PS上的无用钛/氮化钛膜及钨膜，便能够形成柱塞PLG1、PLG2。
之后，在氧化硅膜PS和柱塞PLG1、PLG2上形成由较薄的碳氮化硅膜和较厚的氧化硅膜构成的层间绝缘膜IMD。再通过光蚀刻技术和蚀刻技术将这些膜进行图案化，并将碳氮化硅膜作为蚀刻终止膜对氧化硅膜进行蚀刻。然后通过蚀刻碳氮化硅膜以在层间绝缘膜IMD上形成布线槽。接着在布线槽内形成氮化钽或钽等阻挡金属膜，再通过电镀法等在阻挡金属膜上形成以铜为主要成份的导电性膜。接下来，通过CMP法等将布线槽外部的铜膜和阻挡金属膜除去，即形成了埋入层间绝缘膜中的布线L1。之后，还在布线L1的上层形成多层布线，但这里不做详细说明。由此便可最终形成实施方式1所述的半导体器件。
如上所述，在本第一实施方式中，能够改善埋入栅电极G1、G2之间的氮化硅膜SN3的埋入特性。结果可获得如下的显著效果：能够防止在形成于所述氮化硅膜SN3上的氧化硅膜TS中产生空隙V，从而能够防止经由空隙相邻的柱塞PLG1、PLG2发生短路不良。因此，即使在半导体器件的小型化不断推进时，也能够提高半导体器件的可靠性。
(实施方式2)
在实施方式1中说明的技术思想是从形成氮化硅膜SN3时的提高底膜(即氮化硅膜SN2)的覆盖特性和降低纵横比的观点来考虑的。实施方式2中所述的技术思想则是不考虑降低纵横比，而是以进一步提高底膜(即氮化硅膜SN2)的覆盖特性为目的的技术思想。
图25～图30是剖面图，所示的是实施方式2中的半导体器件的制造工序。图25～图30的左侧所示的是沿图2中的B-B线切断的剖面图；图25～图30的右侧所示的是沿图2中的C-C线切断的剖面图。
首先，通过实施与实施方式1同样的工序，在半导体衬底1S上形成MISFET。接着，如图25所示，在具有栅电极G1、G2之间的区域的半导体衬底1S上形成氮化硅膜SN1。所述氮化硅膜SN1可通过如等离子体CVD法形成。在实施方式2中，使氮化硅膜SN1的成膜温度控制在不超过
500℃的范围内的尽量高的温度下，并在所述温度下形成氮化硅膜SN1。具体地说就是在300～500℃的温度条件下进行。最好是在400～500℃的温度条件下进行。所述氮化硅膜SN1的膜厚t1″比在比较例中说明的膜厚t1薄。因此，氮化硅膜SN1的覆盖特性得以提高。下面说明其理由。
如实施方式1中所述，氮化硅膜SN1的膜厚越薄，栅电极G1上的氮化硅膜SN1的膜厚与形成在侧壁SW的侧壁面上的氮化硅膜SN1的膜厚的差、或者栅电极G1上的氮化硅膜SN1的膜厚与形成在元件隔离区STI上的氮化硅膜SN1的膜厚的差就越小。也就是说，在实施方式2中，通过使氮化硅膜SN1的膜厚比比较例中的膜厚薄，埋入栅电极G1、G2之间的区域中的氮化硅膜SN1就能更保形地形成。能够在接近保形的状态下形成氮化硅膜意味着：可使埋入栅电极G1、G2之间的区域的氮化硅膜SN1的表面形状成为比较平缓的正锥形形状，由此能改善氮化硅膜SN1的覆盖特性。这一点与上述实施方式1相同。
实施方式2中，在将氮化硅膜SN1的成膜温度控制在不超过500℃的范围内的尽量高的温度下，并在所述温度下形成氮化硅膜SN1。由此也能大幅度改善氮化硅膜SN1的覆盖特性。理由如下：通过尽可能地使成膜温度成为高温，反应气体就会剧烈地移动，结果可使反应气体能够充分地溢满纵横比较高的栅电极G1、G2之间的区域，而在所述区域也能够充分地形成氮化硅膜SN1。
因此，在实施方式2中，在使氮化硅膜SN1的膜厚变薄、并将氮化硅膜SN1的成膜温度控制在不超过500℃的范围内的尽量高的温度，在这二者的相互作用下，能够在大致接近保形的状态下形成氮化硅膜SN1。例如，在实施方式2中，假设栅电极G1上的氮化硅膜SN1的膜厚为膜厚t1″，形成在侧壁SW的侧壁面上的氮化硅膜SN1的膜厚为膜厚t4″、形成在元件隔离区STI上的氮化硅膜SN1的膜厚为膜厚t7″，则t1″≈t4″≈t7″的关系式就能成立。
下面说明将氮化硅膜SN1的成膜温度控制在不超过500℃的理由。在形成氮化硅膜SN1时，已经形成了具有栅电极G1、G2的n沟道型MISFET(虽然图中未示出，但实际上也形成了p沟道型MISFET)。因此，在栅电极G1、G2的表面和深n型杂质扩散区NR的表面形成有硅化镍膜CS。如果施加超过500℃的温度，将造成所述硅化镍膜CS发生再凝聚。严重时还可能导致栅电极G1、G2断线。由此可知，在形成硅化镍膜CS以后，如果施加超过500℃的热负荷就难于保证半导体器件的可靠性。也就是说，因为是在形成硅化镍膜CS以后才形成氮化硅膜SN1，所以不能够使氮化硅膜SN1的成膜温度超过500℃。
在实施方式2中，将氮化硅膜SN1的成膜温度控制在不超过500℃的范围内的尽量高的温度，就能够在硅化镍膜CS不发生再凝聚，进一步提高氮化硅膜SN1的覆盖特性。
如上所述，在形成覆盖特性已得到改善的氮化硅膜SN1以后，对所述氮化硅膜SN1进行紫外线照射。由此能够将氮化硅膜SN1进行烧结，从而能够在氮化硅膜SN1的膜内产生拉伸应力。所述紫外线照射工序与在上述实施方式1中说明的一样。
接下来，如图26所示，在氮化硅膜SN1上形成氮化硅膜SN2。所述氮化硅膜SN2可通过如等离子体CVD法形成。在实施方式2中，将氮化硅膜SN2的成膜温度控制在不超过500℃的范围内的尽量高的温度下，并在所述温度下形成氮化硅膜SN2。具体地说就是在300～500℃的温度条件下形成氮化硅膜SN2。最好在400～500℃的温度条件下形成氮化硅膜SN2。
所述氮化硅膜SN2的膜厚t2″与在比较例中说明的氮化硅膜SN2的膜厚t1(＝t2)相等(t2″＝t1)。换句话说就是：在实施方式2中，氮化硅膜SN2的膜厚t2″比氮化硅膜SN1的膜厚t1″更厚。
在实施方式2中，与氮化硅膜SN1的成膜工序相同，将氮化硅膜SN2的成膜温度控制在不超过500℃的范围内的尽量高的温度，由此便能够在大致接近保形的状态下形成氮化硅膜SN2。例如，在实施方式2中，假设栅电极G1上的氮化硅膜SN2的膜厚为膜厚t2″，形成在侧壁SW的侧壁面上的氮化硅膜SN2的膜厚为膜厚t5″，形成在元件隔离区STI上的氮化硅膜SN2的膜厚为膜厚t8″，则t2″≈t5″≈t8″的关系式就能成立。
与比较例相比，实施方式2中，因为底膜(即氮化硅膜SN1)的覆盖特性得到了改善，且氮化硅膜SN1的成膜温度被控制在不超过500℃的范围内的尽量高的温度，所以氮化硅膜SN2的覆盖特性也得到了大幅度改善。也就是说，在实施方式2中，能够将埋入栅电极G1、G2之间的区域的氮化硅膜SN2的表面形状改善成比比较例中的氮化硅膜SN2的表面形状更平缓的正锥形形状。换句话说就是：虽然在实施方式2和比较例中，所形成的氮化硅膜SN2的膜厚相等，但与比较例中的底膜(氮化硅膜SN1)的覆盖特性相比，实施方式2中的底膜(氮化硅膜SN1)的覆盖特性得到了改善，且由于氮化硅膜SN2的成膜温度为高温，所以与比较例中的氮化硅膜SN2的表面形状相比，实施方式2中的氮化硅膜SN2的表面形状也得到了改善。
接下来，在氮化硅膜SN1上形成氮化硅膜SN2以后，对氮化硅膜SN2进行紫外线照射。由此能够将氮化硅膜SN2进行烧结，从而能够在氮化硅膜SN2的膜内产生拉伸应力。所述紫外线照射工序与在上述实施方式1中说明的一样。
如图27所示，在氮化硅膜SN2上形成氮化硅膜SN3。所述氮化硅膜SN3可通过如等离子体CVD法形成。此时，具体地说就是将氮化硅膜SN3的成膜温度控制在300～500℃。最好是400～500℃。而且，氮化硅膜SN3的成膜温度比氮化硅膜SN2和氮化硅膜SN1的成膜温度低。
所述氮化硅膜SN3的膜厚t3″比在比较例中说明的氮化硅膜SN3的膜厚t1(＝t3)厚(t3″＞t1)。换句话说就是：在实施方式2中，氮化硅膜SN3的膜厚t3″比氮化硅膜SN2的膜厚t2″和氮化硅膜SN1的膜厚t1″厚。而且，在实施方式2中，氮化硅膜SN1的膜厚t1″、氮化硅膜SN2的膜厚t2″以及氮化硅膜SN3的膜厚t3″的合计总膜厚为总膜厚T0，和比较例相同。也就是说，在实施方式2和比较例中，氮化硅膜SN1～SN3合计起来的总膜厚都是总膜厚T0，所以在实施方式2中也能够形成与比较例中相同的拉伸应力。具体地说就是：在实施方式2中，也是通过形成氮化硅膜SN1～SN3在n沟道型MISFET中产生1.3GPa～1.7GPa的拉伸应力。此时，形成在侧壁SW的侧壁面上的氮化硅膜SN1～SN3合计起来的总膜厚都为总膜厚T1″；形成在元件隔离区STI上的氮化硅膜SN1～SN3合计起来的总膜厚都为总膜厚T2″。
此外，在实施方式2中，假设栅电极G1上的氮化硅膜SN3的膜厚为膜厚t3″，形成在侧壁SW的侧壁面上的氮化硅膜SN3的膜厚为膜厚t6″，形成在元件隔离区STI上的氮化硅膜SN3的膜厚为膜厚t9″。此时，t3″＞t6″、t3″＞t9″的关系式成立。
但是，与比较例相比，实施方式2中的底膜(即氮化硅膜SN2)的覆盖特性得到了大幅度改善。因此，形成在覆盖特性已得到改善的氮化硅膜SN2上的氮化硅膜SN3的覆盖特性也得到改善。也就是说，在实施方式2中，能够将埋入栅电极G1、G2之间的区域的氮化硅膜SN3的表面形状改善成比比较例中的氮化硅膜SN3的表面形状更平缓的正锥形形状。换句话说就是：在比较例中，氮化硅膜SN3的表面形状是垂直形状，而在实施方式2中，与比较例相比，底膜(氮化硅膜SN2)的覆盖特性得到了改善，所以，与比较例中的氮化硅膜SN3的表面形状相比，实施方式2中的氮化硅膜SN3的表面形状得到了改善。
与所述实施方式1相比，实施方式2中，底膜(即氮化硅膜SN2)的覆盖特性得到了大幅度改善。因此，在实施方式2中，在形成氮化硅膜SN2后，栅电极G1、G2之间的区域的纵横比不会如实施方式1中的那么小，但与此相应的，氮化硅膜SN2的覆盖特性得到了大幅度改善。因此，形成在所述氮化硅膜SN2上的氮化硅膜SN3的覆盖特性能够与上述实施方式1一样得到了改善。
如上所述可知：实施方式1中的技术思想是从提高底膜(即氮化硅膜SN2)的覆盖特性和降低形成氮化硅膜SN2后的纵横比这两个方面来考虑的。而实施方式2中的技术思想是仅从大幅度提高底膜(即氮化硅膜SN2)的覆盖特性这一方面来考虑的。
接下来，在氮化硅膜SN2上形成氮化硅膜SN3后，对氮化硅膜SN3进行紫外线照射。由此能够将氮化硅膜SN3进行烧结，从而能够在氮化硅膜SN3的膜内产生拉伸应力。所述紫外线照射工序与在实施方式1中说明的一样。
如上所述，实施方式2的特征有两个。其一是，叠层形成的氮化硅膜SN1～SN3各自的膜厚不是一个定值，而是在保持合计的总膜厚不变的同时，按照从上层的氮化硅膜SN3到下层的氮化硅膜SN1的顺序使膜厚逐渐变薄。其二是，将氮化硅膜SN1和氮化硅膜SN2的成膜温度控制在不超过500℃的范围内的尽量高的温度。这样便能够确保体现了变形硅技术的氮化硅膜SN1～SN3的拉伸应力，同时，特别是改善了最上层的氮化硅膜SN3的埋入特性。
此外，在仅将氮化硅膜SN1的成膜温度控制在不超过500℃的范围内的尽量高的温度，便能够大幅度改善形成在氮化硅膜SN1上的氮化硅膜SN2的覆盖特性的情况下，可以在氮化硅膜SN2的成膜温度低于氮化硅膜SN1的成膜温度条件下形成氮化硅膜SN2。在所述情况下，因为将形成在半导体衬底1S上的MISFET的热预算抑制为较低，所以能够抑制MISFET的电特性变动。
如实施方式2所述，即使在栅电极G1和栅电极G2之间的区域(距离)变窄，纵横比大于等于1.4，且氮化硅膜SN1～SN3的总膜厚至少达到栅电极G1和栅电极G2之间的区域(距离)的1/2的情况下，也能获得使最上层的氮化硅膜SN3的埋入特性得到改善的显著效果。
接下来，如图28所示，在氮化硅膜SN3上形成氧化硅膜TS。所述氧化硅膜TS可通过如以臭氧(O3)和TEOS(Tetra Ethyl Ortho Silicate：四乙基硅酸盐)为原料的等离子体CVD法形成。此时，在实施方式2中，因为形成在栅电极G1、G2之间的氮化硅膜SN3的埋入特性得到了改善，所以能够在栅电极G1、G2之间充分地埋入氧化硅膜TS。因此，在实施方式2中，能够防止在栅电极G1、G2之间的氧化硅膜TS形成空洞部(空隙)。也就是说，因为栅电极G1、G2之间的氮化硅膜SN3的表面形状不是垂直形状，而是比较平缓的正锥形形状，所以在形成氧化硅膜TS时的反应气体能够充分溢满栅电极G1、G2之间，因而能够防止在氧化硅膜TS中产生空隙。
之后，如图29所示，在氧化硅膜TS上形成氧化硅膜PS。所述氧化硅膜PS可通过如以TEOS为原料的等离子体CVD法形成。且可通过光蚀刻技术和蚀刻技术形成贯穿氧化硅膜PS、氧化硅膜TS以及氮化硅膜SN1、SN2、SN3并到达硅化镍膜CS的接触孔CNT1和接触孔CNT2。
接下来，如图30所示，在具有接触孔CNT1和接触孔CNT2的底面和内壁的氧化硅膜PS上形成钛/氮化钛膜。所述钛/氮化钛膜由钛膜和氮化钛膜的叠层膜构成，并可通过如溅镀法形成。所述钛/氮化钛膜具有所谓的阻挡性，例如可防止在后工序中埋入膜的材料(即钨)向硅中扩散。
接下来，为了埋入接触孔CNT1和接触孔CNT2而在半导体衬底1S的整个主表面上形成钨膜。所述钨膜可通过如CVD法形成。而且，通过如CMP法除去形成在氧化硅膜PS上的无用钛/氮化钛膜及钨膜，可形成柱塞PLG1、PLG2。
之后，与上述实施方式1一样，形成埋入层间绝缘膜中的布线L1。此后，在布线L1的上层形成多层布线，这里不另做说明。由此可最终形成实施方式2中所述的半导体器件。
如上所述，在实施方式2中，能够改善埋入栅电极G1、G2之间的氮化硅膜SN3的埋入特性。结果可获得如下显著的效果：能够防止在所述氮化硅膜SN3上的氧化硅膜TS中产生空隙V，从而能够防止隔着空隙邻接的柱塞PLG1、PLG2发生短路不良。因此，即使在半导体器件日益实现小型化，也可提高半导体器件的可靠性。
本专利说明书的实施方式2的技术思想是尽可能保形地形成氮化硅膜SN1和氮化硅膜SN2。在实施方式2中，作为形成氮化硅膜SN1～SN3的方法使用了等离子体CVD法，但从保形地形成膜的观点出发，最好是使用ALD(Atomic Layer Deposition：原子层沉积)法、低压CVD法等。但是，如果使用ALD法、低压CVD法保形地形成膜时，需要550～600℃的成膜温度。
因此，如果作为氮化硅膜SN1～SN3的成膜方法使用了ALD法、低压CVD法，则已形成的硅化镍膜CS可能发生再凝聚而导致断线等不良现象。也就是说，如果使用ALD法、低压CVD法形成氮化硅膜SN1～SN3，有可能导致半导体器件的可靠性下降。
因此，在实施方式2中，是通过比ALD法、低压CVD法的成膜温度较低的等离子体CVD法形成氮化硅膜SN1～SN3。此时，温度也必须控制在不超过500℃的温度范围内的尽量高的温度，这样才不会造成硅化镍膜CS发生再凝聚，并且可提高氮化硅膜SN1、SN2的覆盖特性。但是，对于在超过500℃的高温下也不会发生凝聚的硅化物膜而言，可以通过上述的ALD法、低压CVD法形成。此时，也通过形成较薄地氮化硅膜SN1，并且形成比氮化硅膜SN1厚的氮化硅膜SN2，以及形成比氮化硅膜SN1和氮化硅膜SN2两者都厚的氮化硅膜SN3，以此来提高覆盖特性。
以上按照实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到上述实施方式的限定，在不超出其要旨的范围下能够进行各种变更，在此无需赘言。
例如，能够配合使用上述实施方式1和实施方式2。此时，能够获得各个实施方式的效果。
在所述实施方式中，以相邻的n沟道型MISFET中，在具有栅电极之间的区域的半导体衬底上形成氮化硅膜为例进行了说明。但除此以外，同样适用于相邻的p沟道型MISFET中，在具有栅电极之间的区域的半导体衬底上形成氮化硅膜的情况。
例如，本发明的技术思想同样能够适用于以下情况：在SRAM中，因为n沟道型MISFET和p沟道型MISFET形成在半导体衬底上，所以适用于为覆盖这两个MISFET而形成氮化硅膜时的情况；特别是在变形硅技术时，适用于如下情况：使为覆盖p沟道型MISFET而形成的氮化硅膜产生压缩应力，且使为覆盖n沟道型MISFET而形成的氮化硅膜产生拉伸应力的情况。(因为用氮化硅膜埋入栅电极之间的区域这一点是不变的，所以也符合本发明的技术思想)。
在这样的情况下，如果先在n沟道型MISFET和p沟道型MISFET上形成产生实施方式1或者实施方式2中所述的拉伸应力的氮化硅膜SN1～SN3。然后，再除去p沟道型MISFET上的氮化硅膜SN1～SN3。接下来，再在n沟道型MISFET和p沟道型MISFET形成产生压缩应力的氮化硅膜。此时的产生压缩应力的氮化硅膜和产生拉伸应力的氮化硅膜SN1～SN3以同样的方式叠层形成。然后，再除去n沟道型MISFET上的产生压缩应力的叠层氮化硅膜。由此便可在n沟道型MISFET上形成产生拉伸应力的叠层氮化硅膜SN1～SN3以及在p沟道型MISFET上形成产生压缩应力的叠层氮化硅膜。
此外，对于覆盖形成在同一半导体衬底上的n沟道型MISFET和p沟道型MISFET的氮化硅膜，通过改变其形成条件(反应气体、反应气体的流量比、压力、形成温度、高频功率等)，就能够将方向不同的应力(拉伸应力和压缩应力)施加给所述氮化硅膜。换句话说就是，覆盖n沟道型MISFET的氮化硅膜和覆盖p沟道型MISFET的氮化硅膜在不同的形成条件下形成。
形成覆盖n沟道型MISFET和p沟道型MISFET的氮化硅膜，并通过改变对所述氮化硅膜进行紫外线照射时的条件，可使覆盖n沟道型MISFET的氮化硅膜产生拉伸应力，使覆盖p沟道型MISFET的氮化硅膜产生压缩应力。换句话说，对覆盖n沟道型MISFET的氮化硅膜进行紫外线照射的条件和对覆盖p沟道型MISFET的氮化硅膜进行紫外线照射的条件不同。
另外，在所述实施方式中，以分三层形成氮化硅膜为例进行了说明。但并不限于此。例如，既可以分两层形成氮化硅膜，又可以分四层或四层以上形成氮化硅膜。例如，当分两层形成氮化硅膜时，工序就比分三层形成氮化硅膜时简单，由此可提高生产量。因此，分两层形成氮化硅膜的优点是易于在批量生产线上使用。另一方面，当分四层或四层以上形成氮化硅膜时，因为能够使各个膜的膜厚比分三层形成氮化硅膜时的薄，所以优点就是：能够更进一步改善各个膜的覆盖特性，从而能够进一步提高氮化硅膜的埋入特性。而且，此时，也能够如所述实施方式1、实施方式2所述，通过使下层的氮化硅膜较薄地形成，使上层的氮化硅膜较厚地形成，就可获得与所述实施方式1、实施方式2同样的效果。
在所述实施方式1、实施方式2中，列举的是氮化硅膜的例子。但是，如果是产生如上所述的应力的膜或者是起蚀刻终止层作用的膜，则也可以由SiON(Silicon Oxynitride：氮氧化硅)膜、SiCN(Carbon DopedSilicon Nitride：掺碳氮化硅)膜、SiOC(Carbon Doped Silicon Oxide：掺碳氧化硅)膜、SiONC(Carbon Doped Silicon Oxynitride：掺碳氮氧化硅)膜或者SiOF(Fluorine Doped Silicon Oxide：掺氟氧化硅)膜构成。此时，因为能够减小氮化硅膜的介电常数而可减小寄生电容，从而提高半导体器件的特性。而且，这些膜不需要完全与实施方式中所列举的膜相同，只要是具有与所述实施方式1、实施方式2一样的效果的膜即可，另外，还可以是分别用不同材料形成的膜。例如，可用SiN膜形成与氮化硅膜SN1对应的膜；可用SiON膜形成与氮化硅膜SN2对应的膜；可用SiCN膜形成与氮化硅膜SN3对应的膜等。
氧化硅膜PS可以用例如SiOC膜或SiOF膜构成。此时，例如，因为能够减小层间绝缘膜的介电常数，所以可减小寄生电容，从而提高半导体器件的特性。而且，还可以在氧化硅膜TS和氧化硅膜PS之间设置例如SiOC膜或SiOF膜。当然，也可以在氧化硅膜PS的上部设置例如SiOC膜或SiOF膜。
如图3等所示，实施方式1中的示例记载了构成SRAM的两个MISFET(Qt2)的栅电极之间的区域，并且是这些MISFET的栅极长度相等的情况。但并不仅限于此，在栅极长度不同的栅电极之间也能获得同样的效果。
如下记载实施方式1和实施方式2中所示的氮化硅膜SN1～SN3各自的膜厚。图11中所示的是比较例中氮化硅膜SN1～SN3的膜厚t1分别为15nm的情况。图19中所示的是例如氮化硅膜SN1的膜厚t1′为12nm的情况；图20中所示的是例如氮化硅膜SN2的膜厚t2′为15nm的情况；图21中所示的是例如氮化硅膜SN3的膜厚t3′为18nm的情况。而且，这些膜厚，在实施方式1和实施方式2中都一样。
此外，如比较例所述，在以同一个膜厚t1形成氮化硅膜SN1～SN3的情况下，有时候，也会因为制造器件的加工偏差等原因，而无意识的造成氮化硅膜SN2的膜厚比氮化硅膜SN1的膜厚厚的情况。实施方式1和实施方式2中的氮化硅膜SN1～SN3的膜厚(t1′、t2′、t3′)比因所述加工偏差等造成的厚度更厚。具体地说就是：膜厚t2′至少比膜厚t1′厚3nm；膜厚t3′至少比膜厚t2′厚3nm。
图22和图23中所示的氧化硅膜TS的膜厚为300nm左右、氧化硅膜PS的膜厚为400nm左右的情况。这些氧化硅膜TS和氧化硅膜PS的膜厚比氮化硅膜SN1～SN3的总膜厚T0(＝t1′+t2′+t3′)还厚很多。
实施方式1和实施方式2中所示的接触孔(CNT1、CNT2)及柱塞(PLG1、PLG2)，既可以形成为多个，也可以形成为一个。
本发明能够广泛地应用于制造半导体器件的制造行业。

Claims (31)

1.一种半导体器件的制造方法，包括： 
工序a，在半导体衬底上形成多个金属绝缘半导体场效应晶体管的工序，所述多个金属绝缘半导体场效应晶体管包括彼此相邻的第一金属绝缘半导体场效应晶体管和第二金属绝缘半导体场效应晶体管； 
工序b，在所述工序a后，在所述半导体衬底上形成多层绝缘膜的工序，所述半导体衬底具有所述第一金属绝缘半导体场效应晶体管的第一栅电极和所述第二金属绝缘半导体场效应晶体管的第二栅电极之间的第一区域； 
工序c，在所述工序b后，在所述多层绝缘膜上形成层间绝缘膜的工序； 
工序d，在所述工序c后，形成多个接触孔的工序，所述多个接触孔贯穿所述层间绝缘膜和所述多层绝缘膜而到达所述半导体衬底，且在所述第一区域内沿着所述第一栅电极和所述第二栅电极并列延伸的第一方向而形成；以及 
工序e，在所述工序d后，在所述多个接触孔内埋入导电材料以形成柱塞的工序， 
所述制造方法的特征在于， 
所述工序b包括： 
工序b1，在所述半导体衬底上形成第一绝缘膜的工序，所述第一绝缘膜形成在所述多个金属绝缘半导体场效应晶体管中的各个栅电极上且膜厚为第一膜厚；和 
工序b2，在所述工序b1之后，在所述第一绝缘膜上形成第二绝缘膜的工序，所述第二绝缘膜形成在所述多个金属绝缘半导体场效应晶体管中的各个栅电极上且膜厚为比所述第一膜厚厚的第二膜厚， 
其中，所述多层绝缘膜具有所述第一绝缘膜和所述第二绝缘膜， 
所述第一绝缘膜和所述第二绝缘膜由同一材料形成， 
所述层间绝缘膜与所述第一绝缘膜和所述第二绝缘膜由不同的材 料形成， 
所述工序a包括： 
工序a1，形成所述第一金属绝缘半导体场效应晶体管的所述第一栅电极和所述第二金属绝缘半导体场效应晶体管的所述第二栅电极的工序；和 
工序a2，在所述工序a1后，在所述第一栅电极的侧壁面和所述第二栅电极的侧壁面上形成侧壁的工序， 
其中，所述第一绝缘膜的所述第一膜厚和所述第二绝缘膜的所述第二膜厚合计起来的总膜厚，为对面相向的所述第一金属绝缘半导体场效应晶体管的所述侧壁与所述第二金属绝缘半导体场效应晶体管的所述侧壁之间的距离的1／2以上。 
2.根据权利要求1所述的半导体器件的制造方法，其特征在于， 
所述工序b还包括： 
工序b3，在所述工序b2后，在所述第二绝缘膜上形成第三绝缘膜的工序，所述第三绝缘膜形成在所述多个金属绝缘半导体场效应晶体管中的各个所述栅电极上且膜厚为比所述第二膜厚厚的第三膜厚， 
其中，所述多层绝缘膜具有所述第一绝缘膜、所述第二绝缘膜以及所述第三绝缘膜。 
3.根据权利要求2所述的半导体器件的制造方法，其特征在于， 
所述工序a包括： 
工序a1，形成所述第一金属绝缘半导体场效应晶体管的所述第一栅电极和所述第二金属绝缘半导体场效应晶体管的所述第二栅电极的工序；和 
工序a2，在所述工序a1后，在所述第一栅电极的侧壁面和所述第二栅电极的侧壁面上形成侧壁的工序， 
其中，所述第一绝缘膜的所述第一膜厚、所述第二绝缘膜的所述第二膜厚以及所述第三绝缘膜的所述第三膜厚合计起来的总膜厚，为对面相向的所述第一金属绝缘半导体场效应晶体管的所述侧壁与所述第二金属绝缘半导体场效应晶体管的所述侧壁之间的距离的1／2以上。 
4.根据权利要求1所述的半导体器件的制造方法，其特征在于， 
在所述工序b1中，在第一温度下形成所述第一绝缘膜； 
在所述工序b2中，在比所述第一温度低的第二温度下形成所述第二绝缘膜。 
5.根据权利要求4所述的半导体器件的制造方法，其特征在于， 
在所述工序b1中，利用等离子体化学气相沉积法形成所述第一绝缘膜， 
在所述工序b2中，利用等离子体化学气相沉积法形成所述第二绝缘膜。 
6.根据权利要求5所述的半导体器件的制造方法，其特征在于， 
所述第一温度和所述第二温度均为300℃以上500℃以下。 
7.根据权利要求1所述的半导体器件的制造方法，其特征在于， 
所述第一绝缘膜和所述第二绝缘膜为氮化硅膜。 
8.根据权利要求7所述的半导体器件的制造方法，其特征在于， 
所述第一绝缘膜和所述第二绝缘膜通过等离子体化学气相沉积法而形成。 
9.根据权利要求8所述的半导体器件的制造方法，其特征在于， 
所述层间绝缘膜包括氧化硅膜。 
10.根据权利要求9所述的半导体器件的制造方法，其特征在于， 
所述氧化硅膜通过以臭氧和四乙基硅酸盐(TEOS)为原料的等离子体化学气相沉积法而形成。 
11.根据权利要求1所述的半导体器件的制造方法，其特征在于， 
所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管为n沟道型金属绝缘半导体场效应晶体管。 
12.根据权利要求11所述的半导体器件的制造方法，其特征在于， 
覆盖所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管而形成的所述第一绝缘膜和所述第二绝缘膜为氮化硅膜，并且，在所述第一金属绝缘半导体场效应晶体管的沟道区和所述第二金属绝缘半导体场效应晶体管的沟道区内，通过所述氮化硅膜的 作用，在所述第一金属绝缘半导体场效应晶体管的栅极长度方向和所述第二金属绝缘半导体场效应晶体管的栅极长度方向上产生拉伸应力。 
13.根据权利要求12所述的半导体器件的制造方法，其特征在于， 
通过所述氮化硅膜的作用而在所述第一金属绝缘半导体场效应晶体管的所述沟道区和所述第二金属绝缘半导体场效应晶体管的所述沟道区内产生的拉伸应力的绝对值为1.3GPa～1.7GPa。 
14.根据权利要求12所述的半导体器件的制造方法，其特征在于， 
还具有： 
在所述工序b1后且在所述工序b2前，对所述第一绝缘膜进行紫外线照射的工序；和 
在所述工序b2后且在所述工序c前，对所述第二绝缘膜进行紫外线照射的工序。 
15.根据权利要求1所述的半导体器件的制造方法，其特征在于， 
所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管为p沟道型金属绝缘半导体场效应晶体管。 
16.根据权利要求15所述的半导体器件的制造方法，其特征在于， 
覆盖所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘膜半导体场效应晶体管而形成的所述第一绝缘膜和所述第二绝缘膜为氮化硅膜，并且，在所述第一金属绝缘半导体场效应晶体管的沟道区和所述第二金属绝缘半导体场效应晶体管的沟道区内，通过所述氮化硅膜的作用，在所述第一金属绝缘半导体场效应晶体管的栅极长度方向和所述第二金属绝缘半导体场效应晶体管的栅极长度方向上产生压缩应力。 
17.根据权利要求1所述的半导体器件的制造方法，其特征在于， 
当将对面相向的所述第一金属绝缘半导体场效应晶体管的所述侧壁和所述第二金属绝缘半导体场效应晶体管的所述侧壁之间的距离设为S，将所述第一金属绝缘半导体场效应晶体管的所述第一栅电极的高度或者所述第二金属绝缘半导体场效应晶体管的所述第二栅电极的高度设为h时，以h／S定义的纵横比大于等于1.4。 
18.根据权利要求1所述的半导体器件的制造方法，其特征在于， 
所述第一金属绝缘半导体场效应晶体管的所述第一栅电极和所述第二金属绝缘半导体场效应晶体管的所述第二栅电极，也在形成于所述半导体衬底上的元件隔离区上延伸，且所述第一区域存在于设置在所述元件隔离区上的所述第一栅电极和所述第二栅电极之间。 
19.根据权利要求18所述的半导体器件的制造方法，其特征在于， 
所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管为构成静态随机存储器(SRAM)的金属绝缘半导体场效应晶体管。 
20.根据权利要求1所述的半导体器件的制造方法，其特征在于， 
在所述工序d中，形成多个所述接触孔的工序包括： 
工序d1，对所述层间绝缘膜进行蚀刻的工序；和 
工序d2，在所述工序d1后对所述多层绝缘膜进行蚀刻的工序， 
其中，在所述工序d1中，所述多层绝缘膜起蚀刻终止膜的作用。 
21.一种半导体器件，具有第一金属绝缘半导体场效应晶体管和第二金属绝缘半导体场效应晶体管，所述第一金属绝缘半导体场效应晶体管和第二金属绝缘半导体场效应晶体管分别具有栅极绝缘膜、栅电极、侧壁、源极区和漏极区，以及当所述第一金属绝缘半导体场效应晶体管和第二金属绝缘半导体场效应晶体管工作时在隔着所述栅极绝缘膜的所述栅电极下的半导体衬底上形成沟道的沟道形成区， 
所述半导体器件的特征在于，还具有： 
多层绝缘膜，所述多层绝缘膜形成于具有所述第一金属绝缘半导体场效应晶体管的栅电极和所述第二金属绝缘半导体场效应晶体管的栅电极之间的第一区域的所述半导体衬底上，而且，覆盖所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管而形成； 
层间绝缘膜，所述层间绝缘膜形成于所述多层绝缘膜上，且膜厚比所述多层绝缘膜厚；以及 
多个柱塞，所述多个柱塞形成于所述层间绝缘膜和所述多层绝缘膜上，且与所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半 导体场效应晶体管的所述源极区和所述漏极区连接， 
其中，所述多层绝缘膜具有第一绝缘膜和第二绝缘膜，所述第一绝缘膜具有第一膜厚，第二绝缘膜具有膜厚比所述第一膜厚厚的第二膜厚， 
所述第一绝缘膜和所述第二绝缘膜由同一材料形成， 
所述层间绝缘膜与所述第一绝缘膜和所述第二绝缘膜由不同的材料形成， 
所述第一绝缘膜的所述第一膜厚和所述第二绝缘膜的所述第二膜厚合计起来的总膜厚，为对面相向的所述第一金属绝缘半导体场效应晶体管的所述侧壁与所述第二金属绝缘半导体场效应晶体管的所述侧壁之间的距离的1／2以上。 
22.根据权利要求21所述的半导体器件，其特征在于， 
所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管为n沟道型金属绝缘半导体场效应晶体管，并且，在所述第一金属绝缘半导体场效应晶体管的沟道区和所述第二金属绝缘半导体场效应晶体管的沟道区内，通过所述多层绝缘膜的作用，在所述第一金属绝缘半导体场效应晶体管的栅极长度方向和所述第二金属绝缘半导体场效应晶体管的栅极长度方向上产生拉伸应力。 
23.根据权利要求22所述的半导体器件，其特征在于， 
所述第一绝缘膜和所述第二绝缘膜为氮化硅膜。 
24.根据权利要求22所述的半导体器件，其特征在于， 
所述第一金属绝缘半导体场效应晶体管的所述栅电极的栅极长度和所述第二金属绝缘半导体场效应晶体管的所述栅电极的栅极长度为130nm以下。 
25.根据权利要求21所述的半导体器件，其特征在于， 
所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管为p沟道型金属绝缘半导体场效应晶体管，并且，在所述第一金属绝缘半导体场效应晶体管的沟道区和所述第二金属绝缘半导体场效应晶体管的沟道区内，通过所述多层绝缘膜的作用，在所述第 一金属绝缘半导体场效应晶体管的栅极长度方向和所述第二金属绝缘半导体场效应晶体管的栅极长度方向上产生压缩应力。 
26.根据权利要求21所述的半导体器件，其特征在于， 
所述第一绝缘膜和所述第二绝缘膜为氮化硅膜。 
27.根据权利要求25所述的半导体器件，其特征在于， 
所述第一金属绝缘半导体场效应晶体管的所述栅电极的栅极长度和所述第二金属绝缘半导体场效应晶体管的所述栅电极的栅极长度为130nm以下。 
28.根据权利要求21所述的半导体器件，其特征在于， 
在所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管的所述栅电极上、所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管的所述源极区以及所述第一金属绝缘半导体场效应晶体管和所述第二金属绝缘半导体场效应晶体管的所述漏极区上形成有硅化物膜。 
29.根据权利要求28所述的半导体器件，其特征在于， 
所述硅化物膜为硅化镍膜。 
30.根据权利要求21所述的半导体器件，其特征在于， 
所述第二绝缘膜的膜厚比所述第一绝缘膜的膜厚厚3nm以上。 
31.根据权利要求1所述的半导体器件的制造方法，其特征在于， 
所述第二绝缘膜的膜厚比所述第一绝缘膜的膜厚厚3nm以上。 
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