CN101777379A - 降低匹配线电容的三态cam单元 - Google Patents

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Abstract

公开了一种三态内容可寻址存储器(CAM)单元，用于在不匹配情况下提供降低或最小化的匹配线(ML)电容，和增大匹配线与尾线之间的电流。CAM单元的速度一般与其ML电容成反比，与电流成正比。常规三态CAM单元可具有许多匹配线晶体管，每个晶体管对匹配线电容均有影响。本发明的实施例在CAM单元的匹配线与地线或尾线之间具有单匹配线晶体管。单匹配线晶体管响应比较电路的放电信号将匹配线连接到尾线。比较电路可分成用于驱动栅极电压电平控制节点的上拉部分和用于对栅极电压电平控制节点放电的放电部分，放电信号在栅极电压电平控制节点提供。

Description

降低匹配线电容的三态CAM单元
本申请是申请号为200580025684.X(PCT/CA2005/000844)、申请日为2005年6月1日的名称为“降低匹配线电容的三态CAM单元”的专利申请的分案申请。
技术领域
本发明一般涉及内容可寻址存储器。更具体地说，本发明涉及内容可寻址存储器的高速、低功率存储器单元的设计。
背景技术
在诸如随机存取存储器(RAM)等常规存储器系统中，二进制数(位)存储在存储器单元中，并由指定与存取位置相关联的线性地址的处理器存取。为确保适当的处理器控制，存取存储器的每次操作必须声明存储器单元的地址，这是存取指令的一部分。常规存储器系统未很好地设计用于基于内容的搜索。常规RAM中基于内容的搜索需要由微处理器控制的基于软件的算法搜索。许多存储器存取操作需要执行搜索。为此，在常规RAM中的搜索既不快，而且在使用处理器资源方面效率也不高。
为克服这些不当之处，已开发了一种称为内容可寻址存储器(CAM)的关联存储器系统。CAM允许根据单元内容引用单元。由于此特性的原因，CAM最早应用于诸如高速缓冲存储器子系统等查表实现中，并且现在快速应用于连网系统中。CAM最有价值的特性是其将在多个位置上的搜索作为单次操作执行的能力，搜索中会比较搜索数据(也称为“搜索关键字”)与CAM内存储的数据。一般情况下，搜索关键字载入到搜索线中，并与CAM中存储的字进行比较。在搜索操作期间，与每个存储字相关联的匹配或不匹配信号会在匹配线上生成，指示搜索关键字是否与存储的字匹配。
CAM在单元阵列中存储数据，这些单元一般为基于SRAM的单元或基于DRAM的单元。直至最近以来，基于SRAM的CAM单元由于其实现更简单而一直是最常见的单元。然而，基于SRAM的单元比基于DRAM的单元需要更多的晶体管。因此，基于SRAM的CAM具有比基于DRAM的CAM低得多的封装密度。
图1中显示了典型的CAM方框图。CAM 10包括以行和列方式排列的CAM单元(未显示)存储器阵列25。行中预定数量的CAM单元存储数据字。地址解码器17用于选择CAM阵列25内的任一行，以允许数据写入或读出选定行。诸如位线、列选择器件和字线驱动器等数据存取电路位于阵列25内，以便将数据传入和传出阵列25。在CAM阵列25旁用于每行CAM单元的是匹配线感测电路(未显示)，这些电路在搜索操作期间用于输出结果，指示搜索关键字与行中存储字的成功或不成功匹配。所有行的结果由优先编码器22处理，以输出对应于匹配字位置的地址(匹配地址)。匹配地址在由匹配地址输出块19输出前存储在匹配地址寄存器18中。数据通过数据输入/输出块11和不同的数据寄存器15写入阵列25中。数据通过数据输出寄存器23和数据输入/输出块11从阵列25中读出。CAM的其它组件包括控制电路块12、标志逻辑块13、不同的控制和地址寄存器16以及刷新计数器20。正如本领域的技术人员将明白的，可结合图1选择地使用JTAG块和电压电源(voltage supply)生成块。
图2显示典型的CAM阵列25的分层视图。CAM阵列25包括CAM单元30和匹配线感测电路块26。CAM阵列25的CAM单元30以行和列方式排列。行的CAM单元30连接到公共匹配线MLi、字线WLi和地线或尾线TLi；列的CAM单元30连接到一公共对搜索线SLjb/SLj和一公共对位线BLj/BLjb，其中i是介于0与n之间的整数值，并且j是介于0与m之间的整数值。在CAM阵列25旁用于每行的是匹配线感测电路块26。匹配线感测电路块26包括连接到相应匹配线MLi和尾线TLi的一个匹配线感测电路27。MLi和TLi均在搜索操作期间用于输出匹配信号ML_OUT0到ML_OUTn，指示搜索关键字与存储字的成功或不成功匹配。
匹配线MLi和尾线TLi连接到其相应的匹配线感测电路27，并且用于一些实现的尾线TLi可选择性或永久性接地。虽然图中未显示，但匹配线感测电路27也接收控制信号以控制其操作，并且本领域的技术人员将理解，此类控制信号是电路正确操作所必需的。在匹配线和尾线连接到行中的每个CAM单元时，同一行中的大部分单元不匹配将导致MLi与TLi之间更快的电压差变化。只有少数几个CAM单元不匹配将消耗更少的电流，并导致慢得多的电压差变化。
存在若干已知的CAM单元方案。“内容可寻址存储器核单元研究”(“Content Addressable Memory Core Cells.A survey”by Kenneth J.Schultz published in the VLSI journal of INTEGRATION 23(1997)pp.171-188)是一个包括了几个此类方案说明的良好资料来源，其内容通过引用结合于本文。图3A中显示了此类现有技术方案中被认为是最相关，但仍极为不同的方案。此方案是如2001年11月20日发布的美国专利No.6,320,777所述的典型基于三态DRAM的CAM单元30，该专利内容也通过引用结合于本文。单元30具有比较电路，该电路包括n沟道搜索晶体管31，该晶体管在匹配线ML与尾线TL之间和n沟道比较晶体管32串联。搜索线SLb连接到搜索晶体管31的栅极。存储电路包括n沟道存取晶体管33，该晶体管的栅极连接到字线WL，并在位线BL与单元板电压电势VCP之间和电容器34串联。电荷存储节点CELL1连接到比较晶体管32的栅极，以根据电容器34中存储的电荷导通或截止晶体管32，即，CELL1为逻辑“1”或逻辑“0”。其余晶体管和电容器为另一半三态数据位复制晶体管31、32、33和电容器34，并且连接到对应的线SL和BLb，并提供用于支持三态数据存储。如表1中所示，它们一起可存储表示逻辑“1”、逻辑“0”或“无关”的三态值。
  三态值   CELL1   CELL2
  0   0   1
  1   1   0
  “无关”   0   0
表1
在现有技术的一些匹配线感测方案中，每条匹配线最初预充电为高到满VDD电源。如果其存储字的内容与搜索关键字不匹配，即失配，则匹配线将通过晶体管31、21的沟道放电到地，但如果存储字匹配搜索关键字则将保持在VDD电平。每个匹配线电压电平由匹配线感测电路感测，该电路生成匹配线电压电平与参考电压电平的比较结果。感测方案的其它变化也为人所熟知。然而，通常匹配线电压电平在发生不匹配时变化，因为它将放电到地或VDD电平。在匹配的情况下，匹配线不放电，并且匹配线电压电平不改变。
尾线TL一般接地。由于n沟道晶体管具有更高效率，因此，所有晶体管趋向于为n沟道而不是p沟道。上面提到的发布的美国专利No.6,320,777中详细描述了三态DRAM单元的操作说明。
图3B显示传统的基于SRAM的三态CAM单元。两个存储器单元SRAM单元1和SRAM单元2分别在三态CAM单元的P侧和Q侧上提供。SRAM单元1在其一个节点提供作为输出的信号SNP，该信号在图3B中提供到晶体管M2的栅极。SRAM单元2在其一个节点提供作为输出的信号SNQ，该信号在图3B中提供到晶体管M4的栅极。晶体管M1和M2在ML与TL之间串联，并用于执行与P侧上SRAM单元1相关的搜索操作。晶体管M3和M4在ML与TL之间串联，并用于执行与Q侧上SRAM单元2相关的搜索操作。晶体管对M1、M2和M3、M4构成两个所谓的搜索栈-每对分别提供为P和Q侧的搜索栈。
图3B中的单元操作如下。信息根据下面的表2存储在单元中。注意，数据如表中所示编码用于搜索栈的正确操作。
  数据   SNP   SNQ   SLP   SLQ
  0   0   1   1   0
  1   1   0   0   1
  “无关”   0   0   0   0
表2：用于图3B中CAM单元的三态数据真值表
在搜索操作前，通过使用熟知和理解的技术已将数据写入CAM单元。通过将搜索关键字信息放到搜索线(SL)上而启动搜索。单元排列成，在存储数据与搜索数据之间的比较得出匹配时，单元任一侧(P侧或Q侧)都不经由M1和M2或M3和M4产生匹配线(ML)与尾线(TL)之间的导电通路。然而，如果存在不匹配，则单元的至少一个搜索栈将可传导，并将使ML电压等于TL电压电平。感测方案可以许多不同的方式构建，并且其主要功能是确定存储数据与搜索关键字之间是否存在匹配，以及在不匹配时提供ML与TL之间的导电通路。在单个ML上放置的CAM单元越多，CAM密度越大，需要的感测放大器就越少。然而，由于随同一ML上单元数量成比例增加的累积寄生电容的原因，性能会受影响。
在集成CAM设计中一个重大的问题是在搜索操作期间处理ML的大电容。这在三个方面提出了问题。首先，搜索操作的速度一般受限于在感测到指示是否存在导电通路时ML电压电平可改变得有多快。此速度与ML寄生电容值和匹配线与尾线之间导电通路的电流成比例。ML到TL电压以形成V伏的电压差，在ML与TL之间具有电容C和导电通路电流I所需的时间t表示为t＝CV/I。通过将匹配线分段成更小的部分可能降低ML电容，如2003年6月23日发布，授予Kim等人的美国专利No.6,584,003中所述，该专利通过引用结合于本文。然而，由于需要另外的感测电路，因此这个ML电容降低会以硅面积为代价。第二，搜索操作期间的大约功率预算可预期为大约40％SL功率、40％ML功率和20％外围电路功率。注意，搜索操作功率远远大于CAM芯片的最大动态功耗。由于ML功率与CV2f成比例，因此ML电容的任何降低均将直接降低搜索功耗的匹配线部分。第三，由于所有匹配线感测放大器在搜索操作期间同时被激活，因此产生了巨大的功率尖峰。由于这会导致严重的电轨噪声，甚至电力网崩溃，因此这可能特别麻烦。
ML电容具有来自以下每个分量的成分：ML的连线电容；以及M1、M2、M3和M4的源极与漏极电容，它们每个又由多个分量组成。后者也将根据应用为搜索关键字的数据模式而改变。实际上，发现最坏情况的ML电容发生在搜索线之一为高时。
如上所述，CAM单元为人所熟知的是多达两个晶体管直接连接到匹配线，每个晶体管对匹配线电容有影响。一般在两个搜索栈中提供多达四个晶体管，每个用于存储器单元的一侧。此类CAM单元例如在以下三个参考中有描述：2002年11月19日授予V.Lines等人(Mosaid Technologies Inc.)的美国专利No.6,483,733；1999年9月7日授予N.B.Threewitt(Cypress Semiconductor Corporation)的美国专利No.5,949,696；以及2002年7月9日授予Srinivasan等人(NetLogic Microsystems，Inc.)的美国专利No.6,418,042。
2000年11月28日授予Nataraj等人(NetLogic Microsystems，Inc.)的美国专利No.6,154,384描述了一种三态内容可寻址存储器单元，其包括第一存储器单元、比较电路、第二存储器单元和屏蔽电路。′384专利的比较电路与前面所述的专利不同，不在两个栈中使用四个晶体管。相反，它包括执行比较功能的三个晶体管，从而稍微降低了匹配线电容。然而，需要进一步降低匹配线电容，以便提高速度并降低功耗和噪声。
因此，希望提供一种三态CAM单元，其为匹配线与尾线之间的导电通路提供降低的匹配线电容和增大的电流。
发明内容
本发明目的是消除或减轻以前三态CAM单元的至少一个缺点。
本发明的目的是提供一种改进的三态CAM单元，其至少产生更低匹配线电容和更大导电通路电流之一。这又转换成CAM集成电路的更高速度、更低功率和更低噪声。
本发明将描述降低匹配线电容和增大导电通路电流的一些电路技术。IC的提高的速度和降低的功率将与这些改进直接成比例。
包括CAM的任一存储器设计的一个重要目标是将单元大小(晶体管数和几何形状)保持为提供有效硅面积利用所需的最小值。本发明的实施例引入了几种新颖的单元方案，这些方案与已知方案相比涉及更高的晶体管数，但大大降低了ML电容和增大了导电通路电流。这又产生了更佳的搜索性能，因而需要更少的支持电路，并实现功率更低、速度更快的操作。
在第一方面，本发明提供一种三态内容可寻址存储器(CAM)单元，它具有位线、第一和第二搜索线、字线、匹配线、尾线以及第一和第二存储器单元。所述内容可寻址存储器单元包括比较电路，用于从第一和第二存储器单元接收存储数据，并从所述搜索线接收搜索数据。所述比较电路响应所述搜索数据执行所述存储数据与所述搜索数据的比较，并在所述比较产生不匹配条件时提供放电信号。内容可寻址存储器单元还包括单匹配线晶体管，用于响应放电信号将匹配线连接到尾线。
所述比较电路可包括用于驱动栅极电压电平控制节点的上拉部分和用于对所述栅极电压电平控制节点放电的放电部分，所述放电信号在栅极电压电平控制节点提供。所述单匹配线晶体管可具有连接到所述栅极电压电平控制节点以接收所述放电信号的栅极端子。
所述单匹配线晶体管可为n型，并具有连接到所述匹配线的漏极端子和连接到所述尾线的源极端子。许多实施例将相对于此情况进行论述。
在一个实施例中，所述上拉部分可包括第一和第二n型上拉晶体管，第一n型上拉晶体管将第一搜索线连接到所述栅极电压电平控制节点，且第二n型上拉晶体管将第二搜索线连接到所述栅极电压电平控制节点。第一n型上拉晶体管可具有用于从第一存储器单元接收存储数据的栅极端子，并且第二n型上拉晶体管可具有用于从第二存储器单元接收存储数据的栅极端子。所述放电部分可包括在所述栅极电压电平控制节点与诸如地或VSS等电压电源之间彼此串联的第一和第二n型放电晶体管。在该情况下，第一n型放电晶体管可具有用于从第一存储器单元接收存储数据的栅极端子，并且第二n型放电晶体管可具有用于从第二存储器单元接收存储数据的栅极端子。
在另一实施例中，所述上拉部分可包括具有两个分支的上拉搜索栈，每个分支将所述栅极电压电平控制节点连接到电压电源。每个分支可包括一对串联的p型晶体管，其中一个分支在所述p型晶体管的栅极端子接收来自第一搜索线的数据和来自第一存储器单元的存储数据，并且另一分支在所述p型晶体管的栅极端子接收来自第二搜索线的数据和来自第二存储器单元的存储数据。
在又一实施例中，所述上拉部分可还包括上拉预充电晶体管，用于响应预充电信号将所述电压电源连接到所述上拉搜索栈。
在又一实施例中，所述放电部分可包括具有两个分支的放电搜索栈，每个分支将所述栅极电压电平控制节点连接到电压电源。每个分支可包括一对串联的n型晶体管，其中一个分支在所述n型晶体管的栅极端子接收来自第二搜索线的数据和来自第一存储器单元的存储数据，并且另一分支在所述n型晶体管的栅极端子接收来自第一搜索线的数据和来自第二存储器单元的存储数据。
在另一实施例中，所述放电部分可包括单放电晶体管，用于响应预充电信号将所述栅极电压电平控制节点连接到诸如地或VSS等电压电源。
在又一实施例中，所述单匹配线晶体管可为p型，并具有连接到所述栅极电压电平控制节点以接收所述放电信号的栅极端子。所述上拉部分可包括在所述栅极电压电平控制节点与电压电源之间彼此串联的第一和第二p型上拉晶体管。第一p型上拉晶体管可具有用于从第一存储器单元接收存储数据的栅极端子，并且第二p型上拉晶体管可具有用于从第二存储器单元接收存储数据的栅极端子。所述放电部分可包括第一和第二p型放电晶体管，第一p型放电晶体管将第一搜索线连接到所述栅极电压电平控制节点，并且第二p型放电晶体管将第二搜索线连接到所述栅极电压电平控制节点。第一p型放电晶体管可具有用于从第一存储器单元接收存储数据的栅极端子，并且第二p型放电晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
第一和第二存储器单元可为SRAM单元或DRAM单元。
在另一方面，本发明提供一种具有匹配线的三态内容可寻址存储器单元，所述CAM单元具有：比较电路，用于响应存储数据与搜索数据之间的比较而提供比较结果信号；以及单晶体管，用于响应所述比较结果信号被断言而将所述匹配线连接到放电节点。
在结合附图查看以下本发明具体实施例的说明中，本领域的技术人员将明白本发明的其它方面和特性。
附图说明
现在将仅通过示例方式，参照附图描述本发明的实施例，其中：
图1显示典型CAM的方框图；
图2显示典型CAM阵列的分层视图；
图3A显示使用DRAM存储器单元的常规基本三态CAM单元；
图3B显示使用SRAM存储器单元的常规基本三态CAM单元；
图4显示根据本发明一个实施例具有降低的ML电容的三态CAM单元方框图；
图5显示根据本发明一个实施例具有降低的ML电容的三态CAM单元；
图6显示通过使用PMOS实现，根据本发明另一实施例具有降低的ML电容的三态CAM单元；
图7显示通过使用CMOS实现，根据本发明另一实施例具有降低的ML电容的三态CAM单元；
图8显示通过使用带预充电的CMOS实现，根据本发明另一实施例具有降低的ML电容的三态CAM单元；以及
图9显示通过使用带简化预充电的CMOS实现，根据本发明另一实施例具有降低的ML电容的三态CAM单元。
具体实施方式
本发明一般提供一种三态内容可寻址存储器(CAM)单元，用于在不匹配情况下提供降低或最小化的匹配线(ML)电容和增大匹配线与尾线之间的电流。CAM单元的速度一般与其ML电容成反比，与电流成正比。常规三态CAM单元具有许多匹配线晶体管，一般为四个，每个晶体管对匹配线电容均有影响。根据本发明实施例的三态CAM单元在CAM单元的匹配线与地线或尾线之间具有单匹配线晶体管。单匹配线晶体管响应来自比较电路的放电信号而将匹配线连接到尾线。比较电路可分成用于驱动栅极电压电平控制节点的上拉部分和用于对栅极电压电平控制节点放电的放电部分，放电信号在栅极电压电平控制节点提供。这些实施例为每个部分提供有不同的晶体管配置，每个具有不同的特征。
在此说明中，术语n型、n沟道和NMOS将交互使用。类似地，术语p型、p沟道和PMOS将交互使用。正如本领域的技术人员所熟知的一样，术语“尾线”将在本文用于表示地线或尾线。
在此说明中，CAM单元的P侧和Q侧将分别指第一存储器单元和第二存储器单元。SLP将在本文用于表示第一搜索线的数据，并且SLPb将在本文用于表示第一搜索线的数据补数。SNP将用于表示第一存储器单元的存储数据，并且SNPb将用于表示第一存储器单元的存储数据补数。SLQ将在本文用于表示第二搜索线的数据，并且SLQb将在本文用于表示第二搜索线的数据补数。SNQ将用于表示第二存储器单元的存储数据，并且SNQb将用于表示第二存储器单元的存储数据补数。这些标签每个均显示在图中，并相对于图进行描述。术语“栅极电压电平控制节点”和“节点NX”(或“NX节点”)将在本文交互使用，以表示控制匹配线晶体管栅极电压电平的CAM单元内部节点。此节点或者可称为输出节点，因为它提供由CAM单元在内部使用的输出。术语VSS将用于表示地节点、地轨或只是电接地。术语VDD将用于表示电源电压、电源节点、电源电轨或只是电轨。
本发明的实施例提供了具有匹配线的三态内容可寻址存储器单元。该CAM单元包括比较电路，用于响应存储数据与搜索数据之间的比较提供比较结果信号。该CAM单元还包括单晶体管，用于响应比较结果信号被断言而将匹配线连接到放电节点。
图4显示根据本发明一个实施例具有降低的ML电容的三态CAM单元方框图。在图4中，存储器单元电路已忽略，以便简化三态CAM单元的图示。然而，本领域的技术人员可轻松理解必需的连接。此类连接也相对于图5进行描述。在图4中，提供了根据本发明一个实施例的三态CAM单元100，该单元具有搜索和比较电路102和单匹配线晶体管104。单匹配线晶体管连接在匹配线ML与尾线TL之间。在本文所述的所有实施例中的尾线TL都可作为单独的线提供；或者，它可接地或连接到VDD。单匹配线晶体管104的栅极连接到节点NX。
搜索和比较电路102提供搜索和比较功能，并连接到在图4中显示为节点NX的栅极电压电平控制节点以及如图所示连接到VDD和VSS。搜索和比较电路102可描述为控制电路或逻辑电路，控制匹配线晶体管104的激活。换而言之，比较电路102基于存在的匹配或不匹配，提供放电信号以控制匹配线晶体管。如上所述，通常在发生不匹配时匹配线电压电平会改变，这是因为匹配线晶体管在不匹配的情况下会导通。因此，在不匹配条件下，比较电路102提供放电信号到匹配线晶体管104的栅极。放电信号对于n型晶体管104可作为高信号提供，并且对于p型晶体管104可作为低信号(即地)提供。在匹配情况下，匹配线与尾线不均衡，并且匹配线电压电平不改变。这适用于本文论述的所有实施例。
换而言之，本发明提供一种三态内容可寻址存储器(CAM)单元，它具有位线、第一和第二搜索线、字线、匹配线、尾线以及第一和第二存储器单元。内容可寻址存储器单元包括比较电路，用于从第一和第二存储器单元接收存储数据，并从搜索线接收搜索数据。比较电路响应搜索数据执行存储数据与搜索数据的比较，并在比较产生不匹配条件时提供放电信号。内容可寻址存储器单元还包括单匹配线晶体管，用于响应放电信号将匹配线的电压连接到尾线。
最好是搜索和比较电路102包括上拉部分106和放电部分108。一般情况下，CAM单元不同时包括放电和上拉部分，即，元件全部为放电元件。通常且在适当条件下，上拉部分将节点NX上拉到正电源电压，例如VDD；放电部分或下拉部分对节点NX放电，或者将节点下拉到VSS。比较电路可包括用于驱动栅极电压电平控制节点的上拉部分和用于对栅极电压电平控制节点放电的放电部分，放电信号在栅极电压电平控制节点提供。单匹配线晶体管可具有连接到栅极电压电平控制节点以接收放电信号的栅极端子。正如后面将更详细描述的一样，在本发明的实施例中，上拉部分106可包括连接在节点NX与VDD之间的多个上拉晶体管，并且放电部分108可包括连接在节点NX与VSS之间的多个放电晶体管。
从另一角度来解释，图4所述的通用实施例包括连接在ML与TL之间的单个器件，用于将匹配线的电压连接到尾线，由此降低或最小化ML电容和增大电流。如上所述，ML电容由匹配线金属迹线(track)的电容和连接到ML的任何器件的电容组成。由于在任一替代方案中匹配线金属迹线的电容始终存在，因此应考虑由器件作用的其余电容的不同之处。在图4所示的情况下，其余ML电容是单个器件的电容，这不同于常规CAM单元中多个器件的电容。
在CAM核中，晶体管趋向于具有最小宽度W和长度L，即，它们趋向于占用最小面积。只将第一阶效应考虑进去，L可保持为由技术确定的最小值，因为降低L有两个正面效应：电流增大；以及晶体管的栅极-源极和栅极-漏极电容降低。保持L最小值将也有三个负面效应：晶体管漏极阻抗降低；晶体管源极-漏极电容增大；以有源极-漏极漏电流增大。类似地，保持W为最小值将具有正面效应(晶体管的所有电容分量降低)和负面效应(电流降低)。所有这些效应对单元上拉和放电部分中的晶体管性能不会有关键性的影响。因此，这些晶体管的W和L趋向于为最小值。
然而，对于匹配线晶体管，这些效应的影响至关重要。为此，匹配线晶体管的W和L经常要最优化。最佳尺寸将由过程特性而不是示意性实现确定。要理解的是，在本文所述的所有实施例中，上拉和下拉晶体管的尺寸通常将为过程约束确定的最小值，并且对于同一过程中CAM单元的所有示意性实现，匹配线晶体管大小将具有相同的趋势。因此，在同一过程中实现的两个CAM单元占用的硅面积不同之处将更快地由晶体管数而不是晶体管尺寸确定。
在现有技术中，三态CAM单元一般已提供成更低的电流通过连接到匹配线的器件(如图3B中的M1、M2、M3和M4)。另外，此更低的电流附带有更高的电容。另一方面，本发明的实施例寻求最小化电容，同时增大通过连接到匹配线的器件的电流。假设在电流和电容单位方面定义了现有技术三态CAM单元布置。随后，假设直接或间接连接到ML的每个晶体管为作用1个常规电容单位(分别为2个晶体管-2个单位)。如本发明实施例中一样，在两条线(或一条线与地)之间有1个晶体管将消耗1个电流单位，而如现有技术中串联的2个晶体管将消耗仅1/2个电流单位。本发明的设计目标是增大电流和降低电容，同时尽力保持尽可能少的晶体管并节省芯片面积。这又将使ML感测速度增快，而无需另外的硅面积或功耗。
图5显示根据本发明一个实施例具有降低的ML电容的三态CAM单元。单匹配线晶体管104是单n型器件110，并具有连接到匹配线的漏极端子和连接到尾线的源极端子。n型晶体管110在存储数据与搜索线数据不匹配的情况下导通。栅极电压电平控制节点或节点NX定义在匹配线晶体管104的栅极处。上拉部分106包括两个并联的n型上拉晶体管112和114。第一个n型上拉晶体管112的栅极提供有SNP信号，而漏极连接到SLP，源极连接到节点NX。第二个n型上拉晶体管114的栅极提供有SNQ信号，而其漏极连接到SLQ，其源极连接到节点NX。放电部分108包括两个串联的n型放电晶体管122和124。第一个n型放电晶体管122的漏极连接到节点NX，而其栅极连接到SNPb节点，其源极连接到第二个n型放电晶体管124的漏极。第二个n型晶体管124的栅极连接到SNQb信号，而其源极连接到VSS。栅极电压电平控制节点或节点NX可描述为位于晶体管112、114和122共用漏极/源极端子处的节点。
在搜索操作期间，数据应用到搜索线SLP和SLQ，并经过与112、114、122和124相关联的逻辑，并在节点NX上产生适当的中间信号。如果存储数据与搜索关键字匹配，则将在NX上出现低电压电平，导致跨匹配线晶体管110的不导电通路。如果存在不匹配，则中间节点NX达到高，并且存在跨晶体管110的导电通路。放电晶体管122和124是必需的，因为在存储在单元中的三态“无关”的情况下，低信号被应用到上拉晶体管112和114的栅极，并且节点NX由于无下拉部分而保持浮动。为此，需要NX经122和124拉低。换而言之，基于跨匹配线晶体管110存在导电还是不导电通路，可检测是否发生了匹配，而这又由在节点NX上出现的中间信号电平确定。晶体管112和122可分别视为用于单元P侧的搜索晶体管和比较晶体管。类似地，晶体管114和124可分别视为用于单元Q侧的搜索晶体管和比较晶体管。
以另一种方式解释图5实施例的一些方面，上拉部分可包括第一和第二n型上拉晶体管，第一n型上拉晶体管将第一搜索线连接到栅极电压电平控制节点，并且第二n型上拉晶体管将第二搜索线连接到栅极电压电平控制节点。第一n型上拉晶体管可具有用于从第一存储器单元接收存储数据的栅极端子，并且第二n型上拉晶体管可具有用于从第二存储器单元接收存储数据的栅极端子。放电部分可包括在栅极电压电平控制节点与电压电源之间彼此串联的第一和第二n型放电晶体管，这种情况下，第一n型放电晶体管可具有用于从第一存储器单元接收存储数据的栅极端子，并且第二n型放电晶体管可具有用于从第二存储器单元接收存储数据的栅极端子。
在图5所示实施例中，使用如标准SRAM中的写操作，将数据存储在单元中。注意，在本发明的此实施例中，使用SRAM单元两侧的信息，而不是如现有技术中只使用一侧的。由于通常单元越对称，单元的抗扰度就越佳，并且读和写的余量得到更佳的均衡，因此这可转为优势。注意，虽然相对于SRAM存储器单元描述了实现，但本发明的实施例也可用DRAM存储器单元或任一其它合适类型的存储器单元实现。在图5的实现中，与常规实现相比，电流被最大化(如前面定义的1个单位)，而电容被最小化(也为1个单位)。
比较图3B中的现有技术解决方案和图5中本发明的可能实施例之一，可以看到，现有技术方案在最坏情况下可有多达3个晶体管连接到ML。晶体管M1和M3直接连接，并且在SLP/SLQ承载三态“1”或三态“0”时，M2或M4之一通过传导M1或M3连接。这意味着，现有技术方案中由晶体管引入的ML电容部分按常规可测量为3个单位。在图5方案中，只有一个晶体管连接到ML，因此只收集到1个单位的电容。比较电流，可轻易看到，在现有技术情况下，由于只有一对串联晶体管可同时导电(M1-M2对或M3-4对)，因此它只是1/2个单位。图5中用于本发明的方案或实施例将能够提取1个单位的电流，因为只有一个晶体管在ML与TL之间导电，而不是串联的晶体管链。比较判定的结果是本发明中提供的方案趋向于具有大约2倍的电流和1/3倍的电容。当然，这带来的代价是更高的晶体管数：新单元具有1个附加晶体管。然而，它不一定意味着新单元将占用更多面积。现有技术方案具有4个匹配线晶体管，而新方案只有1个，并且那些是具有优化而不一定是最小W和L的器件。因此，新单元具有4个最小大小的器件和1个非最小大小、可能更大的器件，而现有技术方案具有4个更大的器件。在比较其它现有技术CAM单元方案与本发明其它实施例时，可使用同一方法。
此设计的优点在于，即使它比诸如图3B中的常规三态CAM单元设计需要一个额外的晶体管，但由于根据本发明实施例只有一个晶体管连接到ML，因此ML电容现在也将大大降低。因此，除匹配线金属迹线电容外，ML电容的其余部分只由单匹配线晶体管110确定，不同于在某些现有技术实现中由四个晶体管组合确定。通过使110变小，有可能针对给定过程将ML电容最小化。在ML与TL之间具有单个器件与具有层叠器件相比是一个改进。
以如图2中所示方式实现如图5中的多个三态CAM单元时，在单元的节点NX有可能观测到称为弱“1”的现象。多个三态CAM单元共享SLP和SLQ线时，会出现弱“1”。由于这些单元连接到全部并联的搜索线，因此搜索线驱动器可能过载，并且在连接到同一搜索线的所有单元的节点NX可观测到稍低于VDD的电压。在节点NX的电压电平低于VDD时，它可描述为弱“1”，相对于在节点NX的电压电平为VDD时的强“1”。其它实施例中的一些设计变化将解决弱“1”问题。
图6到图9显示本发明的不同实施例。每个备选实施例显示用于上拉和放电部分的不同配置。在不同的单元实现中有不同数量的晶体管，并且在实现中PMOS和NMOS器件的数量也不同。变化可使某些实现对用于某些过程有或多或少的吸引力(例如在DRAM过程中，经常最好是只有一种类型的器件：PMOS或NMOS以获得更高的密度)。图5所示的主要实现具有最小数量的晶体管；根据设计目标的其它实现具有更多晶体管，但能够提供有时希望的强“1”信号。注意，在图6到图9的每个图中，SRAM单元未显示以便简化图，但节点和信号的标记对应于图5中的标记。虽然本文描述的是SRAM和DRAM存储器单元，但本领域的技术人员要理解，可使用任一类型的易失性或非易失性存储器，如EPROM、FLASH等。
图6显示使用p型或PMOS实现，根据本发明另一实施例具有降低的ML电容的三态CAM单元。图6可视为实现有p沟道晶体管，倒置形式的图5单元。在此实现中，单匹配线晶体管104是p型器件210，其源极连接到ML，并且其漏极连接到TL。上拉部分106包括两个串联的p型上拉晶体管212和214。第一p型上拉晶体管212其源极连接到VDD电源，其栅极连接到SNP节点，并且其漏极连接到第二p型上拉晶体管214的源极。第二p型上拉晶体管214其栅极连接到SNQ节点，并且其漏极连接到节点NX。放电部分108包括并联的两个p型放电晶体管222和224。第一p型放电晶体管222其漏极连接到节点NX，其源极连接到SLPb，并且其栅极连接到SNPb。第二p型放电晶体管224其漏极连接到节点NX，其源极连接到SLQb，并且其栅极连接到SNQb。
使用真值表(表2)并记住它，类似于所有其它实现，在匹配的情况下TL与ML之间不得有导电通路，而在不匹配的情况下必须存在导电通路，可以理解图6中的实施例或方案的功能性。在存储在单元中的三态“无关”的情况下，节点NX可能不浮动，并且这正是上拉部分106的使用目的。重要的是还要注意，在此实现中SRAM单元负载I平衡，正如图5的方案中一样。通常，对于本领域的技术人员，图6中实施例或方案的操作是显而易见的。
以另一种方式解释图6实施例，单匹配线晶体管可为p型，并具有连接到栅极电压电平控制节点以接收放电信号的栅极端子。上拉部分可包括在栅极电压电平控制节点与电压电源之间彼此串联的第一和第二p型上拉晶体管。第一p型上拉晶体管可具有用于从第一存储器单元接收存储数据的栅极端子，并且第二p型上拉晶体管可具有用于从第二存储器单元接收存储数据的栅极端子。放电部分可包括第一和第二p型放电晶体管，第一p型放电晶体管将第一搜索线连接到栅极电压电平控制节点，并且第二p型放电晶体管将第二搜索线连接到栅极电压电平控制节点。第一p型放电晶体管可具有用于从第一存储器单元接收存储数据的栅极端子，并且第二p型放电晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
图7显示使用全CMOS栅极实现，根据本发明另一实施例具有降低的ML电容的三态CAM单元。此实现在节点NX提供强“1”，因为使用的p型器件提供全VDD电压电平到节点NX，而图5的n沟道器件将节点NX连接到搜索线，在搜索线，电压电平可能不象在搜索线驱动器过载情况下的VDD一样高。作为一种折衷，图7所示的实施例与图5实施例相比，需要四个额外的晶体管。在图7中，单匹配线晶体管104是n型器件310。上拉部分106包括四个p型上拉晶体管312、314、316和318，这些晶体管可总称为具有两个分支的上拉搜索栈。第一p型上拉晶体管312其源极连接到VDD，其栅极连接到SLQb，并且其漏极连接到第二p型上拉晶体管314的源极。第二p型上拉晶体管314其栅极连接到SNQb，并且其漏极连接到节点NX。第三p型上拉晶体管316其源极连接到VDD，其栅极连接到SLPb，并且其漏极连接到第四p型上拉晶体管318的源极。第四p型上拉晶体管318其栅极连接到SNPb，并且其漏极连接到节点NX。
图7的放电部分108包括四个n型放电晶体管322、324、326和328，这些晶体管可总称为具有两个分支的下拉或放电搜索栈。第一n型放电晶体管322其漏极连接到节点NX，其栅极连接到SLQb，并且其源极连接到第二n型放电晶体管324的漏极。第二n型放电晶体管324其栅极连接到SNPb，并且其源极连接到VSS。第三n型放电晶体管326其漏极连接到节点NX，其栅极连接到SLPb，并且其源极连接到第四n型放电晶体管328的漏极。第四n型放电晶体管328其栅极连接到SNQb，并且其源极连接到VSS。
类似于所有前面的实现，图7中实施例或方案的操作由同一真值表(表2)的逻辑确定，反映了晶体管310在匹配情况下不导电以及在不匹配情况下导电的事实。类似地，上拉部分功能是防止节点NX浮动。正如对所有前面实现一样，本领域的技术人员应理解操作。
因此，图7的实施例可描述为如下情况：上拉部分可包括具有两个分支的上拉搜索栈，每个分支将栅极电压电平控制节点连接到电压电源。每个分支可包括一对串联的p型晶体管，其中一个分支在p型晶体管的栅极端子接收第一搜索线的数据和第一存储器单元的存储数据，并且另一分支在p型晶体管的栅极端子接收第二搜索线的数据和第二存储器单元的存储数据。图7实施例中还显示了放电部分可包括具有两个分支的放电搜索栈，每个分支将栅极电压电平控制节点连接到电压电源。每个分支可包括一对串联的n型晶体管，其中一个分支在n型晶体管的栅极端子接收第二搜索线的数据和第一存储器单元的存储数据，并且另一分支在n型晶体管的栅极端子接收第一搜索线的数据和第二存储器单元的存储数据。
图8显示使用带预充电的CMOS栅极实现，根据本发明另一实施例具有降低的ML电容的三态CAM单元。此实施例通过提供预充电栅极电路，减少CMOS实现中的晶体管数而改进设计。在图8中，单匹配线晶体管104是n型或NMOS器件410。上拉部分106包括四个PMOS或p型上拉晶体管312、314、316和318以及上拉预充电晶体管412。诸如p型预充电晶体管的上拉预充电晶体管412其源极连接到VDD，其栅极连接到承载预充电信号的节点PRE，并且其漏极连接到第一p型上拉晶体管312的源极。预充电信号是一个脉冲，在预充电阶段中或在搜索操作之间具有逻辑值“1”(高)，以及在比较存储数据与搜索关键字时搜索操作期间具有逻辑值“0”(低)。脉冲要具有“1”和“0”阶段的足够持续时间，以便节点NX可完全放电到地或完全上拉到VDD。第一p型上拉晶体管312其栅极连接到SLQb，并且其漏极连接到第二p型上拉晶体管314的源极。第二p型上拉晶体管314其栅极连接到SNQb，并且其漏极连接到节点NX。第三p型上拉晶体管316其源极连接到预充电上拉晶体管412的漏极，其栅极连接到SLPb，并且其漏极连接到第四p型上拉晶体管318的源极。第四p型上拉晶体管318其栅极连接到SNPb，并且其漏极连接到节点NX。在图8中，放电部分108包括单n型放电晶体管422。该n型放电晶体管422其源极连接到VSS，其栅极连接到PRE节点，并且其漏极连接到NX节点。因此，可以说在图8的实施例中，上拉部分还包括上拉预充电晶体管，用于响应预充电信号将电压电源连接到上拉搜索栈。
图8中的实施例比前面图5-7中的实施例具有更少的晶体管。然而，图8中的实施例需要预充电阶段才可正常操作。上拉部分中的预充电晶体管412需要将上拉部分与VDD断开，以便它保持截止，并保证在预充电阶段期间它无法将NX节点上拉。放电部分中的预充电晶体管422确保在上拉部分中进行信号比较时，节点NX被释放，并在检测到不匹配时可被上拉。随后，在比较完成并且匹配线感测放大器已感测到ML信号电平时，晶体管422将节点NX下拉回VSS(预充电NX节点)，为单元准备下一搜索操作。在预充电阶段期间，搜索关键字可应用到312-316的栅极。通常，对于本领域的技术人员，图8中实施例或方案的操作应是显而易见的。
图9显示使用带简化预充电的CMOS栅极方案，根据本发明另一实施例具有降低的ML电容的三态CAM单元。在此实施例中，从设计中去除了p型预充电晶体管，从而进一步减少了晶体管数。注意，在此体系结构中，SLPb和SLQb在预充电期间必须保持高，从而产生稍微更高的SL功耗。
在图9中，单匹配线晶体管104是n型匹配线晶体管510。上拉部分106包括四个p型上拉晶体管512、514、516和518。p型上拉晶体管312、314、316和318分别对应于图7类似编号的p型上拉晶体管，并且以同一配置排列和连接。在图9中，放电部分108包括单n型放电晶体管522。该n型放电晶体管522其源极连接到VSS，其栅极连接到PRE节点，并且其漏极连接到NX节点。
可以看到，图7和图9的实施例分别具有放电部分，该部分包括单放电晶体管，用于响应预充电信号将栅极电压电平控制节点连接到电压电源。
图9中的实施例比前面图5-7中的实施例具有更少的晶体管，并且甚至比图8中的实施例少一个晶体管。然而，它仍需要预充电阶段才可正常操作，因此，对于搜索操作控制，它比图5-7的实施例需要稍微更复杂的计时。通常，对于本领域的技术人员，图9中实施例或方案的操作应是显而易见的。
图6实施例基本上是图5实施例的倒置实现，使用p型器件而不是n型器件，这已经描述。本领域的技术人员要理解的是，对于本文所述如图7-9中的其它实施例及其等同物，可进行类似的倒置。
本发明的上述实施例仅旨在作为示例。在不脱离只由本文所附权利要求书定义的本发明范围的情况下，本领域的技术人员可对特殊实施例实现变更、修改和改变。

Claims (36)

1.用于内容可寻址存储器单元并与第一和第二搜索线相连接的比较电路，包括：
匹配线晶体管，用于响应所述第一和第二搜索线之间的不匹配条件以及存储在所述内容可寻址存储器单元中的数据把匹配线连接到尾线；和
放电电路，用于对所述匹配线晶体管的栅极放电。
2.如权利要求1所述的比较电路，进一步包括用于响应于所述不匹配条件而把栅极电压连接到所述匹配线晶体管的所述栅极的上拉部分。
3.如权利要求2所述的比较电路，其中所述匹配线晶体管为n型，并具有连接到所述匹配线的漏极端子，和连接到所述尾线的源极端子。
4.如权利要求3所述的比较电路，其中所述上拉部分包括第一和第二n型上拉晶体管，第一n型上拉晶体管将所述第一搜索线连接到所述匹配线晶体管的所述栅极，且第二n型上拉晶体管将所述第二搜索线连接到所述匹配线晶体管的所述栅极。
5.如权利要求4所述的比较电路，其中第一n型上拉晶体管具有用于从第一存储器单元接收存储数据的栅极端子，并且第二n型上拉晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
6.如权利要求3所述的比较电路，其中所述放电电路包括在所述匹配线晶体管的所述栅极与电压电源之间彼此串联的第一和第二n型放电晶体管。
7.如权利要求6所述的比较电路，其中第一n型放电晶体管具有用于从第一存储器单元接收存储数据的栅极端子，并且第二n型放电晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
8.如权利要求3所述的比较电路，其中所述上拉部分包括具有两个分支的上拉搜索栈，每个分支将所述匹配线晶体管的所述栅极连接到电压电源。
9.如权利要求8所述的比较电路，其中每个分支包括一对串联的p型晶体管，并且一个分支在所述p型晶体管的栅极端子接收来自第一搜索线的数据和来自第一存储器单元的存储数据，且另一分支在所述p型晶体管的栅极端子接收来自所述第二搜索线的数据和来自第二存储器单元的存储数据。
10.如权利要求8所述的比较电路，其中所述上拉部分还包括响应预充电信号将所述电压电源连接到所述上拉搜索栈的上拉预充电晶体管。
11.如权利要求3所述的比较电路，其中所述放电电路包括具有两个分支的放电搜索栈，每个分支将所述匹配线晶体管的所述栅极连接到电压电源。
12.如权利要求11所述的比较电路，其中每个分支包括一对串联的n型晶体管，并且一个分支在所述n型晶体管的栅极端子接收来自第二搜索线的数据和来自第一存储器单元的存储数据，且另一分支在所述n型晶体管的栅极端子接收来自第一搜索线的数据和来自第二存储器单元的存储数据。
13.如权利要求3所述的比较电路，其中所述放电电路包括响应预充电信号将所述匹配线晶体管的所述栅极连接到电压电源的放电晶体管。
14.如权利要求2所述的比较电路，其中所述匹配线晶体管为p型。
15.如权利要求14所述的比较电路，其中所述上拉部分包括在所述匹配线晶体管的所述栅极与电压电源之间彼此串联的第一和第二p型上拉晶体管。
16.如权利要求15所述的比较电路，其中第一p型上拉晶体管具有用于从第一存储器单元接收存储数据的栅极端子，并且第二p型上拉晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
17.如权利要求14所述的比较电路，其中所述放电部分包括第一和第二p型放电晶体管，第一p型放电晶体管将第一搜索线连接到所述匹配线晶体管的所述栅极，并且第二p型放电晶体管将第二搜索线连接到所述匹配线晶体管的所述栅极。
18.如权利要求17所述的比较电路，其中第一p型放电晶体管具有用于从第一存储器单元接收存储数据的栅极端子，并且第二p型放电晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
19.用于内容可寻址存储器单元并与第一和第二搜索线连接的比较电路，包括：
匹配线晶体管，用于响应放电信号把所述匹配线连接到尾线，所述匹配线晶体管具有用于当所述第一和第二搜索线与存储在所述内容可寻址器单元中数据不匹配时，来接收放电信号的栅极；和
放电电路，用于对所述匹配线晶体管的栅极放电。
20.如权利要求19所述的比较电路，进一步包括用于响应于所述不匹配条件而提供所述放电信号的上拉部分。
21.如权利要求20所述的比较电路，其中所述匹配线晶体管为n型，并具有连接到所述匹配线的漏极端子和连接到所述尾线的源极端子。
22.如权利要求21所述的比较电路，其中所述上拉部分包括第一和第二n型上拉晶体管，用于将所述第一搜索线连接到所述匹配线晶体管的所述栅极的第一n型上拉晶体管，以及用于将所述第二搜索线连接到所述匹配线晶体管的所述栅极的第二n型上拉晶体管，所述放电信号由所述第一搜索线和所述第二搜索线之一提供。
23.如权利要求22所述的比较电路，其中第一n型上拉晶体管具有用于从第一存储器单元接收存储数据的栅极端子，并且第二n型上拉晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
24.如权利要求21所述的比较电路，其中所述放电电路包括在所述匹配线晶体管的所述栅极与电压电源之间彼此串联的第一和第二n型放电晶体管。
25.如权利要求24所述的比较电路，其中第一n型放电晶体管具有用于从第一存储器单元接收存储数据的栅极端子，并且第二n型放电晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
26.如权利要求21所述的比较电路，其中所述上拉部分包括具有两个分支的上拉搜索栈，每个分支用于将所述匹配线晶体管的所述栅极连接到电压电源，所述电压电源对应于所述放电信号。
27.如权利要求26所述的比较电路，其中每个分支包括一对串联连接的p型晶体管，并且一个分支在所述p型晶体管的栅极端子接收来自第一搜索线的数据和来自第一存储器单元的存储数据，且另一分支在所述p型晶体管的栅极端子接收来自所述第二搜索线的数据和来自第二存储器单元的存储数据。
28.如权利要求26所述的比较电路，其中所述上拉部分还包括响应预充电信号将所述电压电源连接到所述上拉搜索栈的上拉预充电晶体管，所述电压电源对应于所述放电信号。
29.如权利要求21所述的比较电路，其中所述放电电路包括具有两个分支的放电搜索栈，每个分支将所述匹配线晶体管的所述栅极连接到电压电源，所述电压电源对应于所述放电信号。
30.如权利要求29所述的比较电路，其中每个分支包括一对串联连接的n型晶体管，并且一个分支在所述n型晶体管的栅极端子接收来自第二搜索线的数据和来自第一存储器单元的存储数据，且另一分支在所述n型晶体管的栅极端子接收来自第一搜索线的数据和来自第二存储器单元的存储数据。
31.如权利要求21所述的比较电路，其中所述放电电路包括响应预充电信号将所述匹配线晶体管的所述栅极连接到电压电源的放电晶体管，所述电压电源对应于所述放电信号。
32.如权利要求20所述的比较电路，其中所述匹配线晶体管为p型。
33.如权利要求32所述的比较电路，其中所述上拉部分包括在所述匹配线晶体管的所述栅极与电压电源之间彼此串联的第一和第二p型上拉晶体管，所述电压电源对应于所述放电信号。
34.如权利要求33所述的比较电路，其中第一p型上拉晶体管具有用于从第一存储器单元接收存储数据的栅极端子，并且第二p型上拉晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
35.如权利要求32所述的比较电路，其中所述放电部分包括第一和第二p型放电晶体管，所述第一p型放电晶体管用于将所述第一搜索线连接到所述匹配线晶体管的所述栅极，并且所述第二p型放电晶体管用于将所述第二搜索线连接到所述匹配线晶体管的所述栅极，所述放电信号由所述第一搜索线和所述第二搜索线之一提供。
36.如权利要求35所述的比较电路，其中第一p型放电晶体管具有用于从第一存储器单元接收存储数据的栅极端子，并且第二p型放电晶体管具有用于从第二存储器单元接收存储数据的栅极端子。
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