CN101800200A - Sonos记忆单元的互补位干扰改进及充电改进用的袋型布植 - Google Patents
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Abstract
本发明公开了一种SONOS记忆单元的互补位干扰改进及充电改进用的袋型布植。开始时，在衬底上形成部分电荷陷阱介电层，且在该电荷陷阱介电层的该部分上形成光刻胶。在该光刻胶中产生图样，且在一角度下执行袋型布植，以便在该衬底内建立若干袋型布植区。然后执行位线布植，以便在该衬底内建立若干埋入位线。然后去除产生图样的光刻胶，并形成该电荷陷阱介电层的剩余部分。在该电荷陷阱介电层的该剩余部分之上形成字线材料，并在该字线材料中产生图样，以便在该等位线之上形成若干字线。除了其它的功能之外，该等袋型布植区系用来减轻可能因半导体微缩而产生的互补位干扰(CBD)。因此，可得到更高的电路集积密度。
Description
本申请是申请号为200480040307.9(原国际申请号PCT/US2004/042855)，申请日为2004年12月17日，发明名称为“SONOS记忆单元的互补位干扰改进及充电改进用的袋型布植”的分案申请。
技术领域
本发明系大略有关计算机系统及类似系统之内存，尤系有关在制造SONOS内存装置时为了减轻互补位干扰(Complementary BitDisturb；简称CBD)及短信道长度问题而使用一个或多个袋型布植(pocket implant)。
背景技术
计算机相关内存中较新的技术是双位内存，此种技术可将多个位储存在单一记忆单元中。在该技术中，一记忆单元在实质上被分成两个相同的(镜像的)部分，每一部分被规划成储存两个独立位中之一个位。每一双位记忆单元如同一传统的记忆单元，具有一栅极以及一源极及一漏极。然而，与源极必然被连接到电来源点且漏极必然被连接到电流出点的传统堆栈式栅极记忆单元不同之处在于：各别的双位记忆单元可在作业期间使源极及漏极的连接颠倒，而容许储存两个位。
有助于双位技术的一种配置是SONOS型架构，其中通常由硅构成的衬底通常具有一层氧化硅、一层氮化硅、一层氧化硅、以及在该等层之上形成的最后一层导电材料(例如多晶硅)。由于该氮化硅层的特性，并不易使被陷阱在双位记忆单元内的电荷离开原位，因而可因而将一个以上的位储存在各别的记忆单元内。因而通常将该等氧化物-氮化物-氧化物(Oxide-Nitride-Oxide；简称ONO)层统称为电荷陷阱介电层。
在该电荷陷阱介电层之下的衬底内植入若干位线，并在该电荷陷阱介电层之上以与该等位线大致垂直之方式形成若干字线。尤其可利用在该电荷陷阱介电ONO层之上形成的一层导电材料来形成该等字线。程序化电路将信号施加到被用来作为控制栅极的该等字线，并改变位线连接，使在一种配置中被连接的源极及漏极储存一个位，并使在另一种配置中被互换的源极及漏极储存一互补位，而控制每一记忆单元的两个位。
然而，不断地有微缩半导体装置并将具有更大能力的更多之装置塞入愈来愈小的面积中之需求。装置的尺寸及线宽被微缩，然而，可能产生某些不利的问题。举例而言，形成更接近的位线时，将缩短在各位线之间界定的各别信道之长度，因而将造成互补位干扰(CBD)及其它的问题。例如，当信道长度减小，且各个位变得更接近时，电荷陷阱层中储存的两个位间之电荷或位隔离变得更为困难。在此种方式下，该等位可能相互污染，且对某一位执行的作业可能会影响到另一位。例如，程序化某一位(例如，一单元的电荷)时，另一(互补)位也可能(非故意地)接收到一(轻微的)电荷(例如，接收到0.5单元的电荷)。例如，当对该被充电的位执行读取作业时，未被程序化的位上的电荷可能使得难以隔离或区分该等两个位。因此，可说是减少了读取被程序化的记忆单元之上下限，或者甚至可说是减少了读取的余裕。此外，短信道效应及漏电流以及其它非所愿的性能问题亦可能肇因于微缩及缩短的信道长度。
同样地，当信道长度缩短时，可能发生非所愿的源极/漏极漏电流传导或冲穿电流。可将冲穿电流视为存在于漏极与源极之间且栅极难以控制的一寄生电流路径，这是因为该电流路径位于远离栅极的基体(衬底)深处。冲穿电流的实际大小主要取决于在信道之下及在源极/漏极接面深度上的电位分布。当有效信道长度变短时，源极/漏极空乏区变得接近，而使漏电流成分增加。因此，最好是减小线宽，以便增加电路集积密度，同时减轻因而造成的不利影响。
发明内容
下文中提供了本发明的一简化摘要，以提供对本发明的某些面向的一基本了解。该摘要并不是本发明的大规模概述。其目的并不是识别本发明的关键性或紧要的组件，也不是描述本发明的范围。其主要目的只是以简化的形式提供本发明的一个或多个观念，作为将于后文中提供的更详细的说明之一前言。
本发明系有关在制作双位内存装置(dual bit memory device)时对袋型布植(pocket implants)的使用。袋型布植除了其它的用途之外，系被用来减轻互补位干扰(CBD)，因而提供了装置的微缩及更大的电路集积密度。在此种方式下，维持了位隔离，且减轻漏电流、串讯、以及可能因窄信道而引起的其它不利效应，而可以所需之方式操作内存装置。
根据本发明的一个或多个面向，揭示了一种在半导体衬底上形成至少一部分SONOS双位内存核心数组的方法。该方法包含下列步骤：在该衬底之上形成电荷陷阱介电层(charge trapping dielectric layer)的一部分；以及在该电荷陷阱介电层的该部分之上形成光刻胶层。然后在该光刻胶层中产生图样，以便形成数个光刻胶特征部位，而该等数个光刻胶特征部位之间具有各别的第一间隔。然后经由该等第一间隔及该电荷陷阱介电层的该部分执行袋型布植。系在相对于该半导体衬底的一角度上执行该袋型布植，以便在该衬底内建立至少部分延伸到该等光刻胶特征部位之下的袋型布植。然后经由该等第一间隔及该电荷陷阱介电层的该部分执行位线布植，以便在该衬底内建立其宽度大致对应于该第一间隔的若干埋入位线，且并不覆盖该等袋型布植延伸到该等光刻胶特征部位之下的部分。然后去除产生图样的该光刻胶层，且在该电荷陷阱介电层的该部分之上形成该电荷陷阱介电层之剩余部分。然后在该电荷陷阱介电层的该剩余部分之上形成字线材料，并在该字线材料中产生图样，以便在该等位线之上形成若干字线。该方法是一大致平面的制程，这是因为并未在该电荷陷阱介电层上执行任何图样产生。
根据本发明的一个或多个其它面向，揭示了一种在半导体衬底上形成至少一部分SONOS双位内存核心数组的方法。该方法包含下列步骤：以无须在衬底之上的第一绝缘层中或该第一绝缘层的电荷陷阱层中产生图样之方式，在该衬底内形成若干袋型布植。在该电荷陷阱层上的光刻胶材料形成的若干特征部位之下至少部分地植入该等袋型布植。系经由该第一绝缘层、该电荷陷阱层、以及在该等光刻胶特征部位之间形成的若干第一间隔而植入该等袋型布植。该方法亦包含下列步骤：经由该等第一间隔而形成若干位线布植，以便在该衬底内建立其各别宽度大致对应于该等第一间隔的若干埋入位线，其中该等位线并不覆盖该等袋型布植延伸到该等光刻胶特征部位之下的部分。该方法进一步包含下列步骤：去除该等光刻胶特征部位；在该电荷陷阱层之上形成第二绝缘层；在该第二绝缘层之上形成字线材料；以及在该字线材料中产生图样，以便在该等位线之上形成若干字线。
根据本发明的一个或多个其它面向，揭示了在半导体衬底上形成SONOS双位内存核心数组之至少一部分。该内存包含：在该衬底上形成但并未产生图样的第一绝缘层、在该第一绝缘层上形成但并未产生图样的电荷陷阱层、以及在该电荷陷阱层上形成但并未产生图样的第二绝缘层。该内存亦包含被埋入在该衬底内之一对位线、以及在该等埋入位线之间界定的一信道。也将若干袋型布植植入该衬底。该等位线覆盖某些该等袋型布植，而某些该等袋型布植延伸到该信道。该等袋型布植中延伸到该信道的部分改变了该信道的所选择部分内之掺杂。
为了达到上述的及相关的目的，下文中之说明及各附图详细述及了本发明的某些例示面向及实施例。这些面向及实施例示出可采用本发明的一个或多个面向之各种方式之若干种方式。若参照下文中对本发明的详细说明，并配合该等附图，将可易于了解本发明的其它面向、优点、及新颖之特征。
附图说明
图1是可采用SONOS技术的例示双位闪存装置之俯视图。
图2是诸如可包括虚拟接地型结构的图1所示至少一部分内存核心之内存核心一部分之示意图。
图3是诸如可包括图1所示至少一部分内存核心的至少一部分内存核心之俯视图。
图4是诸如沿着图3之4--4线截取的双位闪存的一部分之横断面等角图。
图5是根据本发明的一个或多个面向而形成双位内存装置的例示方法流程图，其中袋型布植除了其它的功能之外被用来减轻互补位干扰(CBD)及短信道效应。
图6至图15是根据本发明的一个或多个面向而形成双位内存装置之横断面图。
【主要组件符号说明】
100 内存 102、602半导体衬底
104 高密度核心区 106 输入/输出电路
108 x译码器 110 y译码器
200、300、400内存核心的一部分
201至204记忆单元 206、302、418、420字线
208至212、304、412、414 位线
215至222、420、422位置
402 临界电压调整布植区
404、608电荷陷阱介电层 406、610第一绝缘层
408、612电荷陷阱层 410、650第二绝缘层
41 6 信道区 500 方法
502、504、506、508、510、512、514、
516、518、520 步骤
600 内存装置 604 临界电压调整布植
606 重度掺杂区域 614 光刻胶材料层
616 特征部位 618 缝隙
620 袋型布植区 630 袋型布植
634 位线布植 640 埋入位线
644 信道 660 字线材料
662字线
具体实施方式
将参照各图标而说明本发明的一个或多个面向，其中通常将相同的代号用来参照到所有图标中类似的组件，且其中并不必然按照比例绘制各结构。在下文的说明中，为了便于解说，述及了许多特定的细节，以提供对本发明的一个或多个之彻底了解。然而，熟习此项技术者当可了解，可在较低程度的这些特定细节之情形下实施本发明一个或多个面向。在其它的情形中，系以方块图的形式示出一些习知的结构及(或)装置，以便有助于说明本发明的一个或多个面向。
本发明系有关在形成适用于储存计算机及类似装置的资料之SONOS型双位记忆单元时使用袋型布植。该等袋型布植除了其它的功能之外，系被用来作减轻可能因微缩而产生的互补位干扰(CBD)。因此，可将装置制作得较小(例如，可更接近地形成各位线)，且可得到更高的电路集积密度。在两条位线之间所界定信道上的电荷陷阱层内储存之两个位保持隔离且分开，以便不会互相干扰。因而可对某一位进行操作(例如，程序化、抹除、或读取)，而实质上不会影响到另一位。此外，减轻了短信道效应、漏电流、串讯、临界电压(VT)滚降、以及可能因窄信道而引起的其它不利效应，而可以所需之方式操作内存装置。此外，系在平面制程中形成记忆单元，其中并未对电荷陷阱介电层图样化或蚀刻，因而可在较少的动作、较短的时间、较低的成本、及较高的可靠性下制造电荷陷阱介电层。
首先请参阅图1，图中示出可采用SONOS技术的例示双位快闪EEPROM(100)。内存(100)通常包含半导体衬底(102)，且在该半导体衬底(102)中形成一个或多个高密度核心区(104)、以及一个或多个较低密度的周边部分。该等高密度核心区通常包括一个或多个M×N数组(104)的可个别寻址之大致相同的双位快闪记忆单元。另一方面，该等较低密度的周边部分通常包括输入/输出(I/O)电路(106)、以及用来选择性地寻址到该等个别的记忆单元之程序化电路。系以一个或多个x译码器(108)及一个或多个y译码器(110)部分地代表该程序化电路，且该程序化电路包含该等一个或多个x译码器(108)及一个或多个y译码器(110)，且该等x译码器及y译码器与I/O电路(106)配合，以便将所选择的被寻址之各记忆单元的一源极、栅极、及(或)漏极选择性地连接到预定的电压或阻抗，以便完成对各别记忆单元的指定作业(例如，程序化、读取、及抹除，以及驱动必要的电压，以便完成这些作业)。
请参阅图2，图中示出内存核心的一部分(200)之示意图，该部分(200)诸如可包括图1所示的其中一个M×N数组(104)之至少一部分。该电路示意图标出一行记忆单元，该行记忆单元可包括诸如系为一虚拟接地型实施例之记忆单元(201至204)。该等各别的记忆单元(201至204)被连接到系用来作为控制栅极之字线(206)，且各对记忆单元共享一共同位线。例如，在所示之例子中，记忆单元(201)具有相关联的位线(208)及(209)；记忆单元(202)具有相关联的位线(209)及(210)；记忆单元(203)具有相关联的位线(210)及(211)；且记忆单元(204)具有相关联的位线(211)及(212)。因此，记忆单元(201)及(202)共享位线(209)，记忆单元(202)及(203)共享位线(210)，且记忆单元(203)及(204)共享位线(211)。
视字线上的信号、以及记忆单元中之位线系连接到源极或漏极而定，记忆单元(201至204)可在位置(215至222)上进行写入、读取、及抹除位。例如，系经由来自字线(206)的信号、以及漏极被连接到位线(208)且源极被连接到位线(209)，而完成对位置(215)上的位之控制。同样地，系经由来自字线(206)的信号、以及漏极被连接到位线(209)且源极被连接到位线(208)，而完成对位置(216)上的位之控制。我们当了解，虽然邻接的各记忆单元共享共同位线，但是该等邻接的记忆单元并不会相互干扰，这是因为通常一次只程序化一个记忆单元，且在此种情形中，在烧录时只有一个记忆单元是有作用的。
现在请参阅图3，图中示出内存核心的至少一部分(300)之俯视图，该部分(300)诸如可包括图1所示的其中一个M×N数组(104)之至少一部分。在半导体衬底(102)之上形成内存(300)。且内存(300)具有以大致相互平行之方式延伸的复数条被植入之位线(304)，且内存(300)进一步包含以大致相互平行之方式延伸且与该等复数条被植入的位线(304)大致成直角的复数条所形成之字线(302)。我们当了解，字线(302)及位线(304)具有通到诸如可至少以图1所示的x译码器(108)及y译码器(110)部分地代表之程序化电路的若干接点及内联机(未图标)。
图4是诸如沿着图3的4--4线截取的双位闪存的一部分(400)之横断面等角图。系以诸如硼等的p型杂质掺杂在其上形成该内存的半导体衬底(102)，以在该半导体衬底中建立选择性临界电压调整布植(Vtadjust)区(402)。该临界电压调整布植提供了比半导体衬底(102)更重度掺杂的区域(402)。可诸如利用硅形成该衬底，且可以诸如硼等的p型杂质掺杂该衬底本身。该临界电压调整布植(402)协助控制内存(400)内的各记忆单元之临界电压。
在半导体衬底(102)之上沉积电荷陷阱介电层(404)。通常可由下列三个独立的层构成电荷陷阱介电层(404)：第一绝缘层(406)、电荷陷阱层(408)、以及第二绝缘层(410)。通常系由诸如二氧化硅(SiO2)等的氧化物介电形成该第一及第二绝缘层(406)及(410)，且通常系由氮化硅(SixNy)等的氮化物介电形成电荷陷阱层(408)。为了简便，通常将该氧化物-氮化物-氧化物组态成为ONO层。或者，亦可在本发明的范围内考虑采用其它类型的电荷陷阱层。
图4中示出在电荷陷阱介电层(404)之下的第一及第二导电位线(412)及(414)。我们当了解，可将任何数目的此种位线植入半导体衬底(102)，且这些位线可对应于图3所示之位线(304)。基本上系由植入诸如砷等n型材料形成该等位线，且该等位线在某些利中可包含氧化物部分(图中未示出)。第一及第二导电位线(412)及(414)被间隔开，且在其间界定了一信道区(416)。
在电荷陷阱介电层(404)之上类似地示出第一及第二导电字线(418)、(420)。我们当了解，可在介电层(404)之上形成任何数目的此种字线，且这些字线可对应于图3所示之字线(302)。可利用诸如等的多晶硅等材料形成字线，其中可在介电层(404)之上沉积该多晶硅材料，然后在该多晶硅材料中产生图样，并蚀刻该多晶硅材料。可将整个衬底堆栈、各ONO层、及该多晶硅上层称为SONOS型双位记忆单元。
位置(420)及(422)大致指示可将各别位的资料储存在内存(400)的其中一个记忆单元中之位置。我们当了解，信道(416)具有一有效长度Leff，且当该长度(诸如因微缩而)缩短时，位(420)、(422)将更为接近。因此，可能发生互补位干扰(CBD)。尤其是该等位过于相互接近时，该等位本身可能相互该扰及(或)污染，且对其中一个位执行的作业可能会影响到另一位。因此，与装置微缩相关联的某些面向是非所愿的，且最好是能有一种克服这些缺点的技术。
请参阅图5，图中示出根据本发明的一个或多个面向而形成内存装置的方法(500)。尤其是使用除了其它的功能外可减轻短信道效应及互补位干扰(CBD)的袋型布植以形成该内存。以此种方式形成的内存装置可诸如对应于采用SONOS技术的内存核心之一部分，例如，该内存装置可包含图1所示的一个M×N数组核心之至少一部分。
虽然系将方法(500)示出为且在后文中将方法(500)说明为一系列的动作或事件，但是我们当了解，本发明并不限于所示出的这些动作或事件之顺序。例如，可在不同的顺序下发生某些动作，及(或)可以与本说明书中示出及(或)说明的那些动作或事件以外的其它动作或事件同时之方式发生某些动作。此外，并非所有示出的步骤都是实施根据本发明的一个或多个面向的方法所必要的。此外，可在一个或多个独立的动作或阶段中执行一个或多个该等动作。
我们当了解，可以与本说明书中示出的及说明的结构的形成及(或)处理相关联之方式，且可以与本说明书中并未示出的或说明的其它结构相关联之方式，实施根据本发明的一个或多个面向而执行方法。举例而言，可将本发明的方法或其各种变形用来制造将于下文中参照图6至图15所示及所述的双位内存、以及并未在本说明书中示出及说明的装置。
在半导体衬底之上形成该内存，且在步骤(502)中，执行选择性临界电压调整布植Vtadjust，以便在该衬底中建立比该半导体衬底的剩余部分更为重度掺杂的区域。可诸如利用硅形成该衬底，且可以诸如硼等p型杂质掺杂该衬底本身。该选择性临界电压调整布植可例如包含较高浓度相同或不同于该衬底的剩余部分所用的p型掺杂剂，以便协助控制该内存装置的临界电压。
在步骤(504)中，在该半导体衬底之上形成电荷陷阱介电层的一部分。该电荷陷阱介电层的该部分包含第一绝缘层及电荷陷阱层。可由诸如二氧化硅(SiO2)等的氧化物介电形成该第一绝缘层，且可由诸如氮化硅(SixNy)等的氮化物介电形成该电荷陷阱层。可将该第一绝缘层形成为诸如大约70埃或较小的厚度，而可将该电荷陷阱层形成为诸如大约60至80埃的厚度。
然后在步骤(506)中，在该电荷陷阱介电层之上形成一层光刻胶材料。该光刻胶是可被施加到诸如400至800埃厚度且对辐射敏感的材料薄膜，并(诸如利用烘烤而)将该该光刻胶固定到该电荷陷阱介电层。然后在步骤(508)中，在该光刻胶薄膜中产生图样。尤其是可利用曝光源(例如，光线、x射线、电子射束)通过介于中间的模板(例如光罩或标线片)而照射到该薄膜的所选择之区域，以便将该模板内形成的图样转移到该光刻胶薄膜。
更具体而言，在微影制程期间被投射到该光刻胶层的光线改变了该光刻胶材料层的特性(例如溶解度)，因而可在后续的制程步骤中操作该光刻胶材料层的不同部分(例如，视所使用光刻胶的类型而为被照射的部分或未被照射的部分)。例如，当曝光源照射负光刻胶的一些区域时，该等区域变为不易溶解的区域，因而在后续的显影阶段中将溶剂施加到该光刻胶时，只会去除该光刻胶未被照射的区域。该负光刻胶层中形成的图样因而是该模板的不透明区域界定的图样之负片。相反地，在正光刻胶中，该光刻胶的被照射的区域变为易溶解的区域，因而在显影期间可经由溶剂的施加而去除该等被照射的区域。因此，在该正光刻胶中形成的图样是该模板上的不透明区域之正影像。
该微影涂层因而是一种适于接收所需图样的投射影像之对辐射敏感涂层。一旦将来自该介于中间的模板之影像投射到该光刻胶之后，即在该光刻胶中以无法磨灭之方式形成该影像。亦可连同该光刻胶层而形成选择性抗反射涂层(AntiReflective Coating；简称ARC)(例如，由诸如氮化硅或氮氧化硅等有机材料形成的ARC)，以便减轻曝光期间的反射，且因而改善图样转移的精确度。自该光刻胶形成的各特征部位(更明确地说是这些特征部位之间的缝隙)对应于将在该衬底内形成的位线。
在步骤(510)中，在该衬底内形成若干袋型布植。更具体而言，系经由在与该衬底的表面所成的一角度上植入一种或多种掺杂剂，而形成若干各别的袋型区。该等掺杂剂通过在该等光刻胶特征部位之间形成的该等缝隙，且系以邻近该等光刻胶特征部位且系在根据植入的角度而在该等光刻胶特征部位之下某一距离之方式植入该等掺杂剂。例如，可在相对于该衬底的表面成大约5至40度的角度植入该等掺杂剂，且该等掺杂剂可包括诸如硼等的一种或多种p型掺杂剂。亦可在诸如大约10至100KeV(千电子伏特)的能级及1E12至5E14原子/平方厘米的剂量植入掺杂剂。
然后在步骤(512)中，执行位线布植，以便在该半导体衬底内建立该等埋入位线。该位线布植可包括一种或多种n型掺杂剂(例如，砷、磷、及(或)锑)，且可在诸如大约0.75E15至4E15原子/平方厘米的剂量及大约40至100KeV的能级下执行该位线布植。然而，我们当了解，在本发明的范围内可考虑采用任何适用的植入成分及浓度。此外，除了n型位线布植之外，在本发明的范围内亦可考虑采用任何适用的p型掺杂剂。该等埋入位线系被用来作为对应的记忆单元之各别的源极及漏极。因此，系在对应的各对埋入位线之间界定各别的信道。
该等袋型布植(或环型布植)在接近被植入的位线所界定之源极/漏极(S/D)区之处产生局部的掺杂剂分布。因为系在一角度下植入该等掺杂剂，所以该等掺杂剂分布至少部分地延伸到各别的信道。因此，该等袋型布植减轻了非所愿的源极/漏极漏电流传导、或表面冲穿电流。该等袋型布植除了其它的功能外，亦可被用来减轻短信道效应及互补位干扰(CBD)。更具体而言，可对某一位执行作业(例如，程序化、抹除、或读取)，且对另一(镜像)位造成很小的影响或不会造成影响。此外，也因而减轻了漏电流、串讯、临界电压(VT)滚降、以及可能因窄信道而引起的其它不利效应。我们当了解，可在执行袋型布植之前，先执行位线布植。
然后在步骤(514)中，去除(例如剥离)图样化光刻胶，且在步骤(516)中形成该电荷陷阱介电层的剩余部分(例如，形成到大约100埃或更小的厚度)。如同该第一绝缘层，可以诸如二氧化硅(SiO2)等的氧化物介电形成该第二绝缘层。我们当了解，为了方便，通常将该氧化物-氮化物-氧化物组态称为ONO层。我们当了解，亦可将具有高介电常数的材料(高k值材料)用来作为该等ONO层中之一层或多层，且尤其将具有一高介电常数的材料用于第一及(或)第二绝缘层。例如，可将氧化铝用于该第二绝缘层。
然后在步骤(518)中，在该ONO层之上形成一层字线材料。该字线材料可诸如包括多晶硅。最后，在步骤(520)中，在该字线材料中产生图样，以便在该等埋入位线之上建立若干字线(例如，如图3及图4所示)。然后继续该方法，以便作进一步的后端处理。我们当了解，本发明在步骤(510)及(512)中分别执行袋型布植及位线布植之前，可考虑先形成整个ONO层。在此种方式下，将对整个ONO层执行袋型布植及位线布植，而不只是对该第一绝缘层及该电荷陷阱层执行袋型布植及位线布植。
现在请参阅图6至图15，现在将揭示根据本发明的一个或多个面向而形成内存装置(600)的例示技术(图6)。尤其系使用除了具有其它功能外可减轻短信道效应及互补位干扰(CBD)的袋型布植以形成内存(600)。以此种方式形成的内存(600)可诸如对应于采用SONOS技术内存核心之一部分，例如，内存(600)可包含图1所示的一个M×N数组核心之至少一部分。因此，经由袋型布植的使用而有助于微缩以及所得到的更高之电路集积密度。
开始时，使在其上形成内存(600)的半导体衬底(602)接受选择性临界电压调整布植(604)，以便在衬底(602)的核心中建立比该半导体衬底的剩余部分更为重度掺杂的区域(606)(图6)。可以诸如硼等的p型掺杂剂来掺杂该衬底本身，且该选择性临界电压调整布植(Vtadjust)可诸如包含更高浓度的相同或不同之p型掺杂剂。该临界电压调整布植(606)协助控制内存装置(600)的临界电压。然而，该临界电压调整布植是非必须的，且可根据本发明而略掉该临界电压调整布植。
我们当了解，提及在本说明书中使用的衬底或半导体衬底等术语时，可包括一基础半导体晶圆(例如硅、硅锗、或绝缘层上覆硅(SOI)晶圆)、以及任何磊晶层或在磊晶层之上形成的或与磊晶层相关联的其它类型之半导体层。我们又当了解，系为了简化及易于了解之目的，系在相对的尺寸下(例如，在一层至另一层的尺寸及(或)方位下)解说本说明书所图标的各组件，且该等组件的实际尺寸可能与本说明书中示出的尺寸有很大的不同。
然后在该半导体衬底之上形成电荷陷阱介电层(608)的一部分(图7)。电荷陷阱介电层(608)的该部分包括第一绝缘层(610)及电荷陷阱层(612)。然后在电荷陷阱层(612)之上形成光刻胶材料层(614)(图8)。光刻胶(614)是可被施加到诸如大约400至800埃的厚度且可(经由烘烤而)被固定到电荷陷阱层(612)上的对辐射敏感的材料薄膜。
然后藉由选择性地暴露于辐射源(例如，光线、x射线、电子射束)，而在光刻胶(614)中产生图样，其中可使用该辐射源通过一介于中间的模板(例如光罩或标线片)而照射到该薄膜(614)的特定区域，以便将该模板内形成的图样转移到光刻胶(614)(图9)。一旦将来自该介于中间的模板(图中未示出)之影像投射到光刻胶(614)之后，即在光刻胶(614)中以无法磨灭之方式形成该影像。虽然图中未示出，但是亦可连同该光刻胶而形成选择性抗反射涂层(ARC)(例如，由诸如氮化硅或氮氧化硅等有机材料形成的ARC)，以便减轻曝光期间的反射，且因而改善图样转移的精确度。自光刻胶(614)形成的各特征部位(616)(更明确地说是这些特征部位(616)之间的缝隙(618))对应于未来将在衬底(602)内形成的位线。
然后在衬底(602)内形成若干袋型布植区(620)(图10)。更具体而言，系经由在与衬底(602)的表面所成的一角度上植入(630)一种或多种掺杂剂，而形成若干各别的袋型区。该等掺杂剂通过存在于该等光刻胶特征部位(616)的该等缝隙(618)，且系以邻近该等特征部位(616)且系在根据植入的角度而在该等特征部位(616)之下某一距离之方式植入该等掺杂剂。例如，可在相对于衬底(602)的表面成大约5至40度角度植入该等掺杂剂，且该等掺杂剂可包括诸如硼等的一种或多种p型掺杂剂。亦可在诸如大约10至100KeV的能级及1E12至5E14原子/平方厘米的剂量下植入这些掺杂剂。
然后经由介电(610)、(612)的部分执行位线布植(634)，以便在半导体衬底(602)内建立埋入位线(640)。位线布植(634)可包括一种或多种n型掺杂剂(例如，砷、磷、锑)，且可在诸如大约0.75E15至4E15原子/平方厘米的剂量及大约40至100KeV的能级下执行该位线布植(634)。然而，我们当了解，对于位线布植及袋型布植、以及与本发明相关联的任何其它掺杂而言，在本发明的范围内可考虑采用任何适用的植入成分及浓度。此外，除了n型位线布植之外，在本发明的范围内亦可考虑采用任何适用的p型掺杂剂。埋入位线(640)系被用来作为对应的记忆单元之各别的源极及漏极。因此，系在对应的各对埋入位线(640)之间界定各别的信道(644)。
然后去除(例如剥离)图样化的光刻胶(图12)，且在电荷陷阱层(612)之上形成电荷陷阱介电层(608)的剩余部分(图13)。该电荷陷阱介电层的该剩余部分可包含诸如一第二绝缘层(650)。我们当了解，电荷陷阱介电层(608)的第一(610)及第二(650)绝缘层可包括一种或多种含有氧化物的材料，而电荷陷阱介电层(608)的电荷陷阱层(612)可包括一种或多种含有氮化物的材料。因此，可将该电荷陷阱介电层称为ONO层。
然而，我们当了解，电荷陷阱介电层(608)可以是能够协助电子陷阱的任何一个或多个介电层。换言之，为了协助电子陷阱，该电荷陷阱介电具有其位垒高度低于将其夹在间的该等层的位垒高度之层(例如，具有较高位垒高度的两层夹住具有较低位垒高度的一层)。在诸如ONO三层介电之情形中，氧化物层(610)、(650)可具有诸如大约3.1eV(电子伏特)的位垒高度，而氮化物层(612)可具有诸如大约2.1eV的位垒高度。在此种配置中，系在中间层(612)中产生一电荷陷阱井形区。
举例而言，电荷陷阱介电层可包括ONO三层介电、氧化物/氮化物双层介电、氮化物/氧化物双层介电、氧化物/氧化钽双层介电(SiO2/Ta2O5)、氧化物/氧化钽/氧化物三层介电(SiO2/Ta2O5/SiO2)、氧化物/钛酸锶双层介电(SiO2/SrTiO3)、氧化物/钛酸钡锶双层介电(SiO2/BaSrTiO2)、氧化物/钛酸锶/氧化物三层介电(SiO2/SrTiO3/SiO2)、以及氧化物/钛酸锶/钛酸钡锶三层介电(SiO2/SrTiO3/BaSrTiO2)等的介电。虽然术语SONOS暗示了ONO层，但是在本说明书的用法中，该术语将包含其中包含任何适用的电荷陷阱介电层(其中包括前文所述的电荷陷阱介电层)的非挥发性内存装置。换言之，根据本发明而述及的SONOS型非挥发性内存装置可包含能够协助电子陷阱的任何一个或多个电荷陷阱介电层。
在电荷陷阱介电层(608)包含诸如ONO层之情形下，第一(610)及第二(650)绝缘层的其中之一或两者可包括诸如一个或多个含硅量多的二氧化硅层、若干含氧量多的二氧化硅层、若干加热生长或沉积的氧化物层、及(或)若干氮氧化物层。电荷陷阱层(612)可同样地包括诸如所形成的一个或多个含硅量多的氮化硅层、或含氮量多的氮化硅层。亦可将具有高介电常数(高k值)的材料用来作为一个或多个该等ONO层，尤其是可用来作为第一(610)及(或)第二(650)绝缘层。亦可将诸如氧化铝用于第二绝缘层(650)。
根据进一步的例子，第一(610)及第二(650)绝缘层可具有大约50埃至大约150埃、大约60埃至大约140埃、或大约70埃至大约130埃的各别厚度，而电荷陷阱层(612)可具有大约20埃至大约80埃、大约25埃至大约75埃、或大约30埃至大约70埃的厚度。
我们当了解，本发明可考虑在执行袋型布植(630)及位线布植(634)之前先形成整个ONO层(608)。在此种方式下，将经由第二绝缘层(650)以及电荷陷阱层(612)及第一绝缘层(610)而执行袋型布植(630)及位线布植(634)。
然后在第二绝缘层(650)之上形成一层字线材料(660)(图14)。字线材料(660)可包括诸如多晶硅或其它类型的导电材料。最后，在字线材料(660)中产生图样(例如蚀刻)，以便在埋入位线之上建立若干字线(662)，而示出在该字线材料中产生图样之后形成的复数条字线。我们当了解，图15可对应于沿着图3所示之装置的15--15线截取的图式。因此，图15中所示之图式系将图6至图14所示之影像旋转了90度。因此，图15示出侧视图或沿着埋入位线(640)的长度之图式。此外，我们当了解，该等埋入位线(640)及该等字线(662)之方位系大致相互成直角。
我们当了解，袋型布植区(或环型布植区)(620)在接近埋入位线(640)界定的源极/漏极(S/D)区处产生了局部的掺杂剂分布。因为系在一角度下植入该等掺杂剂，所以该等方布至少部分地延伸到该等位线(640)之间界定的各别信道(644)(图11至图14)。因此，袋型布植区(620)减轻了非所愿的源极/漏极漏电流传导或表面冲穿电流。
袋型布植区(620)除了其它的功能之外，亦被用来减轻短信道效应及互补位干扰(CBD)。更具体而言，多个位(670)、(672)被储存在信道(644)上的电荷陷阱层(612)内时，可对某一位执行作业(例如，程序化、抹除、或读取)，而对另一(镜像)位只有很小的影响或毫无影响(图14)。此外，亦因而减轻了漏电流、串讯、临界电压(VT)滚降、以及可能因窄信道而引起的其它不利效应。因此，本发明一个或多个面向可减小信道(644)的有效长度(Leff)(其中信道的有效长度是诸如位(670)、(672)等的所储存之位足以相互隔离之长度)，因而该等位不会相互干扰，且当对某一位执行作业(例如，读取、写入、或抹除作业)时，另一位大致不会受到影响(图14)。因而可在较小的内存面积中储存更多位的信息。因此，可增加电路集积密度，同时可维持装置的性能。
我们当了解，可以任何一种或多种适当的方式单独地或组合地形成本发明中述及的任何该等层，该等方式包括诸如旋转涂布技术、溅镀技术(例如磁控溅镀机或离子射束溅镀)、诸如化学汽相沉积(ChemicalVapor Deposition；简称CVD)及(或)低压化学汽相沉积(Low PressureChemical Vapor Deposition；简称LPCVD)等的生长及(或)沉积技术。我们又当了解，本发明中述及的等动作之顺序不是绝对的。例如，可在形成袋型布植区(620)之前，先形成位线(640)。
虽然已参照一个或多个实施例而示出且说明了本发明，但是熟习此项技术者在阅读了且了解了本说明书及附图之后，将可进行各种等效的改变及修改。本发明包含所有此类的修改及改变，且只为最后的申请专利范围之范围所限制。尤其有关于前文所述的组件(组合件、组件、电路等)所执行的各种功能，除非另有指示，否则用来描述这类组件的术语(其中包括对“装置”的提及)将对应于用来执行所述组件的指定功能之(亦即在功能上是等效之)任何组件，纵使并非在结构上等效于用来执行本发明的在本说明书中技术的实施例的功能之所揭示的结构也适用上述之对应关系。此外，虽然可以只参照数个实施例中之一实施例而揭示了本发明的某一特征，但是可在任何特定的或特别的应用有需要且对其有利之情形下，将这些特征结合其它实施例的一个或多个其它特征。此外，在将术语“包括”(“include”)、“具有”(“having”)、“有”(“have”)、“具备”(“with”)、或上述术语的变体用于详细说明或申请专利范围之情形中，该等术语将以一种类似于术语“包含”(“comprising”)之方式而具有蕴含性。
工业上的应用
可将本发明所揭示的形成双位内存的方法用于半导体制造之领域，以便有助于装置微缩，且除了其它的功能外又可减轻互补位干扰(CBD)。
Claims (9)
1.一种在半导体衬底(602)上形成SONOS双位内存核心数组的至少一部分的方法(500)，该方法包含下列步骤：
在该衬底(602)上形成(504)电荷陷阱介电层(608)的一部分；
在该电荷陷阱介电层的该部分上形成(506)光刻胶(614)；
在该光刻胶(614)中产生图样(508)，以便形成数个光刻胶特征部位(616)，而这数个光刻胶特征部位之间具有各自的第一间隔(618)；
经由该第一间隔(618)及该电荷陷阱介电层(608)的部分执行(512)位线布植(634)，以便在该衬底内建立其宽度大致对应于该第一间隔(618)的若干埋入位线(640)；
经由该第一间隔(618)及该电荷陷阱介电层(608)的部分执行(510)袋型布植(630)，其中在相对于该半导体衬底(602)的一角度上执行该袋型布植，以便在该衬底(602)内建立至少部分延伸到该光刻胶特征部位(616)之下的袋型布植区(620)，且该位线(640)并不覆盖延伸到该等光刻胶特征部位(616)之下的该袋型布植区(620)的部分；
去除(514)图样化的该光刻胶层；
在该电荷陷阱介电层(608)的部分之上形成(516)该电荷陷阱介电层的剩余部分；
在该电荷陷阱介电层的该剩余部分之上形成(518)字线材料(660)；以及
在该字线材料(660)中产生图样(520)，以便在该位线(640)之上形成若干字线(662)，
其中在两条埋入位线(640)之间界定信道(644)，而延伸到该光刻胶特征部位(616)之下的该袋型布植区(620)的部分改变了该信道(644)的所选择部分内的掺杂，以使该袋型布植区(620)在接近该位线(640)界定的源极/漏极区处产生了局部的掺杂剂分布，而使储存在该信道(644)上的该电荷陷阱介电层(608)内的位相互隔离。
2.如权利要求1所述的方法，其中形成电荷陷阱介电层部分的步骤包含下列步骤：
在该半导体衬底(602)之上形成第一绝缘层(610)；以及
在该第一绝缘层(610)之上形成电荷陷阱层(612)。
3.如权利要求2所述的方法，其中形成该电荷陷阱介电层的剩余部分的步骤包含下列步骤：
在该电荷陷阱层(612)之上形成第二绝缘层(650)。
4.如权利要求1所述的方法，其中在相对于衬底(602)成大约5至40度的角度下执行该袋型布植(630)。
5.如权利要求4所述的方法，其中该袋型布植(630)包括硼。
6.如权利要求1所述的方法，其中在大约0.75E15至4E15原子/平方厘米的剂量执行该位线布植(634)。
7.如权利要求1所述的方法，其中在大约40至100KeV(千电子伏特)的能级执行该位线布植(634)。
8.如权利要求1所述的方法，其中在大约10至100KeV的能级执行该袋型布植(630)。
9.如权利要求1所述的方法，其中在大约1E12至5E14原子/平方厘米的剂量执行该袋型布植(630)。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184896A (zh) * | 2011-04-06 | 2011-09-14 | 北京大学 | 一种抑制闪存编程干扰的工艺方法 |
| CN105981158A (zh) * | 2014-01-21 | 2016-09-28 | 赛普拉斯半导体公司 | 将sonos集成到cmos流程中的方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100597459B1 (ko) * | 2003-12-31 | 2006-07-05 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 전극형성방법 |
| KR100607173B1 (ko) * | 2004-02-20 | 2006-08-01 | 삼성전자주식회사 | 산화물 전하 저장층을 갖는 비휘발성 메모리 소자 |
| US6989320B2 (en) * | 2004-05-11 | 2006-01-24 | Advanced Micro Devices, Inc. | Bitline implant utilizing dual poly |
| KR100663344B1 (ko) * | 2004-06-17 | 2007-01-02 | 삼성전자주식회사 | 적어도 두 개의 다른 채널농도를 갖는 비휘발성 플래시메모리 소자 및 그 제조방법 |
| US7538384B2 (en) * | 2005-12-05 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory array structure |
| KR100806143B1 (ko) * | 2006-02-28 | 2008-02-22 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| US7811915B2 (en) * | 2006-05-01 | 2010-10-12 | Spansion Llc | Method for forming bit lines for semiconductor devices |
| US7678654B2 (en) * | 2006-06-30 | 2010-03-16 | Qimonda Ag | Buried bitline with reduced resistance |
| US20080079061A1 (en) * | 2006-09-28 | 2008-04-03 | Advanced Micro Devices, Inc. | Flash memory cell structure for increased program speed and erase speed |
| US20080096357A1 (en) * | 2006-10-20 | 2008-04-24 | Spansion Llc | Method for manufacturing a memory device |
| KR100824535B1 (ko) * | 2006-11-20 | 2008-04-24 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀 및 그 제조 방법 |
| US8642441B1 (en) * | 2006-12-15 | 2014-02-04 | Spansion Llc | Self-aligned STI with single poly for manufacturing a flash memory device |
| US7652919B2 (en) * | 2006-12-29 | 2010-01-26 | Spansion Llc | Multi-level operation in dual element cells using a supplemental programming level |
| US7505298B2 (en) * | 2007-04-30 | 2009-03-17 | Spansion Llc | Transfer of non-associated information on flash memory devices |
| US7787303B2 (en) * | 2007-09-20 | 2010-08-31 | Cypress Semiconductor Corporation | Programmable CSONOS logic element |
| US9153596B2 (en) * | 2009-02-23 | 2015-10-06 | Cypress Semiconductor Corporation | Adjacent wordline disturb reduction using boron/indium implant |
| CN105845571B (zh) * | 2015-01-14 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| CN105990242A (zh) * | 2015-01-29 | 2016-10-05 | 无锡华润上华半导体有限公司 | 平板型rom器件的制备方法 |
| JP2019102520A (ja) * | 2017-11-29 | 2019-06-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| DE102019100316A1 (de) * | 2019-01-08 | 2020-07-09 | Tdk Electronics Ag | Thermistor und Verfahren zur Herstellung des Thermistors |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| US6348711B1 (en) * | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| US6271095B1 (en) | 1999-02-22 | 2001-08-07 | Advanced Micro Devices, Inc. | Locally confined deep pocket process for ULSI mosfets |
| JP3762584B2 (ja) * | 1999-09-20 | 2006-04-05 | 富士通株式会社 | 半導体集積回路装置 |
| JP3430084B2 (ja) * | 1999-10-22 | 2003-07-28 | 富士通株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6117730A (en) * | 1999-10-25 | 2000-09-12 | Advanced Micro Devices, Inc. | Integrated method by using high temperature oxide for top oxide and periphery gate oxide |
| US6218227B1 (en) * | 1999-10-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Method to generate a MONOS type flash cell using polycrystalline silicon as an ONO top layer |
| US6399446B1 (en) * | 1999-10-29 | 2002-06-04 | Advanced Micro Devices, Inc. | Process for fabricating high density memory cells using a metallic hard mask |
| US6436766B1 (en) * | 1999-10-29 | 2002-08-20 | Advanced Micro Devices, Inc. | Process for fabricating high density memory cells using a polysilicon hard mask |
| US6410388B1 (en) | 2000-02-15 | 2002-06-25 | Advanced Micro Devices, Inc. | Process for optimizing pocket implant profile by RTA implant annealing for a non-volatile semiconductor device |
| US6486029B1 (en) * | 2000-03-16 | 2002-11-26 | Advanced Micro Devices, Inc. | Integration of an ion implant hard mask structure into a process for fabricating high density memory cells |
| US6275414B1 (en) * | 2000-05-16 | 2001-08-14 | Advanced Micro Devices, Inc. | Uniform bitline strapping of a non-volatile memory cell |
| US6376341B1 (en) * | 2000-06-09 | 2002-04-23 | Advanced Micro Devices, Inc. | Optimization of thermal cycle for the formation of pocket implants |
| US6573140B1 (en) | 2000-08-29 | 2003-06-03 | Advanced Micro Devices, Inc. | Process for making a dual bit memory device with isolated polysilicon floating gates |
| US6383952B1 (en) | 2001-02-28 | 2002-05-07 | Advanced Micro Devices, Inc. | RELACS process to double the frequency or pitch of small feature formation |
| US6456533B1 (en) | 2001-02-28 | 2002-09-24 | Advanced Micro Devices, Inc. | Higher program VT and faster programming rates based on improved erase methods |
| US20020182829A1 (en) * | 2001-05-31 | 2002-12-05 | Chia-Hsing Chen | Method for forming nitride read only memory with indium pocket region |
| US6465303B1 (en) | 2001-06-20 | 2002-10-15 | Advanced Micro Devices, Inc. | Method of manufacturing spacer etch mask for silicon-oxide-nitride-oxide-silicon (SONOS) type nonvolatile memory |
| US6436768B1 (en) * | 2001-06-27 | 2002-08-20 | Advanced Micro Devices, Inc. | Source drain implant during ONO formation for improved isolation of SONOS devices |
| US6440797B1 (en) | 2001-09-28 | 2002-08-27 | Advanced Micro Devices, Inc. | Nitride barrier layer for protection of ONO structure from top oxide loss in a fabrication of SONOS flash memory |
| US6566194B1 (en) | 2001-10-01 | 2003-05-20 | Advanced Micro Devices, Inc. | Salicided gate for virtual ground arrays |
| US6630384B1 (en) | 2001-10-05 | 2003-10-07 | Advanced Micro Devices, Inc. | Method of fabricating double densed core gates in sonos flash memory |
| TW510048B (en) | 2001-11-16 | 2002-11-11 | Macronix Int Co Ltd | Manufacturing method of non-volatile memory |
| US6653190B1 (en) | 2001-12-15 | 2003-11-25 | Advanced Micro Devices, Inc. | Flash memory with controlled wordline width |
| US6500713B1 (en) * | 2001-12-20 | 2002-12-31 | Advanced Micro Devices, Inc. | Method for repairing damage to charge trapping dielectric layer from bit line implantation |
| US6620717B1 (en) * | 2002-03-14 | 2003-09-16 | Advanced Micro Devices, Inc. | Memory with disposable ARC for wordline formation |
| US6479348B1 (en) | 2002-03-27 | 2002-11-12 | Advanced Micro Devices, Inc. | Method of making memory wordline hard mask extension |
| US6617215B1 (en) | 2002-03-27 | 2003-09-09 | Advanced Micro Devices, Inc. | Memory wordline hard mask |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184896A (zh) * | 2011-04-06 | 2011-09-14 | 北京大学 | 一种抑制闪存编程干扰的工艺方法 |
| CN102184896B (zh) * | 2011-04-06 | 2012-08-29 | 北京大学 | 一种抑制闪存编程干扰的工艺方法 |
| CN105981158A (zh) * | 2014-01-21 | 2016-09-28 | 赛普拉斯半导体公司 | 将sonos集成到cmos流程中的方法 |
| CN105981158B (zh) * | 2014-01-21 | 2020-01-10 | 经度快闪存储解决方案有限责任公司 | 将sonos集成到cmos流程中的方法 |
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