CN101800223A - 抑制与非门电荷捕捉存储器边缘电场干扰的方法与装置 - Google Patents

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Abstract

本发明揭露于半间距为30纳米节点以下的先进光刻工艺，电荷捕捉与非门非挥发存储器具有放置足够地接近的邻近存储单元，其邻近的通过栅极产生的边缘电场对临界电压干扰。举例而言，电荷储存结构的等效氧化层厚度其至少为该电荷储存结构一完整间距的三分之一。此边缘电场产生的干扰可以占据分隔相邻电荷储存结构之间的间隙。此边缘电场可以由绝缘结构相对于真空而言，具有一介电常数是小于氧化硅的介电常数而抑制进入相邻的电荷储存结构中。在某些实施例中，此绝缘结构抑制边缘电场进入一通道区域中。如此可以在此装置具有一较小尺寸下仍能抑制短通道效应。

Description

抑制与非门电荷捕捉存储器边缘电场干扰的方法与装置
技术领域
本发明是关于一种非挥发与非门存储器，特别是关于一种具有60纳米或以下间距的非挥发与非门存储器。
背景技术
使用90纳米设计准则的存储单元，一个与非门非挥发存储器在将电荷储存于浮动栅极时会遇到在此与非门非挥发存储器中相邻存储单元浮动栅极之间的寄生电容问题。此相邻存储单元浮动栅极之间的寄生电容问题的一个解决方案是，使用空气间隔物于此与非门非挥发存储器中相邻存储单元浮动栅极之间。此解决方案可以参阅，举例而言，美国专利公开号2008/0283898的申请案中其引述由Daewoong Kang等人的“Improving theCell characteristics Using Low-k Gate spacer in 1Gb NAND Flash”于2006年12月在国际电子装置会议，技术文摘中所提到的技术。
与非门非挥发存储器可由使用例如是氮化硅的电荷捕捉材料来取代浮动栅极而提升效能。浮动栅极是浓掺杂的多晶硅，其为一种高度导电性的材料。与浮动栅极相反的是，例如是氮化硅的电荷捕捉栅极是一介电层，且不是高度导电性的材料。因为电荷捕捉与非门非挥发存储器并不依靠浮动栅极来储存电荷，所以电荷捕捉与非门非挥发存储器并不会有相邻存储单元浮动栅极之间的寄生电容问题。因此，电荷捕捉与非门非挥发存储器并不需要使用空气间隔物于与非门非挥发存储器中相邻存储单元之间来解决相邻浮动栅极之间的寄生电容问题。
在Kang等人论文中揭露存储单元的深宽比，或是栅极高度/通道宽度，约等于1。因为用来分隔相邻存储单元之间的沟渠是相对宽的，此论文揭露需要许多步骤以在相邻存储单元之间形成空气间隙。
另一种与非门非挥发存储器的演进方式是持续的将尺寸缩小。使用小于20纳米及30纳米尺寸的与非门非挥发存储器已被制造出及测量其特性。请参阅本案发明人吕函庭2008年6月发表于2008Symposium on VLSItechnology，Digest of Papers的”Scaling Evaluation of BE-SONOS NANDFlash Beyond 20nm”，在此引为参考资料。在如此小或更小的尺寸时，例如双图案化的技术可以用来制造与非门非挥发存储器。可参阅Yi-Shiang Chang等人2009年发表于Optical Microlithogrphy XXII，Proceedings of SPIE，Volume 7274，pp.72743E-1-72743E-8的”PatternDecomposition and Process Intergration of Self-Aligned DoublePatterning for 30nm Node NAND Flash Process and Beyond”；参阅DaiHuixiong等人2009年发表于Proceedings of SPIE，Volume 7275，pp.72751E-1-72751E-11的”Implementation Self-Aligned DoublePatterning on Non-Gridded Design Layouts”；及参阅Andrew J.Hazelton等人2009年发表于J.Micro/Nanolith.MEMS MOEMS，Vol.8，pp.011003-1-011003-11的”Double patterning requirements for opticallithography and prospects for optical extension without doublepatterning”；在此皆引为参考资料。
发明内容
此处的分析结果显示30纳米节点以下的电荷捕捉与非门非挥发存储器会因为不同的干扰分布而受到影响。因为施加于相邻字符线的偏压所造成的边缘电场不但是影响此装置初始存储单元特性，同时也是影响程序化/擦除效率的表现的主要因素。此处的分析结果也显示20纳米节点以下时，于字符线的间距有氧化硅间隔物的装置在字符线偏压为7V的情况下具有超过2V的临界电压偏移。此外，30纳米节点以下的相邻装置的程序化电荷的干扰是小于200mV。
此处所描述的低介电常数间隔物可以抑制边缘电场及改善表现。此外，此低介电常数间隔物可以将电场局限在存储单元的底隧穿介电层之内，其可以进一步改善程序化/擦除效率。因此，此处所描述的存储单元可以应用于20纳米节点或以下，包括15纳米节点或以下。
本发明的一目的为提供一种集成电路存储装置，包括一半导体主体、电荷捕捉结构、栅极及绝缘结构相对于真空而言具有一介电常数是小于氧化硅的介电常数。
这些电荷储存结构串联安排于该半导体主体之上，所述电荷储存结构由绝缘结构所分隔。这些电荷储存结构包含介电电荷捕捉位置于多个栅极的下方，所述电荷储存结构包含一隧穿介电结构于该半导体主体之上，一电荷储存层于该隧穿介电结构之上，以及一绝缘层于该电荷储存层之上。
这些栅极是串联安排，以控制该栅极下方的该电荷储存结构。在某些实施例中，这些栅极具有深宽比大于3，此深宽比是栅极的高度与介于相邻栅极间一通道宽度的比值。
在某些实施例中，这些栅极放置足够地接近，而可以响应一个或多个的该栅极具有一通过栅极电压，所述具有通过栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有通过栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分。
边缘电场由该边缘电场所占据的该绝缘结构而抑制进入该相邻电荷储存结构中。在某些实施例中，绝缘结构是抑制边缘电场进入一通道区域中。如此可以在此装置具有一较小尺寸下仍能抑制短通道效应。
在某些实施例中，为了响应一个或多个的该栅极具有一程序化栅极电压，所述具有程序化栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有程序化栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，而由该边缘电场所占据的该绝缘结构而抑制边缘电场进入该相邻电荷储存结构中。在某些实施例中，在邻近该绝缘层的至少隧穿介电结构部份的边缘电场被抑制。在某些实施例中，因为在邻近该绝缘层的至少隧穿介电结构部份的边缘电场被抑制，导致该隧穿介电结构具有由该边缘电场造成的一电压变异在该隧穿介电结构的中央处与边缘处的差值是小于1伏特。
此绝缘结构具有不同的实施例。其它的实施例具有一介电常数是小于氮化硅的介电常数。其它的实施例具有一介电常数是小于隧穿介电结构材料的介电常数。绝缘结构的不同实施例可以包括含氟硅玻璃、掺杂碳的氧化硅以及旋涂高分子介电层之一。在某些实施例中，介于相邻电荷储存结构间的该绝缘结构是空气，且缺乏侧边间隔物。
此绝缘结构可以在不同的实施例具有不同的结构。在一实施例中，一高分子薄膜覆盖于该绝缘结构与该多个栅极之上，其中该绝缘结构是空气。在另一实施例中，多个香菇状的介电结构覆盖于该绝缘结构与该多个栅极之上，其中该绝缘结构是空气。
在某些实施例中，具有一控制器用以施加多个栅极电压来设置该多个栅极。
在某些实施例中具有BE-SONOS结构存储单元，其中该半导体主体之上的该隧穿介电结构含一第一氧化硅层邻近该半导体主体的一通道且具有一小于等于18埃的厚度，一位于该第一氧化硅层上的氮化硅层具有一小于等于30埃的厚度，以及一位于该氮化硅层上的第二氧化硅层具有一小于等于35埃的厚度；以及该电荷储存层包含氮化硅层具有一大于等于50埃的厚度；以及该绝缘层包含一氧化硅的阻挡介电层。
本发明的另一目的为提供一种集成电路存储装置，包括一半导体主体、电荷捕捉结构、栅极及一绝缘结构。此目的是与之前的目的类似。然而，这些栅极放置足够地接近，而可以响应一个或多个的该栅极具有一程序化栅极电压，所述具有程序化栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有程序化栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，而藉由该边缘电场所占据的该绝缘结构而抑制边缘电场进入该相邻电荷储存结构中。在此处所描述的某些实施例中是响应程序化栅极电压，而之前的实施例是响应通过栅极电压。
本发明的又一目的为提供一种形成一集成电路存储装置的方法，包括：
形成多个电荷储存结构串联安排于一半导体主体之上，这些电荷储存结构包含介电电荷捕捉位置，所述电荷储存结构包含一隧穿介电结构于该半导体主体之上，一电荷储存层于该隧穿介电结构之上，以及一绝缘层于该电荷储存层之上；以及
形成该多个栅极串联安排，以控制该栅极下方的该电荷储存结构；以及
形成绝缘结构以将该多个电荷储存结构分隔，
其中所述栅极放置足够地接近，而可以响应一个或多个的该栅极具有一通过栅极电压，所述具有通过栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有通过栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，其中该边缘电场由该边缘电场所占据的该绝缘结构而抑制进入该相邻电荷储存结构中。
本发明的再一目的为提供一种形成一集成电路存储装置的方法，包括：
形成多个电荷储存结构串联安排于一半导体主体之上，这些电荷储存结构包含介电电荷捕捉位置，所述电荷储存结构包含一隧穿介电结构于该半导体主体之上，一电荷储存层于该隧穿介电结构之上，以及一绝缘层于该电荷储存层之上；以及
形成该多个栅极串联安排，以控制该栅极下方的该电荷储存结构；以及
形成绝缘结构以将该多个电荷储存结构分隔，
其中所述栅极放置足够地接近，而可以响应一个或多个的该栅极具有一程序化栅极电压，所述具有程序化栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有程序化栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，其中该边缘电场由该边缘电场所占据的该绝缘结构而抑制进入该相邻电荷储存结构中。
本发明的再一目的为提供一种操作一与非门非挥发电荷捕捉存储装置的方法，包括：
抑制一与非门非挥发电荷捕捉存储单元的边缘电场与该与非门非挥发电荷捕捉存储装置中的相邻与非门非挥发电荷捕捉存储单元的一临界电压产生干扰，而具有绝缘结构将该与非门非挥发电荷捕捉存储装置中的与非门非挥发电荷捕捉存储单元彼此分隔，该绝缘结构具有一相对于真空的介电常数是小于相对于氧化硅的介电常数。
本发明的再一目的为提供一种集成电路存储装置，包括多个电荷储存结构串联安排于一半导体主体之上，所述存储单元由绝缘结构所分隔；多个控制终端串联安排以控制所述存储单元；以及该绝缘结构相对于真空而言具有一介电常数是小于氧化硅的介电常数。
在不同的实施例中，此绝缘结构可以包括含氟硅玻璃、掺杂碳的氧化硅以及旋涂高分子介电层之一。
在某些实施例中，一高分子薄膜覆盖于该绝缘结构与该多个栅极之上，其中该绝缘结构是空气。
本发明的再一目的为提供一种集成电路装置，包括多个存储单元串联安排于一半导体主体之上，所述存储单元由绝缘结构所分隔；多个控制终端具有一深宽比大于3，该深宽比是等于该多个控制终端的一高度与相邻控制终端间的一宽度的一比值，该多个控制终端是串联安排以控制所述存储单元；以及该绝缘结构相对于真空而言具有一介电常数是小于氧化硅的介电常数。
附图说明
为了能进一步说明本发明所采取的方式、手段及功效。而有关本发明的其它目的及优点，将在后续的说明及附图中加以阐述，其中：
图1显示一与非门存储装置的剖面示意图。
图2A为一电荷捕捉与非门电荷捕捉存储装置的结构图。
图2B显示存储装置在预设偏压条件下的一等效电路图。
图3A显示对图2B中选定的存储单元5邻近被程序化存储单元的不同干扰模式表。
图3B显示对第2B图中选定的存储单元5(初始为擦除状态)其因为图3A中的每一干扰模式的读取电压所造成的干扰分布示意图。。
图4显示施加至邻近存储单元5的字符线偏压的干扰结果。
图5A显示低介电常数间隔物于字符线WL之间具有抑制相邻通过字符线WL的功效示意图。
图5B显示具有抑制相邻通过字符线WL干扰的电位分布示意图。。
图6A显示不同间隔物材料的底隧穿介电结构的电场分布示意图。
图6B显示在不同程序化电压施加于被选取存储单元时的底隧穿介电结构的电场示意图。
图7A显示根据本发明第一实施例具有低介电常数间隔物于字符线之间的存储阵列剖面图。
图7B显示根据本发明第二实施例具有低介电常数间隔物于字符线之间的存储阵列简化剖面图。
图8A显示根据本发明第三实施例具有低介电常数间隔物于字符线之间的存储阵列剖面图。
图8B显示根据本发明第四实施例具有低介电常数间隔物于字符线之间的存储阵列简化剖面图。
图9为包含此处所描述的使用具有低介电常数间隔物的介电电荷捕捉存储单元的存储阵列的集成电路的简化方块图。
图10为一NAND阵列中介电电荷捕捉存储单元的简化示意图。
图11为低电场下介电隧穿结构的传导带与价带的能阶示意图。
图12显示于包含能带补偿技术的一介电隧穿层于施加高电场下的能带图。
图13为本发明一实施例的一电荷捕捉存储单元于擦除操作时的电场及隧穿电流示意图。
图14A到图14D显示阻挡介电层的传导带图式，其中图14A是单一氧化硅层、图14B是单一氧化铝层、图14C是氧化硅/氧化铝层叠层的第一范例、而图14D是氧化硅/氧化铝层叠层的第二范例，其具有较厚的氧化铝厚度。
具体实施方式
本发明提供一种可以抑制在次30纳米节点以下与非门非挥发电荷捕捉快闪存储装置干扰的技术，可产生具有改善表现的高密度电荷捕捉存储单元。此处所示的分析结果显示出，因为此电荷捕捉存储单元的等效氧化层(EOT)厚度(大于15纳米)是与此存储单元的尺寸(F)相当，由施加电压至相邻字符线所导致的边缘场干扰效应会比于相邻存储单元内程序化电荷所导致的干扰效应更严重。等效氧化层厚度(EOT)的定义是此介电材料的厚度乘上氧化硅与此介电材料介电常数的比值。
此处所描述的介于字符线之间的低介电常数间隔物同时对于由施加偏压至相邻字符线所导致的边缘场干扰效应，以及于相邻存储单元内程序化电荷所导致的干扰效应两者皆具有非常好的抑制功效。其结果是，具有半间距为15纳米及以下的与非门阵列存储单元显示出具有较低的干扰。
此处所使用的“低介电常数”一词是指介电常数小于二氧化硅的介电常数，其约为3.9。此处所使用的“低介电常数间隔物”是指包含一种或多种介电常数小于二氧化硅的介电常数(K＜3.9)的介电材料填充于字符线之间的空间中，也可以是间隙填充的孔洞其可以大致或完全填满介于字符线之间的空间，因此间隔物的等效介电常数会小于二氧化硅的介电常数。
使用此处所使用的低介电常数间隔物亦显示出其也可以抑制短通道效应。此外，程序化/擦除效率也因为将电场局限在此存储单元的底隧穿介电层内而被改善。
图1显示本发明形成于一半导体基板100的与非门存储装置的剖面示意图(并非依照比例绘示)。不同的与非门存储装置实施例可以是没有接面的或是有接面为基础的，根据在一给定的与非门存储单元串行中介于相邻的存储单元之间是否有接面存在于半导体基板100内而定。此与非门存储单元串行包含存储单元101、102和103，彼此之间由填入空隙间的低介电常数介电结构111和112所分隔。
隧穿介电层131包含，举例而言，氧化硅或氮氧化硅，形成于此基板100的通道区域之上，一介电电荷储存层141包含氮化硅，形成于隧穿介电层131之上，一阻挡介电层151在此例示中包含二氧化硅，形成于介电电荷储存层141之上，一栅极161在此例示中包含P型或N型多晶硅，形成于阻挡介电层151之上。替代实施例中也可以使用多层的阻挡层。高功函数材料可以额外形成于栅极上或是取代栅极而与阻挡介电层151连接。这些高功函数材料可以是钽、钛、铂、氮化钽、氮化钛等材料。各种可应用在栅极的高功函数材料可参见美国专利第6,912,163号。
此存储单元可以由施加合适的电压至存储单元的栅极161及基板100以诱发一介于栅极161与基板100之间的电场。一个具有接面的实施例亦可以在基板内的掺杂区域具有偏压。此存储单元可以由，举例而言，使用业界所熟知的技术之一(例如富勒-诺得汉(FN)隧穿，通道热电子(CHE)等)，使电子隧穿进入电荷储存层141中而进行程序化。此存储单元可以由，举例而言，使电洞自基板100隧穿进入电荷储存层141中或是电子自电荷储存层141中逃脱捕捉，而进行擦除。
在此所示的与非门存储装置，此存储单元102在栅极162接收一通过栅极电压。没有被局限在存储单元102内栅极和电荷储存结构间的边缘电场会产生。这些边缘电场充满了大部分的相邻介电/绝缘结构111和112。因为选择了低介电常数的材料来作为绝缘结构111和112，这些边缘电场会被抑制进入相邻存储装置101和103的电荷储存结构中。在之前较大尺寸光刻节点的技术世代中，因为电荷储存结构的高度，以及其等效氧化层厚度相较于与非门存储装置的间距是远远小于的关系，这些边缘电场并不会如此地充满相邻电荷储存结构之间的空隙中。在此处所描述的设计中，电荷储存结构具有等效氧化层厚度示至少为与非门存储装置间距的三分之一。
如何可以抑制边缘电场的解释如下述。根据法拉第定律，以下两式相等：
1)一轮廓内的线性积分是(a)电场与(b)沿着此轮廓的向量增量d1两者的向量乘积
2)一封闭于一轮廓内的表面负向积分是(a)磁场对时间的微分与(b)此表面的向量增量dS两者的向量乘积
应用法拉第定律至分隔两不同材料的一圆柱状表面时，此电场的正切分量在沿着此两个材料之间的接口是连续的。
根据高斯定律，以下两式相等：
1)封闭于一体积内的表面积分是(a)电通量密度D与(b)此表面的向量增量dS两者的向量乘积
2)在封闭于一体积内的每一体积增量dv的电荷密度的体积积分
应用高斯定律至分隔两不同材料的一圆柱状表面时，此电通量密度D的正交分量在沿着此两个材料之间的接口是连续的，除了在此接口的表面电荷之外。
电通量密度D是相当于电场E乘上介电常数ε，其中介电常数ε是相对介电常数K与真空介电常数ε0的乘积。因此，当应用高斯定律至一包含一低介电常数间隔物与一高介电常数字符线叠层的一圆柱状表面时，在此低介电常数间隔物中的一特定正交电场会与此高介电常数字符线叠层的一较小正交电场对应，而以此低介电常数间隔物与高介电常数字符线叠层的相对介电常数的比值等比例降低。
图2A为一电荷捕捉与非门电荷捕捉存储装置的结构图，其仿真结果将会在以下显示。在替代实施例中，其它型态的阵列组态也可以被使用。
此装置200包含作为装置200中电荷捕捉存储单元栅极之用的字符线220。此字符线220是在此阵列中存储单元的隧穿介电层230、介电电荷储存层232和阻挡介电层234之上。间隔物240是分隔字符线220。此装置200亦包含位线250，其是由浅沟渠隔离结构270分隔。
在以下显示的仿真结果中，除了有特别说明之外，其字符线220包含P+掺杂多晶硅，此隧穿介电层230包含具有5纳米厚度的氧化硅层，此介电电荷储存层232包含具有6纳米厚度的氮化硅层，此阻挡介电层234包含具有6纳米厚度的氧化硅层，此浅沟渠隔离结构包含氧化硅，及此基板/接面的掺杂浓度分别为10+18与5X10+19/cm3。在以下显示的仿真结果中，半间距是介于50到15纳米之间，而整个间距则为此存储单元图案的周期。可以理解的是，存储装置200中所使用这些材料、厚度、掺杂浓度等可以根据实施例的不同而作调整。
图2B显示图2A中的存储装置200在预设偏压条件下的一等效电路图，是施加一读取电压于一选定的存储单元5来评估其干扰问题。图2B中的读取电压包含施加7V至字符线220a和220c，施加0V至位线250a和250c，施加1V至位线250b，及将存储单元3、6和9的源极接地。替代地，这些读取电压也可以是不同的。
图3A显示对图2B中选定的存储单元5邻近被程序化存储单元的不同干扰模式表。第一栏是此处所使用的干扰模式名称，而第二栏列出每一干扰模式中存储装置200的哪些存储单元被程序化。举例而言，在“WL”干扰模式中，存储单元4和6是在被程序化状态，而存储单元1、2、3、7、8和9是在擦除状态。
在以下显示的仿真结果中，在被程序化状态的每一存储单元，其介电电荷储存层232具有2X10+19/cm3(相当于4.2V的临界电压偏移)的电子密度，而其它处于擦除状态的存储单元并没有电荷储存在层232中。替代地，每一状态中的电子密度可以不相同。
图3B显示对图2B中选定的存储单元5(初始为擦除状态)其因为图3A中的每一干扰模式的读取电压所造成的临界电压VT(干扰)的仿真改变示意图。在图3B的结果中，介于字符线220之间的间隔物240包含介电是数为3.9的二氧化硅，及半间距(特征尺寸)为25纳米。在图3B中，最大干扰是小于200mV。
上述仿真资料证明自相邻存储单元中被程序化的电荷储存层所造成的临界电压干扰是可以忽略的。即使是在最糟糕的干扰模式“All”之下，所有的相邻存储单元皆被程序化，导致最大的临界电压干扰仍是小于0.2V。
图4显示使用二氧化硅作为介于字符线220之间的间隔物240，存储单元5与相邻通过栅极字符线偏压之间的干扰仿真结果。可以由图4看出，在半间距小于20纳米以下之后，由字符线偏压所导致的干扰变得比较严重。也可以由图中看出，较大的电压施加在字符线220时，也会导致较大的临界电压偏移。当通过栅极电压大于5V会对相邻存储单元产生显着的临界电压干扰。在半间距为25纳米时，临界电压干扰大约是-0.5V。在半间距为15纳米时，临界电压干扰在通过栅极电压为5V时大约是-1.3V，而在通过栅极电压为7V时大约是-2.1V。因此，在半间距小于20纳米以下及通过栅极电压大于5V以后，会导致通过栅极帮助开启相邻的存储单元。当间距向下微缩时且具有固定的等效氧化层厚度，等效氧化层厚度与间距的比值会变得较大。而边缘电场的影响也因此对应地变大，且一严重地Vt变动趋势可以在传统的氧化硅间隔物发现。
图5A显示低介电常数间隔物于字符线WL之间具有抑制相邻通过字符线WL的功效示意图。特别是，图5A显示具有空气填充间隔物240(介电常数k大约是1)对于存储单元5的仿真干扰图。可以由图5A中看出，其相较于图4干扰被显着的抑制。在半间距为25纳米时，临界电压干扰大约是-0.2V。在半间距为15纳米时，临界电压干扰在通过栅极电压为5V时大约是-0.3V，而在通过栅极电压为7V时大约是-0.7V。与图4相反的是，由使用低介电常数间隔物，此Vt变动趋势可以被减缓。因此，介于相邻非门极存储单元之间具有可接受边缘电场的最小距离可以在具有可接受干扰值的间距中发现。介于相邻非门极存储单元之间的最大距离，其中此低介电常数间隔物对抑制边缘电场变得很有帮助，可以由比较图4与图5A而特征化。
图5B显示高介电常数氮化硅间隔物(介电常数k大约是7)，显示于下方，与图5A具有空气填充间隔物240(介电常数k大约是1)，显示于上方，的抑制相邻通过字符线WL干扰的电位分布示意图。可以由图5B中看出，具有空气而不是氮化硅的填充间隔物240，会使得存储单元5的通道及电荷储存结构上具有较小的静电电位。具有空气间隔物的电荷储存结构上具有大致为0V的电位分布，而在通道的右端及隧穿介电结构的右下端会有约1V的些许电场穿透。对照而言，具有氮化硅间隔物的电荷储存结构上仅在字符线及绝缘层上具有大致为0V的电位分布，而在整个电荷储存结构、通道及隧穿介电结构上均会有约1V的电场穿透。
图6A显示不同间隔物材料的底隧穿介电结构的电场分布示意图。图6A显示一个25纳米与非门存储装置在+FN程序化条件(Vpgm/Vpass＝20/10V)下，存储单元5的介电电荷储存层232的电场。可以由图6A中看出，当间隔物材料的介电常数降低时，则介电电荷储存层232的电场会增加，且也会在字符线方向上变得更宽，因为间隔物会抑制边缘电场在电荷储存结构中存在。具有空气间隔物的状况下，上绝缘层及底隧穿介电结构两者皆具有一侧向大致均匀的约14V电压。在具有氮化硅间隔物的状况下，边缘电场大致自电荷储存结构进入间隔物，因此底隧穿介电结构具有一侧向改变的电压，在中央处约为13V，而在边缘处约为11V。图6B显示在变动的+FN程序化条件下，存储单元5的介电电荷储存层232在底隧穿介电结构中央处的仿真电场。此低介电常数间隔物增加了中央处的电场而减少了中央与边缘之间的(电场)变化，暗示低介电常数间隔物可以改善程序化/擦除效率。这是因为低介电常数间隔物帮助将电场局限住而因此在隧穿介电结构的中央处具有一较少劣化的电场。
图7A显示根据本发明第一实施例具有低介电常数间隔物于字符线之间的存储阵列剖面图，字符线是作为电荷捕捉存储单元的栅极之用。于图案化字符线以在其间形成间隙之后，沉积具有良好间隙填充能力的材料700于字符线之上，所以包含沉积所使用气体的空洞会保留在字符线之间，造成如图7A所示的香菇状结构。一ONO叠层介于栅极与基板之间。
图7B显示根据本发明第二实施例具有低介电常数间隔物于字符线之间的存储阵列简化剖面图。图7B中的字符线是较图7A中的更厚，造成介于字符线之间的开口具有更大的深宽比。此介于字符线之间的开口具有较大的深宽比可以防止后续形成的介电层800填入字符线之间的空间中而产生如图所示的空洞。一ONO叠层介于栅极与基板之间。若是高度/宽度比大于10的话会很难蚀刻。一深宽比，或是栅极高度/通道宽度，大于3的话，会是比较好的，因为相对窄的沟渠会在相邻的存储单元之间，使得较容易在相邻的存储单元之间形成空气间隙。假如深宽比大于3的话，可以较容易在相邻的存储单元之间形成空气间隙，因为比较难在沟渠中填入低介电常数材料。因此，在Kang等人论文中的额外步骤就变得不需要了。举例而言，此绝缘结构(用来分隔相邻存储单元之间的电荷储存结构)并不需要具有氮化硅侧边间隔物。
图8A显示根据本发明第三实施例具有低介电常数间隔物于字符线之间的存储阵列简化剖面图。在图8A中一薄膜高分子薄片形成在字符线之上而没有填入开口之中，而产生如图所示的空洞。一ONO叠层介于栅极与基板之间。
图8B显示根据本发明第四实施例具有低介电常数间隔物于字符线之间的存储阵列简化剖面图。在图8B中字符线之间的空间是填入一种或多种介电常数小于二氧化硅的材料。这些空间可以由沉积低介电常数材料于字符线上及其之间的开口中，然后进行平坦化或是回蚀刻以裸露字符线的上表面。可以使用的低介电常数材料的范例为FSG(含氟硅玻璃，k＜3.5)、黑钻石(应用材料公司的商品，k＝2.6-3.0)、SilK(k＝2.6-2.8)以及Coral(k＝2.7-2.9)。
关于本发明的额外细节可以参考本案发明人萧先生等人发表名称为“A Study of Stored Charge Interference and Fringing Field Effectsin Sub-30nm Charge Trapping NAND Flash”的论文，在此引用作为参考资料。
此处所描述的存储单元装置是被用于硅-氧化硅-氮化硅-氧化硅-硅(SONOS)型态的存储单元中。替代地，此低介电常数间隔物可以被用于其它型态的电荷捕捉存储单元阵列中。举例而言，此低介电常数间隔物可以被用于能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)装置中。在一如此的实施例中，图2A中的隧穿介电层230可以由一多层叠层隧穿介电结构取代，其包含一厚度最好小于2纳米(例如为1.3纳米)氧化硅层的底介电层，一厚度最好小于2.5纳米(例如为2纳米)氮化硅层的中间介电层于底介电层之上，及一厚度最好小于3.5纳米(例如为2.5纳米)氧化硅层的顶介电层于中间介电层之上。其它的厚度也可以被使用。能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)技术已被证明可以提供绝佳的表现，以克服其它传统硅-氧化硅-氮化硅-氧化硅-硅(SONOS)型态的存储单元所会遇到的擦除速度、持续力及电荷保存等问题。
关于能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)装置的进一步信息，可以参阅2008年7月30日所申请的名称为“High-K CappedBlocking Dielectric Bandgap Engineering SONOS and MONOS”申请号12/182318的美国专利申请案。
图9为包含此处所描述的使用具有低介电常数间隔物的介电电荷捕捉存储单元的存储阵列912的集成电路900的简化方块图。一字符线(或列)和区块选择解码器914是耦接至，且与其电性通讯，多条字符线916及串行选择线。一位线(或行)解码器和驱动器918是耦接至，且与其电性通讯，多条字符线920，其是沿着存储单元阵列912的行方向排列以自读取资料，或是写入资料至，存储单元阵列912的存储单元中。地址是通过总线922提供至字符线和区块选择解码器914及位线解码器918。方块924中的感应放大器与资料输入结构，包含作为读取、程序化和擦除模式的电流源，是通过总线926耦接至位线解码器918。资料是由集成电路900上的输入/输出端口通过资料输入线928传送至方块924的资料输入结构。在此例示的实施例中，其它电路930也包括在此集成电路900内，例如通用目的处理器或特殊用途电路，或是由此存储阵列所支持的组合模块以提供单芯片系统功能。资料是由方块924中的感应放大器，通过资料输出线932，传送至集成电路900上的输入/输出埠或其它集成电路900内或外的资料目的地。
此处所描述的存储阵列912可以组态使用于NAND阵列、AND阵列或是NOR阵列，端视特定应用而定。
在此例示实施例中所使用的控制器，为一偏压调整状态机构934控制偏压调整供应电压及电流源936，例如提供给字符线和位线的读取、程序化、擦除、擦除确认及程序化确认电压或电流，及使用一存取控制流程来控制字符线/源极线的操作。控制器934的应用可以使用，业界所熟知的技术，如特殊目的逻辑电路来实施。在另一实施例中，该控制器934包含一通用目的处理器，其可以实施在相同集成电路上，其执行一计算机程序以控制该装置的操作。在另一实施例中，特殊目的逻辑电路和一通用目的处理器的组合可以被用来实施该控制器934。
图10为一NAND阵列中介电电荷捕捉存储单元100的简化示意图，其使用一多层叠层阻挡介电层及一能隙工程介电隧穿层。此存储单元包括一通道10、一源极11与一漏极12于邻接此通道的半导体主体内。一栅极于18电荷储存结构之上，其包含多层叠层介电材料的阻挡介电层、电荷捕捉层及隧穿层。
作为一代表性实施例中的栅极18，包括p+多晶硅。但也可以使用N+多晶硅。其它实施例中，栅极可使用金属、金属化合物或前二者的组合，像是铂、氮化钽、金属硅化物、铝或其它金属或金属化合物栅极材料(如钛、氮化钛、钽、钌、铱、二氧化钌、二氧化铱、钨、氮化钨及其它物材料)。于某些实施例中，较佳是使用功函数大于4电子伏特的材料，更佳是使用功函数大于4.5电子伏特的材料。各种可应用在栅极终端的高功函数材料可参见美国专利第6,912,163号。所述材料通常是使用溅镀或物理气相沉积技术来沉积，且可利用活性离子蚀刻来进行图案化。
在图10所示的实施例中，介电隧穿层包含复合材料，包括称为电洞隧穿层的一第一层13，其为二氧化硅层于通道10的表面10a，是利用如现场蒸汽产生(in-situ steam generation，ISSG)的方法形成，并选择性地利用沉积后一氧化氮退火或于沉积过程中加入一氧化氮的方式来进行氮化。第一层13中的二氧化硅的厚度是小于20埃，最好是15埃或更小。在一代表性实施例中为10埃或是12埃厚。
第二层(称为能带补偿层)14的氮化硅层是位于第一层13之上，且其是利用像是低压化学气相沉积LPCVD的技术，于680℃下使用二氯硅烷(dichlorosilane，DCS)与氨的前驱物来形成。于其它工艺中，能带补偿层包括氮氧化硅，其是利用类似的工艺及一氧化二氮前驱物来形成。氮化硅层14的厚度是小于30埃，且较佳为25埃或更小。
第二二氧化硅层15(称为隔离层)是位于氮化硅层14上，且其是利用像是LPCVD高温氧化物HTO沉积的方式形成。第二二氧化硅层15是小于35埃，且较佳为25埃或更小。第一处的价带能阶是可使电场足以诱发电洞隧穿通过该第一处与半导体本体接口间的薄区域，且其亦足以提升第一处后的价带能阶，以有效消除第一处后的经处理的隧穿介电层内的电洞隧穿现象。此种结构，具有“倒U”形状的价带，除了可达成电场辅助的高速电洞隧穿外，其亦可在电场不存在或为了其它操作目的(像是从存储单元读取资料或程序化邻近的存储单元)而仅诱发小电场的情形下，有效的预防电荷流失通过经工程隧穿阻障结构。
于一代表性的装置中，经工程隧穿介电层包含一超薄氧化硅层O1(例如小于等于18埃)、超薄氮化硅层N1(例如小于等于30埃)以及超薄氧化硅层O2(例如小于等于35埃)所组成，且其可在和半导体本体的接口起算的一个15埃或更小的补偿下，增加约2.6电子伏特的价带能阶。由一低价带能阶区域(高电洞隧穿阻障)与高传导带能阶，O2层可将N1层与电荷捕捉层分开一第二补偿(例如从接口起算约30埃至45埃)。由于第二处距离接口较远，足以诱发电洞隧穿的电场可提高第二处后的价带能阶，以使其有效地消除电洞隧穿阻障。因此，O2层并不会严重干扰电场辅助的电洞隧穿，同时又可增进经工程隧穿介电层在低电场时阻绝电荷流失的能力。
此处所描述的存储单元包括栅极通常是多晶硅，例如n+多晶硅，或是例如是铝的金属。在替代实施例中，栅极可以包含功函数大于n+多晶硅的材料，例如p+多晶硅、铂、氮化钽、及其它具有合适的功函数、导电性和工艺兼容的材料。
关于工程介电隧穿层的详细说明请同时配合参考图11和图12。
于本实施例中，一电荷捕捉层16包括厚度大于等于50埃的氮化硅，举例来说，厚度约70埃的氮化硅，且其是利用如LPCVD方式形成。本发明也可使用其它电荷捕捉材料与结构，包括像是氮氧化硅(SixOyNz)、高含硅量的氮化物、高含硅量的氧化物，包括内嵌纳米粒子的捕捉层等等。2006年11月23号公开，名称为“Novel Low Power Non-Volatile Memory andGate Stack”，发明人为Bhattacharyya的美国专利申请公开号第US2006/0261401A1号揭露了多种可使用的电荷捕捉材料。
在此实施例中的阻挡介电层包含一叠层，其包括一缓冲层17A及一高介电常数覆盖层17B。此处的高介电常数是指介电常数大于7，像是以下这些材料均具有此特性：三氧化二铝、二氧化铪、二氧化锆、三氧化二镧、氧硅化铝、氧硅化铪、氧硅化锆等。
缓冲层是氧化硅，可以使用将氮化硅进行湿式转换的湿炉管氧化工艺。在其它实施例中则可以使用高温氧化物(HTO)或是LPCVD沉积方式形成的氧化硅。一氧化铝覆盖介电层可先进行原子气相沉积，之后并配合在约900℃下进行60秒快速热退火以强化形成的薄膜。
由采用前述工艺，得以形成缺陷极少的氧化硅层以及由高介电常数和高传导带补偿材料(如氧化铝)的覆盖层，二者一同提供具有良好电荷维持特性与低擦除饱和电压的阻挡介电层。因此，不但可降低EOT，还可降低操作电压。
在一代表性实施例中，第一层13中的二氧化硅的厚度是为13埃；能带补偿层14的氮化硅层厚度是为20埃；隔离层15的二氧化硅层层厚度是为25埃；电荷捕捉层16的氮化硅层厚度是为70埃；及阻挡介电层17A、17B可以是厚度介于5到90埃之间的氧化硅，和具有厚度介于5到90埃之间的氧化铝作为一覆盖层。栅极材料可以是p+多晶硅(其功函数为5.1电子伏特)。为了改善保持特性，氧化硅的厚度最好是大于30埃。
此外，对于氧化硅(介电常数为3.9)与氧化铝(介电常数约为8)的结合，发现阻挡介电层顶层17B的厚度与底层17B的厚度比值可以小于2。一般来说，顶层17B的厚度可以小于两者之间介电常数的比值(8/3.9)乘上底层17A的厚度。因此，本实施例的阻挡介电层包括一与电荷捕捉介电层接触的第一层17A以及一和通道表面与门极的另一者接触的第二层17B，其中第一层17A具有一介电常数κ1，第二层17B具有一大于κ1的介电常数κ2，且第二层的厚度是小于该第一层的厚度乘以κ2/κ1。对于氧化铝作为顶覆盖层，其介电常数约为8而电子阻障高度或传导带补偿为大于3电子伏特以获得擦除饱和VFB＜-2V。由于氧化铝的阻障高度通常与二氧化硅约略相等，具有N+多晶硅栅极的氧化铝的电子阻障高度或传导带补偿为约3.1电子伏特。
在此处所描述的存储单元范例中，为了在低于20伏特获得丨合理的操作速度(程序化及擦除)，此介于栅极与通道之间的多层叠层的整体等效氧化层厚度(EOT)(例如，高介电是数层-O-N-O-N-O，及高介电是数层-O-N-O高介电是数层-O-N-O)应小于160埃。此能隙工程(BE)ONO隧穿阻障层或是单一氧化硅隧穿氧化层的等效氧化层厚度(EOT)通常在40到55埃范围之间，最好是在45到50埃范围之间，及氮化硅电荷捕捉层的等效氧化层厚度(EOT)通常在25到40埃范围之间，最好是在30到35埃范围之间。因此，此处所描述的存储单元其多层叠层(例如氧化硅缓冲层和氧化铝)的整体等效氧化层厚度(EOT)是小于95埃，最好是在75到85埃范围之间。
图11为低电场下介电隧穿结构的传导带与价带的能阶示意图，其中该介电隧穿结构包括图10所示的层13-15的叠层，图中可看出一“U形”传导带与一“倒U形”价带。由图右侧开始，半导体本体的能隙乃于区域30，电洞隧穿层的价带与传导带乃于区域31，补偿层的能隙乃于区域32，隔离层的价带与传导带乃于区域33，而电荷捕捉层的价带与传导带乃于区域34。由于区域31、32、33内隧穿介电层的传导带相较于能陷的能阶而言较高，故捕捉于电荷捕捉区34的电子(以一个圆圈内包着负号来表示)并无法隧穿至通道内的传导带。电子隧穿的机率与隧穿介电层内“U形”传导带下的区域相关联，也与具有能陷的能阶的一条至通道的水平线上的区域相关联。因此，在低电场的条件下，电子隧穿现象不太可能发生。相同地，区域30内通道的价带中的电洞则受到区域31、32、33全部厚度以及通道接口处高电洞隧穿阻障高度的阻挡，以致其无法隧穿至电荷捕捉层(区域34)。电洞隧穿的机率与隧穿介电层内“反U形”价带上的区域相关联，也与具有通道的能阶的一条至电荷捕捉层的水平线下的区域相关联。因此，在低电场的条件下，电洞隧穿现象不太可能发生。在一代表性实施例中，其中电洞隧穿层包括二氧化硅，约4.5电子伏特的电洞隧穿阻障高度可防止电洞隧穿。氮化硅内的价带(1.9电子伏特)仍低于通道内的价带，因此，隧穿介电结构的区域31、32、33内的价带仍远低于通道区域30内的价带。据此，本发明一实施例所描述的隧穿层具有能带补偿特征，包括位于半导体本体接口处的薄区域(区域31)内相对较大的电洞隧穿阻障高度，以及距通道表面不到2纳米处的第一位置的价带能阶的增加37。此外，由提供具有相对高隧穿阻障高度材料的薄层(区域33)，能带补偿特征也包括与通道分开的第二位置的价带能阶的减少38，形成反U形的价带形状。相类似地，由选择相同的材料，传导带是具有一U形的形状。
图12显示为了诱发电洞隧穿(于图12中，O1层的厚度约为15埃)，于隧穿区域31中施加约-12百万伏特/公分的电场下介电隧穿结构的能带图。于电场中，价带由通道表面处向上倾斜。因此，在离通道表面一补偿距离处，隧穿介电结构内的价带于价带能阶中明显的增加，同时在图中可见其增加到高过通道区域的价带内的能带能量。因此，当区域内(于图12中的阴影区域)的价带能阶与隧穿叠层内倾斜的反U形价带上的价带能阶之间的面积减少时，电洞隧穿的机率将大幅增加。于高电场下，能带补偿可有效地由隧穿介电层处消除区域32内的补偿层与区域33内的隔离层的阻障效应。因此，在相对小电场(例如E小于14百万伏特/公分)下，隧穿介电层可以产生较大的电洞隧穿电流。
隔离层(区域33)将补偿层(区域32)与电荷捕捉层(区域34)隔离开，对于电子与电洞在低电场下，此可增加有效阻障能力，并增进电荷维持。
于本实施例中，补偿层(区域32)的厚度必须够薄，以致其具有可忽略的电荷捕捉效能。此外，补偿层为介电层而不具导电性。因此，对于使用氮化硅的实施例，补偿层的厚度较佳是小于30埃，而更佳是为25埃或更小。
对于采用二氧化硅的实施例来说，电洞隧穿区域31的厚度应小于20埃，且较佳是小于15埃。举例来说，于一较佳实施例中，电洞隧穿区域31为13埃或10埃的二氧化硅，且其是经过如前所述的氮化处理，以得到超薄氮氧化硅。
本发明的实施例中，隧穿介电层可使用氧化硅、氮氧化硅及氮化硅的组合材料，且其中各层之间并无明显的过渡状态，只要该种组合材料可提供前述的反U形价带。而在离有效电洞隧穿所需的通道表面该补偿距离处，隧穿介电层的价带能阶具有变化。此外，其它材料的组合也可应用于能带补偿技术中。
对于依靠电洞隧穿的SONOS型存储器的隧穿介电层来说，其重点在于提高“电洞隧穿”的效能而非电子隧穿，且目前此问题也已有了解决方案。举例来说，对于利用厚度够薄的二氧化硅来提供较大的电洞隧穿的隧穿介电结构而言，其厚度将会因为太薄而无法有效阻障电子隧穿引起的电荷流失。而由工程适当的处理则可增进电子隧穿的效能。据此，利用能隙工程将可提升利用电子隧穿而进行的程序化以及利用电洞隧穿而进行的擦除操作。
在某些替代实施例中，此多层隧穿叠层可以用传统MONOS装置中的单一隧穿氧化层或是其它的隧穿结构取代。业界已熟知虽然传统的MONOS装置(隧穿氧化层厚度大于3纳米)具有良好的资料保持能力，但是因为氧化硅顶氧化层并不能很好地抑制栅极注射，所以其擦除饱和阶级对NAND应用来说是太高的。
因此，MANOS/TANOS根据上述原因被提出，这些结构使用氧化铝(介电常数约为8)来取代氧化硅(介电常数为3.9)。其擦除饱和阶级被大幅地降低，因此，MANOS装置具有较MONOS装置为低的擦除饱和阶级与较大的存储区间。但是，使用单一层高介电常数介电层或许会造成新的可靠性问题。这是因为高介电常数介电层较传统的氧化硅顶氧化层会有更高的漏电流。因此，使用单一层高介电常数介电层并不能提供资料保持可靠性。
如同此处所描述的，一层额外的高介电常数介电层覆盖于MONOS的氧化硅顶氧化层之上。这种新的结构因为此缓冲层具有较低的漏电流即可以在捕捉层(氮化硅)与缓冲层(氧化硅)之间的接口形成深的陷阱，而具有良好的资料保持能力及读取分布特性。此外，此上层高介电常数介电层可以因为其高介电常数而抑制栅极注射，因此本发明可以提供适合做为NAND应用的较低擦除饱和阶级及较大的存储区间。
图13为类似于图10的一电荷捕捉存储单元的栅极叠层简化示意图，显示于一擦除程序时的动态电场。此栅极叠层包含一电洞隧穿层43、能带补偿层44、以及一隔离层45，其组合是作为此装置的介电隧穿层。一电荷捕捉层46在此显示于介电隧穿层之上。一阻挡介电层包含一多层叠层的缓冲层47A及覆盖层47B以将栅极48与电荷捕捉层46分隔。在擦除程序时，电场会由施加于存储单元的通道和栅极的偏压VW和VG诱发，导致一穿过介电隧穿层43、44和45的电场ETUN50以及一穿过阻挡介电层47A和47B的电场EB51。此穿过介电隧穿层的电场ETUN50大小足以诱发电洞隧穿电流52至电荷捕捉层46中。而因为其较高的介电常数比3.9/k，造成穿过阻挡介电层的覆盖层47B的电场EB51大小相对于穿过阻挡介电层的氧化硅缓冲层47A的大小被等比例减少了，其中3.9是二氧化硅的介电常数而k则是覆盖层47B的介电常数。因此，因为栅极48的电子亲和性，相对较低的电场EB51及阻挡介电层47A/47B的厚度，电子隧穿电流53被有效的阻挡，允许较大的存储区间而不会有擦除饱和效应。在此所教示的存储装置可以在擦除时施加至栅极和半导体主体偏压足够低的情况下，产生相对小电场(例如E小于14百万伏特/公分)穿越隧穿介电层，而在阻挡介电层具有一相对应的较低电场。
图14A到图14D显示阻挡介电层的传导带图式，其中图14A是单一氧化硅层、图14B是单一氧化铝层、图14C是氧化硅/氧化铝层叠层的第一范例、而图14D是氧化硅/氧化铝层叠层的第二范例，其具有较厚的氧化铝厚度。由这些图标中可以理解电子自栅极注入的隧穿机率。这些材料中的电场大小是由传导带的斜率表示。因此，在图14C和图14D中标示为O3的二氧化硅缓冲层的对应区域，与氧化铝覆盖层的对应区域相较具有一较大的斜率。在栅极接口的传导带补偿是由此传导带的阶梯高度所反映。对图14A所示的能障工程SONOS装置而言，因为电场是较大的关系所以即使通过一个相对大的传导带补偿其隧穿机率是相对高的。对图14B所示的实施例其具有一氧化铝阻挡介电层，因为由相对高的介电常数(例如大于7)导致的低传导带斜率的关系，且因为传导带补偿仍维持在相对高(例如大于3eV)的情况下，所以其隧穿机率是相对小的。图14C和图14D建议只要氧化铝顶层的厚度大于一最小值的话，此具有氧化硅缓冲层及氧化铝顶层的多层叠层的栅极注入隧穿机率是差不多的。因此，图14C中具有较薄氧化铝的实施例的隧穿机率是与图14D中具有较厚氧化铝的实施例几乎相同的。
虽然本发明是已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式是已于先前描述中所建议，且其它替换方式及修改样式将为熟习此项技术的人士所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式是意欲落在本发明的权利要求范围及其均等物所界定的范畴之中。

Claims (27)

1.一种集成电路存储装置，包括：
一半导体主体；
至少两个电荷储存结构串联安排于该半导体主体之上，所述电荷储存结构由多个绝缘结构所分隔，所述电荷储存结构包含介电电荷捕捉位置于多个栅极的下方，所述电荷储存结构包含一隧穿介电结构于该半导体主体之上，一电荷储存层于该隧穿介电结构之上，以及一绝缘层于该电荷储存层之上；以及
该多个栅极具有一深宽比大于3，该深宽比是等于该多个栅极的一高度与介于该多个栅极中相邻栅极间的一通道宽度的一比值，该多个栅极是串联安排，以控制该栅极下方的该电荷储存结构；以及
所述绝缘结构相对于真空而言具有一介电常数小于氧化硅的介电常数。
2.如权利要求1所述的集成电路存储装置，其中所述栅极放置可以响应一个或多个的该栅极具有一通过栅极电压，所述具有通过栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有通过栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，其中该边缘电场由该边缘电场所占据的该绝缘结构而抑制进入该相邻电荷储存结构中。
3.如权利要求1所述的集成电路存储装置，其中该多个电荷储存结构的电荷储存结构间的该绝缘结构是空气，且缺乏侧边间隔物。
4.如权利要求1所述的集成电路存储装置，其中所述栅极放置可以响应一个或多个的该栅极具有一通过栅极电压，所述具有通过栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有通过栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，其中该边缘电场藉由该边缘电场所占据的该绝缘结构而抑制进入该相邻电荷储存结构中，以及
其中该多个电荷储存结构的一完整间距导致该边缘电场占据的至少一个该绝缘结构的大部分，该绝缘结构可以将具有通过栅极电压的栅极下方的该电荷储存结构与所述相邻电荷储存结构分隔。
5.如权利要求1所述的集成电路存储装置，其中所述栅极放置可以响应一个或多个的该栅极具有一通过栅极电压，所述具有通过栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有通过栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，其中该边缘电场由该边缘电场所占据的该绝缘结构而抑制进入该相邻电荷储存结构中，以及
其中该绝缘结构抑制该边缘电场进入一通道区域中。
6.如权利要求1所述的集成电路存储装置，其中响应一个或多个的该栅极具有一程序化栅极电压，所述具有该程序化栅极电压的栅极下方的该电荷储存结构的绝缘层邻近的边缘电场，由具有该程序化栅极电压的栅极下方的该电荷储存结构与相邻电荷储存结构分隔的所述绝缘结构所抑制。
7.如权利要求1所述的集成电路存储装置，其中响应一个或多个的该栅极具有一程序化栅极电压，所述具有该程序化栅极电压的栅极下方的该电荷储存结构的隧穿介电结构邻近的边缘电场，由具有该程序化栅极电压的栅极下方的该电荷储存结构与相邻电荷储存结构分隔的所述绝缘结构所抑制。
8.如权利要求1所述的集成电路存储装置，其中响应一个或多个的该栅极具有一程序化栅极电压，所述具有该程序化栅极电压的栅极下方的该电荷储存结构的隧穿介电结构邻近的边缘电场，由具有该程序化栅极电压的栅极下方的该电荷储存结构与相邻电荷储存结构分隔的所述绝缘结构所抑制，以致该隧穿介电结构具有由该边缘电场造成的一横向电压变异在该隧穿介电结构的中央处与边缘处的差值小于1伏特。
9.如权利要求1所述的集成电路存储装置，其中该绝缘结构相对于真空而言具有一介电常数小于该隧穿介电结构材料的介电常数。
10.如权利要求1所述的集成电路存储装置，其中该绝缘结构是空气。
11.如权利要求1所述的集成电路存储装置，其中该绝缘结构是含氟硅玻璃、掺杂碳的氧化硅以及旋涂高分子介电层之一。
12.如权利要求1所述的集成电路存储装置，还包含：一高分子薄膜覆盖于该绝缘结构与该多个栅极之上，其中该绝缘结构是空气。
13.如权利要求1所述的集成电路存储装置，还包含：多个香菇状的介电结构覆盖于该绝缘结构与该多个栅极之上，其中该绝缘结构是空气。
14.如权利要求1所述的集成电路存储装置，还包含：多个香菇状的介电结构覆盖于该绝缘结构与该多个栅极之上，其中该多个栅极具有一至少为3的深宽比。
15.如权利要求1所述的集成电路存储装置，还包含：一控制器，用以施加多个栅极电压来设置该多个栅极。
16.如权利要求1所述的集成电路存储装置，其中该半导体主体之上的该隧穿介电结构含一第一氧化硅层邻近该半导体主体的一通道且具有一小于等于18埃的厚度，一位于该第一氧化硅层上的氮化硅层具有一小于等于30埃的厚度，以及一位于该氮化硅层上的第二氧化硅层具有一小于等于35埃的厚度；以及
该电荷储存层包含氮化硅层具有一大于等于50埃的厚度；以及
该绝缘层包含一氧化硅的阻挡介电层。
17.一种形成一集成电路存储装置的方法，包括：
形成至少两个电荷储存结构串联安排于一半导体主体之上，所述电荷储存结构由多个绝缘结构所分隔，所述电荷储存结构包含介电电荷捕捉位置于多个栅极的下方，所述电荷储存结构包含一隧穿介电结构于该半导体主体之上，一电荷储存层于该隧穿介电结构之上，以及一绝缘层于该电荷储存层之上；以及
形成该多个栅极串联安排，以控制该栅极下方的该电荷储存结构；以及
形成该多个绝缘结构以将所述电荷储存结构分隔，
所述绝缘结构相对于真空而言具有一介电常数是小于氧化硅的介电常数。
18.如权利要求17所述的形成一集成电路存储装置的方法，其中所述栅极放置可以响应一个或多个的该栅极具有一通过栅极电压，所述具有通过栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有通过栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，其中该边缘电场藉由该边缘电场所占据的该绝缘结构而抑制进入该相邻电荷储存结构中。
19.如权利要求17所述的形成一集成电路存储装置的方法，其中所述栅极放置可以响应一个或多个的该栅极具有一程序化栅极电压，所述具有程序化栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有程序化栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，其中该边缘电场藉由该边缘电场所占据的该绝缘结构而抑制进入该相邻电荷储存结构中。
20.一种操作一与非门非挥发电荷捕捉存储装置的方法，包括：
抑制一与非门非挥发电荷捕捉存储单元的边缘电场与该与非门非挥发电荷捕捉存储装置中的相邻与非门非挥发电荷捕捉存储单元的一临界电压产生干扰，而具有绝缘结构将该与非门非挥发电荷捕捉存储装置中的与非门非挥发电荷捕捉存储单元彼此分隔，该绝缘结构具有一相对于真空的介电常数小于相对于氧化硅的介电常数。
21.一种集成电路存储装置，包括：
一半导体主体；
至少两个电荷储存结构串联安排于该半导体主体之上，所述电荷储存结构由多个绝缘结构所分隔，所述电荷储存结构包含介电电荷捕捉位置于多个栅极的下方，所述电荷储存结构包含一隧穿介电结构于该半导体主体之上，一电荷储存层于该隧穿介电结构之上，以及一绝缘层于该电荷储存层之上；以及
该多个栅极是串联安排，以控制该栅极下方的该电荷储存结构；以及
所述绝缘结构相对于真空而言具有一介电常数是小于氧化硅的介电常数。
22.如权利要求21所述的集成电路存储装置，其中该绝缘结构是含氟硅玻璃、掺杂碳的氧化硅以及旋涂高分子介电层之一。
23.如权利要求21所述的集成电路存储装置，还包含：一高分子薄膜覆盖于该绝缘结构与该多个栅极之上，其中该绝缘结构是空气。
24.一种集成电路装置，包括：
多个存储单元串联安排于一半导体主体之上，所述存储单元由多个绝缘结构所分隔；
多个控制终端串联安排以控制所述存储单元；以及
所述绝缘结构相对于真空而言具有一介电常数小于氧化硅的介电常数。
25.如权利要求24所述的集成电路装置，其中该绝缘结构是含氟硅玻璃、掺杂碳的氧化硅以及旋涂高分子介电层之一。
26.如权利要求24所述的集成电路装置，还包含：一高分子薄膜覆盖于该绝缘结构与该多个栅极之上，其中该绝缘结构是空气。
27.一种集成电路装置，包括：
多个存储单元串联安排于一半导体主体之上，所述存储单元由多个绝缘结构所分隔；
多个控制终端具有一深宽比大于3，该深宽比是等于该多个控制终端的一高度与相邻控制终端间的一宽度的一比值，该多个控制终端是串联安排以控制所述存储单元；以及
所述绝缘结构相对于真空而言具有一介电常数小于氧化硅的介电常数。
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