CN101819521A - 微处理器以及解析第一或第二类别条件分支指令的方法 - Google Patents

微处理器以及解析第一或第二类别条件分支指令的方法 Download PDF

Info

Publication number
CN101819521A
CN101819521A CN201010111928A CN201010111928A CN101819521A CN 101819521 A CN101819521 A CN 101819521A CN 201010111928 A CN201010111928 A CN 201010111928A CN 201010111928 A CN201010111928 A CN 201010111928A CN 101819521 A CN101819521 A CN 101819521A
Authority
CN
China
Prior art keywords
mentioned
instruction
branch
microprocessor
condition state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010111928A
Other languages
English (en)
Other versions
CN101819521B (zh
Inventor
G·葛兰·亨利
泰瑞·派克斯
布兰特·比恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Publication of CN101819521A publication Critical patent/CN101819521A/zh
Application granted granted Critical
Publication of CN101819521B publication Critical patent/CN101819521B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
    • G06F9/30058—Conditional branch instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines

Abstract

一种微处理器以及解析第一或第二类别条件分支指令的方法，微处理器具有第一分支条件状态、第二分支条件状态、第一类别条件分支指令及第二类别条件分支指令。第一类别条件分支指令用以指示微处理器等待，直到微处理器中用以更新第一分支条件状态且比第一类别条件分支指令更老旧的其它指令已经更新完第一分支条件状态之后，再根据第一分支条件状态正确地解析第一类别条件分支指令。第二类别条件分支指令用以指示微处理器根据第二分支条件状态正确地解析第二类别条件分支指令，而不需考虑微处理器中用以更新第二分支条件状态且比第二类别条件分支指令更老旧的其它指令是否已更新完第二分支条件状态。本发明使得FCB指令在执行上更快、更正确。

Description

微处理器以及解析第一或第二类别条件分支指令的方法
技术领域
本发明主要关于微处理器的技术，特别有关于一种执行条件分支指令的微处理器与方法。
背景技术
当没有控制流程指令时，微处理器依序地提取指令并执行该指令。换言之，预设动作就是让微处理器先提取一指令，接着再提取下一个循序指令，然后再提取下一个循序指令，以此类推。然而，控制流程指令会命令微处理器脱离此循序提取制度。微处理器在其指令集架构(instruction set architecture)中包括某种型式的条件分支指令，用以指定一分支条件状态(通常是一条件旗标(condition flag)或是一通用暂存器中的数值)及一分支条件(举例而言，位设定、位清除、等于零或大于一定值)。条件分支指令也指定一分支目标地址(branch targetaddress)。微处理器根据分支条件检查分支条件状态，用以决定分支条件状态是否满足被条件分支指令所指定的分支条件。若分支条件状态满足分支条件，微处理器开始提取分支目标地址上的指令，而不是提取下一个循序指令。
正如众所皆知的微处理器技术，现今的微处理器包括一具有多个阶段的管线(pipeline)，每一阶段执行有关程序指令的不同的工作。在标准的管线式微处理器中，阶段包括指令提取(instruction fetch)、指令解码(instruction decode-)、运算元提取(operand fetch)、执行(execute)以及写回结果(resultwrite-back)这五个阶段。一程序中的条件分支指令会大大地增加微处理器执行程序所需的时间。这是因为在传统上，执行阶段(execute stage)用以分析条件分支指令，即决定分支条件状态是否满足分支条件。其中一个原因是程序中的指令在程序顺序(program order)中的顺序可能会比条件分支指令还要老旧(older)，而这些比条件分支指令还要老旧的指令用以更新分支条件状态。因此，在运算元提取阶段可以提取条件分支指令的来源运算元(source operands)之前，微处理器必须等待直到执行单元产生上述比较老旧的指令的结果(这些比较老旧的指令的结果为条件分支指令中用以构成(constitute)分支条件状态的来源运算元)，以便发出条件分支指令用以执行。然而，特别是在高度管线化(deeply pipelined)及/或乱序执行(out-of-orderexecution)微处理器中，微处理器可能已经提取以及处理许多程度不同的下一个循序指令(位于条件分支指令之后)，并且在执行单元分析条件分支指令时，这些循序指令在程序顺序中的顺序要比条件分支指令还要新(newer)。若执行单元决定分支条件状态满足分支条件(即代表条件分支指令将会被取用(taken))，微处理器必须清除所有位于条件分支指令之后依序提取的指令，并开始提取分支目标地址上的指令。这大大地增加了微处理器执行程序所需的时间。
为了解决此问题，现今的微处理器包括分支预测器(branchpredictors)用以预测方向(direction)(即分支条件状态满足分支条件(称为“被取用”)，或不满足分支条件(称为“不被取用(nottaken)”))。然而，分支预测器可能会误预测(mispredict)方向，在此情况下，因为微处理器必须清除管线中错误提取的指令，并开始提取正确地址上的指令(即根据是否发生正确的方向来决定该正确地址为下一个地址或分支目标地址)，所以微处理器需要承担一分支误预测代价(branch mispredictionpenalty)。再者，这会大大地增加程序执行时间，特别是在程序中具有一些难以准确预测的条件分支指令的情况下。因此，需要一种能够及早正确地分析管线中的条件分支指令的方法，用以置换(override)分支预测器的分支预测信息。举例而言，该方法已揭露于Bose et al.所获得的美国专利第5,805,876号“一种适用于一处理器的方法与系统，用以减少平均分支解析时间及有影响的误预测代价”。然而，Bose et al.所提出的微处理器有一个缺点，就是该微处理器会选择性地(条件性地)提早分析条件分支指令。换言之，该微处理器只在分支指令满足一组特定的条件时，才会提早分析条件分支指令，例如第一个侦测到的条件分支指令设置在一指令缓冲器中的第一可配送位置(dispatchable position)中。
因此，需要一种具有一改良技术的微处理器，用以允许程序条件性地分支。
发明内容
本发明提供了一种微处理器，包括一第一分支条件状态、一第二分支条件状态、一第一类别条件分支指令以及一第二类别条件分支指令。第一类别条件分支指令用以指示上述微处理器等待，直到上述微处理器中用以更新上述第一分支条件状态并且比上述第一类别条件分支指令更老旧的其它指令已经更新完上述第一分支条件状态之后，再根据上述第一分支条件状态正确地解析上述第一类别条件分支指令。第二类别条件分支指令用以指示上述微处理器根据上述第二分支条件状态正确地解析上述第二类别条件分支指令，而不需考虑上述微处理器中用以更新上述第二分支条件状态并且比上述第二类别条件分支指令更老旧的其它指令是否已经更新完上述第二分支条件状态。
本发明另外提供了一种解析第一类别条件分支指令或第二类别条件分支指令的方法，包括更新一第一分支条件状态，其中在一微处理器中比上述第一类别条件分支指令更老旧的其它指令更新上述第一分支条件状态；更新一第二分支条件状态，其中在上述微处理器中比上述第二类别条件分支指令更老旧的其它指令更新上述第二分支条件状态；根据上述第一分支条件状态正确地解析上述第一类别条件分支指令，以响应上述在上述微处理器中比上述第一类别条件分支指令更老旧的其它指令更新上述第一分支条件状态；以及根据上述第二分支条件状态正确地解析上述第二类别条件分支指令，以响应上述在上述微处理器中比上述第二类别条件分支指令更老旧的其它指令更新上述第二分支条件状态。
本发明的一优点在于提取单元不需配送(dispatch)快速条件分支(Fast Conditional Branch，FCB)指令到执行管线即可解析并引退FCB指令，因此使得FCB指令在执行上能够比传统的条件分支指令更快。此外，在程序设计者使用F CB指令的情况下，本发明的提取单元正确地执行FCB指令能够排除传统的条件分支指令容易发生的错误分支预测以及校正。本发明的另一优点在于解析以及引退FCB指令时，FCB指令所占用的微处理器资源比传统的条件分支指令更少，举例来说，因为FCB指令不需被配送至执行管线，所以不会占用暂存器别名表(Register Alias Table，RAT)、预留站(reservation station)、执行单元或重排缓冲器(ReOrder Buffer，ROB)的空间。
附图说明
图1是根据本发明所述的微处理器100的方块图。
图2a与图2b是根据本发明所述的微处理器执行条件分支指令的流程图。
图3是根据本发明另一实施例所述的微处理器的方块图。
图4a与图4b是根据本发明图3所示的微处理器100的运作流程图。
图5是根据本发明另一实施例所述的微处理器100的方块图。
图6是根据本发明图5所示的微处理器100的运作流程图。
图7是根据本发明另一实施例所述的微处理器100的方块图。
图8是根据本发明图7所示的微处理器100的运作流程图。
图9是根据本发明另一实施例所述的微处理器100的方块图。
图10是根据本发明图9所示的微处理器100的运作流程图。
具体实施方式
如上所述，关于传统技术的缺点在于其依赖微处理器决定是否可于管线中早些解析一条件分支指令，如果决定的结果为否，则微处理器必须预测该条件分支指令，且如果误预测，则微处理器因为所需进行的校正(即清除(flushing)、自正确的地址提取以及执行)而付出代价(penalty)。本发明的发明人观察到有些时候程序设计者在编写程序时，知道或能够控制相关于一分支条件状态更新的情况，且该分支条件状态将于该程序中被一条件分支指令所使用。特别是，程序设计者所知道的某些特定的分支条件状态在特定的时候是静态的(static)。本发明的发明人即利用此观察在一微处理器的指令集中包括一特别类型的条件分支指令(往后在此说明书中即以快速条件分支指令(FCB指令)称之)，用以指示微处理器于管线前期使用静态分支条件状态非选择性地、正确地解析位于提取单元中的该FCB指令，而非传送该FCB指令到执行单元去解析，亦非针对该FCB指令进行预测。在侦测到该FCB指令时，提取单元非选择性地、正确地解析该FCB指令，也就是说，提取单元并未预测该FCB指令以及并未将该FCB指令传送至执行单元去进行解析，而是使用上述静态状态立即正确地解析该FCB指令。所以包含该FCB指令的程序就能够执行得较快。另外，立即正确地解析该FCB指令具有明显的优势，因为其能够避免错误的分支预测以及在一管线式微处理器中所伴随发生的代价。FCB指令在避免错误分支预测的优点在没有分支预测的情况下(例如：低价或/且低功率的微处理器或微控制器，或微处理器中一微码(microcode)单元的微定序器)更为明显，如此后的一实施例所述。
在此章节中所述的为管线式微处理器的实施例，程序设计者可在程序中使用FCB指令特殊类别的条件分支指令取代或加上原有的正规条件分支(Normal Conditional Branch，NCB)指令，以改善程序执行时间。相较于NCB指令，FCB指令使程序设计者能够指示微处理器总是正确地解析并引退位于微处理器的提取单元中的该FCB指令，而非将该FCB指令发送至微处理器的执行单元去进行解析与引退，从而节省所需的管线式微处理器的时脉周期。也就是说，FCB指令让程序设计者能够指示微处理器在不需要检查程序中是否有其它比该FCB指令更老旧的指令尚未更新FCB指令的条件状态的情况下，根据该FCB指令的条件状态正确地解析并引退该FCB指令。其中上述微处理器中比上述第一类别条件分支指令或第二类别条件分支指令更老旧的其它指令分别指于上述第一类别条件分支指令或第二类别条件分支指令之前被提取的指令。由于程序设计者在编写程序的时候便知道FCB指令的条件状态并不相依于微处理器中其它未解析指令的结果，所以FCB指令的条件状态总是能够正确地解析并引退提取单元中的FCB指令。然而，对NCB指令来说，这却是无法达到的。特别需要注意的是，此章节的实施例是能够正确地解析并引退位于提取单元中FCB指令的微处理器，其不同于传统微处理器其包括一分支预测器预测位于提取单元中的传统条件分支指令，进一步说明，因为传统微处理器所进行的分支预测可能不正确，使得执行单元无法正确地解析该传统条件分支指令，所以造成提取单元无法引退该传统条件分支指令。相较之下，在本发明所述的实施例中，提取单元总是能够正确地解析FCB指令，所以使得提取单元能够引退该FCB指令。
图1是根据本发明所述的微处理器100的方块图。在一实施例中，微处理器100储存使用者程序于一外部存储器(未绘示)，使用者程序包括操作系统、应用程序、基本输入输出系统(BasicInput Output System，BIOS)或其它类别的程序，可为程序设计者所编写、转译(translate)或编译成微处理器的原生(native)指令集。指令快取106自外部存储器中提取使用者程序并暂时储存最常被提取的指令。在一实施例中，指令快取106位于微处理器100中，在其它实施例中，指令快取106可位于微处理器100的外部。
微处理器100的提取单元104自指令快取106中提取指令，提取单元104包括指令解码器108，用以决定所提取指令的类别，自指令快取106中所提取的指令包括FCB指令以及正规指令，上述正规指令包括NCB指令及其他正规指令。正规指令由微处理器100的执行单元所执行，当微处理器100决定了一条件分支指令(NCB指令或FCB指令)的正确方向(direction)以及正确地址时，便可以正确地解析该条件分支指令，此不同于预测该条件分支指令的另一微处理器，因为该另一微处理器可能发现该预测是不正确的而必须进行校正。
FCB指令在微处理器100的提取单元104中被正确地解析并引退。微处理器100的多个执行单元138用以执行正规指令，包括NCB指令。微处理器100的引退单元144用以引退正规指令，包括NCB指令。条件分支指令指定(specify)了一分支条件与一分支目标地址，处理器检查一储存的分支条件状态以决定其是否满足由该条件分支指令所指定的一条件，意即，决定该条件分支指令的方向。如果满足该条件，则分支方向为“被取用”，否则，分支方向为“未被取用”；如果该分支方向被取用，则该分支目标地址指定了下一个要执行的指令的地址，反之，如果该分支方向未被取用，则下一个要执行的指令为该FCB指令或该NCB指令之后的下一个指令，关于该FCB指令以及该NCB指令的处理程序将于后续段落中详尽叙述。
在一实施例中，指令解码器108包括一指令转译器用以将微处理器100中一宏指令集的宏指令(例如：x86指令集架构)转译为微处理器100中一微指令集架构的微指令。该指令转译器可将微指令转译为一FCB指令、NCB指令或在此章节中所述及的其它指令。
指令解码器108决定一提取的指令是否为一FCB指令或NCB指令，如果解码的指令为NCB指令或其它正规指令，则指令解码器108将正规指令146转送(transfer)至多工器132；如果解码的指令为一FCB指令，则指令解码器108将FCB查见指示(seen indication)164的值设为真并将之传送至提取单元104中的FCB方向解析器122，同时，指令解码器108把由该FCB指令所指定的一FCB条件166转送至FCB方向解析器122，举例来说，FCB条件166可为位开启(bit on)、位关闭(bit off)、相等于、小于或大于，且本领域技术人员可知在快速分支条件状态(FastBranch Conditional State，FBCS)124中的位或栏位也可由FCB条件166所指定。指令解码器108亦把由FCB指令所指定的FCB目标地址162转送至提取单元104中的多工器114。
FCB方向解析器122解析位于提取单元104中的FCB指令的方向。为响应上述FCB查见指示164、FCB条件166以及FBCS124，FCB方向解析器122产生FCB方向172给提取地址控制器126。如果FBCS 124满足FCB条件166，则FCB方向172为真；反之，则FCB方向172为假。提取单元104总是能正确地解析并引退FCB指令，提取单元104并不配送FCB指令到执行单元138与引退单元144，因为提取单元104会自行执行并引退所有的FCB指令。
就意义上来说程序设计者保证没有任何未引退的指令要比改变FBCS 124的FCB指令更老旧，所以程序设计者通过使用FCB指令而非NCB指令，可以设置(assert)FBCS 124或由该FCB指令所指定为分支条件状态的FBCS 124的至少一部分，在相关的时框(timeframe)中为静态的。FBCS 124可以是微处理器100中许多不同分支条件状态中的其中之一，且因为各种不同的原因而为静态的。在一实施例中，程序设计者可设置FBCS 124是静态的，因为根据图5与图6，FBCS 124为异常(exception)状态586。在一实施例中，程序设计者可设置FBCS 124是静态的，因为根据图7与图8，FBCS 124为微码执行指令(MicrocodeImplemented Instruction，MII)状态786。在一实施例中，程序设计者可设置FBCS 124是静态的，因为根据图9与图10，FBCS124由微处理器100指令集架构的一序列化(serializing)指令所写入。
在一实施例中，程序设计者可设置FBCS 124是静态的，因为FBCS 124是仅能由微码只读存储器306中的微码例行程序(routine)所存取(即写入或读取)，并且当提取单元读取该状态以解析一位于一微码例行程序中的一FCB指令时，该微码例行程序保证该状态为静态的。其中FBCS 124被多个微码例行程序中的多个FCB指令使用，而上述微码例行程序是负责执行微处理器的一指令集架构中分别对应FCB指令的不同类别的指令。该微码例行程序保证该状态为静态的运作细节如下：每个微码例行程序包含一写入该状态的指令，亦包含下一指令以让上述管线于归还控制给使用者程序之前将微处理器100中所有较新的指令清除掉，其中该使用者程序包括由该微码例行程序所执行的指令或由该微码例行程序所处理的异常所产生的指令。在一实施例中，该状态是当微处理器100自一重置条件启动(boot up)时，由该微码例行程序(一个或多个指令)所写入。该状态所指定的值由多重微码例行程序所全域使用(globallyused)，而非由个别微码例行程序局部使用(locally used)。在另一实施例中，该状态实际上存在于引退单元144中的重排缓冲器。
在一实施例中，FBCS 124可为微处理器100中的通用暂存器(general purpose register)或个别的位；然而，由于微处理器100执行提取单元104中的FCB指令而且不会确保该FCB指令会接收到任何其它未引退指令更新FBCS 124的结果，所以为了保持程序的正确运作，程序设计者必须保证FBCS 124对于程序中比该FCB指令更老旧的其它指令是静态的。
提取单元104亦包括分支预测器118，用以分别产生一预测目标地址156与一预测方向158给提取单元104的多工器114与提取地址控制器126，以响应提取单元104的指令指针暂存器112产生一提取地址168给指令快取106，特别是，分支预测器118向提取地址控制器126指出，如果提取地址168指定了先前存有一条件分支指令的一快取列(cache line)，则预测目标地址156与预测方向158为有效的(valid)。
提取单元104的提取地址控制器126产生一多工选择信号152给提取单元104的多工器114选择提取地址168以自指令快取106中提取下一个指令。为响应NCB误预测指示178的值为真，提取地址控制器126产生该多工选择信号152以选择NCB正确目标地址176。除此之外，为响应F CB方向172指示一FCB指令被取用，提取地址控制器126产生该多工选择信号152以选择上述FCB目标地址162。除此之外，为响应预测方向158指示NCB指令被取用，提取地址控制器126产生该多工选择信号152以选择上述预测目标地址156。否则，提取地址控制器126产生该多工选择信号152以选择下一指令指针地址(Next SequentialIP(Instruction Pointer)address，NSIP)154。NSIP 154代表指令快取106中在提取地址168之后的下一个地址。地址增量电路(address increment circuit)116每次于指令指针暂存器112产生一提取地址168时都产生该NSIP 154。
在一实施例中，分支预测器118包括一分支地址快取(未绘示)，当提取地址168所指示的地址落于该分支地址快取时，分支预测器118则产生上述预测目标地址156与预测方向158给提取地址控制器126。微处理器100以先前所执行的条件分支指令的地址与解析目标地址去更新该分支地址快取，而且微处理器100以分支预测信息去更新该分支地址快取，其中分支预测信息根据先前所执行的条件分支指令的解析方向所得到。在一实施例中，上述分支预测信息包含预测目标地址156以及预测方向158。在一实施例中，由于提取单元104正确地解析并引退FCB指令，所以微处理器100不会根据所执行的FCB指令去更新该分支地址快取。因为提取单元104总是正确地解析并引退FCB指令，使得微处理器在处理FCB指令时，能够优势地避免造成分支误预测代价；反之如下所述，传统的微处理器在处理NCB指令时可能会造成分支误预测代价。
指令指针暂存器112接收并储存由提取单元104的多工器114所选择的地址，指令指针暂存器112提供提取地址168给指令快取106以自指令快取106中提取一快取列。
位于提取单元104之外的多工器132自两个来源接收指令并从中选择其一。其中第一个来源是从指令快取106中所提取且由提取单元104所提供的正规指令146，第二个来源是由微处理器100的微码单元128所提供的正规指令148。微码单元128包括多个微码例行程序，举例说明，该微码例行程序可用以执行复杂指令(complex instruction)并处理特定异常状况。经过思忖后，在某些实施例中可不将微码单元128包括在微处理器100中。
微处理器100包括一暂存器别名表134，用以决定正规指令146与148的运算元相依性，暂存器别名表134在决定运算元相依性之后，将正规指令146与148转送至微处理器100的一指令排程器136。在一实施例中，微处理器100亦包括一重排缓冲器(未绘示，但在一实施例中位于引退单元144里)用以储存微处理器100中未引退指令的信息，该重排缓冲器确保以程序顺序引退正规指令，即便正规指令可能不以程序顺序执行。暂存器别名表134于配送正规指令146与148到一保留站(后续将进一步叙述)之前，在重排缓冲器中为每个指令配置(allocate)一空间(entry)。指令排程器136排程正规指令146与148以便将之发送至执行单元138去执行。在一实施例中，微处理器100包括多个保留站(未绘示)用以当作指令队列(queue)储存等待运算元的指令，该指令在等到运算元时便可由指令排程器136将其发送至执行单元138，此普遍在该技术领域中被称为乱序执行(out-of-order execution)微处理器。在一实施例中，微处理器100以乱序执行指令，且指令排程器136使用暂存器别名表134所产生的相依性信息以排程适当的指令执行。
NCB指令根据正规分支条件状态(Normal Branch ConditionState，NBCS)142指定一分支条件。NBCS 142可以正规指令的结果去更新，其中该正规指令指在NCB指令之前被提取的指令。因此，指令排程器136等待直到用以更新NBCS 142的较老旧指令已经产生结果且执行单元138取得该结果之后，再将NCB指令发送至执行单元138。在一实施例中，上述较老旧指令为微处理器中用以更新NBCS 142并且比NCB指令更老旧的其它指令中最新的一个指令。NBCS 142可储存于可见于微处理器100架构的暂存器，如通用暂存器以及/或条件码暂存器，举例来说，可为x86的EFLAGS暂存器。
微处理器100的执行单元138执行所有的正规指令146与148，包括NCB指令。执行单元138使用NBCS 142去执行NCB指令，如果NBCS 142满足NCB指令所指定的分支条件，则该分支被取用并且以NCB指令所指定的分支目标地址去提取指令；如果NBCS 142不满足NCB指令所指定的分支条件，则该分支不被取用，并且提取单元104或微码单元128分别自指令快取106或微码只读存储器306中位于该NCB指令地址之后的下一个地址去提取指令。
在一实施例中，微处理器于上述第一分支条件状态满足上述第一类别条件分支指令所指定的一分支条件时，提取上述第一类别条件分支指令所指定的一目标地址中的指令，以正确地解析上述第一类别条件分支指令；于上述第二分支条件状态满足上述第二类别条件分支指令所指定的一分支条件时，提取上述第二类别条件分支指令所指定的一目标地址中的指令，以正确地解析上述第二类别条件分支指令；并且于上述第一分支条件状态不满足上述第一类别条件分支指令所指定的分支条件及上述第二分支条件状态不满足上述第二类别条件分支指令所指定的分支条件时，提取下一个指令。
执行单元138将所有执行后的正规指令，包括NCB指令，转送至引退单元144。引退单元144记录发送至执行单元138的指令以及其对应的执行状态，特别是，引退单元144写入更新NBCS142的正规指令结果174。引退单元144于更新NBCS 142的指令已经将正规指令结果174写入到更新NBCS 142之后，引退该NCB指令。引退单元144产生一NCB误预测指示178给提取单元104的提取地址控制器126以指示分支预测器118是否误预测该NCB指令。
如果NCB指令被误预测，则微处理器100将程序顺序上比该NCB指令较新的所有指令从管线中清除；引退单元144引退该NCB指令；提取地址控制器126产生多工选择信号152以选择由引退单元144所提供的NCB正确目标地址176，其中NCB正确目标地址176先前由执行单元138所解析，且经由多工器114选择后被载入指令指针暂存器112；提取单元104以指令指针暂存器112提供的提取地址168自指令快取106中提取下一个指令。因此，针对NCB指令的处理，微处理器可能造成分支误预测代价，而针对FCB指令的处理则没有此问题。
在一实施例中，提取单元104与引退单元144之间的管线阶段数量大约为10，所以提取单元104可正确地执行并引退FCB指令，且比NCB指令必须由执行单元138执行、由引退单元144引退要快上许多时脉周期。此外，在分支预测器118可能误预测一NCB指令的情况下，程序设计者在程序中使用FCB指令将可比使用NCB指令节省更多时脉周期。
图2a与图2b是根据本发明所述的微处理器执行条件分支指令的流程图。该流程图所述的微处理器是依据图1中所示的微处理器100，流程从方块202开始。
在方块202，提取单元104自指令快取106中提取一条件分支指令，该条件分支指令为一NCB指令或FCB指令。执行单元138执行NCB指令，引退单元144引退NCB指令，而微处理器100的提取单元104执行并引退FCB指令。流程同步往下进行到方块204与232。
在方块204，提取单元104中的指令解码器108解码该条件分支指令，流程往下进行到方块206。
在方块206，指令解码器108决定从指令快取106中所提取的该条件分支指令是NCB指令或FCB指令，如果是NCB指令，则流程往下进行到方块252；反之，则流程往下进行到方块208。
在方块208，指令解码器108将FCB查见指示164与FCB条件166转送至FCB方向解析器122，并且产生FCB目标地址162给图1中的多工器114。FCB条件166向FCB方向解析器122指示由FCB指令所指定的分支条件。如果满足了FCB条件166，则FCB目标地址162是由FCB指令所指定的分支目标地址，而且是指令快取106中被提取的指令的提取地址168。流程往下进行到方块212。
在方块212，FCB方向解析器122使用图1中的FBCS 124去解析FCB方向172，并且提供FCB方向172给提取单元104中的提取地址控制器126。如果FBCS 124满足了FCB条件166，则将FCB方向172解析为被取用；反之，则将FCB方向172解析为未被取用。流程往下进行到决策方块214。
在决策方块214，FCB方向解析器122决定FCB条件166是否被满足，如果FCB条件166被满足了，则流程往下进行到方块216；如果FCB条件166没有被满足，则流程往下进行到方块218。
在方块216，提取地址控制器126设置多工选择信号152传送至多工器114以挑选FCB目标地址162，这代表了FCB方向172被解析为被取用，并且提取单元104从一提取地址168提取下一个指令，其中提取地址168为该FCB指令所指定的FCB目标地址162。流程往下进行到方块222。
在方块218，提取地址控制器126设置多工选择信号152传送至多工器114以挑选NSIP 154，这代表了FCB方向172被解析为未被取用，并且提取单元104从一提取地址168提取下一个指令，其中提取地址168即为NSIP 154。流程往下进行到方块222。
在方块222，将方块216或218中所挑选的地址载入至指令指针暂存器112。流程往下进行到方块224。
在方块224，提取单元104从指令指针暂存器112所提供的提取地址168提取下一个指令。如果该FCB指令被取用，则提取地址168是由该FCB指令所指定的FCB目标地址162；如果该FCB指令未被取用，则提取地址168是指令快取106中位于该FCB指令地址之后的下一个地址。流程往下进行到方块226。
在方块226，提取单元104引退该FCB指令，而非配送该FCB指令至执行管线，需要注意的是引退单元144引退正规指令，并且提取单元104引退从指令快取106中所提取出的该FCB指令。然后流程结束于方块226。
在方块232，分支预测器118根据提取地址168预测一条件分支指令的分支方向。分支预测器118针对NCB指令产生一预测目标地址156与一预测方向158。提取单元104将该预测目标地址156与该预测方向158，连同所提取的NCB指令146一并在管线中往下递送(forward)，相较之下，FCB指令在提取单元104中可以完全且正确地被提取、执行以及引退。流程往下进行到决策方块234。
在决策方块234，提取地址控制器126检查由分支预测器118所输出的预测方向158，如果预测方向158为被取用，则流程往下进行到方块236；如果预测方向158为未被取用，则流程往下进行到方块238。
在方块236，提取单元104中的提取地址控制器126产生多工选择信号152以选择预测目标地址156。流程往下进行到方块242。
在方块238，提取单元104中的提取地址控制器126产生多工选择信号152以选择NSIP 154。流程往下进行到方块242。
在方块242，提取单元104中的指令指针暂存器112载入方块236或238所选择的地址。流程往下进行到方块244。
在方块244，提取单元104以提取地址168自指令快取106中提取下一个指令。然后流程结束于方块244。
在方块252，提取单元104将NCB指令146转送至指令排程器136，提取单元104中的指令解码器108将NCB指令146输出至多工器132，多工器132选择NCB指令146并将之传送至暂存器别名表134，在此之前，暂存器别名表134先决定NCB指令146的运算元相依性，并且配送NCB指令146至指令排程器136。流程往下进行到方块254。
在方块254，指令排程器136等待直到用以更新NBCS 142且比该NCB指令146更老旧的所有指令都已将其结果写入至NBCS 142之后，再将该NCB指令146发送至执行单元138，如此一来就能确保在执行单元138解析NCB指令146的分支方向之前，NBCS 142是稳定且正确的。流程往下进行到方块256。
在方块256，指令排程器136排程执行单元138以执行该NCB指令146。流程往下进行到方块258。
在方块258，执行单元138使用NBCS 142解析该NCB指令146，并且将其结果转送至引退单元144。如果NBCS 142满足了该NCB指令146所指定的分支条件，则该分支被解析为被取用；反之，则该分支被解析为未被取用。此外，执行单元138计算NCB正确目标地址176。流程往下进行到方块262。
在方块262，引退单元144将方块258中所决定的NCB正确目标地址176转送至提取单元104。如果该NCB指令146的分支为被取用，则NCB正确目标地址176为该NCB指令146所指定的分支目标地址；如果该NCB指令146的分支为未被取用，则NCB正确目标地址176为该NCB指令146的地址之后的下一个存储器地址。流程往下进行到方块264。
在方块264，引退单元144比较NCB正确目标地址176与预测目标地址156，并且比较NCB正确方向与提取单元104所转送的预测方向158。上述比较是为了决定预测目标地址156与预测方向158是否正确。之前在方块232，提取单元104把预测目标地址156与预测方向158，以及所提取的该NCB指令146一并在执行管线中往下递送。流程往下进行到决策方块266。
在决策方块266，引退单元144决定NCB正确目标地址176是否与预测目标地址156相符(match)，以及NCB正确方向是否与预测方向158相符，如果都相符，则表示分支预测118正确地预测了目标地址与分支方向，且流程往下进行到方块268；反之，则流程往下进行到方块272。
在方块268，引退单元144引退NCB指令146。由于分支预测器118正确地预测了该分支并且也从指令快取106中在预测目标地址156取出正确的指令，所以引退单元144不需要执行额外的步骤。流程结束于方块268。
在方块272，为响应NCB正确目标地址176与预测目标地址156不相符，或者NCB正确方向与预测方向158不相符，所以引退单元144产生如图1所示的值为真的NCB误预测指示178并将之传送到提取单元104中的提取地址控制器126。流程往下进行到方块274、276以及278。
在方块274，微处理器100把在程序顺序上比NCB指令146较新的所有指令从执行管线中清除掉，该清除动作是因为管线中的指令是从不正确的提取地址所提取的，所以管线中的指令都是不合法的，因此需要清除执行管线。流程结束于方块274。
在方块276，引退单元144引退NCB指令146。流程结束于方块276。
在方块278，提取单元104中的提取地址控制器126产生多工选择信号152以选择NCB正确目标地址176。流程往下进行到方块282。
在方块282，指令指针暂存器112载入在方块278中由多工器114所选择的地址，也就是NCB正确目标地址176。流程往下进行到方块284。
在方块284，提取单元104以提取地址168从指令快取106中提取下一个指令，其中提取地址168即为储存于指令指针暂存器112中的地址，也就是NCB正确目标地址176。流程结束于方块284。
图3是根据本发明另一实施例所述的微处理器的方块图。图3与图1所示的微处理器100大致上类似，然而，在图3中绘示了微码单元128的细节，但并未绘示提取单元104的细节。图3中的微码单元128所包含的许多元件都相似于图1中的提取单元104，且类似编号的元件所执行的功能也是类似的。
图3与图1其中一个不同之处在于，微码单元128是从一微码只读存储器306提取微码指令，而不是如图1所示从指令快取106提取指令。微码只读存储器306储存微码例行程序指令用以执行微处理器100处理使用者程序指令所需的动作，因此，储存于微码只读存储器306中的微码例行程序为非使用者程序，因为其并非属于使用者程序的一部份。也就是说，微处理器100的设计者所发展的微码例行程序是储存于微码只读存储器306中，而微处理器100的一般使用者则将其所撰写的使用者程序储存于系统存储器以及/或计算机系统的一非易失性储存介质，例如：硬盘。
举例来说，微码例行程序所负责执行的动作之一是异常处理(exception handling)，微码只读存储器306包括异常处理例行程序(exception handler)用以处理使用者程序指令所产生的异常，例如：不合法的操作码(opcode)异常、除以零异常、中断以及分页失败(page fault)，以上的异常例子用以说明特别相关于微处理器100的微架构的微异常(micro-exception)，而非由微处理器100的宏架构所指定的异常。举另一例子，微码例行程序包括用以执行微处理器100的指令集中复杂且不被频繁执行的指令的程序码，诸如：三角函数指令、读取/写入模块特定暂存器(read/write model specific register)指令以及序列化指令(将于图9与图10中进一步说明)等等可能更新控制数值、使微处理器100处于一新的模式或状态，例如：改变分页模式、保护模式、更新描述符表(descriptor table)或将快取列无效化(invalidate)。因此，微码单元128是微处理器100的第二个提取单元，自微码只读存储器306提取并解码微码例行程序指令，并且当提取的是FCB指令时，亦能正确地解析并引退该FCB指令。
图3与图1的另一个不同之处在于，微码单元128不包括图1中的分支预测器118，所以在一般正常流程中(意即，未接收到FCB指令、不需修正误预测的NCB指令、未发生异常或警示(trap)微码以执行使用者指令等等于本说明书中提及的状况)，微码单元128总是会“预测”一条件分支指令为未被取用，也就是说微码单元128从NSIP 154提取指令，而非从例如图1中的分支预测器118所提供的预测目标地址提取指令。然而，经过思忖后，虽然微码单元128可能较小、较不复杂以及较不耗能，但在其它实施例中，微码单元128亦可包括一分支预测器，用以执行与图1中的分支预测器118类似的功能。
不过如图1的提取单元104一样，图3中的微码单元128用以提取以及无条件地、正确地解析并引退FCB指令，如以下于第4图中详述。需要注意的是，经过思忖后，在一实施例中，提取单元104和微码单元128两者皆用以提取以及无条件地、正确地解析并引退FCB指令；而在其它实施例中，仅提取单元104和微码单元128的一者用以提取以及无条件地、正确地解析并引退FCB指令。
图4是根据本发明图3所示的微处理器100的运作流程图。图4中所示的许多执行步骤与图2类似，然而，图2中由提取单元104所执行的步骤在图4中由微码单元128所执行，另外，如上所述，微码单元128不会执行分支预测，因此，图4并未包括与分支预测相关的运作步骤。流程开始于方块402。
在方块402，微码单元128自微码只读存储器306中提取一条件分支指令，该条件分支指令为一NCB指令或FCB指令，执行单元138执行NCB指令，而引退单元144引退NCB指令，微处理器100中的微码单元128则执行并引退从微码只读存储器306所提取的F CB指令。流程往下进行到方块404。
在方块404，微码单元128中的指令解码器108解码该条件分支指令。流程往下进行到方块406。
在方块406，指令解码器108决定自微码只读存储器306所提取的该条件分支指令为一NCB指令或FCB指令，如果是FCB指令，则流程往下进行到方块408；如果是NCB指令，则流程往下进行到方块452。
在方块408，指令解码器108将FCB查见指示164以及FCB条件166转送至FCB方向解析器122，并且产生FCB目标地址162给图3中的多工器114。FCB条件166向FCB方向解析器122指示由FCB指令所指定的分支条件。如果满足了FCB条件166，则FCB目标地址162为FCB指令所指定的分支目标地址，并且是上述从微码只读存储器306提取指令所根据的提取地址168。流程往下进行到方块412。
在方块412，FCB方向解析器122使用图3中的FBCS 124解析FCB方向172，并且提供FCB方向172给微码单元128中的提取地址控制器126。如果FBCS 124满足了FCB条件166，则FCB方向172被解析为被取用；反之，则FCB方向172被解析为未被取用。流程往下进行到方块414。
在方块414，FCB方向解析器122决定是否满足了FCB条件166，如果是，则流程往下进行到方块416；如果否，则流程往下进行到方块418。
在方块416，提取地址控制器126设置多工选择信号152并传送给多工器114以选择FCB目标地址162，这代表了FCB方向172被解析为被取用，并且微码单元128自一提取地址168提取下一个指令，其中提取地址168指该FCB指令中所指定的FCB目标地址162。流程往下进行到方块422。
在方块418，提取地址控制器126设置多工选择信号152并且传送至多工器114以选择NSIP 154，这代表了FCB方向172被解析为未被取用，并且微码单元128自一提取地址168提取下一个指令，其中提取地址168指该FCB指令后的NSIP 154。流程往下进行到方块422。
在方块422，于方块416或418中所选择的地址被载入至指令指针暂存器112。流程往下进行到方块424。
在方块424，微码单元128从指令指针暂存器112所提供的提取地址中提取下一个指令，如果该FCB指令为被取用，则提取地址168为该FCB指令所指定的FCB目标地址162；如果该FCB指令为未被取用，则提取地址168为微码只读存储器306中位于该FCB指令地址之后的下一个地址。流程往下进行到方块426。
在方块426，微码单元128引退该FCB指令，而不将之配送至执行管线，值得注意的是，引退单元144引退NCB指令，而且微码单元128引退自微码只读存储器306所提取的该FCB指令。流程结束方块426。
在方块452，微码单元128将NCB指令148转送至指令排程器136。微码单元128中的指令解码器108将NCB指令148输出至多工器132以选择微码单元128的指令(即NCB指令148)给暂存器别名表134。事前，暂存器别名表134先决定NCB指令148的运算元相依性，并且将NCB指令148配送至指令排程器136。流程往下进行到方块454。
在方块454，指令排程器136等待直到用以更新NBCS 142并且比NCB指令148更老旧的所有指令都已将其结果写入NBCS 142之后，再将NCB指令148发送至执行单元138，这么一来便能确保在执行单元138解析NCB指令148的分支方向之前，NBCS 142是稳定且正确的。流程往下进行到方块456。
在方块456，指令排程器136排程执行单元138以执行NCB指令148。流程往下进行到方块458。
在方块458，执行单元138使用NBCS 142解析NCB指令148，并且将结果转送至引退单元144。如果NBCS 142满足了NCB指令148所指定的分支条件，则该分支被解析为被取用；反之，则该分支被解析为未被取用。此外，执行单元138计算NCB正确目标地址176。流程往下进行到方块462。
在方块462，引退单元144将方块458中所决定的NCB正确目标地址176转送至微码单元128。如果NCB指令148所指定的分支条件为被取用，则NCB正确目标地址176为NCB指令148所指定的分支目标地址；如果NCB指令148所指定的分支条件为未被取用，则NCB正确目标地址176为NCB指令148地址之后的下一个存储器地址。流程往下进行到决策方块466。
在决策方块466，引退单元144决定该NCB指令的正确方向是否为被取用，如果是，则微码单元128正确地“预测”该分支方向，然后流程往下进行到方块468；反之，则流程往下进行到方块472。
在方块468，引退单元144引退NCB指令148。由于微码单元128正确地预测了分支方向且已从微码只读存储器306中的NSIP 154提取出正确的指令，所以引退单元144不需要执行额外的步骤。流程结束于方块468。
在方块472，引退单元144产生了值为真的NCB误预测指示178(参照图3)给微码单元128中的提取地址控制器126，以响应决定上述NCB指令的正确方向为被取用，意即微码单元128“误预测”该NCB指令。流程往下进行到方块474、476以及478。
在方块474，微处理器100将执行管线中程序顺序比NCB指令148更新的所有指令都清除掉。上述执行管线中的清除是因为管线中的指令是提取自错误提取地址168。流程结束于方块474。
在方块476，引退单元144引退NCB指令148。流程结束于方块476。
在方块478，微码单元128中的提取地址控制器126产生多工选择信号152以选择NCB正确目标地址176。流程往下进行到方块482。
在方块482，指令指针暂存器112载入方块478中s由多工器114所选择的地址，即NCB正确目标地址176。流程往下进行到方块484。
在方块484，微码单元128自微码只读存储器306中的提取地址168提取下一个指令，其中提取地址168储存于指令指针暂存器112中，意即为NCB正确目标地址176。流程结束于方块484。
图5是根据本发明另一实施例所述的微处理器100的方块图。图5与图3在许多方面是类似的，然而，在图5所示的微处理器100中，引退单元144亦产生一异常侦测指示582、一异常处理例行程序地址584以及一异常状态586。异常状态586包括了指定异常发生原因的信息、引发异常的指令的存储器地址以及/或下一个指令的地址。在以下状况，异常状态586会被闩锁(latch)：该异常状态586包括了微处理器100的多个控制暂存器的多个状态位，用以控制各种操作模式(例如x86控制暂存器(CRregister))，例如决定上述微处理器的一现行运作模式；该异常状态586包括了控制多个虚拟主机延伸(Virtual MachineeXtension，VMX)的多个位(例如x86虚拟主机延伸位)；该异常状态586包括了控制分支条件旗标(flag)的多个位(例如x86EFLAGS暂存器)，该异常状态58包括微处理器的一状态暂存器中的多个位，且上述位用以指定由上述使用者程序的多个条件分支指令所指定为多个分支条件的多个旗标；该异常状态586包括了控制码分段描述符(code segment descriptor)的多个位(例如x86码分段暂存器分段描述符)；该异常状态586包括了控制任务状态分段描述符的多个位(例如x86任务状态分段位)；该异常状态586包括了指定数据与地址的一预设尺寸的多个位(例如x86D位)；该异常状态586包括了指定微处理器100的一现行特权阶段的多个位。在一实施例中，微处理器100的硬件保证被闩锁的异常状态586不会在异常处理例行程序执行时有所改变，而且特别是直到提取单元104或微码单元128完成解析FCB指令，除非是异常处理例行程序自己去改变异常状态586。
如果引退单元144即将引退由一异常条件所产生的一指令，则引退单元144产生异常侦测指示582的值为真，并将异常处理例行程序地址584提供给异常处理例行程序的微码单元128的多工器114，其中异常处理例行程序用以处理产生的特定类别异常，并且提供描述关于该异常的信息的异常状态586以载入FBCS 124。引退单元144亦将异常侦测指示582、异常处理例行程序地址584以及异常状态586提供给提取单元104。
图6是根据本发明图5所示的微处理器100的运作流程图。流程由方块604开始进行。
在方块604，提取单元104自指令快取106提取一使用者程序指令(即正规指令与FCB指令188)，提取单元104的指令解码器108(如图1所示)解码该使用者程序指令(即正规指令与FCB指令188)，并且将指令146配送至执行管线(意即，多工器132、暂存器别名表134、指令排程器136、执行单元138以及引退单元144)去执行。流程往下进行到方块606。
在方块606，指令146产生一异常，在一实施例中，关于该异常的信息储存于重排缓冲器中，典型的状况是，异常条件在执行单元138中被侦测，且以该异常的信息更新重排缓冲器；然而，异常条件亦可于微处理器100的其它功能单元中被侦测。流程往下进行到方块608。
在方块608，该指令成为了微处理器100中最老旧的指令且已准备要引退。因此，引退单元144产生异常侦测指示582的值为真，此外，引退单元144输出异常处理例行程序地址584与异常状态586，且异常处理例行程序地址584与异常状态586载入至FBCS 124以供该异常处理例行程序的下一FCB指令使用。流程往下进行到方块612。
在方块612，微码单元128将异常处理例行程序地址584载入至指令指针暂存器112。流程往下进行到方块614。
在方块614，微码单元128以指令指针暂存器112中的地址从微码只读存储器306中提取一微码指令，然后指令解码器108解码该微码指令，特别是，指令解码器108产生FCB查见指示164以指示该微码指令是否为一FCB指令。流程往下进行到方块616。
在方块616，如果提取地址控制器126决定该指令为一FCB指令，则流程往下进行到方块618；反之，则流程往下进行到方块622。
在方块618，流程往下进行到图4a中的方块408接续执行以解析并引退该FCB指令，以及根据该FCB指令的解析结果提取目标指令(意即，如果该FCB指令为被取用，则从FCB目标地址162提取；如果该FCB指令为未被取用，则从NSIP 154提取)。特别是，在图4a中的方块412，微码单元128中的FCB方向解析器122将使用于方块608中被载入至FBCS 124的异常状态586，并根据FCB条件166解析FCB方向172。然后流程回到图6中的决策方块616。
在方块622，微码单元128将NSIP 154载入至指令指针暂存器112。流程回到方块614以提取下一个指令，指令提取完毕之后，流程往下进行到方块624。
在方块624，微码单元128的指令解码器108将非FCB指令配送至执行管线。流程往下进行到方块626。
在方块626，执行管线执行并引退该非FCB指令，然后流程结束于方块626。
尽管图5与图6已描述了本发明的一实施例，且在该实施例中，异常处理例行程序存在于微码只读存储器306并且F CB指令由微码单元128所解析与引退。而在其它实施例中，异常处理例行程序可存在于指令快取106(例如：为操作系统的一部份)并且FCB指令由提取单元104所解析与引退。
图7是根据本发明另一实施例所述的微处理器100的方块图。图7与图5在许多方面是类似的，然而，在图7所示的微处理器100中，提取单元104产生一微码执行指令侦测指示782用以指示一微码执行指令(microcode-implemented instruction，MII)已被解码、产生微码例行程序的微码只读存储器306中的一微码执行指令地址784用以执行该微码执行指令以及产生相关的该微码执行指令状态786。微码执行指令状态786包括指定该微码执行指令的存储器地址以及下一个指令地址的信息。在以下状况，微码执行指令状态786会被闩锁：该微码执行指令状态786包括了微处理器100的控制暂存器的状态位，用以控制各种操作模式(例如x86控制暂存器)；该微码执行指令状态78包括了由微码例行程序所执行的指令的操作码相关解码信息；该微码执行指令状态786包括了由微码例行程序所执行的指令的运算元尺寸相关信息(例如x86操作系统位)；该微码执行指令状态786包括了由微码例行程序执行的指令所指定的多个地址尺寸相关信息(例如x86地址尺寸(Address Size，AS)位)；该微码执行指令状态786包括了指示微处理器是否执行锁定原子级存储器运作(locked atomic memory operation)的相关信息，用以执行由微码例行程序所执行的指令(例如x86锁定自动存储器指令)；该微码执行指令状态786包括了由微码例行程序执行的指令所指定的地址栏位相关信息(例如x86模式/存储器参照(mod/rm)栏位)；该微码执行指令状态786包括了由微码例行程序所执行的指令是否为非存储器存取指令的相关信息；当该微码执行指令引发一异常，该微码执行指令状态786包括了微处理器是否复原由微码例行程序执行的指令所修改的暂存器值的信息。在一实施例中，微处理器100的硬件保证在微码例行程序执行的过程中，闩锁的微码执行指令状态786不会改变，直到微码单元128解析完该FCB指令，除非是执行该FCB的微码例行程序自己去改变微码执行指令状态786。
如果提取单元104的指令解码器108解码一微码执行指令，则提取单元104产生微码执行指令侦测指示782的值为真、提供微码执行指令地址784给微码单元128的多工器114、并且提供微码执行指令状态786以将之载入至FBCS 124。如上所述，微码执行指令可包括微处理器100的指令集中复杂且不常被执行的指令，例如：三角函数指令、读取/写入模块特定暂存器指令以及序列化指令。
图8是根据本发明图7所示的微处理器100的运作流程图。流程由方块804开始进行。
在方块804，提取单元104自指令快取106中提取一使用者程序指令(即正规指令与FCB指令188)，提取单元104的指令解码器108(如图1所示)解码该使用者程序指令(即正规指令与FCB指令188)，并决定该指令为一微码执行指令。流程往下进行到方块808。
在方块808，提取单元104产生微码执行指令侦测指示782的值为真，并且输出微码执行指令地址784以及微码执行指令状态786，其中微码执行指令状态786如以下所述被载入至FBCS124以供执行该微码执行指令的微码例行程序的下一个FCB指令所使用。流程往下进行到方块812。
在方块812，微码单元128将微码执行指令地址784载入至指令指针暂存器112。流程往下进行到方块614。
图8中的方块614到626类似于图6中类似编号的方块，为简洁起见，方块614到626的运作细节就不再重复描述。然而，值得注意的是，在方块618，当流程往下进行到图4a的方块408接续执行以进行解析并引退FCB指令以及图4a的方块412以进行根据该FCB指令的解析结果提取目标指令时，微码单元128的FCB方向解析器122会使用微码执行指令状态786(于方块808中被载入至FBCS 124)以根据FCB条件166解析FCB方向172。
图9是根据本发明另一实施例所述的微处理器100的方块图。图9与图7在许多方面是类似的，然而，引退单元144也负责将序列化指令(serializing instruction)所指定的新数值写入FBCS 124，此外，特别是微码执行指令侦测指示782指示出一序列化指令已解码，且微码只读存储器306的微码执行指令地址784位于执行该序列化指令的微码例行程序，微码执行指令状态786则相关于该序列化指令。微码执行指令状态786包括了指定该序列化指令的后一个指令地址的相关信息，其余部分请参照图7。
在一实施例中，更新微处理器100的架构状态的所有序列化指令都是微码执行指令，因此，写入至上述由序列化指令更新的架构状态的指令指微码只读存储器306中微码例行程序的指令。在一实施例中，微处理器更用以在由微处理器所执行的一微码例行程序中执行上述序列化指令，其中上述微码例行程序包括在上述微码例行程序的程序顺序上位于一更新指令之后的一清除指令，上述更新指令以上述序列化指令所指定的一分支条件(例如一数值)更新上述控制暂存器中的上述控制值，上述清除指令把在上述微码例行程序的程序顺序上位于上述清除指令之后的所有指令从微处理器的一管线清除掉。以下将进一步描述，执行序列化指令的微码例行程序的写入方式能够确保由序列化指令所写入的FBCS 124的部分在关于FCB指令是静态的。
在一实施例中，指令集架构的序列化指令包括由x86架构所 认定的序列化指令，例如：请参照2006年七月发布的Intel架构软件开发者手册第3册：“系统编程指南第一篇”的第7.4章节，其中定义序列化指令是强迫处理器完成先前指令所引发对于旗标、暂存器以及存储器的修改，并且在提取并执行下一个指令之前泄流(drain)全部缓冲的存储器写入。微处理器的一指令集架构包括多个序列化指令，且每个序列化指令需要微处理器完成由序列化指令之前所执行的指令所造成对微处理器的状态(例如多个旗标，多个暂存器)以及对存储器的全部修改，并且需要微处理器于提取并执行在序列化指令之后的下一个指令之前，泄流全部缓冲的存储器写入，其中上述指令集架构仅容许序列化指令修改微码执行指令状态786。举例来说：序列化指令可为将微处理器100的快取存储器无效化的指令，例如：指令快取106以及/或数据快取(未绘示)或将微处理器100的转译后备缓冲区(translation lookaside buffer)(未绘示)的一项目(entry)无效化的指令或恢复(resume)处于系统管理模式(System Management Mode，SMM)的微处理器100的指令。在一实施例中，暂存器别名表134与指令排程器136不会针对由序列化指令所写入的FBCS 124执行相依性检查。
由序列化指令所写入的状态倾向为比较不频繁变动的状态，例如：控制暂存器的位(如x86CRx控制暂存器)，上述控制暂存器用以储存影响管线式微处理器的运作的一控制值。此外，状态中的位通常由系统软件所写入，而非由使用者程序所写入。因为仅由指令集架构的序列化指令所写入，所以FBCS124是静态的，FBCS 124所含的位可举例如：控制微处理器100是否运作于使用多个存储器保护设备(例如x86控制暂存器CR0的同位误差(Parity Error，PE)位)的模式下的位；控制微处理器100是否运作于一存储器分页模式；控制微处理器100是否自动执行存储器参照的校准检查的位(例如x86控制暂存器CR0的校准遮罩(Alignment Mask，AM)位)；控制微处理器的虚拟模式延伸(virtual mode extension)是否致能(enabled)的位(例如x86虚拟主机延伸位)；特定模块暂存器(Model SpecificRegsiter，MSR)的位(例如x86特定模块暂存器位)；描述符表暂存器(Descriptor Table Register，DTR)的位(例如x86全域描述符表暂存器位(Global Descriptor Table Register，GDTR)、局部描述符表暂存器位(Local Descriptor Table Register，LDTR)以及中断描述符表暂存器位(Interrupt Descriptor TableRegister，IGDTR))；操作暂存器(Task Register，TR)的位(例如x86操作暂存器位)。
图10是根据本发明图9所示的微处理器100的运作流程图。流程由方块1004开始进行。
在方块1004，如图8的方块804～812与614所示，提取单元104自指令快取106中提取一序列化指令，将之解码，并决定其为一微码执行指令，然后提取单元104储存下一个指令指针暂存器的值，产生执行该序列化指令的微码例行程序位于微码只读存储器306中的目标地址，以及产生微码执行指令侦测指示的值为真，并且将控制转送至微码单元128。然后微码单元128开始执行执行该序列化指令的微码例行程序的指令，该微码例行程序的指令不包括任何FCB指令，用以指定FBCS 124中由该序列化指令所写入的部分。然而，该微码例行程序包括一指令，用以将该序列化指令所指定的新数值写入到该序列化指令所指定的架构状态，而该架构状态包括于图9的FBCS 124中。流程往下进行到方块1006。
在方块1006，微码单元128将微码指令提取出来并配送至执行管线，其中该微码指令将该序列化指令所指定的新数值写入到该序列化指令所指定的FBCS 124中。引退单元144于是将该新数值写入到FBCS 124中。流程往下进行到方块1008。
在方块1008，微码单元128把分支到方块1004中被储存的NSIP的指令，当作执行序列化指令的微码例行程序中的最后一个指令进行配送。为响应上述分支到NSIP，引退单元144清除微处理器100的管线、将提取单元104的指令指针暂存器112更新为NSIP的值(通过正确目标地址176)以及将控制从微码单元128转送回提取单元104，使提取单元104再度开始从NSIP提取使用者程序指令。上述清除管线的动作能够保证在微处理器100提取或发送其它指令进行执行之前，在方块1006中写入FBCS124的微码指令已被引退，意即，已将新数值写入FBCS 124。流程往下进行到方块1012。
在方块1012，微处理器呼叫包括FCB指令的微码例行程序(例如因微码执行指令或异常所造成)。在执行序列化指令的微码例行程序已结束之后一段时间，提取单元104将控制从目前执行的使用者程序转送到微码单元128以执行另一微码例行程序，此现象可能是因为由使用者程序微码所执行的指令的解码或异常条件所造成，如上于图5-6或图7-8中已分别叙述。特别是，该微码例行程序包括了方块1006中指定FBCS 124的FCB指令，并以该快速分支条件为其分支条件状态。如图4中方块408到426所述，微码单元128提取、解析以及引退该F CB指令。其优点是，FBCS 124是静态的，因为微处理器100的管线中不存在比修改FBCS 124的FCB指令更老旧且未引退的指令(除非微码例行程序中包含了一个这样的指令，但事实上并非如此)，因为在方块1008中根据分支到NSIP而执行了清除动作。又或者FBCS 124是静态的，是因为写入至FBCS 124的任何使用者程序指令都是由包括分支到NSIP的微码例行程序所执行，而且除了执行该使用者程序指令的微码例行程序之外，没有其它微码例行程序会写入至FBCS 124。流程结束于方块1012。
从以上描述可窥知其优点在于，对执行序列化指令的微码例行程序之外的FCB指令来说，由一序列化指令所写入的FBCS124是静态的。由于认知到此一特性，本发明的发明人提供了一种FCB指令能够指定该静态的状态，并且比起传统的条件分支指令能够更快地被解析、引退，因为传统的条件分支指令动态依据其分支条件状态而指定其状态。
尽管图1到图10各自提供了多种实施例，但其它实施例当可自上述实施例所述的特性加以变化或组合而得到。例如：在其它实施例中，微处理器可于使用者程序以及/或微码例行程序中包括F CB指令，其中该使用者程序与微码例行程序包括有执行微指令的微码例行程序与异常处理例行程序，以及包括异常状态、微码执行指令状态、由序列化指令所写入的状态、由微码保证为静态的状态或其上任意的组合的微码例行程序或使用者程序。
本发明虽以各种实施例揭露如上，然而其仅为范例参考而非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。举例来说：可用软件来执行本发明的系统与方法中的上述功能、构造、模块、模拟、描述以及/或测试，该软件可使用一般的程序语言(例如：C、C++)、硬件描述语言(Hardware Des cription Language，HDL)，包括Verilog硬件描述语言、超高速集成电路硬件描述语言(VHSIC(Very High Speed Integrated Circuit)HardwareDescription Language，VHDL)等等或其它程序语言。这些软件可配置于任何公知的计算机可使用的介质，例如：半导体、磁盘或光盘(包括：只读光盘(Compact Disc Read-OnlyMemory)、数字多功能只读光盘(Digital Vers atile DiscRead-Only Memory)等等)。本发明的实施例所述的装置与方法可包括于半导体知识产权核(semiconductor intellectualproperty core)，例如：微处理器核心(例如以硬件描述语言来实现)以及转换为硬件型态的集成电路产品。此外，本发明的实施例所述的装置与方法亦可用硬件与软件的组合得以实现。因此，本发明的范围并非限定于上述的实施例，而当视前述的权利要求书与其等效物所界定者为准，特别是，本发明可执行在运用于一般用途计算机的微处理器装置中。最后，在不脱离本发明的精神和范围内，任何本领域技术人员当可以上述所揭露的实施例及其概念为基础，做些许的更动与润饰得出与本发明相同的目的。
附图中的符号简单说明如下：
100：微处理器；104：提取单元；106：指令快取；108：指令解码器；112：指令指针暂存器；114、132：多工器；116：地址增量电路；118：分支预测器；122：FCB方向解析器；124：快速分支条件状态(FBCS)；126：提取地址控制器；128：微码单元；134：暂存器别名表；136：指令排程器；138：多个执行单元；142：正规分支条件状态(NBCS)；144：引退单元；152：多工选择信号；154：NSIP；156：预测目标地址；158：预测方向；162：FCB目标地址；164：FCB查见指示；166：FCB条件；168：提取地址；172：FCB方向；174：正规指令结果；176：NCB正确目标地址；178：NCB误预测指示；188：正规指令与FCB指令；306：微码只读存储器；582：异常侦测指示；584：异常处理例行程序地址；586：异常状态；782：微码执行指令侦测指示；784：微码执行指令地址；786：微码执行指令状态。

Claims (22)

1.一种微处理器，其特征在于，包括：
一第一分支条件状态；
一第二分支条件状态；
一第一类别条件分支指令，用以指示上述微处理器等待，直到上述微处理器中用以更新上述第一分支条件状态并且比上述第一类别条件分支指令更老旧的其它指令已经更新完上述第一分支条件状态之后，再根据上述第一分支条件状态正确地解析上述第一类别条件分支指令；以及
一第二类别条件分支指令，用以指示上述微处理器根据上述第二分支条件状态正确地解析上述第二类别条件分支指令，而不需考虑上述微处理器中用以更新上述第二分支条件状态并且比上述第二类别条件分支指令更老旧的其它指令是否已经更新完上述第二分支条件状态。
2.根据权利要求1所述的微处理器，其特征在于，还包括：
多个管线阶段，其中上述微处理器用以于上述管线阶段中先正确地解析上述第二类别条件分支指令后，再正确地解析上述第一类别条件分支指令。
3.根据权利要求1所述的微处理器，其特征在于，还包括：
一执行单元，根据上述第一分支条件状态，用以解析上述第一类别条件分支指令；以及
一指令排程器，耦接于上述执行单元，用以等待直到比上述第一类别条件分支指令更老旧的其它指令更新上述第一分支条件状态之后，再发出上述第一类别条件分支指令到上述执行单元。
4.根据权利要求3所述的微处理器，其特征在于，上述微处理器用以引退上述第二类别条件分支指令，而不将上述第二类别条件分支指令传送到上述指令排程器。
5.根据权利要求4所述的微处理器，其特征在于，还包括：
一提取单元，耦接于上述第二分支条件状态，用以自一存储器中提取多个指令，且还用以根据上述第二分支条件状态解析上述第二类别条件分支指令，而不需考虑上述微处理器中用以更新上述第二分支条件状态并且比上述第二类别条件分支指令更老旧的其它指令是否已经更新完上述第二分支条件状态，
其中上述微处理器用以于上述第二类别条件分支指令被上述提取单元解析后，引退上述第二类别条件分支指令，而不将上述第二类别条件分支指令传送到上述指令排程器。
6.根据权利要求3所述的微处理器，其特征在于，还包括：
一微码单元，根据上述第二分支条件状态，用以解析上述第二类别条件分支指令。
7.根据权利要求6所述的微处理器，其特征在于，上述微码单元还包括：
一存储器，用以储存上述第一类别条件分支指令与上述第二类别条件分支指令，其中上述第一类别条件分支指令与上述第二类别条件分支指令为非使用者程序指令；以及
一指令指针暂存器，耦接于上述存储器，用以提供一提取地址至上述存储器以自上述存储器中提取一现行指令；
其中上述指令指针暂存器不同于上述微处理器的另一指令指针暂存器，该另一指令指针暂存器用以提供另一提取地址至另一用以储存使用者程序指令的存储器。
8.根据权利要求1所述的微处理器，其特征在于，上述微处理器于上述第一分支条件状态满足上述第一类别条件分支指令所指定的一分支条件时，提取上述第一类别条件分支指令所指定的一目标地址中的指令，以正确地解析上述第一类别条件分支指令；于上述第二分支条件状态满足上述第二类别条件分支指令所指定的一分支条件时，提取上述第二类别条件分支指令所指定的一目标地址中的指令，以正确地解析上述第二类别条件分支指令；并且于上述第一分支条件状态不满足上述第一类别条件分支指令所指定的分支条件及上述第二分支条件状态不满足上述第二类别条件分支指令所指定的分支条件时，提取下一个指令。
9.根据权利要求1所述的微处理器，其特征在于，上述微处理器用以闩锁上述第二分支条件状态，以响应上述微处理器中的一事件，且被闩锁的上述第二分支条件状态非软件可更改的。
10.根据权利要求1所述的微处理器，其特征在于，上述第二分支条件状态被多个微码例行程序中的多个第二类别条件分支指令所使用，而上述微码例行程序负责执行上述微处理器的一指令集架构中分别对应上述第二类别条件分支指令的不同类别的指令。
11.根据权利要求1所述的微处理器，其特征在于，上述第二分支条件状态在上述微处理器响应一重置条件启动时由一或多个指令所写入。
12.一种解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，包括：
更新一第一分支条件状态，其中在一微处理器中比上述第一类别条件分支指令更老旧的其它指令更新上述第一分支条件状态；
更新一第二分支条件状态，其中在上述微处理器中比上述第二类别条件分支指令更老旧的其它指令更新上述第二分支条件状态；
根据上述第一分支条件状态正确地解析上述第一类别条件分支指令，以响应上述在上述微处理器中比上述第一类别条件分支指令更老旧的其它指令更新上述第一分支条件状态；以及
根据上述第二分支条件状态正确地解析上述第二类别条件分支指令，以响应上述在上述微处理器中比上述第二类别条件分支指令更老旧的其它指令更新上述第二分支条件状态。
13.根据权利要求12所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，还包括：
于上述微处理器的多个管线阶段中先正确地解析上述第二类别条件分支指令后，再正确地解析上述第一类别条件分支指令。
14.根据权利要求12所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，还包括：
根据上述第一分支条件状态正确地解析上述第一类别条件分支指令，其中一执行单元用以解析上述第一类别条件分支指令；以及
等待直到比上述第一类别条件分支指令更老旧的其它指令更新上述第一分支条件状态之后，再发出上述第一类别条件分支指令到上述执行单元，其中一指令排程器用以等待以发出上述第一类别条件分支指令到上述执行单元。
15.根据权利要求14所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，上述微处理器用以引退上述第二类别条件分支指令，而不将上述第二类别条件分支指令传送到上述指令排程器。
16.根据权利要求15所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，还包括：
自一存储器中提取多个指令，其中上述微处理器的一提取单元用以自上述存储器中提取上述指令；
根据上述第二分支条件状态正确地解析上述第二类别条件分支指令，而不需考虑上述微处理器中用以更新上述第二分支条件状态并且比上述第二类别条件分支指令更老旧的其它指令是否已经更新完上述第二分支条件状态，其中上述提取单元用以解析上述第二类别条件分支指令；以及
于上述提取单元解析完上述第二类别条件分支指令之后，引退上述第二类别条件分支指令，而不将上述第二类别条件分支指令传送到上述指令排程器，其中上述微处理器用以引退上述第二类别条件分支指令。
17.根据权利要求14所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，还包括：
根据上述第二分支条件状态解析上述第二类别条件分支指令，其中一微码单元用以解析上述第二类别条件分支指令。
18.根据权利要求17所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，还包括：
储存上述第一类别条件分支指令与上述第二类别条件分支指令于一微码单元存储器，其中上述第一类别条件分支指令与上述第二类别条件分支指令为非使用者程序指令；以及
提供一提取地址至上述微码单元存储器以自上述微码单元存储器中提取一现行指令，其中一指令指针暂存器用以提供上述提取地址至上述微码单元存储器；
其中上述微处理器的上述指令指针暂存器不同于上述微处理器的另一指令指针暂存器，该另一指令指针暂存器用以提供另一提取地址至另一用以储存使用者程序指令的存储器。
19.根据权利要求12所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，上述微处理器于上述第一分支条件状态满足上述第一类别条件分支指令所指定的一分支条件时，提取上述第一类别条件分支指令所指定的一目标地址中的指令，以正确地解析上述第一类别条件分支指令；于上述第二分支条件状态满足上述第二类别条件分支指令所指定的一分支条件时，提取上述第二类别条件分支指令所指定的一目标地址中的指令，以正确地解析上述第二类别条件分支指令；并且于上述第一分支条件状态不满足上述第一类别条件分支指令所指定的分支条件及上述第二分支条件状态不满足上述第二类别条件分支指令所指定的分支条件时，提取下一个指令。
20.根据权利要求12所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，上述微处理器的硬件闩锁上述第二分支条件状态，以响应上述微处理器中的一事件，且被闩锁的上述第二分支条件状态非软件可更改的。
21.根据权利要求12所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，上述第二分支条件状态被多个微码例行程序中的多个第二类别条件分支指令所使用，而上述微码例行程序负责执行上述微处理器的一指令集架构中分别对应上述第二类别条件分支指令的不同类别的指令。
22.根据权利要求12所述的解析第一类别条件分支指令或第二类别条件分支指令的方法，其特征在于，上述第二分支条件状态在上述微处理器响应一重置条件启动时由一或多个指令所写入。
CN2010101119289A 2009-02-12 2010-01-28 微处理器以及解析第一或第二类别条件分支指令的方法 Active CN101819521B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US15207409P 2009-02-12 2009-02-12
US61/152,074 2009-02-12
US12/481,118 2009-06-09
US12/481,118 US8245017B2 (en) 2009-02-12 2009-06-09 Pipelined microprocessor with normal and fast conditional branch instructions

Publications (2)

Publication Number Publication Date
CN101819521A true CN101819521A (zh) 2010-09-01
CN101819521B CN101819521B (zh) 2013-09-25

Family

ID=42541348

Family Applications (5)

Application Number Title Priority Date Filing Date
CN201010111907.7A Active CN101876891B (zh) 2009-02-12 2010-01-28 微处理器以及快速执行条件分支指令的方法
CN201210407639.2A Active CN102929589B (zh) 2009-02-12 2010-01-28 微处理器以及快速执行条件分支指令的方法
CN2010101119062A Active CN101819520B (zh) 2009-02-12 2010-01-28 管线式微处理器以及快速执行条件分支指令的方法
CN2010101119289A Active CN101819521B (zh) 2009-02-12 2010-01-28 微处理器以及解析第一或第二类别条件分支指令的方法
CN201010111901XA Active CN101826001B (zh) 2009-02-12 2010-01-28 微处理器以及快速执行条件分支指令的方法

Family Applications Before (3)

Application Number Title Priority Date Filing Date
CN201010111907.7A Active CN101876891B (zh) 2009-02-12 2010-01-28 微处理器以及快速执行条件分支指令的方法
CN201210407639.2A Active CN102929589B (zh) 2009-02-12 2010-01-28 微处理器以及快速执行条件分支指令的方法
CN2010101119062A Active CN101819520B (zh) 2009-02-12 2010-01-28 管线式微处理器以及快速执行条件分支指令的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201010111901XA Active CN101826001B (zh) 2009-02-12 2010-01-28 微处理器以及快速执行条件分支指令的方法

Country Status (3)

Country Link
US (4) US8131984B2 (zh)
CN (5) CN101876891B (zh)
TW (1) TWI470546B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8799628B2 (en) * 2009-08-31 2014-08-05 Advanced Micro Devices, Inc. Early branch determination
US20120079248A1 (en) * 2010-09-24 2012-03-29 Combs Jonathan D Aliased Parameter Passing Between Microcode Callers and Microcode Subroutines
US9052890B2 (en) * 2010-09-25 2015-06-09 Intel Corporation Execute at commit state update instructions, apparatus, methods, and systems
US9128701B2 (en) * 2011-04-07 2015-09-08 Via Technologies, Inc. Generating constant for microinstructions from modified immediate field during instruction translation
EP3151109B1 (en) * 2011-04-07 2019-12-25 VIA Technologies, Inc. Microprocessor that translates conditional load or store instructions into a variable number of microinstructions
WO2013101213A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Method and apparatus for cutting senior store latency using store prefetching
US9268569B2 (en) 2012-02-24 2016-02-23 Apple Inc. Branch misprediction behavior suppression on zero predicate branch mispredict
US10146545B2 (en) 2012-03-13 2018-12-04 Nvidia Corporation Translation address cache for a microprocessor
US9880846B2 (en) 2012-04-11 2018-01-30 Nvidia Corporation Improving hit rate of code translation redirection table with replacement strategy based on usage history table of evicted entries
US9875105B2 (en) 2012-05-03 2018-01-23 Nvidia Corporation Checkpointed buffer for re-entry from runahead
US10241810B2 (en) 2012-05-18 2019-03-26 Nvidia Corporation Instruction-optimizing processor with branch-count table in hardware
US9645929B2 (en) 2012-09-14 2017-05-09 Nvidia Corporation Speculative permission acquisition for shared memory
US10001996B2 (en) 2012-10-26 2018-06-19 Nvidia Corporation Selective poisoning of data during runahead
US9740553B2 (en) 2012-11-14 2017-08-22 Nvidia Corporation Managing potentially invalid results during runahead
US9632976B2 (en) 2012-12-07 2017-04-25 Nvidia Corporation Lazy runahead operation for a microprocessor
US20140189310A1 (en) 2012-12-27 2014-07-03 Nvidia Corporation Fault detection in instruction translations
US9569214B2 (en) 2012-12-27 2017-02-14 Nvidia Corporation Execution pipeline data forwarding
US9823931B2 (en) 2012-12-28 2017-11-21 Nvidia Corporation Queued instruction re-dispatch after runahead
US9547602B2 (en) 2013-03-14 2017-01-17 Nvidia Corporation Translation lookaside buffer entry systems and methods
US10108424B2 (en) 2013-03-14 2018-10-23 Nvidia Corporation Profiling code portions to generate translations
US9535700B2 (en) * 2013-06-14 2017-01-03 Arm Limited Data processing systems
US9582280B2 (en) 2013-07-18 2017-02-28 Nvidia Corporation Branching to alternate code based on runahead determination
CN106484362B (zh) * 2015-10-08 2020-06-12 上海兆芯集成电路有限公司 利用使用者指定二维定点算术运算的装置
US10642617B2 (en) 2015-12-08 2020-05-05 Via Alliance Semiconductor Co., Ltd. Processor with an expandable instruction set architecture for dynamically configuring execution resources
US10268586B2 (en) 2015-12-08 2019-04-23 Via Alliance Semiconductor Co., Ltd. Processor with programmable prefetcher operable to generate at least one prefetch address based on load requests
US11061853B2 (en) 2015-12-08 2021-07-13 Via Alliance Semiconductor Co., Ltd. Processor with memory controller including dynamically programmable functional unit
US10922088B2 (en) * 2018-06-29 2021-02-16 Intel Corporation Processor instruction support to defeat side-channel attacks
CN111538535B (zh) * 2020-04-28 2021-09-21 支付宝(杭州)信息技术有限公司 一种cpu指令处理方法、控制器和中央处理单元
CN112834819B (zh) * 2021-01-04 2024-04-02 杭州万高科技股份有限公司 一种用于电能计量芯片的数字信号处理装置及方法
US11886883B2 (en) 2021-08-26 2024-01-30 International Business Machines Corporation Dependency skipping in a load-compare-jump sequence of instructions by incorporating compare functionality into the jump instruction and auto-finishing the compare instruction

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546431A (en) * 1982-11-03 1985-10-08 Burroughs Corporation Multiple control stores in a pipelined microcontroller for handling jump and return subroutines
US5805876A (en) * 1996-09-30 1998-09-08 International Business Machines Corporation Method and system for reducing average branch resolution time and effective misprediction penalty in a processor
CN1658154A (zh) * 2004-02-04 2005-08-24 威盛电子股份有限公司 早期修正分支指令预测错误的管线微处理器装置与方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4338661A (en) * 1979-05-21 1982-07-06 Motorola, Inc. Conditional branch unit for microprogrammed data processor
US5134693A (en) * 1989-01-18 1992-07-28 Intel Corporation System for handling occurrence of exceptions during execution of microinstructions while running floating point and non-floating point instructions in parallel
JP2772604B2 (ja) * 1992-10-27 1998-07-02 シャープ株式会社 データ処理システム
JP2761688B2 (ja) * 1992-02-07 1998-06-04 三菱電機株式会社 データ処理装置
US6282663B1 (en) * 1997-01-22 2001-08-28 Intel Corporation Method and apparatus for performing power management by suppressing the speculative execution of instructions within a pipelined microprocessor
US5951678A (en) * 1997-07-25 1999-09-14 Motorola, Inc. Method and apparatus for controlling conditional branch execution in a data processor
JPH11259437A (ja) * 1998-03-12 1999-09-24 Hitachi Ltd 不要バリア命令の削減方式
JP3683439B2 (ja) * 1999-08-24 2005-08-17 富士通株式会社 分岐予測を抑止する情報処理装置および方法
US6496975B1 (en) * 1999-10-15 2002-12-17 International Business Machines Corporation Method, system, and program for performing conditional program operations
US6598153B1 (en) * 1999-12-10 2003-07-22 International Business Machines Corporation Processor and method that accelerate evaluation of pairs of condition-setting and branch instructions
US6757816B1 (en) * 1999-12-30 2004-06-29 Intel Corporation Fast branch misprediction recovery method and system
US6859875B1 (en) * 2000-06-12 2005-02-22 Freescale Semiconductor, Inc. Processor having selective branch prediction
US20020073301A1 (en) * 2000-12-07 2002-06-13 International Business Machines Corporation Hardware for use with compiler generated branch information
US7356673B2 (en) * 2001-04-30 2008-04-08 International Business Machines Corporation System and method including distributed instruction buffers for storing frequently executed instructions in predecoded form
US7134005B2 (en) * 2001-05-04 2006-11-07 Ip-First, Llc Microprocessor that detects erroneous speculative prediction of branch instruction opcode byte
US7165169B2 (en) * 2001-05-04 2007-01-16 Ip-First, Llc Speculative branch target address cache with selective override by secondary predictor based on branch instruction type
US6832296B2 (en) * 2002-04-09 2004-12-14 Ip-First, Llc Microprocessor with repeat prefetch instruction
US7178010B2 (en) * 2003-01-16 2007-02-13 Ip-First, Llc Method and apparatus for correcting an internal call/return stack in a microprocessor that detects from multiple pipeline stages incorrect speculative update of the call/return stack
JP3974063B2 (ja) * 2003-03-24 2007-09-12 松下電器産業株式会社 プロセッサおよびコンパイラ
TWI232457B (en) * 2003-12-15 2005-05-11 Ip First Llc Early access to microcode ROM
CN1270233C (zh) * 2003-12-24 2006-08-16 智慧第一公司 远跳跃及远呼叫指令的退回分支预测机制的处理器及方法
CN1326037C (zh) * 2004-02-06 2007-07-11 智慧第一公司 用于更正微处理器中的内部调用或返回堆栈的方法与装置
US20050216713A1 (en) * 2004-03-25 2005-09-29 International Business Machines Corporation Instruction text controlled selectively stated branches for prediction via a branch target buffer
US7536694B2 (en) * 2004-11-30 2009-05-19 International Business Machines Corporation Exception handling in a multiprocessor system
US7725695B2 (en) * 2005-05-31 2010-05-25 Arm Limited Branch prediction apparatus for repurposing a branch to instruction set as a non-predicted branch
US7882339B2 (en) * 2005-06-23 2011-02-01 Intel Corporation Primitives to enhance thread-level speculation
WO2007084202A2 (en) * 2005-10-31 2007-07-26 Mips Technologies, Inc. Processor core and method for managing branch misprediction in an out-of-order processor pipeline
US7783869B2 (en) * 2006-12-19 2010-08-24 Arm Limited Accessing branch predictions ahead of instruction fetching
US7711935B2 (en) * 2007-04-30 2010-05-04 Netlogic Microsystems, Inc. Universal branch identifier for invalidation of speculative instructions
JP5215655B2 (ja) * 2007-12-27 2013-06-19 ルネサスエレクトロニクス株式会社 データ処理装置及びデータ処理装置におけるバスアクセス制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546431A (en) * 1982-11-03 1985-10-08 Burroughs Corporation Multiple control stores in a pipelined microcontroller for handling jump and return subroutines
US5805876A (en) * 1996-09-30 1998-09-08 International Business Machines Corporation Method and system for reducing average branch resolution time and effective misprediction penalty in a processor
CN1658154A (zh) * 2004-02-04 2005-08-24 威盛电子股份有限公司 早期修正分支指令预测错误的管线微处理器装置与方法

Also Published As

Publication number Publication date
CN101826001B (zh) 2013-03-06
TW201030612A (en) 2010-08-16
US20100205402A1 (en) 2010-08-12
CN101876891B (zh) 2014-08-13
CN102929589A (zh) 2013-02-13
US8245017B2 (en) 2012-08-14
CN101819521B (zh) 2013-09-25
CN101819520A (zh) 2010-09-01
US8635437B2 (en) 2014-01-21
US20100205415A1 (en) 2010-08-12
CN102929589B (zh) 2015-04-15
US8145890B2 (en) 2012-03-27
US20100205404A1 (en) 2010-08-12
US8131984B2 (en) 2012-03-06
TWI470546B (zh) 2015-01-21
CN101826001A (zh) 2010-09-08
CN101876891A (zh) 2010-11-03
US20100205403A1 (en) 2010-08-12
CN101819520B (zh) 2013-04-17

Similar Documents

Publication Publication Date Title
CN101819521B (zh) 微处理器以及解析第一或第二类别条件分支指令的方法
CN101876889B (zh) 执行多个快速条件分支指令的方法以及相关的微处理器
US9921843B2 (en) Predictive fetching and decoding for selected instructions
US5729728A (en) Method and apparatus for predicting, clearing and redirecting unpredicted changes in instruction flow in a microprocessor
US7895421B2 (en) Mechanism for using performance counters to identify reasons and delay times for instructions that are stalled during retirement
US20150006862A1 (en) Predictor data structure for use in pipelined processing
CN103218203B (zh) 具有条件指令的微处理器及其处理方法
US10671393B2 (en) Techniques for facilitating cracking and fusion within a same instruction group
US5832260A (en) Processor microarchitecture for efficient processing of instructions in a program including a conditional program flow control instruction
CN103543985A (zh) 微处理器以及相关指令执行的方法
US20150089193A1 (en) Predictive fetching and decoding for selected return instructions
CN108920190B (zh) 用于确定从其恢复指令执行的恢复点的装置和方法
CN102163139B (zh) 微处理器融合载入算术/逻辑运算及跳跃宏指令
CN102193775B (zh) 微处理器融合搬运/算术逻辑运算/条件跳跃指令
AU630697B2 (en) Multiple instruction issue computer architecture

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant