CN101819946A - 鞍型鳍片晶体管的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 239000007789 gas Substances 0.000 claims description 61
- 150000004767 nitrides Chemical class 0.000 claims description 58
- 238000002955 isolation Methods 0.000 claims description 24
- 229910052799 carbon Inorganic materials 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 12
- 238000011049 filling Methods 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 239000011248 coating agent Substances 0.000 description 20
- 238000000576 coating method Methods 0.000 description 20
- 230000006378 damage Effects 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 6
- 230000001771 impaired effect Effects 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 230000008485 antagonism Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
Abstract
一种制造鞍型鳍片晶体管的方法，包括：在衬底上方形成垫层；蚀刻所述衬底以形成第一和第二沟槽，所述第一和第二沟槽限定二者之间的部分衬底；使用绝缘材料填充所述第一和第二沟槽，以分别形成第一和第二隔离结构，其中所述垫层提供在所述部分衬底的上方；使用具有隔离材料对垫层的高选择比的气体，蚀刻所述第一和第二隔离结构，使得所述部分衬底突出于被蚀刻的所述第一和第二隔离结构的上表面上方；移除所述垫层，以暴露出所述部分衬底的上表面；和蚀刻所述部分衬底，以减少所述部分的高度，从而形成鞍型鳍片。
Description
本申请是申请日为2007年5月31日、申请号为200710105291.0、发明名称为“鳍状晶体管的制造方法”的中国专利申请的分案申请。
相关申请的交叉引用
本发明要求2006年9月29日所申请的韩国专利申请编号10-2006-0096468的优先权，通过引用将其全文并入。
技术领域
本发明涉及一种制造半导体器件的方法，更具体涉及一种制造鞍型鳍片晶体管的方法。
背景技术
当半导体器件变得高度集成时，传统的二维晶体管结构具有若干限制。尤其是对于高速器件，二维晶体管结构往往不能满足所需的电流驱动。
鳍状场效应晶体管(FET)和鞍型鳍片FET是试图克服上述限制的两种实例。这些鳍状FET和鞍型鳍片FET通常使用三个表面作为通道，因此，它们提供良好的电流驱动，并且改善背向偏压关联性。
图1A～1D为说明鳍状晶体管制造方法的横截面图。图2示出通过图1A～1D图中描述的方法制造的鳍状晶体管的上视图。在图1A～1D和图2中，切割面X-X’的方向为沿有源区15A的主轴，而切割面Y-Y’的方向为沿将形成栅电极19的区域。
参考图1A，在衬底11上形成垫氧化物层12和垫氮化物层13，然后利用隔离掩模(未图示)蚀刻垫氧化物层12和垫氮化物层13。利用垫氮化物层13作为蚀刻阻挡层，蚀刻衬底11至特定深度，以形成沟槽14。参考图1B，沉积氧化物层直到沟槽14被填满。然后对晶片施以化学机械抛光(CMP)，以形成场氧化物层15。场氧化物层15被用于隔离和限定有源区15A。参考图1C，在图1C中所示的所得结构的特定区域上，形成线形鳍状掩模16。利用鳍状掩模16作为蚀刻阻挡层，对场氧化物层15开槽至特定深度，以形成鳍片17B。附图标记17A表示对场氧化物层15开槽之后所得到的凹槽。参考图1D，移除鳍状掩模16，然后形成栅极氧化物层18和栅电极层(未示出)并图案化，以形成栅电极19。
当形成鳍片17B时，鳍片17B的上部常常受到损伤。特别是在蚀刻场氧化物层15时，鳍片17B的上部常常被蚀刻掉。如图1C所示，这种损失可能在上方向和横方向T和L上发生。
图3A示出具有受损上部的鳍片的图象。由于鳍片上部的损失，导致产生锥形顶。如上所述，当利用氧化物蚀刻气体蚀刻场氧化物层时，通常造成鳍片上部的损失。具体而言，当垫氮化物层13因氧化物蚀刻气体而不足以起到蚀刻阻挡层的作用时，常常造成鳍片上部的损失。
鳍片处于将要形成通道的区域中，而且通常决定晶体管的形状。如果鳍片具有小的临界尺寸(CD)，则鳍片上部的损失常常导致鳍片CD的减小。因此，如果鳍片可能成为尖锐的锥形，则可能难以实现通道所期望的CD再现性。
与上述鳍片上部的损失类似，当形成用于鞍型鳍片FET的鞍型鳍片图案时，鳍片图案的上部很可能受到损伤。此外，当形成鳍片或鞍型鳍片图案的场氧化物层的凹槽深度增加时，鳍片或鞍型鳍片图案的上部损失趋于增加。图3B示出受损鞍型鳍片的图象。由于受到严重的损伤(损失)，导致鞍型鳍片图案常常呈现锥形的上部。
发明内容
本发明的一个实施方案涉及鳍片晶体管的制造方法，该方法适合在隔离层开槽期间减少鳍片的上部损伤。
本发明的另一实施方案涉及鞍型鳍片晶体管的制造方法，该方法适合减少鞍型鳍片的上部损伤。
根据本发明的一个方面，本发明提供一种制造鳍片晶体管的方法。该方法包括利用隔离掩模，使提供在衬底上方的第一垫层图案化；利用所述隔离掩模和所述第一垫层，蚀刻所述衬底以形成沟槽；使用绝缘材料填充所述沟槽，以形成隔离结构；使用具有绝缘材料/第一垫层的高选择比的气体，蚀刻所述沟槽中的隔离结构以形成鳍状结构；在所述鳍状结构上方形成栅极绝缘层；和在所述栅极绝缘层上方形成导电层。
根据本发明的该方面还包括以下优选实施方案：
其中所述第一垫层包含氮化物基材料，所述方法还包括：在所述衬底上方形成第二垫层，其中所述第二垫层提供在所述衬底和所述第一垫层之间；和在形成所述栅极绝缘层之前，先移除所述第一垫层。
其中蚀刻隔离结构包括使用气体，所述气体包括选自高碳含量的气体、高碳和氢含量的气体、及其组合的其中之一。
其中所述高碳含量的气体包括CxFy气体，其中x≥2和y≥1。
其中所述CxFy气体包括选自C2F6、C3F8、C4F6和C5F8中的一种气体。
其中所述高碳和氢含量的气体包括CxHyFz气体，其中x≥1、y≥2和z≥1。
其中所述CxHyFz气体包括CH2F。
其中移除所述第一垫层包括使用湿化学品。
其中所述湿化学品包括磷酸(H3PO4)溶液。
其中所述隔离结构被蚀刻至
或更大的厚度。
其中所述隔离结构包括氧化物，其中所述鳍状结构是鞍型鳍片结构。
根据本发明的另一方面，本发明提供一种制造鞍型鳍片晶体管的方法。该方法包括在衬底上方形成垫层；蚀刻衬底以形成第一和第二沟槽，所述第一和第二沟槽限定二者之间的部分衬底；使用绝缘材料填充所述第一和第二沟槽，以分别形成第一和第二隔离结构，其中所述垫层提供在所述部分衬底的上方；使用具有隔离材料/垫层的高选择比的气体，蚀刻所述第一和第二隔离结构，使得所述部分衬底突出于被蚀刻的第一和第二隔离结构的上表面上方；移除所述垫层，以暴露出所述部分衬底的上表面；和蚀刻所述部分衬底，以减少所述部分的高度，从而形成鞍型鳍片。
附图说明
图1A～1D示出鳍片晶体管的制造方法。
图2示出通过图1A～1D所述方法制造的鳍片晶体管的上视图。
图3A示出为具有受损上部的鳍片的图象。
图3B示出具有受损上部的鞍型鳍片的图象。
图4A～4E是示出根据本发明一个实施方案的鳍片晶体管的制造方法的横截面图。
图5示出通过图4A～4E所述方法制造的鳍片晶体管的上视图。
图6示出根据本发明实施方案的具有受损上部的鳍片的图象。
图7A～7E是示出根据本发明另一实施方案的鞍型鳍片晶体管的制造方法的横截面图。
图8示出通过图7A～7E所述方法制造的鞍型鳍片晶体管的上视图。
具体实施方式
图4A～4E是示出根据本发明一个实施方案的鳍片晶体管的制造方法的横截面图。图5示出通过图4A～4E所述方法制造的鳍片晶体管的上视图。在图4A～4E和图5中，切割面A-A’的方向是沿有源区25A的主轴，而切割面B-B’的方向是沿将要形成栅电极29的区域。
参考图4A，在衬底21上方形成第一垫层22和第二垫层23。第一垫层22包括氧化物基材料，以下称为垫氧化物层。第二垫层23包括氮化物基材料，以下称为垫氮化物层。垫氧化物层22用于减缓由垫氮化物层23所产生的应力。垫氮化物层23的功能是用作对抗后续的化学机械抛光(CMP)和鳍片蚀刻的阻挡层。垫氮化物层23形成的厚度约为
或更厚(例如，约
利用隔离掩模41蚀刻垫氮化物层23和垫氧化物层22，以暴露出隔离区域。利用隔离掩模41和垫氮化物层23作为蚀刻阻挡层，蚀刻衬底21的暴露部分至特定深度，以形成沟槽24。沟槽24是将要填充场氧化物层的区域，并且具有约
或更深的深度
参考图4B，移除隔离掩模41。绝缘层，更具体是氧化物基层填充沟槽24。氧化物基层可以是通过高密度等离子体(HDP)法沉积的氧化物层。作为替代方案，氧化物基层可以通过由玻璃上旋涂(SOG)法首先涂布氧化物层，然后在其上沉积HDP氧化物层而形成。然后对绝缘层进行化学和机械抛光。在化学机械抛光(CMP)期间，垫氮化物层23的功能是作为研磨停止层。在CMP之后，形成填满沟槽24的场氧化物层25。场氧化物层25被用来隔离和限定有源区25A。
参考图4C，在图4B所示的所得结构上涂布光刻胶层，并且通过光刻法制成图案，以形成掩模26。掩模26在将要形成栅级线的区域中提供线型开口。掩模26同时暴露出部分有源区25A和场氧化物层25。
利用掩模26将场氧化物层25开槽(或蚀刻)至特定深度。凹槽深度应为约
或更深(例如，约场氧化物层25仍保留在沟槽24中，以覆盖沟槽24的底部表面。在本实施方案中，掩模26限定在沿有源区25A主轴的方向上宽度窄于沟槽24的开口。因此，部分场氧化物层25保留在沟槽24的侧壁上(参见切割面A-A’)。
在蚀刻步骤之后，部分有源区25A突出(或暴露)，并且有源区25A的突出部分被称为鳍片27B。附图标记27A表示在场氧化物层25被开槽之后所得到的开口区域。如图4C所示，鳍片27B的高度基本上和场氧化物层25的凹槽深度相同，即为约
或更高。
当通过蚀刻对场氧化物层25开槽时，使用对垫氮化物层23具有高选择性的蚀刻气体(即自对准接触化学)。术语“自对准接触化学”的意思是提供氮化物相对于氧化物的高蚀刻选择性的情况，使得当蚀刻场氧化物层25时，垫氮化物层23的蚀刻最小化。
例如，使用含碳蚀刻气体来蚀刻场氧化物层25。特别地，蚀刻气体可以是具有高碳含量的蚀刻气体、具有高碳和氢含量的蚀刻气体，及其组合的其中之一。
具体而言，含碳蚀刻气体可以是CxFy气体，其中x≥2和y≥1，或CxHyFz气体，其中x≥1，y≥2和z≥1。例如，蚀刻气体可以是C2F6、C3F8、C4F6、C5F8、或CH2F。例如，常常造成鳍片上部损失的那些氧化物蚀刻气体是CF4和CHF3气体，而这些气体具有约1比1的氮化物对氧化物的选择比。但是，用于本实施方案中的蚀刻气体对于垫氮化物层23和场氧化物层25之间的选择比为8∶1或更高。使用此种蚀刻气体，当场氧化物层25被开槽时，垫氮化物层23保留特定厚度。剩余的垫氮化物层23标示为23A，而且以下称为″垫氮化物图案″。由于垫氮化物图案23A，使得鳍片27B的上部损失可以最小化。
参考图4D，移除掩模26，并且使用湿化学品移除垫氮化物图案23A，因而可以防止鳍片27B和场氧化物层25的蚀刻损伤。例如，使用磷酸(H3PO4)移除垫氮化物图案23A。也可以移除在A-A’方向上的垫氮化物层23。
如图4C所示，当蚀刻场氧化物层25以形成鳍片27B时，也可以同时移除垫氮化物图案23A。为了同时移除垫氮化物层23，使垫氮化物层23形成为特定厚度，使得能够形成鳍片27B而不损伤鳍片27B的上部。但是，当蚀刻场氧化物层25时，要被移除的垫氮化物层23足够薄。当通过调整垫氮化物层23和场氧化物层25之间的选择比至小于8∶1来蚀刻垫氧化物层22时，也可以移除垫氮化物层23。但是，垫氮化物层23对场氧化物层25的选择比应大于2∶1，以防止损伤鳍片27B。
随着垫氮化物层23和垫氧化物层22的移除，使得场氧化物层25的垂直部分25B突出于衬底21的上表面。在本实施方案中，垫氧化物层22被提供在垫氮化物层23的下方。但是，其它实施方案是单一垫层，而非本实施方案的多重垫层。单一垫层可以为氮化物基或其它类型的材料。
参考图4E，在图4D实施的所得结构上方形成栅极绝缘层28(例如氧化物基层)，并且在栅极绝缘层28上形成栅极材料并形成图案，以形成栅电极29。
图6示出根据本发明实施方案的上部未受损的鳍片的图象。如图所示，鳍片上部的损失被最小化，而且各鳍片的上部形状被圆化而不是成为角状(或尖锐锥形)。
根据本发明的实施方案，当蚀刻场氧化物层25时，使用具有垫氮化物层23对场氧化物层25的高选择比的蚀刻气体。结果，鳍片27B的上部损失被最小化，而且可以确保足够区域的鳍片27B。
图7A～7E为示出根据本发明另一实施方案的鞍型鳍片晶体管的制造方法的横截面图。图8示出通过图7A～7E所示方法制造的鞍型鳍片晶体管的上视图。在图7A～7E和图8中，切割面C-C’的方向是沿有源区35A的主轴，而切割面D-D’的方向是沿将要形成栅电极(未示出)的区域。
参考图7A，在衬底31上方形成第一垫层32和第二垫层33。第一垫层32包括氧化物基材料，以下称为垫氧化物层。第二垫层33包括氮化物基材料，以下称为垫氮化物层。垫氧化物层32用于减缓由垫氮化物层33所产生的应力。垫氮化物层33的功能是作为对抗后续CMP和鳍片蚀刻的阻挡层。垫氮化物层33形成的厚度为约
或更厚(例如，约
到
利用隔离掩模42蚀刻垫氮化物层33和垫氧化物层32。利用隔离掩模42和垫氮化物层33作为蚀刻阻挡层，蚀刻衬底31的暴露部分至特定深度，以形成沟槽34。沟槽34是将要被场氧化物层填充的区域，并且具有约
或更深的深度。
参考图7B，移除隔离掩模42。绝缘层，尤其氧化物基层填满沟槽34。氧化物基层可以是通过HDP法沉积的氧化物层。作为替代方案，氧化物基层可以通过由SOG法首先涂布氧化物层，然后在其上沉积HDP氧化物层而形成。然后对绝缘层进行化学和机械抛光。在CMP期间，垫氮化物层33的功能是作为研磨停止层。在CMP之后，形成填满沟槽34的场氧化物层35。场氧化物层35被用来隔离和限定有源区35A。
参考图7C，在图7B所示的所得结构上涂布光刻胶层，并且通过光刻法制成图案，以形成掩模36。掩模36在将要形成栅级线的区域中提供线型开口。掩模36同时暴露出部分有源区35A和场氧化物层35。掩模36限定在沿有源区35A主轴的方向上宽度窄于沟槽34的开口。
利用掩模36对场氧化物层35开槽(或蚀刻)至特定深度。凹槽深度应为约
或更深(例如，约
开槽的结果，形成突出于有源区的鳍片37B。各鳍片37B的高度为
或更高。附图标记37A表示在场氧化物层35被开槽之后的凹槽。附图标记33A表示在开槽之后垫氮化物层33的剩余部分，以下称为″垫氮化物图案″。
在本实施方案中，当通过蚀刻对场氧化物层35开槽时，使用对垫氮化物层33具有高选择比的蚀刻气体(即自对准接触化学)。术语“自对准接触化学”的意思是提供氮化物对氧化物的高蚀刻选择比的情况，使得当蚀刻场氧化物层35时，垫氮化物层33很少被蚀刻。
例如，使用含碳蚀刻气体来蚀刻场氧化物层35。特别地，蚀刻气体可以是具有高碳含量的蚀刻气体、具有高碳和氢含量的蚀刻气体，及其组合的其中之一。
具体而言，含碳蚀刻气体可以是CxFy气体，其中x≥2和y≥1，或CxHyFz气体，其中x≥1，y≥2和z≥1。例如，蚀刻气体可以是C2F6、C3F8、C4F6、C5F8、或CH2F。例如，常常造成鳍片上部损失的那些氧化物蚀刻气体是CF4和CHF3气体，而这些气体具有约的1比1氮化物对氧化物的选择比。但是，用于本实施方案中的蚀刻气体对于垫氮化物层23和场氧化物层25之间的选择比为8∶1或更高。使用此种蚀刻气体，使得鳍片37B的上部损失可以最小化。
参考图7D，利用掩模36对鳍片37B开槽，以形成鞍型鳍片37C。鳍片37B的凹槽深度设定小于场氧化物层35的深度，以得到鞍型鳍片37C。例如，用以形成鞍型鳍片37C的凹槽深度R为
或更深，并且最大凹槽深度小于场氧化物层35的凹槽深度。
为了形成鞍型鳍片37C，蚀刻垫氮化物图案33A和垫氧化物层32，然后蚀刻鳍片37B。当蚀刻鳍片37B(即开槽)时，因为鳍片37B包括硅基材料，所以使用具有鳍片37B和场氧化物层35之间的高选择比的蚀刻气体。例如，蚀刻气体包括HBr气体或Cl2气体。因为在形成鞍型鳍片37C的蚀刻(即开槽)期间，鳍片37B的损失被最小化，所以鞍型鳍片37C的上部不可能形成锥形，并且可以避免对鞍型鳍片37C侧部的严重损伤。
参考图7E，移除掩模36，并且移除在C-C’方向上剩余的垫氮化物层33和垫氧化物层32。使用湿化学品移除垫氮化物层33，使得不会造成对鞍型鳍片37C和场氧化物层35的蚀刻损伤。湿化学品可包括H3PO4。虽然没有说明，但是在图7E所示的所得结构上方形成栅极绝缘层(例如氧化物基层)和栅极材料层，然后形成图案，以形成栅电极。
根据本发明的各实施方案，当蚀刻场氧化物层时，使用具有垫氮化物层和场氧化物层之间的高选择比的蚀刻气体。因此，可以减少鳍片损失。结果，鳍片的形状可以再现。此再现性使得还可以得到鳍片晶体管或鞍型鳍片晶体管制造方法中的方法再现性。
虽然本发明已对于特定实施方案详细说明，但是对于本领域技术人员而言，显而易见的是可以进行各种不同的变化和修正，而不脱离所附权利要求所限定的本发明的实质和范围。
附图标记说明
11，21，31 衬底
12，22，32 垫氧化物层
13，23，33 垫氮化物层
14，24，34 沟槽
15，25，35 场氧化物层
15A，25A，35A 有源区
16 鳍片掩模
17A，37A 凹槽
17B，27B，37B 鳞片
18 栅极氧化物层
19，29 栅电极
23A 垫氮化物图案
26，36 掩模
27A 开口区域
37C 鞍型鳍片
28 栅极绝缘层
41，42 隔离掩模
Claims (9)
1.一种制造鞍型鳍片晶体管的方法，该方法包括：
在衬底上方形成垫层；
蚀刻所述衬底以形成第一和第二沟槽，所述第一和第二沟槽限定二者之间的部分衬底；
使用绝缘材料填充所述第一和第二沟槽，以分别形成第一和第二隔离结构，其中所述垫层提供在所述部分衬底的上方；
使用具有隔离材料对垫层的高选择比的气体，蚀刻所述第一和第二隔离结构，使得所述部分衬底突出于被蚀刻的所述第一和第二隔离结构的上表面上方；
移除所述垫层，以暴露出所述部分衬底的上表面；和
蚀刻所述部分衬底，以减少所述部分的高度，从而形成鞍型鳍片。
2.权利要求1的方法，其中所述垫层包含氮化物基材料。
3.权利要求2的方法，其中蚀刻所述第一和第二隔离结构包括使用气体，所述气体包括选自高碳含量的气体、高碳和氢含量的气体，及其组合的其中之一。
4.权利要求3的方法，其中所述高碳含量的气体包括CxFy气体，其中x≥2和y≥1。
5.权利要求3的方法，其中所述CxFy气体包括选自C2F6、C3F8、C4F6和C5F8中的一种气体。
6.权利要求4的方法，其中所述高碳和氢含量的气体包括CxHyFz气体，其中x≥1，y≥2和z≥1。
7.权利要求6的方法，其中所述CxHyFz气体包括CH2F。
8.权利要求7的方法，其中所述第一和第二隔离结构被蚀刻到至少
的深度，其中所述衬底的暴露部分被蚀刻至
或更深。
9.权利要求1的方法，其中所述第一和第二隔离结构包括氧化物。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096468A KR100838378B1 (ko) | 2006-09-29 | 2006-09-29 | 핀트랜지스터의 제조 방법 |
| KR10-2006-0096468 | 2006-09-29 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101052910A Division CN101154597B (zh) | 2006-09-29 | 2007-05-31 | 鳍状晶体管的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101819946A true CN101819946A (zh) | 2010-09-01 |
| CN101819946B CN101819946B (zh) | 2012-12-12 |
Family
ID=39256154
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910258878.4A Expired - Fee Related CN101819946B (zh) | 2006-09-29 | 2007-05-31 | 鞍型鳍片晶体管的制造方法 |
| CN2007101052910A Expired - Fee Related CN101154597B (zh) | 2006-09-29 | 2007-05-31 | 鳍状晶体管的制造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101052910A Expired - Fee Related CN101154597B (zh) | 2006-09-29 | 2007-05-31 | 鳍状晶体管的制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7588985B2 (zh) |
| JP (1) | JP2008091871A (zh) |
| KR (1) | KR100838378B1 (zh) |
| CN (2) | CN101819946B (zh) |
| TW (1) | TWI323491B (zh) |
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-
2006
- 2006-09-29 KR KR1020060096468A patent/KR100838378B1/ko active IP Right Grant
- 2006-12-27 TW TW095149207A patent/TWI323491B/zh not_active IP Right Cessation
- 2006-12-28 US US11/617,579 patent/US7588985B2/en active Active
-
2007
- 2007-05-31 CN CN200910258878.4A patent/CN101819946B/zh not_active Expired - Fee Related
- 2007-05-31 CN CN2007101052910A patent/CN101154597B/zh not_active Expired - Fee Related
- 2007-07-19 JP JP2007187840A patent/JP2008091871A/ja active Pending
-
2009
- 2009-09-14 US US12/559,367 patent/US20100003802A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101154597A (zh) | 2008-04-02 |
| US20080081420A1 (en) | 2008-04-03 |
| KR20080029619A (ko) | 2008-04-03 |
| TW200816324A (en) | 2008-04-01 |
| CN101819946B (zh) | 2012-12-12 |
| US7588985B2 (en) | 2009-09-15 |
| KR100838378B1 (ko) | 2008-06-13 |
| TWI323491B (en) | 2010-04-11 |
| JP2008091871A (ja) | 2008-04-17 |
| US20100003802A1 (en) | 2010-01-07 |
| CN101154597B (zh) | 2010-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20121212 Termination date: 20160531 |