CN101866686B - 半导体集成电路器件 - Google Patents

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Abstract

本发明提供一种设有SRAM的半导体集成电路器件，它以低供给电压满足SNM和写余量的需求。该半导体集成电路器件包括：对应多个字线和多个互补位线设置的多个静态存储单元；多个存储单元电源线，每个存储单元电源线向连接到多个互补位线的每个的多个存储单元的每个供给工作电压；由电阻单元构成的多个电源电路，每个电源电路向每个存储单元电源线供给电源电压；和向互补位线供给对应电源电压的预充电电压的预充电电路，其中存储单元电源线构成为具有耦合电容，由此在相应互补位线上传输写信号。

Description

半导体集成电路器件
本申请是2005年6月24日提交的、申请号为“200510079129.7”、发明名称为“半导体集成电路器件”的申请之分案申请。
相关申请的交叉参考
本申请要求在2004年9月15日申请的日本专利申请No.2004-267645的优先权，这里引证该申请的内容供参考。
技术领域
本发明涉及一种半导体集成电路器件，特别涉及有效地用于设有静态随机存取存储器的半导体集成电路器件的技术。
背景技术
作为评估静态随机存取存储器(以下将简称为SRAM)的存储单元的参数之一，一般使用静态噪声余量(以下简称为SNM)。SNM表示被储存在存储单元中的数据的稳定性。随着SNM的值增加，存储单元的数据保持操作变得更稳定；然而，相反，将相反数据写入被储存在存储单元中的保持数据变得更困难。日本未审专利公报No.2002-042476公开了作为解决这种问题的技术。本申请的发明人在上述公报的基础上审查了SRAM的电路结构。图17表示SRAM的方框图。本公报的技术使用图18所示的电压供给电路用于读取数据，使信号WEi变为低电平以便激活P沟道MOSFET，并向存储单元供给与外部供给电压Vcc相同的电平电压，由此趋于保证稳定的驱动。在写操作中，该技术使信号WEi变为高电平从而去激活P沟道MOSFET并激活N沟道MOSFET，而且将输送给存储单元的内部供给电压降低到Vcc-Vth。由此，这项技术降低了被字线选择的存储单元的SNM，并增强了写余量。
专利文献1：日本未审专利公报No.2002-042476
发明内容
专利文献1的技术涉及降低了供给存储单元的内部供给电压，其中该存储单元的被行解码器选择的字线被激活，而不被列解码器选择，还涉及消失数据的危险，因为降低的SNM的读出状态中的噪声的影响。为了避免这种危险，专利文献1的技术提供了如图19所示的外部供给电压控制电路，其设置下限电压并区别下限电压，由此抑制未选择存储单元的SNM被降低。然而，为了产生这种下限电压，需要一种在存储器内提供中间共给电压发生器的技术。这种中间供给电压发生器的提供增加了存储电路的电流消耗，并且下限电压限制了SNM的降低，由此导致不能增加写余量。尤其是在LSI(大规模集成电路)中，低功耗的趋势和在LSI内部微观构成MOSFET的趋势将降低供给电压，并且下限电压和供给电压之间的差异变得非常小。在这些情况下，专利文献1的技术先于SNM作为存储电路，这将面对增加写余量的不可能性。
因此，本发明的目的是提供一种设有SRAM的半导体集成电路器件，以低供给电压满足SNM和写余量的需求。本发明的前述和其它目的和新特征将从本说明书的下面文字说明以及附图中明显看出。
根据本发明的方案，半导体集成电路器件包括：对应多个字线和多个互补位线设置的多个静态存储单元；多个存储单元电源线，每个电源线向连接到多个互补位线的每个的多个存储单元的每个供给工作电压；由电阻单元构成的多个电源电路，每个电源电路向每个存储单元电源线供给电源电压；和向互补位线供给对应电源电压的预充电电压的预充电电路，其中存储单元电源线构成为具有耦合电容，由此在相应互补位线上传输写信号。
根据本发明的另一方案，半导体集成电路器件包括：根据多个字线和多个互补位线设置的多个静态存储单元；多个存储单元电源线，每个电源线向连接到多个互补位线的每个的多个存储单元的每个供给工作电压；各由开关MOSFET构成并对应存储单元电源线的多个电源电路，在写操作期间该电源电路处于OFF状态。
根据本发明一个方面，提供了一种半导体集成电路器件，包括：多个存储单元，每一存储单元包括：第一CMOS反相器，其具有第一P沟道MOS晶体管和第三N沟道MOS晶体管；第二CMOS反相器，其具有第二P沟道MOS晶体管和第四N沟道MOS晶体管；第一N沟道MOS晶体管，其源极和漏极中的一个连接到所述第一CMOS反相器的输出节点；以及第二N沟道MOS晶体管，其源极和漏极中的一个连接到所述第二CMOS反相器的输出节点；其中所述存储单元沿第一方向和与所述第一方向垂直的第二方向以具有多行和多列的矩阵布置；多个字线，每一字线连接到与沿所述第一方向布置的存储单元对应的第一和第二N沟道MOS晶体管的栅极；多对互补位线，每一对互补位线具有分别连接到沿第二方向布置的存储单元的第一和第二N沟道MOS晶体管的源极和漏极中的另一个的一对位线，所述多对互补位线由各自的用于从存储单元读取数据的读操作和用于向存储单元写数据的写操作的位线选择信号选择；电源线，用于提供电源电压；多个存储单元电源线，与所述多对互补位线对应地设置，每个存储单元电源线向与对应的一对互补位线连接的存储单元供给工作电压；以及多个第三P沟道MOS晶体管，与所述多对互补位线对应地设置，所述多个第三P沟道MOS晶体管中的每一个的源极和漏极分别被连接到电源线和为对应的一对互补位线设置的存储单元电源线，并且所述多个第三P沟道MOS晶体管中的每一个的栅极被连接到激活信号，所述激活信号基于用于选择对应的一对互补位线的位线选择信号；其中每一存储单元具有沿第一方向布置的第一P型阱、N型阱和第二P型阱，以使得所述N型阱位于第一P型阱和第二P型阱之间，其中所述第一P型阱包括所述第一N沟道MOS晶体管和所述第三N沟道MOS晶体管，其中所述N型阱包括所述第一P沟道MOS晶体管和所述第二P沟道MOS晶体管，以及其中，所述第二P型阱包括所述第二N沟道MOS晶体管和所述第四N沟道MOS晶体管。
根据本发明另一方面，提供了一种设有SRAM存储器的半导体集成电路器件，包括：多个SRAM存储单元，所述SRAM存储单元包括第一CMOS反相器、第二CMOS反相器、其源极和漏极中的一个耦合到所述第一CMOS反相器的输出节点的第一N沟道MOS晶体管、以及其源极和漏极中的一个耦合到所述第二CMOS反相器的输出节点的第二N沟道MOS晶体管，所述SRAM存储单元以多行和多列布置；多个字线，其耦合到与所述行的SRAM存储单元对应的第一和第二N沟道MOS晶体管的栅极；多对互补位线，每一对互补位线具有分别耦合到与所述列的SRAM存储单元对应的第一和第二N沟道MOS晶体管的源极和漏极中的另一个的一对位线，所述多对互补位线由各自的用于从SRAM存储单元读取数据的读操作和用于向SRAM存储单元写数据的写操作的位线选择信号选择；电源线，用于提供电源电压；多个存储单元电源线，与所述多对互补位线对应地设置，每个存储单元电源线向与对应的一对互补位线连接的SRAM存储单元供给工作电压；以及多个第三P沟道MOS晶体管，与所述多对互补位线对应地设置，所述多个第三P沟道MOS晶体管中的每一个的源极和漏极分别被连接到电源线和为对应的一对互补位线设置的存储单元电源线，并且所述多个第三P沟道MOS晶体管中的每一个的栅极被连接到激活信号，所述激活信号基于用于选择对应的一对互补位线的位线选择信号；其中所述SRAM存储单元具有沿第一方向布置的第一P型阱、N型阱和第二P型阱，以使得所述N型阱位于第一P型阱和第二P型阱之间，其中所述第一P型阱包括所述第一N沟道MOS晶体管和所述第一CMOS反相器的第三N沟道MOS晶体管，其中所述N型阱包括所述第一CMOS反相器的第一P沟道MOS晶体管和所述第二CMOS反相器的第二P沟道MOS晶体管，以及其中所述第二P型阱包括所述第二N沟道MOS晶体管和所述第二CMOS反相器的第四N沟道MOS晶体管。
根据本发明再一方面，提供了一种设有SRAM存储器的半导体集成电路器件，包括：多个SRAM存储单元，所述SRAM存储单元包括第一CMOS反相器、第二CMOS反相器、其源极和漏极中的一个耦合到所述第一CMOS反相器的输出节点的第一N沟道MOS晶体管、以及其源极和漏极中的一个耦合到所述第二CMOS反相器的输出节点的第二N沟道MOS晶体管，所述SRAM存储单元以多行和多列布置；多个字线，每一字线耦合到与所述行的SRAM存储单元对应的第一和第二N沟道MOS晶体管的栅电极；多对互补位线，每一对互补位线具有分别耦合到与所述列的SRAM存储单元对应的第一和第二N沟道MOS晶体管的源极和漏极中的另一个的一对位线，所述多对互补位线由各自的用于从SRAM存储单元读取数据的读操作和用于向存储单元写数据的写操作的位线选择信号选择；电源线，用于提供电源电压；多个存储单元电源线，与所述多对互补位线对应地设置，每个存储单元电源线向与对应的一对互补位线连接的SRAM存储单元供给工作电压；以及多个第三P沟道MOS晶体管，与所述多对互补位线对应地设置，所述多个第三P沟道MOS晶体管中的每一个的源极和漏极分别被连接到电源线和为对应的一对互补位线设置的存储单元电源线，并且所述多个第三P沟道MOS晶体管中的每一个的栅极被连接到激活信号，所述激活信号基于用于选择对应的一对互补位线的位线选择信号；其中每一所述SRAM存储单元具有沿第一方向布置的第一P型阱、N型阱和第二P型阱，以使得所述N型阱位于第一P型阱和第二P型阱之间，其中所述第一P型阱包括所述第一N沟道MOS晶体管和所述第一CMOS反相器的第三N沟道MOS晶体管，其中所述N型阱包括所述第一CMOS反相器的第一P沟道MOS晶体管和所述第二CMOS反相器的第二P沟道MOS晶体管，其中所述第二P型阱包括所述第二N沟道MOS晶体管和所述第二CMOS反相器的第四N沟道MOS晶体管，其中所述SRAM存储器由多个金属布线层形成，其中所述存储单元电源线、互补位线由所述多个金属布线层中的相同布线金属层形成，其中每一对互补位线中的连接到第一N沟道MOS晶体管的位线位于相应的SRAM存储单元的第一P型阱中，其中每一所述存储单元电源线位于相应的SRAM存储单元的N型阱中，以及其中每一对互补位线中的连接到第二N沟道MOS晶体管的位线位于相应的SRAM存储单元的第二P型阱中。
通过提供上述结构，本发明实现了对相应于被选互补位线的存储单元的写余量的增加，并且还实现了保证到连接到未选择互补位线的未选择存储单元的SNM。
附图说明
图1是表示涉及本发明的SRAM的一个实施例的方框图；
图2是表示图1中的电源电路的一个实施例的电路图；
图3是涉及本发明的一个实施例中的存储单元的电路图；
图4是表示涉及本发明的存储单元的一个实施例的布局图；
图5是表示涉及本发明的SRAM的操作的例子的波形图；
图6是表示设计本发明的SRAM的另一实施例的方框图；
图7是表示用于图6中的SRAM的电源电路的一个实施例的电路图；
图8是表示用于图6中的SRAM的电源电路的另一实施例的电路图；
图9是表示用于图6中的SRAM的电源电路的另一实施例的电路图；
图10是表示用于图6中的SRAM的电源电路的另一实施例的电路图；
图11是表示用于图6中的SRAM的电源电路的另一实施例的电路图；
图12是表示用于图6中的SRAM的电源电路的另一实施例的电路图；
图13是表示用于图6中的SRAM的电源电路的另一实施例的电路图；
图14是表示涉及本发明的存储单元的另一实施例的布局图；
图15是表示用于图1或图6中的SRAM的字驱动器的一个实施例的电路图；
图16是表示涉及本发明的SRAM的一个实施例的整个电路图；
图17是本申请的发明人在专利文献1的基础上预先审查的SRAM的方框图；
图18是在专利文献1中所示的电压供给电路的电路图；和
图19是在专利文献1中所示的电压供给电路的另一电路图。
具体实施方式
图1表示作为涉及本发明的一个实施例的SRAM的电路结构。该图一般表示四个存储单元，以及两个字线WL0和WLn和互补位线/BL0、BL0和/BLm、BLm，它们对应四个存储单元。这里未示出的存储单元包括：由P沟道MOSFET和N沟道MOSFET构成的两个CMOS反相器，它们的输入和输出交叉连接，从而形成作为存储单元的锁存电路，并且相互连接的输入/输出点用做存储节点；和用于地址选择的N沟道MOSFET，它们设置在对应位线/BL和BL之间。用于地址选择的MOSFET的栅极连接到相应字线上。
字线WL0到WLn之一被行解码器选择。行解码器包括字驱动器，这将在后面介绍。给行解码器供给地址信号的行系统地址信号。一对多个互补位线/BL0、BL0到/BLm、BLm通过列选择开关连接到写驱动器或读出放大器。接收由列解码器产生的选择信号YS0-Ysm的列选择开关选择多个互补位线/BL0、BL0到/BLm、BLm的一对，并使这一对连接到写驱动器的输出端并连接到读出放大器的输入端。
给控制电路供给读/写控制信号R/W。该控制电路对应于读/写信号R/W而产生写信号WE或读出放大器控制信号SAC作为读出信号。写信号WE输送给写驱动器，并用于激励写驱动器。这样，字线之一被行解码器选择，并且一对互补位线通过列选择开关而被列解码器选择；和在激活写驱动器之后，将数据输入信号写入与被选字线和被选互补位线耦合的存储单元中。读出放大器控制信号SAC用于激活读出放大器。利用与上述相同的方式，由行解码器选择字线之一，并且由列解码器通过列选择开关选择一对互补位线；和激活读出放大器之后，将来自与被选字线和被选互补位线耦合的存储单元的读出信号传输到读出放大器。读出放大器将该读出信号放大并作为数据输出将放大的读出信号输出。
本实施例还包括对应于互补位线/BL0、BL0到/BLm、BLm的存储单元电源线VCC0-VCCm，以便增加对应于被选互补位线的存储单元的写余量以及保证连接到未选互补位线的未选存储单元的SNM。典型所示的存储单元电源线VCC0是通向与对应互补位线/BL0、BL0连接的存储单元的电源线。利用相同方式，典型所示的存储单元电源线VCCm是到与对应互补位线/BLm、BLm连接的存储单元的电源线。电源电路0到m设置在电源VCC和存储单元电源线VCC0-VCCm之间。
图2表示作为图1中的电源电路的一个实施例的电路结构。本实施例使用P沟道MOSFET QP作为电源电路。MOSFET QP的栅极固定地处于电路的地电位，由此它作为电阻元件工作，并且电源电压VCC通过列传输给内部电源，即传输给存储单元电源线。这里，在存储单元的写操作中，互补位线/BL和BL之一的电位从预充电电平如电源电压VCC向低电平如电路的地电位变化；则存储单元电源线的电位由于与已经经历了这种电位变化的位线电容耦合而暂时下降。在存储单元电源线的临时电位降被允许时，MOSFET QP的ON电阻设置成具有这种相对大的电阻。这样，存储单元的工作电压在写操作中降低，由此降低了SNM，从而增强了写余量。另一方面，未选择位线/BL和BL的电位都保持在高电平如电源电压VCC；因而，相应存储单元电源线也保持在电源电压VCC。因此，在其字线处于被选状态下的存储单元中，电源电压保持在高电平，从而SNM可以保持很高。
图3表示作为根据本发明一个实施例的存储单元的电路结构。该存储单元包括：由P沟道MOSFET Q1和N沟道MOSFET Q2以及P沟道MOSFET Q3和N沟道MOSFET Q4构成的两个CMOS反相器，其中其输入和输出交叉连接形成锁存电路；和由N沟道MOSFET Q5和Q6构成的地址选择开关，它们设置在锁存电路的一对输入/输出节点N1、N2与相应位线/BL和BL之间。用于地址选择的MOSFET Q5和Q6的栅极连接到相应字线WL。
在本实施例中的存储单元中，对应于互补位线/BL和BL的存储单元的工作电压VCC’是从设置在相同互补位线/BL和BL之间的存储单元电源线供给的，该存储单元电源线平行于位线延伸。因而，存储单元电源线连接到构成CMOS反相器的P沟道MOSFET Q1和Q3的源极。这种存储单元电源线具有在其本身与一个互补位线/BL之间的寄生电容C1，并具有在其本身与另一互补位线BL之间的寄生电容C2。
图4表示作为根据本发明的一个实施例的存储单元的布局。图4(A)表示MOSFET的源极、漏极和栅极、以及接触布线和接触孔的布局图形；图4(B)表示将工作电压VCC’输送给位线/BL、BL和存储单元的存储单元电源线、以及接触布线和接触孔的布局图形；图4(C)表示将地电位VSS供给字线WL和存储单元的地线的布局图形。接触孔由具有标记×的正方形标记CNT表示。
在图4(A)中，P沟道MOSFET Q1和Q3形成在设置在以斜线表示的中心内的N阱中。另一方面，N沟道MOSFET Q2、Q4以及Q5、Q6形成在除了上述N阱以外的P衬底中或P阱中。关于构成CMOS反相器的MOSFET Q1、Q2、Q3、Q4，其栅极一体地形成。接触布线和接触孔各具有连接目标如WL、/BL、VCC’、BL、WL和VSS的表示。MOSFET Q1、Q2和Q5以及MOSFET Q3、Q4和Q6在存储单元的中心处对称地设置，但是前者与后者旋转180度之后相一致。接触布线的布线层由包围接触孔的空图形表示，并形成在作为第一层的金属层M1上，这不是特别规定的。
在图4(B)中，位线/BL和BL对应MOSFET Q5和Q6的源极和漏极；它们设置成在图中在边界之间的1/4和3/4部分上垂直延伸，其中所述边界在图中的水平方向上将存储单元的区域相等地分割成四个部分，并且它们形成在作为第二层的金属层M2上，这不是特别规定的。存储单元电源线(VCC’)利用与位线/BL和BL相同的方式形成在作为第二层的金属层M2上，并设置成在边界之间在中心(2/4)的部分上垂直延伸，其中所述边界将存储单元的区域大致相等地分割成四个部分。存储单元电源线(VCC’)具有朝向其上部的邻接位线/BL而而延伸的突起，该突起用于将存储单元电源线(VCC’)连接到P沟道MOSFET Q1的源极；并且还具有朝向其下部的邻接位线BL延伸的突起，该突起用于将其连接到P沟道MOSFET Q3的源极上。这种布线布局将在位线/BL和存储单元电源线(VCC’)之间形成寄生电容C1以及在位线BL和存储单元电源线(VCC’)之间形成寄生电容C2。
在图4(c)中，字线WL在存储单元的中心区水平地延伸，其形成在作为第三层的金属层M3上。地线VSS在存储单元区域上垂直延伸，其形成在作为第四层的金属层M4上。这个地线VSS与邻接地线VSS一起使用。作为本实施例构成存储单元可以很容易地形成成列的电源线。这就可以在位线/BL、BL和存储单元电源线(VCC’)之间形成寄生电容C1、C2。
图5表示根据本发明的SRAM的工作的波形。在SRAM的读出操作中，通过字线WL的选择操作使用于存储单元的地址选择的MOSFET Q5和Q6处于ON状态，并且对应于处于低电平的存储节点N1和N2之一而降低位线/BL和BL之一。这里，由于多个存储单元与其连接，因此位线/BL和BL具有相对大的电容，并且用于地址选择的MOSFET Q5和Q6具有相对大的导通电阻；相应地，读出信号中的位线/BL和BL的降低电平很小并且其降低斜率很平缓。因此，尽管在位线/BL、BL与存储单元电源线之间存在寄生电容(耦合电容)C1和C2，存储单元电源线的电压VCC’也基本不变，从而保持电源电压VCC。这将保持在高电平的读出操作中的静态噪声余量(SNM)。读出信号中的位线/BL和BL的微小电平差被读出放大器放大，并作为数据输出被输出。
在SRAM的写操作中，通过字线的选择操作使用于存储单元的地址选择的MOSFET Q5和Q6处于ON状态。对应于来自写驱动器的写信号，位线/BL和BL之一被急剧降低到电路的地电位。这种在写信号中具有全摆动的急剧降低通过寄生电容(耦合电容)C1和C2被传输给存储单元电源线，临时降低了存储单元的工作电压VCC’。因此，工作电压VCC’由于耦合电容而降低。然而，由于通过电源电路的电阻元件给其输送电源电压VCC，因此工作电压VCC’朝向电源电压VCC逐渐恢复。在这个期间，位线/BL和BL之一处于低电平，存储节点N1或N2通过根据字线的选择状态而处于ON的MOSFETQ5和Q6从高电平被下拉到低电平，由此使存储单元中的存储单位的储存信息变得相反。
例如，当存储节点N1从高电平被下拉到低电平时，通过降低存储单元电源电压VCC’，保持存储节点N1的高电平的MOSFET Q1降低了存储节点N1。同时，位线BL的高电平通过MOSFET Q6被传输至MOSFET Q2的栅极(存储节点N2)，从而使MOSFET Q2导通(ON)。利用相同方式，重叠的三个因素急剧下拉存储节点N1，这使P沟道MOSFET Q3处于ON状态，由此形成使存储节点N2处于高电平的路径。结果是，存储节点N1从高电平急剧变化到低电平，并且存储节点N2从低电平急剧地变化到高电平，这增强了写余量。这样，如果电源电压VCC由于器件的微观构成而降低，从而降低了写驱动器的操纵性能，因此本实施例将增强写余量。
这里，如果选择字线WL，则不将进行写操作。即，甚至通过与写位线的耦合，在连接到用于保持存储数据的未选择互补位线/BL和BL的存储单元中，也不会发生如上述的电压降；因此，可以利用与读出操作相同的方式保持电源电压VCC。关于存储单元，其中该字线被选择并且MOSFET Q5、Q6处于ON状态，保留存储数据的那个存储单元可以保持大的静态噪声余量(SNM)。通过这种方式，在写操作期间的未选择列中的电压变化和在读出操作期间的被选位线中的电压变化是以有限的幅度的相对平缓变化，这是因为存储单元中的位线的微小幅度；限制了耦合的效果，并且限制了SNM的降低，从而实现了稳定操作。
图6表示作为根据本发明的另一实施例的SRAM的电路结构。在本实施例中，与图1中相同的写信号与由列解码器和门电路G0-Gm等形成的位线选择信号YS0-Ysm组合，它用于形成提供给每个位线的写驱动器的激活信号WC0-WCm。因此，在指令写操作时，对应于列地址的写驱动器被激活，并且数据输入被写入到与被字驱动器选择的字线连接的存储单元。另一方面，在指令读出操作时，所述读出列选择开关根据列地址而处于ON状态，并且被选位线/BL和BL上的信号被传输到读出放大器的输入端，并在读出放大器控制信号SAC的基础上被放大，从而作为数据输出被输出。
本实施例提供对应于互补位线/BL0和BL0到/BLm和BLm的写驱动器。在这种结构中，对应于数据输入的写信号可以直接传输给互补位线/BL和BL而不需要如图1中的上述实施例那样插入列选择开关，从而使位线对之一从预充电电平被急剧地下拉到低电平。在本实施例中，激活信号WC0-WCm用做电源电路0-m的控制信号，所述电源电路0-m连接到对应于各个位线/BL0和BL0到/BLm和BLm的存储单元电源线VCC0-VCCm上。其它结构与图1中的实施例相同。
图7表示作为一个实施例的用于图6中的SRAM的电源电路的电路结构。在本实施例中，电源电路设有与图2中的电源电路相同方式的P沟道MOSFET QP1以及具有连接到其栅极的激活信号WC的P沟道MOSFET QP2，其中这两个P沟道MOSFET并联连接。信号WC根据被选互补位线/BL和BL而处于高电平。因而，作为一个例子，电源电路的P沟道MOSFET QP2对应被选互补位线/BL0和BL0而处于OFF状态。由此，在写操作中，被选存储单元的工作供给电压VCC’由于与给其传输写信号的位线耦合而降低。另一方面，在对应包括未选择互补位线/BLm和BLm在内的其他未选互补位线的电源电路中，P沟道MOSFET QP1和QP2处于ON状态，并且未选存储单元的供给电压VCC’保持到实际上等于电源电压VCC。
在本实施例中，如果P沟道MOSFET QP1的导通电阻设置得足够高，则耦合电容C1、C2将不是必须的。作为一个例子，电源电路的P沟道MOSFET QP2对应被选互补位线/BL0和BL0而处于OFF状态，因而从具有高电阻的P沟道MOSFET QP1只输送微小电流。因此，有如下电流通过P沟道MOSFET QP1，即：在连接到互补位线/BL0和BL0的多个存储单元中流动漏电流和在其中进行反向写操作的存储单元中流动电流，这对应CMOS反相器的输出信号变化。因此，在没有上述电容耦合的情况下，存储单元的操作电压VCC’降低了。操作电压的降低将增加针对存储单元的写余量。
与此相比，即使选择字线，也不将进行写操作。关于连接到未选互补位线的存储单元，它们必须保持储存数据，存储单元电源线通过MOSFET QP1和QP2的导通状态而连接到具有低阻抗的电源电压VCC，从而存储单元电源线可以更稳定地保持到电源电压。由此，在其中选择所述字线并且上述MOSFET Q5和Q6处于ON状态的那些存储单元当中，保持存储数据的存储单元可以保持大的静态噪声余量(SNM)。因此，本实施例中的存储单元的布局不限于图4所示的布局。例如，位线/BL、BL和存储单元电源线VCC’可以形成在单独的布线层上，由此扩大了设计电路布局时的自由度。
图8表示作为另一实施例的用于图6中的SRAM的电源电路的电路结构。在本实施例中，电源电路省略了图7中的P沟道MOSFETQP1并仅包括具有输送给其栅极的激活信号WC的P沟道MOSFETQP2。在这种结构中，作为一个例子，电源电路的P沟道MOSFET QP2对应被选互补位线/BL0和BL0而处于OFF状态，因而，用于与被选互补位线/BL0和BL0对应的所有存储单元的电源都被切断。因此，就这样通过P沟道MOSFET QP1在连接到互补位线/BL0和BL0的多个存储单元中流动漏电流和在其中进行反向写操作的存储单元中流动电流，这对应于CMOS反相器的输出信号变化。因此，在没有上述电容耦合的情况下，存储单元的操作电压VCC’大大降低了。
因此，即使存在操作电压VCC’暂时下降到低于存储单元的下限的可能性，来自写驱动器的高电平和低电平也能通过MOSFET Q5和Q6被写入具有被选字线的被选存储单元的存储节点N1和N2上的电容中。另一方面，在具有未选字线的存储单元中，MOSFET Q5和Q6处于OFF状态；因此，即使操作电压VCC’处于比所述下限低的电平，在存储节点N1和N2上的电容也能保持电荷被储存。因此，即使在该存储单元的写操作所需的短时间内使P沟道MOSFET QP2处于OFF状态，未选存储单元也能通过利用与动态存储单元相同的方式被储存的电荷而保持存储数据。之后，P沟道MOSFET QP2处于ON状态，从而供给电源电压VCC，由此恢复将要储存的临时减少的电荷。
在本实施例中，在用于对应于上述被选互补位线/BL0和BL0的所有存储单元的电源暂时被MOSFET QP2的OFF状态切断，静态存储单元执行与具有相互不同充电状态的两个动态存储单元相同的储存操作。即使在将要储存在存储节点N1或N2的电荷的一部分暂时消失时，通过伴随着写完成而由MOSFET QP2的ON状态提供的电源来激活反相器，由此恢复了原始状态。本实施例必须利用如下方式设置写信号WE的脉冲宽度，使得在写操作中被选列的内部电源VCC’不到达擦除未选存储单元中的数据的电平。使用简单构成的电源电路的本实施例增强了对应被选互补位线的存储单元的写余量，并且还保证了连接到未选位线的未选存储单元的SNM。
图9表示作为另一实施例的用于图6中的SRAM的电源电路的电路结构。本实施例包括与图7中的P沟道MOSFET QP2并联连接的N沟道MOSFET QN1。N沟道MOSFET QN1的栅极和P沟道MOSFET QP2的栅极互相连接，并在那里供给激活信号WC。在本实施例中，作为一个例子，在电源电路的P沟道MOSFET QP2对应被选互补位线/BL0和BL0而处于OFF状态时，则N沟道MOSFET QN1处于ON状态。因此，当在连接到互补位线/BL0和BL0的多个存储单元中的漏电流流动同时对应于CMOS反相器的输出信号变化并在其中进行反向写操作的存储单元中流动的电流流动时，该存储单元的操作电压VCC’将不降低到VCC-Vth。这里，Vth表示N沟道MOSFETQN1的阈值电压。这样，与图8中的实施例相比，当写信号WE的脉宽设置为相对大时，不用担心未选择存储单元中的数据被擦除。
图10表示作为另一实施例的用于图6中的SRAM的电源电路的电路结构。本实施例采用与图7相同的电路结构，其中P沟道MOSFET
QP1用电阻元件R代替。这个电阻元件R可以用MOSFET以外的电阻单元代替，如扩散电阻器、多晶硅电阻器等。其操作与图7中的相同。
图11表示作为另一实施例的用于图6中的SRAM的电源电路的电路结构。本实施例是对图9中的实施例进行修改的修改例。下限电压通过N沟道MOSFET QN2被传输到按列的内部电源列(internalpower supply by column)(存储单元电源线VCC’)。在图9的实施例中，在写操作中电源电路向被选列输送电压VCC-Vth，其中Vth是N沟道MOSFET的阈值电压。本实施例通过N沟道MOSFET QN2向存储单元供给下限电压。因此，下限电压低于电压VCC-Vth。如果下限电压趋于高于VCC-Vth，则只需要使用P沟道MOSFET，通过反相器使激活信号WC反相，并向输送下限电压的P沟道MOSFET的栅极输送反相激活信号WC。这种情况需要分别地提供下限电压发生器。
图12表示作为另一实施例的用于图6中的SRAM的电源电路的电路结构。本实施例是对图11中的实施例进行修改的修改例，其使用了P沟道MOSFET QP3的阈值电压Vth作为下限电压。本实施例包括在存储单元电源线VCC’和地电位VSS之间的P沟道MOSFETQP3。激活信号WC通过反相器INV1输送给这个P沟道MOSFETQP3的栅极。这个电源电路根据被选位线/BL和BL而使激活信号WC处于高电平。由此，P沟道MOSFET QP2处于OFF状态，并且P沟道MOSFET QP3处于ON状态。P沟道MOSFET QP3的导通状态将存储单元操作电压VCC’降低到Vth。这样，用P沟道MOSFET QP3的阈值电压Vth作为操作电压操作连接到被选位线/BL、BL的存储单元。
如上所述，连接到被选互补位线/BL和BL的多个字线未选存储单元中的漏电流和字线选择存储单元中的数据反向电流被消耗。然而，本实施例中的电源电路没有对应上述电流的电流路径；并且电流消耗基本上与图8中的实施例相同。但是，本实施例不等待存储单元操作电压的降低，如图8中的实施例那样。本实施例中的电源电路在写操作中使MOSFET QP3处于ON状态，正向地降低存储单元操作电压VCC’至Vth，从而在增写余量的状态下在短时间内完成写操作，并且立即使P沟道MOSFET QP2处于ON状态。这种结构免受元件等的分散，并便于设置写时间。
图13表示作为另一实施例的用于图6中的SRAM的电源电路的电路结构。本实施例提供对应每个互补位线/BL0、BL0到/BLm、BLm的存储单元地线VSS0-VSSm。图13中的存储单元地线VSS’是到连接到对应位线/BL0、BL0的存储单元的地线。本实施例提供在按列(bycolumn)的存储单元地线VSS’和电路的地线VSS之间的如图13所示的地供给电路。本实施例没有位于电源电压VCC的一侧上的电源电路，如图1和6所示；并且还增强了对应被选互补位线的存储单元的写余量并保证了连接到未选互补位线的未选存储单元的SNM。
在本实施例中，激活信号WCB对应被选互补位线/BL、BL而处于低电平。由此，N沟道MOSFET QN3处于OFF状态，并且P沟道MOSFET QP4处于ON状态。因而，流过连接到被选互补位线/BL、BL的多个存储单元的漏电流和用于写操作的电流将流过P沟道MOSFET QP4，这使存储单元地电位VSS’升高了Vth。这样，存储单元提供这种如此低的电压作VCC-Vth用于写操作，并且本实施例中的电源电路等效于图9中的电源电路，这也增加了写余量。另一方面，关于对应未选互补位线/BL、BL的存储单元地线VSS’，N沟道MOSFET QN3处于ON状态，并且地电位VSS不变地被传输。由此，连接到未选互补位线的未选存储单元的操作电压为VCC，并且可以利用与上述相同的方式保证SNM。
本实施例中的地供给电路包括并联构成的P沟道MOSFET QP4和N沟道MOSFET QN3。利用与图12所示相同的方式，被反相器INV1反相的激活信号WCB输送给P沟道MOSFET QP4的栅极和N沟道MOSFET QN3的栅极。地供给电路可以看作是基本上与上述电源电路相同。由于在电源电压VCC和地电压VSS之间的电位差给定为操作电压时存储单元操作，因此在存储单元的操作方面，如上述实施例所述输送通过降低电源电压VCC获得的电压VCC’和输送通过升高该电路的地电压VSS获得的电压VSS’是相同的。
为了通过位线和其本身之间的电容耦合使地线升高到高电平，如图1中的实施例所示，只需要将位线预充电到低电平并根据输入数据使位线之一放电到高电平，如电源电压VCC。
图14表示根据本发明的另一实施例的存储单元的布局。图14(A)和图14(C)基本上与图4(A)和图4(C)相同，其中省略了表示布线层M1-M4的标记。本实施例呈现用于增加寄生电容器C1和C2的电容。还可以通过增宽电源线VCC’的布线宽度和通过使位线/BL和BL之间的间隙变窄来增加寄生电容。然而，另一方面，电源线VCC’和其它电路节点如电路的地电位之间的寄生电容增加。由于这个寄生电容通过与位线耦合而趋于阻止电位变化起作用，因此上述方法不能作为增强耦合电容的有效措施来评估。现在，本实施例使图形弯曲，以便相等地使位线/BL和BL之间的间隙变窄而不增宽电源线VCC’的布线宽度。这种方法可以增加寄生电容C1和C2，但保持电源线VCC和电路的地电位之间的寄生电容不变。因此，本实施例通过写操作实现了对应于位线之电位变化的存储单元的电压VCC’的有效降低。
图15表示作为一个实施例的用于图1或6中的SRAM的字驱动器的电路结构。这种电路图通常表示作为例子的对应于四个字线WL0到WL3的四个字驱动器。当高电平(1)定义为正逻辑时，本实施例使用NOR门作为字驱动器。采用对应于字线WL0的字驱动器作为例子，P沟道MOSFET PA0和PB0在电源电压VCC和输出端(WL0)之间串联连接，并且N沟道MOSFET NA0和NB0在电路的地电位VSS和输出端(WL0)之间并联连接。P沟道MOSFET PA0的栅极和N沟道MOSFET NA0的栅极互相连接，并在这里输送输入信号PDA[0]；和P沟道MOSFET PB0的栅极和N沟道MOSFET NB0的栅极互相连接，并在这里输送输入信号PDB[0]。
给P沟道MOSFET PA0的源极输送电源电压VCC，并且P沟道MOSFET PB0的漏极连接到输出端(WL0)。这个输出端连接到字线WL0。给N沟道MOSFET NA0和NB0的源极输送电路的地电位VSS；并且N沟道MOSFET NA0和NB0的漏极互相连接至输出端(WL0)。
本实施例使用P沟道MOSFET PA0也作为对应于字线WL1的字驱动器，尽管不特别规定。在对应字线WL1的字驱动器中，P沟道MOSFET PA0和PB1串联连接，并且N沟道MOSFET NA1和NB1在电路的地电位VSS和输出端(WL1)之间并联连接。P沟道MOSFETPA0的栅极和N沟道MOSFET NA1的栅极互相连接，并在这里输送输入信号PDA[0]；和P沟道MOSFET PB1的栅极和N沟道MOSFETNB1的栅极互相连接，并在这里输送输入信号PDB[1]。
关于其余两个字线WL2和WL3，相应的两个字驱动器共享其源极连接到电源电压VCC的P沟道MOSFET PA2。就是说，在对应字线WL2的字驱动器中，利用与上述相同的方式，P沟道MOSFET PA2和PB2在电源电压VCC和输出端(WL2)之间串联连接，并且N沟道MOSFET NA2的栅极和NB2在电路的地电位VSS和输出端(WL2)之间并联连接。P沟道MOSFET PA2和N沟道MOSFET NA2的栅极互相连接，在这里输送输入信号PDA[1]；P沟道MOSFET PB2和N沟道MOSFET NB2的栅极互相连接，在这里输送输入信号PDB[0]。
P沟道MOSFET PA2也被对应字线WL3的字驱动器共享。就是说，在对应字线WL3的字驱动器中，P沟道MOSFET PA2和P沟道MOSFET PB3在电源电压VCC和输出端(WL3)之间串联连接，并且N沟道MOSFET NA3和NB3在电路的地电位VSS和输出端(WL3)之间并联连接。P沟道MOSFET PA2的栅极和N沟道MOSFET NA3的栅极互相连接，在这里输送输入信号PDA[1]；和P沟道MOSFETPB3的栅极和N沟道MOSFET NB3的栅极互相连接，在这里输送输入信号PDB[1]。
输入信号PDA[0]和PDA[1]在激活操作期间处于互补(异)关系，并且当一个设置为高电平时，另一个变为低电平。利用相同方式，输入信号PDB[0]和PDB[1]在激活操作期间处于互补(异)关系，并且当一个设置为高电平时，另一个变为低电平。除了地址信号之外，这些输入信号PDA和PDB还包括时钟信号和备用信号分量，如后面所述，尽管不特别规定。
输入信号PDA设置为地址信号的高位，输入信号PDB设置为其低位，这不是特别规定的。相应地，当输入信号PDA[0]处于低电平和输入信号PDA[1]处于高电平，并且输入信号PDB[0]处于低电平和输入信号PDB[1]处于高电平时，P沟道MOSFET PA0和PB0以及N沟道MOSFET NA0和NB0变为OFF状态，对应于输入信号PDA[0]的低电平和输入信号PDB[0]的低电平。由此，字线WL0处于高电平如电源电压VCC的选择状态。在对应于其它字线WL1-WL3的字驱动器中，输入信号PDA[1]的高电平使两个P沟道MOSFET中的任一个处于OFF状态，并使两个N沟道MOSFET中的任一个处于ON状态；并且字线WL1到WL3处于低电平如地电位VSS的未选择状态。
在备用状态下，所有输入信号PDA[0]、PDA[1]和输入信号PDB[0]、PDB[1]都处于高电平。由此，所有P沟道MOSFET都处于OFF状态，并且所有N沟道MOSFET都处于ON状态。现在，如果存在漏电流流过P沟道MOSFET，如上所述，则在串联连接的MOSFET的节点上的电位将从VSS向VCC/2升高，并且电源电压VCC一侧上的P沟道MOSFET PA1和PA2的源电位将升高，导致所谓的源偏置效应，其中源极相对于衬底被反偏置，由此可以很大程度上减少漏电流。
当字线WL0处于选择状态时，P沟道MOSFET PA0和PB0或相应字驱动器的PA0和PB0中的至少任何一个处于OFF状态。字驱动器通过源极偏置效应可以减少漏电流，其中源极偏置效应是通过P沟道MOSFET的纵向叠加成为NOR逻辑门的特征来实现的。尤其是在备用状态下，其中所有输入信号PDA[0]、PDA[1]和输入信号PDB[0]、PDB[1]都处于高电平，所有P沟道MOSFET都处于OFF状态，并且源极偏置效应大大减小了漏电流。尽管P沟道MOSFETPA0，PA2输送给两个字驱动器，但是如本实施例所述，两个字线不是同时被选择，这增强了漏电流减少效果同时保持可驱动性。可以使共享字驱动器的数量增加2的幂数，这取决于解码逻辑。
本实施例中的字驱动器的特征在于：不需要用于减少漏电流的任何特殊控制信号。当使输入信号PDA包括时钟信号分量时，即，位线被预充电时，所有字线都必须处于未选择状态。在预充电期间所有字线的未选择状态下，通过上述源极偏置效应可以减少漏电流。就是说，不仅可以在备用状态下而且可以在存储器的存取状态下减少漏电流。
如上所述，伴随着低功耗的趋势和在LSI内部微观构成MOSFET的趋势，输送给LSI(大规模集成电路)的电源电压逐渐减小。例如，通过0.13μm工艺，制造用电源电压1.2V操作的LSI。当将电源电压降低到LSI时，一般实践降低了晶体管的阈值电压(Vth)和增加了流过晶体管的电流，从而不会使电路性能(电路的工作速度)退化。0.13μm工艺使用例如其Vth为0.4V的MOSFET。在具有低Vth的晶体管中，增加了所谓的子阈值电流，即，在晶体管的OFF状态下流过源极-漏极的电流。甚至在用这种晶体管构成的电路不工作时，子阈值电流也继续流动，这就在LSI通电而不是处于工作状态(备用状态)下消耗了电流。甚至在备用状态下存储电路也必须保持数据，并且甚至在备用状态下电源也不能断开。因此，上述字驱动器能够解决随着构成电路的晶体管的Vth的降低而使子阈值电流增加并由此增加了备用状态下的电流消耗的问题。
图16表示作为一个实施例的根据本发明的SRAM的整个电路结构。SRAM包括存储单元阵列；地址选择电路，读出电路和写电路，所述写电路是作为其外围电路提供的；和控制其操作的时序发生电路。
该电路图通常表示一个字线WL、两对互补位线/BL、BL以及设置在其相交部位作为存储单元的两个存储单元。存储单元包括由P沟道MOSFET Q1、Q3和N沟道MOSFET Q2、Q4构成的两个CMOS反相器，其中其输入和输出交叉连接形成锁存电路；和由N沟道MOSFET Q5和Q6构成的选择开关，所述N沟道MOSFET Q5和Q6设置在这个锁存电路的一对输入/输出节点和一对位线/BL、BL之间。MOSFET Q5和Q6的栅极连接到字线WL。
在存储单元阵列中，128个存储单元排列在一条字线WL上，尽管不特别规定。相应地，存储单元阵列包括128对互补位线/BL、BL。256个存储单元排列在一对位线/BL和BL上。相应地提供256个字线WL。预充电&等效电路PC/EQ包括给互补位线/BL和BL输送预充电电压的P沟道MOSFET和使位线/BL和BL短路的P沟道MOSFET。本实施例还包括具有交叉连接在位线/BL、BL和电源端子之间的栅极和漏极的P沟道MOSFET，作为上拉MOSFET。由此，可以在读出期间防止高电平一侧的位线的电位降低。
128对位线利用包括P沟道MOSFET的读出列开关连接到32对互补读出数据线/RD、RD，尽管不特别规定。读出数据线/RD、RD之一连接到四对位线/BL、BL之一上。读出数据线/RD、RD设有读出放大器SA。读出放大器SA包括：CMOS锁存电路，其中由P沟道MOSFET和N沟道MOSFET构成的两个CMOS反相器的输入和输出交叉连接；和设置在CMOS锁存电路的N沟道MOSFET的源极和该电路的地电位之间的N沟道MOSFET。对应于32对读出数据线/RD、RD，总共提供32单位的读出放大器SA。
由时序发生电路产生的时序信号和由接收读出放大器选择信号sac的门电路产生的时序控制信号Φsac通过形成控制脉冲的反相器串被传输到激活读出放大器SA的N沟道MOSFET的栅极和传输到门电路，所述门电路传输被读出放大器SA放大的信号。时序控制信号Φsac也用做读出列开关的选择信号。读出放大器SA被选择信号激活并放大了读出数据线/RD、RD上的信号。
被读出放大器SA放大的信号传输到包括MOSFET Q17-Q22的锁存电路LT，并且由输出电路OB产生输出信号dout。锁存电路LT形成有直通锁存电路，该直通锁存电路由在输出锁存控制信号olc基础上产生的信号Φolc控制。输出电路OB包括被在输出驱动器控制信号odc的基础上产生的信号Φodc控制的门电路和输出反相器。
本实施例中的SRAM能够选择激活所有32个读出放大器SA输出32位读出信号的读出操作、激活32个读出放大器SA输出16位读出信号的读出操作、或者激活32个读出放大器SA的8单元输出8位读出信号的读出操作，这不是特别规定的。读出放大器选择信号sac用于根据读出操作的三种类型来控制读出放大器SA，并且还通过读开关控制信号rswc和列选择信号sel而用做用于读出列开关的未选择信号，其中所述读出列开关包括P沟道MOSFET。
128对位线通过包括N沟道MOSFET的写列开关(WCP)连接到32对互补写数据线/WD、WD。写数据线/WD、WD之一连接到连接到四对位线/BL、BL中的任何一个上。写数据线/WD、WD设有写电路(写放大器)，它包括向写数据线WD传输写信号din的反相器串(WDP1)、产生反向写信号的反相器(WDP3)、和向写数据线/WD传输反向写信号的反相器串(WDP2)。这个写电路还由对应32对互补写数据线/WD、WD的32个单元构成。
本实施例中的SRAM能够选择使32个写放大器产生的32位写信号有效的写操作、使32个写放大器的16单元产生的16位写信号有效的写操作、或者使32个写放大器的8单元产生的8位写信号有效的写操作，尽管不是特别规定。写开关控制信号wswc用于上述写操作。与写开关控制信号wswc组合的列选择信号被传输给包括N沟道MOSFET的写列开关(WCP)。
被读出放大器放大的信号通过门电路传输到包括MOSFETQ17-Q22和传输到包括反相器的锁存电路，在那里通过门电路和输出反相器产生输出信号dout。由时序发生电路产生的时序信号和由接收读出放大器选择信号sac的门电路产生的时序控制信号Φsac通过形成控制脉冲的反相器串传输到激活读出放大器SA的N沟道MOSFET的栅极和传输到门电路，所述门电路传输被读出放大器SA放大的信号。时序控制信号Φsac也用做读出列开关的选择信号。
接收多个控制信号如时钟CLK、读/写控制信号R/W等，时序发生电路对应各种操作模式如读出、写和备用模式等产生SRAM的操作所需的各种时序信号。
256个字线WL之一被前解码器和字驱动器(NOR)选择。接收到由时序发生电路产生的时序信号(时钟、启动)和地址信号add，前解码器产生前解码信号和列选择信号。在备用模式中，所有字线都处于未选择电平，与地址信号add无关。使用由前解码器产生的列选择信号对应32位操作、16位操作和8位操作而产生控制信号sac、rswc、wswc等。
由本申请的发明人所做的本发明在优选实施例的基础上已经进行了详细说明，本发明不限于这些实施例，并且在不脱离本发明的精神和范围的情况下可以做各种改变和修改。例如，关于形成安装在半导体集成电路器件上的SRAM的存储单元阵列的字线和位线的数量，可以采用各种构成。本发明的SRAM除了安装到系统LSI中的SRAM之外还可以适用于通用存储器的SRAM。本发明可以广泛地适用于包括上述SRAM的半导体集成电路器件。

Claims (17)

1.一种半导体集成电路器件，包括：
多个存储单元，每一存储单元包括：第一CMOS反相器，其具有第一P沟道MOS晶体管和第三N沟道MOS晶体管；第二CMOS反相器，其具有第二P沟道MOS晶体管和第四N沟道MOS晶体管；第一N沟道MOS晶体管，其源极和漏极中的一个连接到所述第一CMOS反相器的输出节点；以及第二N沟道MOS晶体管，其源极和漏极中的一个连接到所述第二CMOS反相器的输出节点；其中所述存储单元沿第一方向和与所述第一方向垂直的第二方向以具有多行和多列的矩阵布置；
多个字线，每一字线连接到与沿所述第一方向布置的存储单元对应的第一和第二N沟道MOS晶体管的栅极；
多对互补位线，每一对互补位线具有分别连接到沿第二方向布置的存储单元的第一和第二N沟道MOS晶体管的源极和漏极中的另一个的一对位线，所述多对互补位线由各自的用于从存储单元读取数据的读操作和用于向存储单元写数据的写操作的位线选择信号选择；
电源线，用于提供电源电压；
多个存储单元电源线，与所述多对互补位线对应地设置，每个存储单元电源线向与对应的一对互补位线连接的存储单元供给工作电压；以及
多个第三P沟道MOS晶体管，与所述多对互补位线对应地设置，所述多个第三P沟道MOS晶体管中的每一个的源极和漏极分别被连接到电源线和为对应的一对互补位线设置的存储单元电源线，并且所述多个第三P沟道MOS晶体管中的每一个的栅极被连接到激活信号，所述激活信号基于用于选择对应的一对互补位线的位线选择信号；
其中每一存储单元具有沿第一方向布置的第一P型阱、N型阱和第二P型阱，以使得所述N型阱位于第一P型阱和第二P型阱之间，
其中所述第一P型阱包括所述第一N沟道MOS晶体管和所述第三N沟道MOS晶体管，
其中所述N型阱包括所述第一P沟道MOS晶体管和所述第二P沟道MOS晶体管，以及
其中，所述第二P型阱包括所述第二N沟道MOS晶体管和所述第四N沟道MOS晶体管。
2.根据权利要求1的半导体集成电路器件，
其中所述存储单元具有沿第二方向的第一列存储单元和第二列存储单元，其中所述多个第三P沟道MOS晶体管具有与所述第一列存储单元对应的第一个第三P沟道MOS晶体管和与第二列存储单元对应的第二个第三P沟道MOS晶体管，
其中所述第一个第三P沟道MOS晶体管由第一信号线的第一信号控制，以及
其中所述第二个第三P沟道MOS晶体管由与所述第一信号线不同的第二信号线的第二信号控制。
3.根据权利要求1的半导体集成电路器件，其中耦合到写操作存储单元的第三P沟道MOS晶体管的on电阻高于耦合到读操作存储单元的第三P沟道MOS晶体管的on电阻。
4.根据权利要求1的半导体集成电路器件，
其中所述存储单元由多个金属层形成，并且
其中所述存储单元电源线、互补位线由所述多个金属层中的相同的金属层形成。
5.根据权利要求4的半导体集成电路器件，
其中每一对互补位线中的连接到第一N沟道MOS晶体管的位线位于相应的存储单元的第一P型阱上，
其中每一存储单元电源线位于相应的存储单元的N型阱上，以及
其中每一对互补位线中的连接到第二N沟道MOS晶体管的位线位于相应的存储单元的第二P型阱上。
6.根据权利要求2的半导体集成电路器件，
其中所述存储单元由多个金属层形成，以及
其中所述存储单元电源线、互补位线由所述多个金属层中的相同的金属层形成。
7.根据权利要求6的半导体集成电路器件，
其中每一对互补位线中的连接到第一N沟道MOS晶体管的位线位于相应的存储单元的第一P型阱上，
其中每一存储单元电源线位于相应的存储单元的N型阱上，以及
其中每一对互补位线中的连接到第二N沟道MOS晶体管的位线位于相应的存储单元的第二P型阱上。
8.根据权利要求1的半导体集成电路器件，
其中所述存储单元由多个金属层形成，并且
其中所述存储单元电源线、互补位线由所述多个金属层中的相同的金属层形成。
9.根据权利要求8的半导体集成电路器件，
其中每一对互补位线中的连接到第一N沟道MOS晶体管的位线位于相应的存储单元的第一P型阱上，
其中每一存储单元电源线位于相应的存储单元的N型阱上，以及
其中每一对互补位线中的连接到第二N沟道MOS晶体管的位线位于相应的存储单元的第二P型阱上。
10.一种设有SRAM存储器的半导体集成电路器件，包括：
多个SRAM存储单元，所述SRAM存储单元包括第一CMOS反相器、第二CMOS反相器、其源极和漏极中的一个耦合到所述第一CMOS反相器的输出节点的第一N沟道MOS晶体管、以及其源极和漏极中的一个耦合到所述第二CMOS反相器的输出节点的第二N沟道MOS晶体管，所述SRAM存储单元以多行和多列布置；
多个字线，其耦合到与所述行的SRAM存储单元对应的第一和第二N沟道MOS晶体管的栅极；
多对互补位线，每一对互补位线具有分别耦合到与所述列的SRAM存储单元对应的第一和第二N沟道MOS晶体管的源极和漏极中的另一个的一对位线，所述多对互补位线由各自的用于从SRAM存储单元读取数据的读操作和用于向SRAM存储单元写数据的写操作的位线选择信号选择；
电源线，用于提供电源电压；
多个存储单元电源线，与所述多对互补位线对应地设置，每个存储单元电源线向与对应的一对互补位线连接的SRAM存储单元供给工作电压；以及
多个第三P沟道MOS晶体管，与所述多对互补位线对应地设置，所述多个第三P沟道MOS晶体管中的每一个的源极和漏极分别被连接到电源线和为对应的一对互补位线设置的存储单元电源线，并且所述多个第三P沟道MOS晶体管中的每一个的栅极被连接到激活信号，所述激活信号基于用于选择对应的一对互补位线的位线选择信号；
其中所述SRAM存储单元具有沿第一方向布置的第一P型阱、N型阱和第二P型阱，以使得所述N型阱位于第一P型阱和第二P型阱之间，
其中所述第一P型阱包括所述第一N沟道MOS晶体管和所述第一CMOS反相器的第三N沟道MOS晶体管，
其中所述N型阱包括所述第一CMOS反相器的第一P沟道MOS晶体管和所述第二CMOS反相器的第二P沟道MOS晶体管，以及
其中所述第二P型阱包括所述第二N沟道MOS晶体管和所述第二CMOS反相器的第四N沟道MOS晶体管。
11.根据权利要求10的半导体集成电路器件，
其中所述SRAM存储器由多个金属布线层形成，并且
其中所述存储单元电源线、互补位线由所述多个金属布线层中的相同金属布线层形成。
12.根据权利要求11的半导体集成电路器件，
其中每一对互补位线中的连接到第一N沟道MOS晶体管的位线位于相应的SRAM存储单元的第一P型阱中，
其中所述存储单元电源线位于相应的SRAM存储单元的N型阱中，以及
其中每一对互补位线中的连接到第二N沟道MOS晶体管的位线位于相应的SRAM存储单元的第二P型阱中。
13.根据权利要求12的半导体集成电路器件，
其中所述SRAM存储单元具有沿列方向的第一列存储单元和第二列存储单元，
其中所述多个第三P沟道MOS晶体管具有与所述第一列存储单元对应的第一个第三P沟道MOS晶体管和与第二列存储单元对应的第二个第三P沟道MOS晶体管，
其中所述第一个第三P沟道MOS晶体管耦合到第一信号线，以及
其中所述第二个第三P沟道MOS晶体管耦合到第二信号线，该第二信号线被提供与所述第一信号线的信号不同的信号。
14.根据权利要求12的半导体集成电路器件，其中耦合到写操作中的SRAM存储单元的第三P沟道MOS晶体管的on电阻高于耦合到读操作中的SRAM存储单元的第三P沟道MOS晶体管的on电阻。
15.一种设有SRAM存储器的半导体集成电路器件，包括：
多个SRAM存储单元，所述SRAM存储单元包括第一CMOS反相器、第二CMOS反相器、其源极和漏极中的一个耦合到所述第一CMOS反相器的输出节点的第一N沟道MOS晶体管、以及其源极和漏极中的一个耦合到所述第二CMOS反相器的输出节点的第二N沟道MOS晶体管，所述SRAM存储单元以多行和多列布置；
多个字线，每一字线耦合到与所述行的SRAM存储单元对应的第一和第二N沟道MOS晶体管的栅电极；
多对互补位线，每一对互补位线具有分别耦合到与所述列的SRAM存储单元对应的第一和第二N沟道MOS晶体管的源极和漏极中的另一个的一对位线，所述多对互补位线由各自的用于从SRAM存储单元读取数据的读操作和用于向SRAM存储单元写数据的写操作的位线选择信号选择；
电源线，用于提供电源电压；
多个存储单元电源线，与所述多对互补位线对应地设置，每个存储单元电源线向与对应的一对互补位线连接的SRAM存储单元供给工作电压；以及
多个第三P沟道MOS晶体管，与所述多对互补位线对应地设置，所述多个第三P沟道MOS晶体管中的每一个的源极和漏极分别被连接到电源线和为对应的一对互补位线设置的存储单元电源线，并且所述多个第三P沟道MOS晶体管中的每一个的栅极被连接到激活信号，所述激活信号基于用于选择对应的一对互补位线的位线选择信号；
其中每一所述SRAM存储单元具有沿第一方向布置的第一P型阱、N型阱和第二P型阱，以使得所述N型阱位于第一P型阱和第二P型阱之间，
其中所述第一P型阱包括所述第一N沟道MOS晶体管和所述第一CMOS反相器的第三N沟道MOS晶体管，
其中所述N型阱包括所述第一CMOS反相器的第一P沟道MOS晶体管和所述第二CMOS反相器的第二P沟道MOS晶体管，
其中所述第二P型阱包括所述第二N沟道MOS晶体管和所述第二CMOS反相器的第四N沟道MOS晶体管，
其中所述SRAM存储器由多个金属布线层形成，
其中所述存储单元电源线、互补位线由所述多个金属布线层中的相同布线金属层形成，
其中每一对互补位线中的连接到第一N沟道MOS晶体管的位线位于相应的SRAM存储单元的第一P型阱中，
其中每一所述存储单元电源线位于相应的SRAM存储单元的N型阱中，以及
其中每一对互补位线中的连接到第二N沟道MOS晶体管的位线位于相应的SRAM存储单元的第二P型阱中。
16.根据权利要求15的半导体集成电路器件，
其中所述存储单元具有沿列方向的第一列存储单元和第二列存储单元，
其中所述多个第三P沟道MOS晶体管具有与所述第一列存储单元对应的第一个第三P沟道MOS晶体管和与第二列存储单元对应的第二个第三P沟道MOS晶体管，
其中所述第一个第三P沟道MOS晶体管由第一信号线的第一信号控制，
其中所述第二个第三P沟道MOS晶体管由第二信号线的第二信号控制，以及
其中所述第一信号线不同于所述第二信号线。
17.根据权利要求15的半导体集成电路器件，其中耦合到写操作存储单元的第三P沟道MOS晶体管的on电阻高于耦合到读操作存储单元的第三P沟道MOS晶体管的on电阻。
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