CN101874303A - 半导体构造、形成电容器的方法及形成dram阵列的方法 - Google Patents

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Abstract

一些实施例包括形成电容器的方法。可形成电容器的第一区以包括第一存储节点、第一电介质材料及第一板材料。可形成所述电容器的第二区以包括第二存储节点、第二电介质材料及第二板材料。可将所述第一及第二区形成于存储器阵列区域上，且可分别将所述第一及第二板材料电连接到第一及第二互连件，所述第一及第二互连件延伸到位于所述存储器阵列区域外围的区域上。可将所述第一与第二互连件彼此电连接，以将所述第一与第二板材料彼此耦合。一些实施例包括电容器结构，且一些实施例包括形成DRAM阵列的方法。

Description

半导体构造、形成电容器的方法及形成DRAM阵列的方法
技术领域
本发明涉及半导体构造、形成电容器的方法及形成DRAM阵列的方法。
背景技术
通常将半导体装置用于数据存储及处理。数据存储可利用存储器装置阵列。一些存储器装置尤其良好地适合于长期数据存储，而其它存储器装置更适合于快速读取及写入(换句话说，快速存取)。在尤其良好地适合于快速存取的存储器装置当中的为动态随机存取存储器(DRAM)装置。DRAM单位单元可包括与电容器结合的晶体管。
半导体制造的持续目标是减少由各种组件所消耗的半导体不动体量以借此增加集成度。然而，难以减少由电容器所消耗的半导体不动体量，同时仍维持所要电容电平。用于减少由电容器所消耗的不动体量同时维持所要电容电平的一些方法包括将电容器形成为日益更薄且更高。
可通过以下步骤来形成电容器：在模板材料中图案化开口；以存储节点材料来填充开口；及接着移除模板材料以留下包含存储节点材料的电容器存储节点。可将电容器存储节点成形为从半导体衬底向上突出的支柱。随后，可跨越支柱而形成电容器电介质材料，且可跨越电容器电介质材料而形成电容器板材料。电容器板材料、电容器电介质材料及存储节点可一同形成电容器。
随着电容器变得更薄且更高而出现困难，此在于：变得日益难以在模板材料中图案化开口，且日益难以用电容器存储节点材料来填充开口。另外，存在如下日益增加的危险：在可形成电容器电介质材料及电容器板材料以向高且薄的电容器存储节点提供支撑之前，高且薄的电容器存储节点将翻转且可能倒塌。
需要开发用于形成高且薄的电容器的改进方法；且需要开发改进的电容器构造。
附图说明
图1为一实施例的处理阶段处半导体构造的一对断片的图解截面图。
图2到图22为一实施例的各种处理阶段处所示的图1的断片的视图。
图23为沿着图22的线23-23的视图，且图22的视图是沿着图23的线22-22。
图24为计算机实施例的图解视图。
图25为展示图24的计算机实施例的主板的特定特征的框图。
图26为电子系统实施例的高级框图。
图27为存储器装置实施例的简化框图。
具体实施方式
一些实施例包括通过将电容器的区(或区段)堆叠于彼此的顶部上而形成支柱电容器以实现非常高的纵横比电容器的方法。在一些实施例中，可认为支柱电容器包含经设计成使得在每次重复模块的制造过程时电容器变得更高而未变得更宽的模块。可利用所述实施例以形成极其密集的电容器阵列，且可将所述电容器阵列并入高度集成的DRAM阵列中。尽管附图所示的实例实施例利用支柱型电容器模块，但在其它实施例中，模块中的一者或一者以上可包含经配置为容器的电容器存储节点单元，使得电容器的至少一部分将包含容器型电容器区段。
参看图1到图27来描述实例实施例。
参看图1，将半导体构造10展示为在对应于存储器阵列区域的第一经界定区段5与对应于位于存储器阵列区域外围的区域的第二经界定区段7之间被划分。可将区域7称作外围区域。
半导体构造10包含支撑多个晶体管构造14、16及18的基底12。
基底12可包含任何合适的半导体材料，且在一些实施例中可包含以适当掺杂剂进行轻微本底掺杂的单晶硅、基本上由以适当掺杂剂进行轻微本底掺杂的单晶硅组成或由以适当掺杂剂进行轻微本底掺杂的单晶硅组成。术语“半导电衬底”、“半导体构造”及“半导体衬底”意味着包含半导电材料的任何构造，半导电材料包括(但不限于)块体半导电材料(例如，半导电晶片(单独地或组合地包含其它材料))及半导电材料层(单独地或组合地包含其它材料)。术语“衬底”指任何支撑结构，包括(但不限于)上文所描述的半导电衬底。尽管将基底12展示为同质的，但在一些实施例中基底可包含许多层。举例来说，基底12可对应于含有与集成电路制造相关联的一个或一个以上层的半导体衬底。在所述实施例中，所述层可对应于金属互连层、阻挡层、扩散层、绝缘体层等等中的一者或一者以上。
晶体管构造14、16及18分别包含晶体管栅极15、17及19，晶体管栅极15、17及19通过栅极电介质材料20而与衬底12隔开。栅极电介质材料可包含任何合适的材料，且可(例如)包含二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。栅极15、17及19可包含任何合适的组合物或组合物的组合，且可(例如)包含由电绝缘材料所覆盖的导电材料。举例来说，栅极可包含由氮化硅所覆盖的以下各物中的一者或一者以上：各种金属(例如，钨、钽、钛等等)、含金属组合物(例如，金属氮化物、金属硅化物等等)及导电掺杂型半导体材料(例如，导电掺杂型硅)。
晶体管构造还包含沿着栅极的相对侧壁的电绝缘间隔物22。间隔物22可包含任何合适的组合物或组合物的组合；且可(例如)包含氮化硅。
晶体管构造进一步包含源极/漏极区域24、26、28、30及32。源极/漏极区域24为晶体管14的一部分，源极/漏极区域28为晶体管16的一部分，且源极/漏极区域30及32为晶体管18的一部分。源极/漏极区域26由晶体管14及16共享。
晶体管18为可形成于外围区域7上的电组件的实例。可将所述电组件用于逻辑或其它电路中以用于控制数据到最终形成于存储器阵列区域5上的存储器电路的读取及写入。晶体管14及16为一对经配置以用于高密度DRAM阵列中的晶体管的实例，且可对应于NMOS晶体管。最终，形成与源极/漏极区域24及28电连接的电容器，形成与源极/漏极区域26电连接的位线(其还可被称作数字线)，且栅极15及17为相对于图1的所示截面图而延伸到页中及延伸出页的字线的一部分。位线还可与源极/漏极区域32电接触。
将隔离区域34、36及38展示为延伸到基底12中以使晶体管14、16及18与可与构造10相关联的其它电路(未图示)电隔离。
导电支柱(或柱脚)40、42、44、46及48与源极/漏极区域24、26、28、30及32电连接。支柱是任选的，且因此，可从一些实施例省略支柱中的一者或一者以上。然而，支柱可简化源极/漏极区域到形成于源极/漏极区域上的其它电路的电连接。支柱40、42、44、46及48可包含任何合适的组合物或组合物的组合；且可(例如)包含以下各物中的一者或一者以上：各种金属(例如，钨、钽、钛等等)、含金属组合物(例如，金属氮化物、金属硅化物等等)及导电掺杂型半导体材料(例如，导电掺杂型硅)。
支柱40、42、44、46及48通过电绝缘材料50而彼此隔开。材料50可包含任何合适的组合物或组合物的组合；且可(例如)包含二氧化硅与硼磷硅玻璃(BPSG)中的一者或两者。
可认为支柱40及44的上部表面为存储节点接点位置，此在于：电容器存储节点最终被形成为与所述上部表面电接触。如果省略支柱40及44，则源极/漏极区域24及26的上部表面可为存储节点接点位置。
平面化表面51跨越材料50及支柱40、42、44、46及48延伸。可通过(例如)化学机械研磨(CMP)来形成此平面化表面。可将平面化表面51称作第一平面化上部表面以将其与提供于其上的其它平面化表面区分开。
将保护层52形成于平面化表面51上。保护层52包含材料54。此材料可包括任何合适的组合物或组合物的组合；且可(例如)包含氮化硅、基本上由氮化硅组成或由氮化硅组成。
在一些实施例中，上文所提及的位线可跨越支柱42及48的上部表面延伸且与支柱42及48的上部表面直接接触，使得所述上部表面接触导电位线(未图示)而非接触层52。在其它实施例中，位线(未图示)可延伸于源极/漏极区域26及32下方或延伸穿过源极/漏极区域26及32。
将材料56形成于保护层52上。可将材料56称作模板材料，此在于：最终在材料56中形成开口以产生用于制造电容器存储节点的模板。或者，可将材料56称作第一材料以将材料56与随后形成于材料56上的其它模板材料区分开。材料56可包含任何合适的组合物或组合物的组合；且可(例如)包含二氧化硅与BPSG中的一者或两者、基本上由二氧化硅与BPSG中的一者或两者组成或由二氧化硅与BPSG中的一者或两者组成。在一些实施例中，除了BPSG之外或替代BPSG，可利用其它掺杂氧化物，其中其它掺杂氧化物的实例包括磷硅玻璃(PSG)及氟硅玻璃(FSG)。
材料56包含平面化上部表面57。此平面化上部表面可由跨越保护层52的上部表面保形地形成的层56(通过在材料56的沉积期间对其进行回流)及/或由材料56的上部表面的CMP而产生。可将平面化上部表面57称作第二平面化上部表面以将其与平面化上部表面51区分开。
材料56的厚度确定形成于存储器阵列区域5上的电容器的第一模块或区段的厚度。
将蚀刻终止层58形成于材料56上。蚀刻终止层58包含材料60。材料60可包含任何合适的组合物或组合物的组合；且可(例如)包含氮化硅、基本上由氮化硅组成或由氮化硅组成。
参看图2，将开口62及64形成于外围区域7上。明确地说，开口被蚀刻穿过材料54、56及60。开口64延伸到柱脚46的上部表面，且因此为到外围电路的接触开口。将开口62最终用于形成将用以在形成电容器构造时连接电容器板的互连件(此互连件展示于图22中)。因此将开口62用以形成与最终跨越存储器阵列区域5而形成的电容器构造互连的电路，如下文所论述。
可利用任何合适的方法来形成开口62及64。举例来说，可将经光刻图案化的光致抗蚀剂(未图示)提供于材料60上以界定开口62及64的位置；可通过一次或一次以上合适蚀刻而将图案从光致抗蚀剂转印到下伏材料54、56及60；且可接着移除光致抗蚀剂以留下图2的所示构造。蚀刻可为高度各向异性的，且可用以稍微过度蚀刻导电柱脚46以通过随后形成于开口64中的导电材料来确保到导电柱脚的良好电连接。
参看图3，将导电材料66形成于层58上及开口62与64内。导电材料66可包含任何合适的组合物或组合物的组合；且可(例如)包含以下各物中的一者或一者以上：各种金属(例如，钨、钽、钛等等)、含金属组合物(例如，金属氮化物、金属硅化物等等)及导电掺杂型半导体材料(例如，导电掺杂型硅)。可将开口62内的导电材料66称作互连材料，此在于：最终将此材料用以形成用于将两个或两个以上电容器板彼此电耦合的互连件。
可通过任何合适的方法来形成材料66，方法包括(例如)原子层沉积(ALD)、化学气相沉积(CVD)及物理气相沉积(PVD)中的一者或一者以上。用以沉积材料66的方法可形成材料以填充开口62及64而未在开口中形成空隙。
参看图4，从层58上移除材料66，且材料66保留于开口62及64内而分别作为导电柱68及70。可将导电柱68及70称作外围结构。
可通过任何合适的处理而从层58上移除材料66，处理包括(例如)CMP。层58可在CMP期间充当蚀刻终止件以在CMP之后界定柱68及70的最上部剩余表面的位置。
可将柱68称作互连件，且其可为利用图2到图4的处理而同时形成的大量多个相同互连件中的一者。
参看图5，将开口72及74形成于存储器阵列区域5上。明确地说，穿过材料54、56及60蚀刻开口。开口72及74分别延伸到柱脚40及44(换句话说，延伸到存储节点接点)。可将开口72及74称作第二开口以将其与形成于外围区域7上的第一开口62及64(图2)区分开。
可利用任何合适的方法来形成开口72及74。举例来说，可将经光刻图案化的光致抗蚀剂(未图示)提供于材料60上以界定开口72及74的位置；可通过一次或一次以上合适蚀刻而将图案从光致抗蚀剂转印到下伏材料54、56及60；且可接着移除光致抗蚀剂以留下图5的所示构造。蚀刻可为高度各向异性的。在一些实施例(未图示)中可将开口72及74形成为稍微宽于柱脚40及44以补偿可能的掩模未对准。开口72及74的蚀刻可稍微过度蚀刻到柱脚40及44的导电材料中以确保柱脚与形成于开口中的导电材料之间的良好电接触。
参看图6，将导电材料76形成于层58上及开口72与74内。导电材料76可包含任何合适的组合物或组合物的组合；且可(例如)包含以下各物中的一者或一者以上：各种金属(例如，钨、钽、钛等等)、含金属组合物(例如，金属氮化物、金属硅化物等等)及导电掺杂型半导体材料(例如，导电掺杂型硅)。可将开口72及74内的导电材料76称作电容器存储节点材料。
参看图7，从层58上移除材料76，且材料76保留于开口72及74内而分别作为电容器存储节点支柱78及80。可通过任何合适的处理而从层58上移除材料76，处理包括(例如)CMP。存储节点支柱78及80可表示利用图5到图7的处理而同时形成的大量多个相同存储节点支柱。
图2到图7的实施例相对于存储器阵列区域5上的开口(开口72及74)而顺序地将开口形成于外围区域7上(图2的开口62及64)；且相对于将导电材料76形成于存储器阵列区域上的开口内而顺序地将导电材料66形成于外围区域上的开口内。如果需要将导电柱形成于外围区域上(柱68及70)以包含不同于存储器阵列区域上的存储节点支柱(存储节点支柱78及80)的组合物，则此实施例可为有用的。在其它实施例中，外围区域上的开口可与存储器阵列区域上的开口同时形成；且共同导电材料可同时形成于存储器阵列区域上的开口及外围区域上的开口内。在此类其它实施例中，存储节点支柱78及80将包含与形成于外围区域上的柱68及70相同的组合物。甚至在相对于形成于存储器阵列区域上的存储节点支柱而顺序地形成形成于外围区域上的柱的实施例中，外围区域上的柱的组合物可与存储器阵列区域上的存储节点支柱相同。
图2到图7的实施例在将存储节点支柱78及80形成于存储器阵列区域5上之前将柱68及70形成于外围区域7上。在其它实施例中，可在将柱形成于外围区域上之前形成存储节点支柱。
参看图8，移除材料56及60的部分以使电容器存储节点支柱78及80的表面暴露，且使外围结构68的表面暴露。材料56及60沿着外围结构70而保留。
可利用任何合适的方法来图案化及移除材料56及60。举例来说，可将经光刻图案化的光致抗蚀剂(未图示)提供于材料60上；可通过一次或一次以上合适蚀刻而将图案从光致抗蚀剂转印到下伏材料56及60；且可接着移除光致抗蚀剂以留下图8的所示构造。
支柱78、80及68可为自支撑的(如所示)，或可由一个或一个以上晶格(例如，与美国专利第7,271,051号中所描述的晶格类似的晶格)支撑。
可在移除材料56期间将保护材料54用作蚀刻终止件。明确地说，可选择相对于材料54而针对材料56具有选择性的蚀刻条件。
在移除材料56及60之后，存储节点支柱78及80分别具有经暴露的顶部表面81及85；且分别具有经暴露的侧壁表面83及87。同样，外围结构68具有经暴露的顶部表面91及经暴露的侧壁表面93。
参看图9，将电介质材料82形成于存储节点支柱78及80的顶部表面81及85上且沿着存储节点支柱的侧壁表面83及87。电介质材料82延伸于外围区域7上，且经形成以沿着外围结构68的顶部表面91及侧壁表面93而延伸。电介质材料可包含任何合适的组合物或组合物的组合；且可(例如)包含以下各物中的一者或一者以上：二氧化硅、氮化硅及各种高k组合物(其中高k组合物为具有大于二氧化硅的电介质常数的电介质常数的组合物)。
可通过任何合适的方法来形成电介质材料82，方法包括(例如)ALD、CVD及PVD中的一者或一者以上。
将电容器板材料(其还可被称作外部电极材料)84形成于电介质材料82上。电容器板材料跨越顶部表面81、85及91延伸，且沿着侧壁表面83、87及93；且通过电介质材料82而与顶部表面及侧壁表面隔开。
电容器板材料84可包含任何合适的组合物或组合物的组合；且可(例如)包含以下各物中的一者或一者以上：各种金属(例如，钨、钽、钛等等)、含金属组合物(例如，金属氮化物、金属硅化物等等)及导电掺杂型半导体材料(例如，导电掺杂型硅)。
可通过任何合适的方法来形成电容器板材料84，方法包括(例如)ALD、CVD及PVD中的一者或一者以上。
将蚀刻终止材料86形成于电容器板材料84上。蚀刻终止材料86可包含(例如)氮化硅，且可通过ALD及/或低压CVD而形成。
支柱78、80及68连同跨越支柱保形地延伸的材料82、84及86形成一系列其间具有空间75的突出物73。突出物及空间跨越半导体基底(或衬底)12而形成不均匀构形。
参看图10，将材料88形成于蚀刻终止材料86上。可将材料88称作第二材料以将其与第一材料56区分开，且其可包含与材料56相同的组合物或组合物的组合。跨越图9的突出物及空间的不均匀构形而形成材料88。
将平面化表面89展示为延伸于材料88及86上。可通过最初形成材料88以在材料86上延伸且接着利用CMP以从蚀刻终止材料86上移除材料88而形成此平面化表面。可将平面化表面89称作第三平面化上部表面以将其与第二平面化上部表面57(图1)区分开。平面化上部表面89界定跨越材料88及突出物73(图9)延伸的均匀构形。
参看图11，将蚀刻终止材料层90形成于平面化上部表面89上。蚀刻终止材料90可包含任何合适的组合物或组合物的组合，且可(例如)包含氮化硅、基本上由氮化硅组成或由氮化硅组成。将蚀刻终止材料90展示为厚于蚀刻终止材料86；但在其它实施例中可为与蚀刻终止材料86大约相同的厚度，或薄于蚀刻终止材料86。
参看图12，穿过材料82、84、86及90形成孔径(或开口)92及94。孔径延伸到电容器存储节点支柱78及80，且在所示实施例中被部分地蚀刻到电容器存储节点支柱的导电材料76中。将存储节点支柱78及80展示为包含宽度95，且将开口92及94展示为包含窄于支柱的宽度95的宽度97。开口92及94相对于存储节点支柱的宽度的较窄宽度可在将开口形成于存储节点支柱上期间补偿可能的掩模未对准。
可通过任何合适的处理来形成开口92及94。举例来说，可将经光刻图案化的光致抗蚀剂(未图示)提供于材料90上；可通过一次或一次以上合适蚀刻而将图案从光致抗蚀剂转印到下伏材料82、84、86及90；且可接着移除光致抗蚀剂以留下图12的所示构造。
参看图13，将电绝缘材料96形成于材料90上及孔径92与94内。绝缘材料96部分地填充孔径以使孔径变窄。材料96可(例如)包含氮化硅、基本上由氮化硅组成或由氮化硅组成。可利用任何合适的方法来形成材料96，方法包括(例如)CVD、ALD及PVD中的一者或一者以上。
参看图14，各向异性地蚀刻材料96以将间隔物98形成于孔径92及94内。间隔物给孔径的侧壁加衬，且使电容器存储节点支柱78及80在孔径的底部处暴露。可认为间隔物沿着电容器板材料84而形成电隔离，使得当在后续处理中将导电材料提供于孔径92及94中时，此板材料不会变得短路到电容器存储节点支柱70及80。
参看图15，将节点互连材料100形成于材料90上及孔径92与94内。节点互连材料是导电的，且可包含任何合适的组合物或组合物的组合。举例来说，节点互连材料可包含以下各物中的一者或一者以上：各种金属(例如，钨、钽、钛等等)、含金属组合物(例如，金属氮化物、金属硅化物等等)及导电掺杂型半导体材料(例如，导电掺杂型硅)。可通过任何合适的处理来形成节点互连材料100，处理包括(例如)ALD、CVD及PVD中的一者或一者以上。
参看图16，从蚀刻终止材料90上移除节点互连材料100，而留下孔径92及94内的节点互连材料。节点互连材料的移除可包含CMP，且可形成跨越节点互连材料100及蚀刻终止材料90延伸的平面化上部表面101。可将平面化表面101称作第四平面化上部表面以将其与第三平面化上部表面89(图10)区分开。
参看图17，跨越外围区域7而从蚀刻终止件60上移除材料82、84、86及90的部分以形成延伸到导电柱70的插入物或阶梯102。此暴露柱70以用于随后附接到形成于柱70上的其它电路。可利用任何合适的处理来图案化阶梯102。举例来说，可将经光刻图案化的光致抗蚀剂(未图示)提供于材料90上；可通过一次或一次以上合适蚀刻而将图案从光致抗蚀剂转印到下伏材料82、84、86及90；且可接着移除光致抗蚀剂以留下图17的所示构造。在一些实施例(未图示)中，图17的蚀刻可延伸穿过蚀刻终止件60。
参看图18，将材料104形成于平面化表面101上及阶梯102内。可将材料104称作第三材料以将其与第二材料88区分开，且其可包含与材料88相同的组合物或组合物的组合。
材料104在其上包含平面化上部表面105。可在形成材料104期间对所述材料进行回流及/或通过利用CMP来形成此平面化表面。可将平面化表面105称作第五平面化上部表面以将其与第四平面化上部表面101(图16)区分开。可将材料104称作第二模板材料，此在于：最终在材料104中形成开口以产生用于制造电容器存储节点的第二模块或区段的模板。材料104的厚度决定电容器的第二模块的厚度。
将蚀刻终止层106形成于材料104上。蚀刻终止层106包含材料108。材料108可包含任何合适的组合物或组合物的组合，且可(例如)包含氮化硅、基本上由氮化硅组成或由氮化硅组成。
可利用与图1所描述的用于形成蚀刻终止层60及第一材料56的处理类似的处理来形成蚀刻终止层106及第三材料104。
穿过外围区域7上的材料104及108形成开口110及112，且以导电材料114来填充开口110及112。可将开口110及112称作第三开口以将此开口与图2的第一开口62及64以及图5的第二开口72及74区分开。可将导电材料114称作第二互连材料以将其与图3的第一互连材料66区分开。
开口110及112分别延伸到第一外围结构68及导电柱70。开口110内的导电材料114在第一外围结构68上形成第二外围结构118且与第一外围结构68电连接，且还与电容器板材料84电连接。开口112内的导电材料114形成延伸到导电柱70的电互连件120。
可利用与参看图2所描述的用于形成开口62及64的处理类似的处理来形成延伸穿过材料104及108的开口110及112。可利用与图3及图4所描述的用于将导电材料66形成于开口62及64内的处理类似的处理将导电材料114形成于开口110及112内。导电材料114的组合物在一些实施例中可与导电材料66相同，且导电材料114的组合物在其它实施例中可与导电材料66不同。
参看图19，穿过存储器阵列区域5上的材料104及108形成开口122及124，且以导电材料126来填充开口122及124。可将开口122及124称作第四开口以将所述开口与图2的第一开口62及64、图5的第二开口72及74以及图18的第三开口110及112区分开。可将导电材料126称作第二电容器存储节点材料以将其与图6的第一电容器存储节点材料76区分开。
开口122及124分别延伸到电容器存储节点支柱78及80上的节点互连材料100。开口122及124内的导电材料126在第一电容器存储节点支柱78及80上形成第二电容器存储节点支柱128及130且与第一电容器存储节点支柱78及80电连接。在一些实施例中，可认为存储节点支柱78及80为电容器存储节点的第一区段；且可认为互连材料100连同存储节点支柱128及130为电容器存储节点的第二区段。
可利用与参看图5所描述的用于形成开口72及74的处理类似的处理来形成延伸穿过材料104及108的开口122及124。可利用与图6及图7所描述的用于将导电材料76形成于开口72及74内的处理类似的处理而将导电材料126形成于开口122及124内。用于第二电容器存储节点支柱128及130的导电材料126的组合物在一些实施例中可与用于第一电容器存储节点支柱78及80的导电材料76相同，且用于第二电容器存储节点支柱128及130的导电材料126的组合物在其它实施例中可与导电材料76不同。
图18及图19的实施例相对于存储器阵列区域5上的开口(开口122及124)而顺序地将开口形成于外围区域7上(图18的开口110及112)；且相对于将导电材料126形成于存储器阵列区域上的开口内而顺序地将导电材料114形成于外围区域上的开口内。如果需要将导电柱形成于外围区域上(柱118及120)以包含不同于存储器阵列区域上的存储节点支柱(存储节点支柱128及130)的组合物，则此实施例可为有用的。在其它实施例中，外围区域上的开口可与存储器阵列区域上的开口同时形成；且共同导电材料可同时形成于存储器阵列区域上的开口及外围区域上的开口内。在所述其它实施例中，存储节点支柱128及130将包含与形成于外围区域上的柱118及120相同的组合物。甚至在相对于形成于存储器阵列区域上的存储节点支柱而顺序地形成形成于外围区域上的柱的实施例中，外围区域上的柱的组合物可与存储器阵列区域上的存储节点支柱相同。
图18及图19的实施例在将存储节点支柱128及130形成于存储器阵列区域5上之前将柱118及120形成于外围区域7上。在其它实施例中，可在将柱形成于外围区域上之前形成存储节点支柱。
参看图20，与参看图8所描述的对材料56及60所进行的图案化类似地图案化材料104及108。材料104及108的图案化使电容器存储节点支柱128及130的表面暴露，且使外围结构118的表面暴露，此类似于图8中相对于支柱78及80以及外围结构68所示的经暴露表面。明确地说，存储节点支柱128及130将分别具有经暴露的顶部表面111及121；且将分别具有经暴露的侧壁表面123及125。同样，外围结构118将具有经暴露的上部表面131及经暴露的侧壁表面133。
在存储节点支柱128及130的顶部表面111及121上且沿着存储节点支柱的侧壁表面123及125形成电介质材料132。电介质材料132在外围区域7上延伸，且经形成以沿着外围结构118的顶部表面131及侧壁表面133而延伸。电介质材料132可与参看图9所描述的电介质材料82相同。可将电介质材料132称作第二电介质材料以将其与图9的第一电介质材料82区分开。
将电容器板材料(其还可被称作外部电极材料)134形成于电介质材料132上，且将蚀刻终止材料136形成于电容器板材料134上。电容器板材料134及蚀刻终止材料136可分别与图9的电容器板材料84及蚀刻终止材料86相同。可将电容器板材料134及蚀刻终止材料136称作第二电容器板材料及第二蚀刻终止材料以将其与图9的第一电容器板材料84及第一蚀刻终止材料86区分开。
参看图21，将材料138形成于蚀刻终止材料136上。可将材料138称作第四材料以将其与第一材料56、第二材料88及第三材料104区分开；且可包含与材料56、88及104中的一者或一者以上相同的组合物或组合物的组合。
将平面化表面135展示为延伸于材料138上。可通过利用材料138的回流及/或CMP来形成此平面化表面。
参看图22，形成开口140以延伸穿过材料138及层132、134与136。开口140延伸到外围结构118。将导电材料142形成于开口140内以形成延伸到外围结构118的互连件(或外围结构)144。同样，形成电互连件201以延伸穿过材料138以与互连件120电连接。可通过与上文所描述的用于形成互连件120的处理类似的处理来形成互连件201；且互连件201可与外围结构144同时形成。
外围结构144、118及68彼此电连接，且电连接到电容器板134及84。因此，外围结构使电容器板134及84彼此互连。可利用外围结构144以将电容器板电连接到用以提供及/或控制板上的电压的其它电路(未图示)。外围结构144、118及68为彼此相同的横向厚度(如在外围结构均利用相同掩模而图案化的情况下将发生)。在其它实施例中，外围结构144、118及68中的一者或一者以上可为不同于外围结构中的另一者的横向厚度。
图23展示图22的构造沿着截面23-23的视图。图23的截面展示电容器板材料84环绕间隔物98，使得电容器板材料在电容器存储节点支柱78及80周围是连续的。
可认为存储节点支柱78及80为第一存储节点区段或区。可认为所述存储节点区段与围绕区段的电容器电介质材料82及电容器板材料84结合形成第一电容器模块。可认为存储节点支柱128及130为经由互连材料100而电连接到第一存储节点区段的第二存储节点区段(或区)。可认为第二存储节点区段连同围绕所述区段的电介质材料132及电容器板材料134形成第二电容器模块。
个别第一电容器模块连同直接位于第一电容器模块上的个别第二电容器模块形成电容器构造。因此，含有存储节点支柱78的第一电容器模块连同含有存储节点支柱128的第二电容器模块形成电容器构造150；且含有存储节点支柱80的电容器模块连同含有存储节点支柱130的第二电容器模块形成电容器构造152。电容器构造含有经由外围结构68、118及144而在外围区域7上彼此互连的电容器板材料84及134。
在所示实施例中，第一电容器存储节点支柱包含宽度(换句话说，横向厚度)95，第二电容器存储节点支柱包含与宽度95大约相同的宽度155，且第一电容器存储节点支柱与第二电容器存储节点支柱之间的互连区域(换句话说，包含互连材料100的区域)包含小于宽度95及155的宽度97。可因此认为电容器包含两个粗存储节点支柱(例如，粗存储节点支柱78及128)，其经由窄颈部区域(例如，粗存储节点支柱78与128之间的颈部区域160)而彼此连接。在所示实施例中，电介质材料82及电容器板材料84沿着第一粗存储节点支柱78而延伸，但未沿着第二粗存储节点支柱128而延伸；且类似地，电介质材料132及电容器板材料134沿着第二粗存储节点支柱128而延伸，但未沿着第一粗存储节点支柱78而延伸。
电容器构造的第一粗支柱及第二粗支柱的组合物在一些实施例中可彼此相同，且电容器构造的第一粗支柱及第二粗支柱的组合物在其它实施例中可彼此不同。同样，粗支柱之间的窄颈部区域的组合物可与粗支柱中的一者或两者相同，或粗支柱之间的窄颈部区域的组合物可与粗支柱中的两者不同。在一些实施例中，可认为第一粗支柱及第二粗支柱连同将其互连的窄颈部区域为电容器存储节点。
可认为电容器板材料84及134在外围区域7上的互连区域处彼此互连。在所示实施例中，互连区域包含第一支柱68，第一支柱68与直接位于第一支柱上的第二支柱114电连接。第一支柱具有侧壁93，且电介质材料82沿着此侧壁而延伸。第二支柱具有侧壁133，且电介质材料132沿着此侧壁而延伸。电容器板材料84通过电介质材料82而与第一支柱的侧壁93分离，且类似地，电容器板材料134通过电介质材料132而与支柱118的侧壁133分离。
在一些实施例中，可认为支柱68及118为外围区域上的导电互连件，且可认为电容器板材料84及134包含从存储器阵列区域延伸到外围区域上的导电互连件的线路。在所示实施例中，电容器电介质材料82及132还从存储器阵列区域延伸到外围区域，且物理地接触支柱68及118。
对应于第二支柱114的一部分的电互连件跨越电介质材料82形成缺口以提供第一支柱68与电容器板材料84之间的连接；且类似地，对应于导电材料142的电互连件跨越电介质132形成缺口以提供电容器板材料134与第二支柱118之间的电连接。
在所示实施例中，通过将两个电容器模块中的一者堆叠于另一者顶部上而形成电容器构造。在其它实施例中，可堆叠两个以上电容器模块以形成电容器构造。同样，在所示实施例中，电容器模块包含支柱状存储节点。在其它实施例中，电容器模块中的一者或一者以上可为容器状，或可经配置成使得最终电容器构造为容器型电容器而非支柱型电容器。在一些实施例中，除了利用较复杂形状的存储节点以增加电容器区域的顶部电容器模块之外，所有电容器模块均利用支柱状存储节点。
可利用各种实施例来实现许多优点。举例来说，一些实施例可允许实现大纵横比以使得能够产生比通过常规方法所能实现的电容器阵列密集的电容器阵列，同时维持每电容器的相当电容；其中电容器比常规电容器高且瘦薄。常规地形成的高纵横比电容器可归因于机械稳定性问题而倾斜或断裂。然而，一些实施例可通过在区中垂直地制造电容器来避免常规方法的机械稳定性问题，其中每一区在开始下一区之前被机械地稳定化。因此，代替将电容器制造为3微米高的单一结构(如将利用常规方法所进行)，可改为将电容器制造为彼此上下堆叠的两个1.5微米高模块以形成3微米高的最终电容器结构。一些实施例的另一优点在于：以区来构建电容器可使得能够在电容器区之间进行间歇处理。举例来说，可在形成一个电容器区与形成下一电容器区之间的中间步骤处形成金属/导电层以构建到电路的其它部分的接点。
图1到图23的所示实施例在形成电容器模块期间形成到外围电路的接点(明确地说，形成用以连接到与支柱46相关联的外围电路的柱70、120及201)。如果电容器变得如此高而使得应以电容器的多个层级构建到外围电路的接点，则可利用此实施例。在其它实施例中，可在独立于用以形成电容器模块的处理的处理中形成到外围电路的接点。
一些实施例包括利用上文所描述的DRAM阵列中的一者或一者以上的电子系统。电子系统可包括计算机系统、汽车、蜂窝式电话、电视机、相机等等。
图24说明计算机系统400的实施例。计算机系统400包括监视器401或其它通信输出装置、键盘402或其它通信输入装置及主板404。主板404可携载微处理器406或其它数据处理单元及至少一个存储器装置408。存储器装置408可包含存储器单元阵列，且此阵列可与用于存取阵列中的个别存储器单元的寻址电路耦合。另外，可将存储器单元阵列耦合到用于从存储器单元读取数据的读取电路。可利用寻址及读取电路在存储器装置408与处理器406之间传达信息。此在图25所示的主板404的框图中加以说明。在此框图中，将寻址电路说明为410且将读取电路说明为412。
处理器装置406可对应于处理器模块，且与模块一起使用的相关联存储器可包含DRAM。
存储器装置408可对应于存储器模块，且可包含DRAM。
图26说明电子系统700的高级组织的简化框图。系统700可对应于(例如)计算机系统、工艺控制系统或任何其它利用处理器及相关联存储器的系统。电子系统700具有功能元件，包括处理器702、控制单元704、存储器装置单元706及输入/输出(I/O)装置708(应理解，在各种实施例中，系统可具有多个处理器、控制单元、存储器装置单元及/或I/O装置)。通常，电子系统700将具有一组固有指令，所述指令规定待由处理器702对数据所执行的操作及处理器702、存储器装置单元706及I/O装置708之间的其它交互。控制单元704通过连续地循环一组致使从存储器装置706取得指令且加以执行的操作来协调处理器702、存储器装置706及I/O装置708的所有操作。存储器装置706可包括DRAM。
图27为电子系统800的简化框图。系统800包括存储器装置802，存储器装置802具有存储器单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读取/写入控制电路812及输入/输出电路814。存储器装置802进一步包括功率电路816及传感器820(例如，用于确定存储器单元是处于低阈值传导状态还是处于高阈值非传导状态的电流传感器)。所说明的功率电路816包括电源电路880、用于提供参考电压的电路882、用于向第一字线提供脉冲的电路884、用于向第二字线提供脉冲的电路886及用于向位线提供脉冲的电路888。系统800还包括处理器822或用于存储器存取的存储器控制器。
存储器装置802经由布线或金属化线而从处理器822接收控制信号。存储器装置802用以存储经由I/O线而存取的数据。处理器822或存储器装置802中的至少一者可包括DRAM。
可将各种电子系统制造于单个封装处理单元中或甚至制造于单个半导体芯片上，以便减少处理器与存储器装置之间的通信时间。
电子系统可用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包括多层多芯片模块。
电子系统可为宽广范围的系统(例如，时钟、电视机、蜂窝式电话、个人计算机、汽车、工业控制系统、飞机等等)中的任一者。

Claims (25)

1.一种形成电容器的方法，其包含：
将所述电容器的第一区形成于半导体衬底的存储器阵列区域上；所述第一区包含第一电容器存储节点、位于所述第一电容器存储节点上的第一电介质材料及位于所述第一电介质材料上的第一电容器外部电极材料；
将所述第一电容器外部电极材料电连接到第一导电互连件，所述第一导电互连件位于所述半导体衬底的在所述存储器阵列区域外围的区域上；
将所述电容器的第二区形成于所述电容器的所述第一区上；所述第二区包含第二电容器存储节点、位于所述第二电容器存储节点上的第二电介质材料及位于所述第二电介质材料上的第二电容器外部电极材料；所述第二电容器存储节点与所述第一电容器存储节点电接触；
将所述第二电容器外部电极材料电连接到第二导电互连件，所述第二导电互连件位于所述半导体衬底的在所述存储器阵列区域外围的所述区域上；以及
将所述第一与第二导电互连件彼此电连接，以将所述第一与第二电容器外部电极材料彼此电耦合。
2.根据权利要求1所述的方法，其中所述第一及第二电容器存储节点包含具有第一横向宽度的支柱，其中所述第二电容器存储节点经形成以通过在所述第一与第二电容器存储节点之间形成导电颈部而与所述第一电容器存储节点电接触，且其中所述导电颈部具有小于所述第一横向宽度的第二横向宽度。
3.根据权利要求1所述的方法，其中所述第一与第二电容器存储节点为彼此相同的组合物，且其中所述第一及第二导电互连件为与所述第一及第二电容器存储节点相同的组合物。
4.根据权利要求1所述的方法，其中所述第一与第二电容器存储节点为彼此相同的组合物，且其中所述第一及第二导电互连件的组合物不同于所述第一及第二电容器存储节点。
5.根据权利要求1所述的方法，其中所述第一及第二电容器电介质材料从所述电容器的所述第一及第二区延伸以物理地接触所述第一及第二导电互连件。
6.一种形成电容器的方法，其包含：
将电容器存储节点的第一区段形成于半导体衬底上，所述第一区段具有顶部表面且具有从所述顶部表面向下延伸的侧壁表面；
在所述顶部表面上且沿着所述侧壁表面形成第一电介质材料；
将第一电容器板材料形成于所述第一电介质材料上；
跨越所述第一电容器板材料形成电绝缘层；
蚀刻穿过所述电绝缘层、电容器板材料及第一电介质，以形成延伸到所述电容器存储节点的所述第一区段的开口；
以电绝缘间隔物来给所述开口的侧壁加衬，而使所述电容器存储节点的所述第一区段在所述开口的底部处暴露；
将所述电容器存储节点的第二区段形成于所述电容器存储节点的所述第一区段上，所述第二区段在所述开口内延伸以直接接触所述第一区段；
将第二电介质材料形成于所述第二区段上；
将第二电容器板材料形成于所述第二电介质材料上；以及
将所述第一与第二电容器板材料彼此电耦合。
7.根据权利要求6所述的方法，其中所述第一电容器板材料为与所述第二电容器板材料相同的组合物。
8.根据权利要求6所述的方法，其中所述给所述开口的所述侧壁加衬包含：
沿着所述开口的所述侧壁及所述底部形成电绝缘间隔物材料层；以及
各向异性地蚀刻所述电绝缘间隔物材料层以从所述开口的所述底部移除所述电绝缘间隔物材料，而留下沿着所述开口的所述侧壁的所述电绝缘间隔物材料作为所述电绝缘间隔物。
9.根据权利要求8所述的方法，其中所述电绝缘间隔物材料由氮化硅组成。
10.根据权利要求6所述的方法，其中所述电容器存储节点的所述第一及第二区段为支柱。
11.一种形成多个电容器的方法，其包含：
将第一电容器存储节点支柱形成于半导体衬底上；所述第一电容器存储节点支柱具有顶部表面，且具有从所述顶部表面向下延伸的侧壁表面；
在所述顶部表面上且沿着所述侧壁表面形成第一电介质材料；
将第一电容器板材料形成于所述第一电介质材料上，所述第一电容器板材料在所述顶部表面上且沿着所述侧壁表面延伸；所述支柱、第一电介质材料及第一电容器板材料在所述衬底上形成多个突出物，所述突出物在其间具有空间，所述突出物及空间跨越所述衬底而共同形成不均匀构形；
跨越所述不均匀构形形成第一电绝缘材料；
平面化所述第一电绝缘材料的上部表面以形成延伸跨越所述第一电绝缘材料及所述突出物的均匀构形；
将蚀刻终止层形成于所述均匀构形上；
蚀刻穿过所述蚀刻终止层、第一电容器板材料及第一电介质以形成延伸到所述第一电容器存储节点支柱的开口；
以电绝缘间隔物来给所述开口的侧壁加衬，而使所述第一电容器存储节点支柱在所述开口的底部处暴露；
在所述蚀刻终止件上及所述经加衬开口内形成电互连材料；
从所述蚀刻终止件上移除所述电互连材料，而留下所述经加衬开口内的所述电互连材料；
将第二电容器存储节点支柱直接形成于所述第一电容器存储节点支柱上，所述第二电容器存储节点支柱经由位于所述经加衬开口内的所述电互连材料而与所述第一电容器存储节点支柱连接；
将第二电介质材料形成于所述第二电容器存储节点支柱上；
将第二电容器板材料形成于所述第二电介质材料上；以及
将所述第一与第二电容器板材料彼此电耦合。
12.根据权利要求11所述的方法，其中所述半导体衬底包含经界定存储器阵列区域及邻近于所述存储器阵列区域的经界定外围区域；其中将所述电容器存储节点形成于所述存储器阵列区域上；其中所述第一及第二电容器板材料分别与延伸到所述外围区域上的第一及第二线路电连接；且其中所述第一与第二电容器板材料彼此的所述耦合包含在所述外围区域上将所述第一与第二线路彼此连接。
13.根据权利要求11所述的方法，其中所述第一电绝缘材料包含二氧化硅，且其中所述蚀刻终止层包含氮化硅。
14.根据权利要求11所述的方法，其中所述第一电容器存储节点支柱、所述第二电容器存储节点支柱及所述电互连材料具有彼此共同的组合物。
15.根据权利要求14所述的方法，其中所述电绝缘间隔物由氮化硅组成。
16.一种形成DRAM阵列的方法，其包含：
提供衬底，所述衬底具有经界定存储器阵列区域及位于所述存储器阵列区域外围的经界定外围区域；所述衬底在所述存储器阵列区域中具有多个存储节点接点位置；所述存储节点接点位置电耦合到晶体管的源极/漏极区域；所述衬底包含跨越所述存储器阵列及外围区域延伸的第一平面化上部表面；
将第一材料形成于所述第一平面化上部表面上，所述第一材料具有第二平面化上部表面；
在所述衬底的所述外围区域上蚀刻第一开口，所述第一开口延伸穿过所述第一材料；
在所述衬底的所述存储器阵列区域上蚀刻第二开口，所述第二开口延伸穿过所述第一材料到达所述存储节点接点位置；
在所述第一开口内形成第一互连材料；
在所述第二开口内形成第一电容器存储节点支柱；
移除所述第一材料中的至少一些以留下具有暴露的侧壁及顶部表面的所述第一电容器存储节点支柱，且留下所述第一互连材料的第一外围结构，所述第一外围结构具有暴露的顶部表面及暴露的侧壁表面；
在所述第一电容器存储节点支柱的所述顶部表面上且沿着所述第一电容器存储节点支柱的所述侧壁表面形成第一电介质材料，且在所述第一外围结构的所述顶部表面上且沿着所述第一外围结构的所述侧壁表面形成所述第一电介质材料；
将第一电容器板材料形成于所述第一电介质材料上；所述第一电容器板材料在所述第一电容器存储节点支柱的所述顶部表面上且沿着所述第一电容器存储节点支柱的所述侧壁表面延伸，且在所述第一外围结构的所述顶部表面上且沿着所述第一外围结构的所述侧壁表面延伸；
跨越所述第一电容器板材料形成第二材料，所述第二材料具有第三平面化上部表面；
将蚀刻终止层形成于所述第三平面化上部表面上；
蚀刻穿过所述蚀刻终止层、第一电容器板材料及第一电介质以形成延伸到所述第一电容器存储节点支柱的孔径；
以电绝缘间隔物来给所述孔径的侧壁加衬，而使所述第一电容器存储节点支柱在所述孔径的底部处暴露；
在所述孔径内形成节点互连材料；且形成跨越所述孔径内的所述节点互连材料及跨越所述蚀刻终止层延伸的第四平面化上部表面；
跨越所述第四平面化上部表面形成第三材料，所述第三材料具有第五平面化上部表面；
在所述衬底的所述外围区域上蚀刻第三开口；所述第三开口延伸穿过所述第三材料且到达所述第一外围结构；
在所述衬底的所述存储器阵列区域上蚀刻第四开口；所述第四开口延伸穿过所述第三材料且到达所述节点互连材料；
在所述第三开口内形成第二互连材料；
在所述第四开口内形成第二电容器存储节点支柱；
移除所述第三材料中的至少一些以留下具有暴露的侧壁表面及顶部表面的所述第二电容器存储节点支柱，且留下所述第二互连材料的第二外围结构；所述第二外围结构与所述第一外围结构直接接触，且具有暴露的顶部表面及暴露的侧壁表面；
在所述第二电容器存储节点支柱的所述顶部表面上且沿着所述第二电容器存储节点支柱的所述侧壁表面形成第二电介质材料，且在所述第二外围结构的所述顶部表面上且沿着所述第二外围结构的所述侧壁表面形成所述第二电介质材料；以及
将第二电容器板材料形成于所述第二电介质材料上；所述第二电容器板材料在所述第二电容器存储节点支柱的所述顶部表面上且沿着所述第二电容器存储节点支柱的所述侧壁表面延伸，且在所述第二外围结构的所述顶部表面上且沿着所述第二外围结构的所述侧壁表面延伸。
17.根据权利要求16所述的方法，其中所述第一开口与所述第二开口彼此同时形成，且其中与所述第一互连材料在所述第二开口内形成的同时在所述第一开口内形成所述第一电容器存储节点。
18.根据权利要求16所述的方法，其中所述第一开口与第二开口彼此按顺序地形成，且其中相对于所述第一互连材料在所述第二开口内的所述形成而按顺序地在所述第一开口内形成所述第一电容器存储节点。
19.根据权利要求18所述的方法，其中所述第一电容器存储节点包含不同于所述第一互连材料的组合物。
20.根据权利要求16所述的方法，其进一步包含：
将第四材料形成于所述第二电容器板材料上；以及
将延伸穿过所述第四材料以与所述第二电容器板材料电连接的电互连件形成于所述衬底的所述外围区域上。
21.一种半导体构造，其包含：
电容器存储节点，其位于半导体衬底上，所述电容器存储节点具有第一粗支柱、位于所述第一粗支柱上的第二粗支柱及将所述第二粗支柱连接到所述第一粗支柱的窄颈部；
第一电介质材料，其沿着所述第一粗支柱且不沿着所述第二粗支柱；
第二电介质材料，其沿着所述第二粗支柱且不沿着所述第一粗支柱；
第一电容器外部电极材料，其沿着所述第一粗支柱且不沿着所述第二粗支柱；
第二电容器外部电极材料，其沿着所述第二粗支柱且不沿着所述第一粗支柱；以及
互连区域，其从所述电容器存储节点横向地偏移，所述第一与第二电容器外部电极材料在所述互连区域中彼此电耦合。
22.根据权利要求21所述的构造，其中所述第一及第二粗支柱以及所述窄颈部区域均包含彼此相同的组合物。
23.根据权利要求21所述的构造，其中所述第一与第二粗支柱为彼此不同的组合物。
24.根据权利要求21所述的构造，其中所述互连区域包含：
第一支柱，其具有第一侧壁，且具有沿着所述第一侧壁延伸的所述第一电介质材料；
第二支柱，其位于所述第一支柱上且与所述第一支柱电连接，所述第二支柱具有第二侧壁，且具有沿着所述第二侧壁延伸的所述第二电介质材料；
所述第一电容器外部电极材料，其沿着所述第一侧壁而延伸且通过延伸跨越所述第一电介质材料的导电缺口而与所述第一侧壁电连接；以及
所述第二电容器外部电极材料，其沿着所述第二侧壁而延伸且通过延伸跨越所述第二电介质材料的导电缺口而与所述第二侧壁电连接。
25.根据权利要求24所述的构造，其中所述互连件的所述第一与第二支柱为彼此相同且与所述电容器存储节点的所述第一及第二粗支柱相同的组合物。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646638A (zh) * 2011-02-15 2012-08-22 海力士半导体有限公司 包括电容器和金属接触的半导体装置及其制造方法
CN104884992A (zh) * 2012-12-28 2015-09-02 皮克斯特隆尼斯有限公司 并入高纵横比电互连件的显示设备
CN110168727A (zh) * 2017-01-10 2019-08-23 美光科技公司 形成包括垂直对置电容器对的阵列的方法及包括垂直对置电容器对的阵列
CN110993604A (zh) * 2018-10-03 2020-04-10 美光科技公司 形成集成式组合件的方法
CN111106118A (zh) * 2018-10-25 2020-05-05 美光科技公司 包含堆叠的存储器叠组的集成组件以及形成集成组件的方法
CN111108619A (zh) * 2017-11-16 2020-05-05 美光科技公司 电容器、包含电容器的集成组合件和形成集成组合件的方法
WO2022062495A1 (zh) * 2020-09-22 2022-03-31 长鑫存储技术有限公司 电容结构及其形成方法
US11929280B2 (en) 2020-09-22 2024-03-12 Changxin Memory Technologies, Inc. Contact window structure and method for forming contact window structure

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271058B2 (en) * 2005-01-20 2007-09-18 Infineon Technologies Ag Storage capacitor and method of manufacturing a storage capacitor
US8164141B2 (en) 2005-10-06 2012-04-24 United Microelectronics Corp. Opening structure with sidewall of an opening covered with a dielectric thin film
US8236702B2 (en) * 2005-10-06 2012-08-07 United Microelectronics Corp. Method of fabricating openings and contact holes
US7829410B2 (en) 2007-11-26 2010-11-09 Micron Technology, Inc. Methods of forming capacitors, and methods of forming DRAM arrays
US8263437B2 (en) 2008-09-05 2012-09-11 STATS ChiPAC, Ltd. Semiconductor device and method of forming an IPD over a high-resistivity encapsulant separated from other IPDS and baseband circuit
US8143699B2 (en) * 2009-02-25 2012-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-dielectric MIM capacitors for system-on-chip applications
KR101767107B1 (ko) * 2011-01-31 2017-08-10 삼성전자주식회사 반도체 장치의 캐패시터
KR101883380B1 (ko) * 2011-12-26 2018-07-31 삼성전자주식회사 커패시터를 포함하는 반도체 소자
US8872248B2 (en) * 2013-02-22 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitors comprising slot contact plugs
US9786597B2 (en) * 2013-03-11 2017-10-10 International Business Machines Corporation Self-aligned pitch split for unidirectional metal wiring
WO2016076866A1 (en) * 2014-11-12 2016-05-19 Intel Corporation Wearable electronic devices and components thereof
US20170213885A1 (en) 2016-01-21 2017-07-27 Micron Technology, Inc. Semiconductor structure and fabricating method thereof
US10014305B2 (en) 2016-11-01 2018-07-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US9761580B1 (en) * 2016-11-01 2017-09-12 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US9837420B1 (en) 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US9842839B1 (en) 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
KR102609518B1 (ko) 2018-09-21 2023-12-05 삼성전자주식회사 반도체 소자 형성 방법
US10748901B2 (en) * 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices
US11049864B2 (en) * 2019-05-17 2021-06-29 Micron Technology, Inc. Apparatuses including capacitor structures, and related memory devices, electronic systems, and methods
JP2021114563A (ja) * 2020-01-20 2021-08-05 キオクシア株式会社 半導体記憶装置
US11264389B2 (en) * 2020-06-03 2022-03-01 Nanya Technology Corporation Stack capacitor structure and method for forming the same
US20230123402A1 (en) * 2021-10-18 2023-04-20 Globalfoundries Singapore Pte. Ltd. Three electrode capacitor structure using spaced conductive pillars

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682783B2 (ja) * 1985-03-29 1994-10-19 三菱電機株式会社 容量およびその製造方法
DE69016076T2 (de) * 1989-04-03 1995-06-01 Fuji Photo Film Co Ltd Verfahren zur Behandlung einer Metallfläche.
US20020050606A1 (en) 1991-10-02 2002-05-02 Walter R. Buerger Semi-monolithic memory with high-density cell configurations
US5338700A (en) 1993-04-14 1994-08-16 Micron Semiconductor, Inc. Method of forming a bit line over capacitor array of memory cells
US5604147A (en) 1995-05-12 1997-02-18 Micron Technology, Inc. Method of forming a cylindrical container stacked capacitor
US5595928A (en) 1995-09-18 1997-01-21 Vanguard International Semiconductor Corporation High density dynamic random access memory cell structure having a polysilicon pillar capacitor
US5650351A (en) 1996-01-11 1997-07-22 Vanguard International Semiconductor Company Method to form a capacitor having multiple pillars for advanced DRAMS
US5663093A (en) 1996-06-17 1997-09-02 Vanguard International Semiconductor Corporation Method for forming a cylindrical capacitor having a central spine
JP3024676B2 (ja) 1996-08-16 2000-03-21 ユナイテッド マイクロエレクトロニクス コープ ツリー型コンデンサを備えた半導体メモリ素子の製造方法
US5783462A (en) 1997-01-22 1998-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making an external contact to a MOSFET drain for testing of stacked-capacitor DRAMS
US6190960B1 (en) 1997-04-25 2001-02-20 Micron Technology, Inc. Method for coupling to semiconductor device in an integrated circuit having edge-defined sub-lithographic conductors
JP2002501654A (ja) * 1997-05-30 2002-01-15 ミクロン テクノロジー，インコーポレイテッド ２５６Ｍｅｇダイナミックランダムアクセスメモリ
JP3818474B2 (ja) 1998-03-10 2006-09-06 日本ビクター株式会社 ディスク状記録媒体の再生装置
DE19832095C1 (de) 1998-07-16 2000-03-30 Siemens Ag Stapelkondensator-Herstellungsverfahren
US6204143B1 (en) 1999-04-15 2001-03-20 Micron Technology Inc. Method of forming high aspect ratio structures for semiconductor devices
US6251726B1 (en) 2000-01-21 2001-06-26 Taiwan Semiconductor Manufacturing Company Method for making an enlarged DRAM capacitor using an additional polysilicon plug as a center pillar
US6255161B1 (en) * 2000-10-06 2001-07-03 Nanya Technology Corporation Method of forming a capacitor and a contact plug
US6624018B1 (en) * 2001-04-23 2003-09-23 Taiwan Semiconductor Manufacturing Company Method of fabricating a DRAM device featuring alternate fin type capacitor structures
JP2003273230A (ja) 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
US6710398B2 (en) 2002-07-23 2004-03-23 Intelligent Sources Development Corp. Scalable stack-type DRAM memory structure and its manufacturing methods
KR100476932B1 (ko) * 2002-10-02 2005-03-16 삼성전자주식회사 커패시터를 포함하는 반도체 소자의 제조 방법
KR100502669B1 (ko) 2003-01-28 2005-07-21 주식회사 하이닉스반도체 반도체 메모리소자 및 그 제조 방법
US7125781B2 (en) 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
KR100560803B1 (ko) 2004-02-04 2006-03-13 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 제조방법
KR100568733B1 (ko) 2004-02-10 2006-04-07 삼성전자주식회사 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법
DE102004021399B3 (de) 2004-04-30 2005-10-20 Infineon Technologies Ag Herstellungsverfahren für ein Stapelkondensatorfeld mit einer regelmäßigen Anordnung einer Mehrzahl von Stapelkondensatoren
US7315466B2 (en) * 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
US7271058B2 (en) * 2005-01-20 2007-09-18 Infineon Technologies Ag Storage capacitor and method of manufacturing a storage capacitor
US20060202250A1 (en) 2005-03-10 2006-09-14 Thomas Hecht Storage capacitor, array of storage capacitors and memory cell array
US20070001208A1 (en) 2005-06-30 2007-01-04 Andrew Graham DRAM having carbon stack capacitor
KR20070013072A (ko) 2005-07-25 2007-01-30 삼성전자주식회사 캐패시터들을 갖는 디램 소자 및 그의 제조방법
DE102005038219B4 (de) 2005-08-12 2008-11-13 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator in einer Leitbahnlage und Verfahren zum Herstellen derselben
US7226845B2 (en) 2005-08-30 2007-06-05 Micron Technology, Inc. Semiconductor constructions, and methods of forming capacitor devices
US20070235786A1 (en) 2006-04-07 2007-10-11 Infineon Technologies Ag Storage capacitor and method for producing such a storage capacitor
US7829410B2 (en) 2007-11-26 2010-11-09 Micron Technology, Inc. Methods of forming capacitors, and methods of forming DRAM arrays
US8039399B2 (en) 2008-10-09 2011-10-18 Micron Technology, Inc. Methods of forming patterns utilizing lithography and spacers

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646638A (zh) * 2011-02-15 2012-08-22 海力士半导体有限公司 包括电容器和金属接触的半导体装置及其制造方法
CN102646638B (zh) * 2011-02-15 2016-03-02 海力士半导体有限公司 包括电容器和金属接触的半导体装置及其制造方法
CN104884992A (zh) * 2012-12-28 2015-09-02 皮克斯特隆尼斯有限公司 并入高纵横比电互连件的显示设备
CN110168727A (zh) * 2017-01-10 2019-08-23 美光科技公司 形成包括垂直对置电容器对的阵列的方法及包括垂直对置电容器对的阵列
CN110168727B (zh) * 2017-01-10 2023-07-25 美光科技公司 包括垂直对置电容器对的阵列及其形成方法
CN111108619A (zh) * 2017-11-16 2020-05-05 美光科技公司 电容器、包含电容器的集成组合件和形成集成组合件的方法
CN111108619B (zh) * 2017-11-16 2023-10-20 美光科技公司 电容器、包含电容器的集成组合件和形成集成组合件的方法
CN110993604A (zh) * 2018-10-03 2020-04-10 美光科技公司 形成集成式组合件的方法
CN111106118A (zh) * 2018-10-25 2020-05-05 美光科技公司 包含堆叠的存储器叠组的集成组件以及形成集成组件的方法
CN111106118B (zh) * 2018-10-25 2023-08-29 美光科技公司 包含堆叠的存储器叠组的集成组件以及形成集成组件的方法
WO2022062495A1 (zh) * 2020-09-22 2022-03-31 长鑫存储技术有限公司 电容结构及其形成方法
US11929280B2 (en) 2020-09-22 2024-03-12 Changxin Memory Technologies, Inc. Contact window structure and method for forming contact window structure

Also Published As

Publication number Publication date
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US8039377B2 (en) 2011-10-18
TWI361473B (en) 2012-04-01
US8299574B2 (en) 2012-10-30
EP2215658A2 (en) 2010-08-11
US20090134491A1 (en) 2009-05-28

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