CN101884097B - 垂直导电mosfet半导体器件及其形成方法 - Google Patents

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Abstract

本发明提供了一种垂直导电半导体器件，包括具有顶侧表面和背侧表面的半导体基板。该半导体基板用作垂直导电器件的端子，用于在操作过程中对垂直导电器件加偏压。外延层在半导体基板的顶侧表面上延伸，但是在到达半导体基板的边缘之前终止，以便沿着半导体基板的外围形成凹入区域。互连层延伸到凹入区域中，但是在到达半导体基板的边缘之前终止。互连层电接触凹入区域中的半导体基板的顶侧表面，从而为半导体基板提供顶侧接触。

Description

垂直导电MOSFET半导体器件及其形成方法
相关申请的参考 
本申请要求于2007年10月2日提交的美国临时申请第60/977,026号的权益，将其内容为了所有目的而整体结合于此以供参考。 
技术领域
本发明通常涉及半导体器件(半导体装置)，更具体地涉及一种用于形成与半导体基板(衬底)的顶侧接触(topside contact)的方法和结构。 
背景技术
在一些半导体器件(例如，垂直导电功率器件)中，基板形成器件的底部端子(bottom terminal)，并且已经使用各种技术来形成与底部端子的低电阻接触。图1A示出了具有背侧接触(后侧接触，backside contact)的传统器件结构的横截面视图，如所示出的，在N+基板区域102上方形成N-区域101。使用在基板的底部形成的导电互连层103作为背侧接触。对于某些应用，可能期望从器件的顶侧接触基板。图1B-1C示出了说明两种用于通过顶侧来接触器件的底部端子的传统技术的横截面视图。 
在图1B中，重掺杂扩散区域105延伸穿过N-区域101，以到达N+基板区域102。在扩散区域105上形成导电互连层107，其与扩散区域105一起形成与N+基板区域102的顶侧接触。在图1C中，穿过N-区域101形成深沟槽108，以到达N+基板区域102。然后，使用导电材料109来填充沟槽，从而形成与N+基板区域102的顶侧接触。 
即使已经使用这些传统技术形成与底部端子的顶侧接触，这些技术也存在局限。例如，图1B中的扩散区域105在扩散或注入步骤之后需要高温驱入工艺。这导致较宽的横向外扩散和较高的热预算。在图1C中，制造深沟槽然后用导电材料来填充该深沟槽的过程通常是复杂的。如果使用多晶硅来填充沟槽，则通常难以获得高度掺杂的多晶硅，以形成低电阻率顶侧接触。 
因此，对在保持简单的制造过程的同时，由此对形成与基板低电阻顶侧接触的技术存在需要。 
发明内容
根据本发明的一个实施方式，垂直导电(传导)半导体器件包括具有顶侧表面和背侧表面(后侧表面)的半导体基板。该半导体基板用作垂直导电器件的端子，用于在操作过程中对垂直导电器件加偏压。外延层在半导体基板的顶侧表面上延伸，但是在到达半导体基板的边缘之前终止，以便沿着半导体基板的外围形成凹入区域。互连层延伸到凹入区域中，但是在到达半导体基板的边缘之前终止。互连层电接触凹入区域中的半导体基板的顶侧表面，从而为半导体基板提供顶侧接触。 
根据本发明的另一实施方式，用于形成垂直导电半导体器件的方法包括以下步骤。提供具有顶侧表面和背侧表面的半导体基板， 其中，半导体基板用作垂直导电器件的端子，用于在操作过程中对垂直导电器件加偏压。外延层在半导体基板的顶侧表面上延伸，但是在到达半导体基板的边缘之前终止，以便沿着半导体基板的外围形成凹入区域。将互连层形成为延伸到凹入区域中，但是在到达半导体基板的边缘之前终止，其中，互连层电接触凹入区域中的半导体基板的顶侧表面，从而为半导体基板提供顶侧接触。 
下面使用图2-7更详细地描述本发明的这些和其它实施方式以及优点和特征。 
附图说明
图1A-1C是示出了用于为基板提供顶侧接触的传统技术的结构的横截面视图； 
图2是根据本发明的示例性实施方式的对基板具有顶侧接触的器件的简化布置图； 
图3是沿着图2中的切割线A-A的简化横截面视图； 
图4是示出了以下三种情况中的基板阻值与基板厚度的关系的曲线图：没有背部(后部，back)金属，背部金属具有0.5μm的厚度，以及背部金属具有5μm的厚度； 
图5A-5F是示出了根据本发明的实施方式的用于与基板形成顶侧接触的各种工艺(方法)步骤的简化横截面视图； 
图6是沿着图2中的切割线B-B的简化横截面视图；以及 
图7A-7C是示出了在各种类型的器件中对基板实现顶侧接触的简化横截面视图。 
具体实施方式
根据本发明的实施方式，描述了各种用于形成与半导体器件的底部端子顶侧接触的技术。在一个实施方式中，芯片(裸芯片，die)接收(容纳)垂直导电半导体器件。垂直导电半导体器件包括具有在基板上延伸的硅层的基板。硅层包括芯片的有源区域，并沿着芯片的外围凹入，以便沿着芯片的外围暴露基板的表面区域。顶侧互连层在凹入区域中延伸，并沿着基板的暴露的表面区域电接触基板。在一个实施方式中，凹入区域向外延伸至芯片的边缘，并且，顶侧互连层部分地延伸到凹入区域中，使得凹入区域的外部保持不被互连层覆盖。在另一个实施方式中，将基板制造成比传统基板薄，并且在基板的背侧(后侧)上形成互连层。这帮助减小导通电阻并改善热耗散。此外，沿着芯片外围的薄结构(由于没有硅层，没有顶侧互连层，以及更薄的基板)帮助将由于芯片切割工艺而引起的可能的损坏最小化。接着将更详细地描述本发明的这些和其它实施方式以及其它特征和优点。 
图2是根据本发明的实施方式的对背侧具有顶侧接触的器件的简化布置图。例如，图2是被构造成实现有源区域消耗与对基板的顶侧接触的电阻之间的最优平衡的垂直器件200的布置图。器件200包括有源区域202，栅极区域204和漏极区域206、208。漏极区域206、208和栅极区域204可具有足够的尺寸，以用作芯片级封装的焊盘触点(pad contacts)。有源区域202至少部分地由漏极凹入区域206、208的延伸部210、212包围。延伸的漏极凹入区域210、212的宽度可以改变。例如，漏极凹入区域210可以比漏极凹入区域212窄，以最大化有源区域。可替换地，在离漏极区域206、208最远的区域中，凹入的漏极区域210、212可能是最薄的。或者，凹入的漏极区域210、212的厚度可能在从离漏极区域206、208最远的点朝着漏极区域206、208的方向上增加。 
通过围绕有源区域202延伸凹入的漏极区域206、208，将顶侧漏极接触对Rdson的影响(贡献)减小高达约30％。边缘区域214划分划线区域(位置线区域，划片线区域)，用于在晶片上分离相邻芯片，并且也可能是凹入的。然而，边缘区域214并不包含在凹入的漏极区域206、208、210、212中延伸的顶侧互连层以接触基板。假设划线区域中的硅的厚度减小(由于漏极凹入)并且在划线区域中不存在金属互连，则能基本上将由于芯片切割工艺引起的损坏的程度最小化。 
在本发明的具体实施方式中，器件200可具有六个用于在3×2构造中容纳(接收)焊球的焊盘位置(即，2行，每行3个焊球)：两个焊盘位于漏极区域206、208，一个焊盘位于栅极区域204，并且三个焊盘位于有源区域202。该构造使得能够在漏极焊盘区域206、208之间延伸有源区域202(被标为有凹口的有源区域216)，从而将器件的有源区域最大化。根据本发明的实施方式，可以选择各种区域和焊盘触点的位置、尺寸、数量和形状，以在最大的有源区域与对基板的顶侧接触的最小电阻之间实现最优平衡。例如，凹入区域不限于延伸至芯片的周长，并且可能延伸入芯片的中间。考虑到本公开内容，本领域技术人员可预料到其它布置构造。 
图3是沿着切割线A-A的图2所示的器件的简化横截面视图。器件200可以是在半导体芯片上制造的垂直场效应晶体管，其包括基板300和在基板300上延伸的外延层302。在一个实施方式中，将基板300制造成比传统基板更薄，并且，在基板300的背侧表面上形成高度导电的互连层320(例如，包括诸如铝或铜的金属)。通过使用更薄的基板300，可通过减小必须在芯片切割过程中切割的基板300的量来增加工艺强度(process robustness)。另外，可通过与高度导电的互连层320一起使用薄基板300来显著改善热耗散。此外，更薄的基板和高度导电的背侧互连320的组合基本上将基板 对Rdson的影响最小化。然而，根据期望的设计目标和器件性能标准，也可用在没有导电层320的情况下使用具有更大厚度的典型基板来形成器件200。在一个实施方式中，通过执行背侧金属沉积来形成背侧互连层320。 
外延层302与基板300的一部分重叠，并且包括在其中形成有源结构的有源区域202。在一个实施方式中，外延层302的厚度在3至12μm的范围内，其中基板300具有在50至700μm的范围内的厚度。在一个具体实施方式中，外延层302的厚度最初为约7μm，并且在工艺结束时由于基板的向上扩散(up-diffusion)而减小至5μm的厚度。外延层302的厚度可以比传统实施方式的厚度薄高达35％，这降低了制造器件的总成本。此外，如图1B所示的传统钻孔工艺(sinker processes)需要附加的退火步骤，以将掺杂剂扩散到基板中，其不再是需要的。这降低了热预算和向上扩散的变化。 
将有源区域202与器件的剩余部分分开的是终端区域310。例如，可以使用硅的局部氧化(LOCOS)工艺来形成终端区域310，该工艺产生在有源区域与器件的外围之间用作隔离结构的场氧化区域。外延层302终止于倾斜侧壁306，在该处开始出现凹入区域210。在所示出的实施方式中，凹入区域210穿过划线区域214延伸至芯片的边缘。取决于所使用的具体工艺，外延层302的倾斜侧壁可以具有在45-90度范围内的角度。侧壁上的斜面可允许更好的阶梯覆盖，并使得在光刻过程中能够沉积和覆盖光致抗蚀剂层。可替换地，侧壁306可以具有各向同性侧壁分布(轮廓)。高度导电的顶侧互连层304(例如，包括金属)延伸到凹入区域210中，以接触凹入区域中的基板300的顶表面。与基板300具有相同导电类型的注入区域312可沿着外延层302的侧壁和沿着凹入区域210中的基板300的表面区域形成，以减小与基板300的互连318之间的 接触电阻。取决于应用，传统的优化注入工艺可用来实现期望的接触电阻。 
在一个实施方式中，有源区域202包括具有顶侧互连324和顶侧互连304的功率MOSFET，其中顶侧互连324用作源极互连，顶侧互连304用作接触基板300的漏极互连。可使用掩模步骤同时形成漏极互连304、源极互连324和栅极互连(未示出)。在漏极凹入区域210沿着芯片的外围延伸的情况下，漏极互连304有利地围绕有源区域324形成相等的电势环。在所示出的实施方式中，漏极互连304在到达划线之前终止。这在到达有源区域的芯片切割工艺的过程中用作对任何可能的损坏的缓冲。介电层326(例如，包括氧化物)在顶侧互连层304与324之间的区域中的外延层302上延伸。在顶侧互连层上以及其之间延伸的绝缘层318(例如，包括一个或多个氧氮化物、聚酰亚胺和BCB)用作钝化层，并帮助限定焊盘区域(未示出)。 
图4是示出了以下三种情况中的基板电阻与基板厚度的关系的曲线图：没有背部金属，背部金属具有0.5μm的厚度，以及背部金属具有5μm的厚度。虽然对在200-300μm之间的典型基板厚度使用背侧互连可看到电阻的最小改进，但是背侧互连层的好处变得宣称基板厚度减小。如所示出的，对于在50-200μm范围内的基板厚度来说，包括背侧互连变得越来越重要。典型的背部金属厚度为大约7μm，但是，当为了器件功能性而需要较小电阻时，其可能逐渐增加。随着技术趋势从当前的200μm的基板厚度朝着50-150μm之间的基板厚度发展，由于使用具有较厚的背部金属的更薄基板而获得的改善的电阻变得越来越重要。 
图5A-5F是示出了根据本发明的实施方式的用于形成图3中的结构的工艺的各种步骤的简化横截面视图。在图5A中，提供了半导体基板500。在一个实施方式中，半导体基板500包括硅。取决 于器件类型，基板500可以是N型或P型。在其它实施方式中，基板500可以包括SiC或GaN。在图5B中，使用传统的沉积或选择性外延生长(SEG)工艺在基板500上形成外延层502。根据待形成的器件的具体限制，外延层502可以是掺杂的N型或P型。 
在图5C中，在芯片的有源区域504中形成器件结构。例如，可在有源区域504中制造利用沟槽栅极设计的垂直MOSFET的一部分。然而，如本领域的技术人员可以理解的，在有源区域504内也可制造其它器件结构。例如，可使有源区域504的布置适合于如下面结合图7A-7C描述的具体的器件应用。当形成有源结构时，可以形成围绕有源区域的终端区域506中的终端结构。 
在图5D中，外延层502的外部是凹入的。这可能通过首先使用传统的光刻工艺，并且随后进行湿法或干法硅蚀刻以去除外延层502的外部来执行。蚀刻工艺可适于获得倾斜的侧壁512。包括倾斜的侧壁512可对后续的工艺步骤提供更好的阶梯覆盖(例如，不管增加的表面状况如何，使得都能够沉积光致抗蚀剂层)。如果执行干法硅蚀刻，则可获得70至90度范围内的侧壁角度，并且，如果执行湿法蚀刻工艺，则可获得45度范围内的侧壁角度。如本领域的技术人员可以理解的，通过更改工艺参数和条件可以形成不同的侧壁角度。去除外延层502的外部可形成凹入区域510，基板500的表面暴露于凹入区域510中。 
在备选的实施方式中，代替形成并图案化外延层，可以使用选择性外延生长(SEG)工艺来形成外延层。例如，可以使用SEG工艺来选择性地形成外延层，而不需要后续的图案化工艺，从而去除外延层的不想要的部分。 
在图5E中，在凹入区域中注入掺杂剂，以在基板500中形成注入区域514。注入区域514沿着倾斜侧壁512和暴露于凹入区域 510中的基板500的上区域延伸。注入区域514提供高度掺杂的区域，以形成与基板500的低电阻的顶侧接触。在注入过程中，屏蔽有源区域504和终端区域506。如本领域的技术人员可以理解的，可以改变用于注入工艺的参数和条件，以达到期望的接触电阻。 
在图5F中，形成顶侧互连层516，例如，金属或其它高度导电材料，使得其延伸到凹入区域510中以形成与基板500的顶侧接触。在相同的工艺期间，使用已知的掩模技术，形成其它顶侧互连层，例如，有源区域504中的源极互连518和栅极互连(未示出)。在顶侧互连层516与518上以及它们之间延伸地沉积绝缘层520。绝缘层520可以被用作钝化层，并且也可以用来限定各种焊盘区域，例如，在垂直于图5F所示平面的平面中的栅极、源极和漏极焊盘区域。 
可以可选地在基板500的背侧上沉积背侧互连层522(例如，包括诸如铝或铜的金属)。背侧互连层522允许使用更薄的基板，导致更低的Rdson以及由芯片切割工艺引起的更少的损坏。另外，由于导电层522用作热扩散层，所以使用导电层522能改善热耗散。 
取决于应用，可以组合或甚至分离上述工艺的一些步骤，并且，可以以其它次序或顺序来执行一些步骤。取决于实施方式，可以增加其它步骤或可以省略步骤。 
图6是与沿图2中的切割线B-B的截面图相对应的简化图，其中包括焊球。器件350可以是垂直MOSFET，并且包括基板300和在基板300上部分地延伸的外延层302。应当注意，为了清楚起见，没有示出大部分细节。沿着顶侧示出了三个互连层332、324、304。互连层332代表栅极互连，并示出了放置栅极接合线或焊球334的总区域。互连层324代表源极互连，并示出了放置源极接合线或焊球336的总区域。接触基板300的互连层304代表漏极互连。还示 出了漏极互连304容纳接合线或焊球338的总区域。虽然漏极互连304直接接触基板300，但是栅极互连332和源极互连324并不直接接触外延层302。例如，在器件350是MOSFET的情况下，源极互连324接触源极和在外延层302中形成的本体区域。 
如所示出的，焊球334和336分别在第一高度处与栅极互连332和源极互连324接触，同时，漏极焊球338在第二较低的高度处与漏极互连304接触。在示例性的实施方式中，第一与第二高度之间的差可以是5μm。在制造过程提供两层金属的备选实施方式中，如下所述在相同平面上形成三个焊球334、336、338。使用第一层金属来形成互连层332、324、304。第二层金属接触漏极互连304，并在第一层金属不延伸的外延层302的区域上延伸。因此，在外延层上延伸的第二层金属的部分处于与互连层332和324相同的平面中。然后，可以将漏极焊球置于在外延层上延伸的第二层金属的部分上。因此，根据本发明的实施方式形成的顶侧接触有利地使得能够提供离散器件的芯片级封装(CS)，例如，垂直MOSFET。本领域的技术人员可以预料到用于使得能够使用各种封装技术的焊球和接触焊盘的许多其它构造。 
应当注意，虽然在MOSFET的背景中描述了本发明的实施方式，但是本发明并不仅仅限于对MOSFET的应用。可在任何器件中实现本发明，尤其是垂直导电器件，其中与基板的顶侧接触是期望的。提供图7A-7C，以示出本发明在许多示例性垂直器件中的应用。在图7A-7C中，复制图3中的横截面视图，其中放大有源区域202的一部分以示出几个可能的垂直器件的细节。图7A示出了传统的垂直沟槽栅极FET的简化横截面视图。图7B示出了传统的垂直屏蔽栅极FET的简化横截面视图。图7C示出了垂直平面栅极FET的简化横截面视图。在图7A-7C的每一个中，底层与基板300相对应，并且，标记为n-(p-)的重叠区域与外延层302相对应。在所 有的图7A-7C中，不在括号中的各种区域的导电类型与n-够道MOSFET相对应，并且，在括号中表示的区域的导电类型与p-够道MOSFET相对应。可以仅通过倒转如图7A-7C的每一个中示出的基板的导电类型来获得MOSFET的另外的IGBT变型。 
虽然上面是本发明的具体实施方式的完整描述，但是，考虑到本公开内容，本领域的技术人员可以预料到各种修改、变型和替代方式。例如，虽然使用FET说明了本发明，但是本发明可容易地应用于其它类型的器件，例如，垂直导电整流器(包括肖特基整流器和TMBS整流器)、垂直导电二极管、和SynchFETTM(具有集成在一个芯片上的FET和肖特基二极管)。因此，本发明的范围不应限制于这里描述的实施方式，而是相反由所附的权利要求限定。 

Claims (35)

1.一种垂直导电MOSFET半导体器件，包括：
半导体基板，具有顶侧表面和背侧表面，所述半导体基板用作垂直导电器件的端子，用于在操作过程中对所述垂直导电器件加偏压；
外延层，在所述半导体基板的所述顶侧表面上延伸，但是在到达所述半导体基板的边缘之前终止，以便沿着所述半导体基板的外围形成凹入区域；以及
金属互连层，延伸到所述凹入区域中，但是在到达所述半导体基板的边缘之前终止，所述互连层电接触所述凹入区域中的所述半导体基板的顶侧表面，从而为所述半导体基板提供顶侧接触。
2.根据权利要求1所述的半导体器件，其中，所述半导体基板包括硅。
3.根据权利要求1所述的半导体器件，其中，所述半导体基板的厚度在50-100μm的范围内。
4.根据权利要求1所述的半导体器件，其中，所述外延层的厚度在3-12μm的范围内。
5.根据权利要求1所述的半导体器件，其中，所述半导体器件是场效应晶体管，并且所述互连层用作顶侧漏极互连。
6.根据权利要求1所述的半导体器件，其中，所述互连层部分地填充所述凹入区域，使得所述凹入区域中的所述半导体基板的所述顶侧表面的一部分保持未被所述互连层覆盖。
7.根据权利要求1所述的半导体器件，其中，所述凹入区域沿着所述半导体基板的整个周长延伸。
8.根据权利要求1所述的半导体器件，其中，将所述凹入区域中的所述互连层的区域预设计成用于容纳外部连接的焊盘区域。
9.根据权利要求8所述的半导体器件，其中，所述互连层在更远离所述焊盘区域的区域中具有更窄的宽度。
10.根据权利要求8所述的半导体器件，其中，所述互连层的宽度在从离所述焊盘区域最远的点朝着所述焊盘区域的方向上增加。
11.根据权利要求8所述的半导体器件，其中，所述半导体器件是FET，并且所述焊盘用作用于所述FET的漏极焊盘，所述半导体器件进一步包括用于容纳外部连接的源极焊盘区域，所述源极焊盘区域位于与所述漏极焊盘不同的高度处。
12.根据权利要求1所述的半导体器件，其中，接触所述凹入区域的所述外延层的侧壁是倾斜的。
13.根据权利要求1所述的半导体器件，其中，所述外延层的侧壁具有各向同性分布，所述外延层终止于所述侧壁。
14.根据权利要求1所述的半导体器件，其中，在所述凹入区域中延伸的所述半导体基板的部分包括与所述半导体基板相同的导电类型的注入区域，所述注入区域直接在所述互连层下方延伸，并且具有掺杂剂浓度，以便将所述互连层与所述半导体基板之间的接触电阻最小化。
15.根据权利要求12所述的半导体器件，其中，所述注入区域延伸到所述外延层的倾斜侧壁中。
16.根据权利要求1所述的半导体器件，进一步包括在所述金属互连层上延伸的钝化层，所述钝化层具有为了容纳外部连接而暴露所述互连层的表面区域的接触孔。
17.根据权利要求1所述的半导体器件，进一步包括接触所述半导体基板的所述背侧表面的另外的导电互连层。
18.根据权利要求17所述的半导体器件，其中，所述另外的导电互连层包括金属。
19.根据权利要求1所述的半导体器件，其中，所述外延层包括有源区域和将所述有源区域与所述凹入区域分开的终端区域。
20.根据权利要求1所述的半导体器件，进一步包括：
在所述外延层中的本体区域，所述本体区域和所述外延层具有相反的导电类型；
在所述本体区域中的源极区域，所述源极和本体区域具有相反的导电类型；
 栅电极，延伸到所述本体区域附近，但是与所述本体区域绝缘，所述栅电极与所述源极区域重叠。
21.根据权利要求20所述的半导体器件，进一步包括：
在所述本体区域中的重本体区域；以及
源极互连层，与所述源极区域和所述重本体区域电接触。
22.根据权利要求20所述的半导体器件，其中，所述栅电极在形成于所述本体区域中的沟槽中延伸。
23.根据权利要求22所述的半导体器件，其中，所述沟槽进一步包括在所述栅电极下面的屏蔽电极。
24.根据权利要求20所述的半导体器件，其中，所述栅电极是平坦栅极。
25.一种形成垂直导电MOSFET半导体器件的方法，所述方法包括：
提供具有顶侧表面和背侧表面的半导体基板，所述半导体基板用作垂直导电器件的端子，用于在操作过程中对所述垂直导电器件加偏压；
形成外延层，所述外延层在所述半导体基板的所述顶侧表面上延伸，但是在到达所述半导体基板的边缘之前终止，以便沿着所述半导体基板的外围形成凹入区域；以及
形成金属互连层，所述金属互连层延伸到所述凹入区域中，但是在到达所述半导体基板的边缘之前终止，所述互连层电接触所述凹入区域中的所述半导体基板的顶侧表面，从而为所述半导体基板提供顶侧接触。
26.根据权利要求25所述的方法，其中，所述凹入区域沿着所述半导体基板的整个周长延伸。
27.根据权利要求25所述的方法，其中，所述互连层部分地延伸到所述凹入区域中。
28.根据权利要求27所述的方法，其中，所述形成外延层的步骤包括：
使用光刻工艺来选择性地暴露所述外延层的一部分；以及
使用蚀刻工艺来去除所述外延层的一部分。
29.根据权利要求28所述的方法，其中，所述蚀刻工艺包括湿法蚀刻工艺。
30.根据权利要求28所述的方法，其中，所述蚀刻工艺包括干法硅蚀刻工艺。
31.根据权利要求25所述的方法，进一步包括：
在形成所述互连层之前，注入掺杂剂以在所述凹入区域中延伸的所述半导体基板的部分中形成注入区域，所述掺杂剂与所述半导体基板具有相同的导电类型。
32.根据权利要求31所述的方法，其中，接触所述凹入区域的所述外延层的侧壁是倾斜的，并且将所述掺杂剂进一步注入到所述外延层的所述倾斜侧壁中。
33.根据权利要求25所述的方法，其中，使用选择性外延生长工艺来形成所述外延层。
34.根据权利要求25所述的方法，进一步包括：
形成在所述金属互连层上延伸的钝化层，所述钝化层具有为了容纳外部连接而暴露所述互连层的表面区域的接触孔。
35.根据权利要求25所述的方法，进一步包括：
形成接触所述半导体基板的所述背侧表面的另外的互连层。
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