CN101901815A - 半导体器件及使用该半导体器件的半导体集成电路 - Google Patents

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Abstract

本发明提供一种半导体器件及使用该半导体器件的半导体集成电路，其根据电路的动作特性，灵活使用具有背栅的MOS，在宽度较宽的温度范围内实现高速且低功率的LSI。本发明使用具有薄膜埋入氧化膜层的FD-SOI，将薄膜埋入氧化膜层的下层半导体区域作为背栅，在逻辑电路块中，块中的负荷较轻的逻辑电路，适合块激活地从块外控制背栅的电压。在产生该背栅驱动信号的电路、以及电路块输出部等负荷较重的逻辑电路，使用连接了栅极和背栅的晶体管，利用栅极输入信号直接控制背栅。

Description

半导体器件及使用该半导体器件的半导体集成电路
本申请是申请日为2006年7月27日、申请号为200610107885.0、发明名称为“半导体器件及使用该半导体器件的半导体集成电路”的发明专利申请的分案申请。
技术领域
本发明涉及要求高速且低功耗的半导体器件，尤其涉及适用于在便携设备中使用的低功率处理器用电路有效的技术。
背景技术
近年来，对于半导体器件、特别是处理器等半导体器件，强烈要求高速化和低功耗化。
通常，高速化能够通过降低阈值电压来实现。作为降低阈值电压的方法，已知有对MOS晶体管的衬底施加电压的方法。例如，如“A 0.9-V，150MHz，10-mW，4mm2，2-D Discrete Cosine TransformCore Processor with Variable Threshold-Voltage(VT)Scheme”，Journalof Solid-State Circuits，IEEE，1996年，VOL.31，No.11，p.1770-1779所述，对CMOS的衬底(晶片)施加电压(参照该文献的图2)，改变阈值电压，从而改变电流能力。
但是，在为了高速化而降低阈值电压时，产生如下问题：漏电流增大，与此相伴地功耗也增大了。
因此，为了在高速化的同时实现低功耗，需要有在降低阈值电压的同时抑制漏电流增大的技术。作为提高MOS型晶体管的电流能力并同时降低漏电流的方法，有根据晶体管的动作状态使施加在背栅的电压变化的技术。例如，已知有如下结构：在构成液晶显示装置的像素的薄膜晶体管的下层部形成用绝缘膜覆盖的导电性的遮光层，并将其作为背栅，通过对该背栅施加电压，来改变薄膜晶体管的电流能力，在将信号电压写入像素时提高电流能力，在写入后抑制漏电流(参照日本特开2000-131713号公报)。
或者，已知有如下方法：在使用体(bulk)MOS晶体管的电路中，通过在激活(active)时和休眠(stand by)时，控制施加在背栅的电压，在高速化的同时实现低功耗化(参照日本特开平10-340998号公报)。
发明内容
但是，在衬底(晶片)施加偏压的方法，通常具有MOS晶体管的漏电流增大这样的问题(例如，在用CMOS构成的3GHz的PC用处理器的情况下，其漏电流每个芯片为20～30A)。即，在CMOS的各晶体管的源极和漏极端子与衬底(晶片)端子之间存在PN结。例如在nMOS中，衬底为p型、源极为n型。为了在动作时降低阈值，在nMOS中对衬底(晶片)施加正电压，但由于PN结已导通，因此，能够施加的电压范围存在限制。特别是当温度变高时该范围就更窄了。在低功率处理器应用中，相对于源极能够施加在衬底(晶片)上的电压值的界限为：在室温下为0.5V左右，在高温(例如80℃)下为0.2V左右。这样一来效果变少，而此时由PN结引起的电流并未减小，要符合目标规格是很困难的。另外，当不仅用正电位切换，还用0V和负电压切换的情况下，阈值电压相对于施加在衬底上的电压的变化较小。由此，引起所希望的阈值电压变化所需要的电压振幅较大，还需要用该电压振幅驱动较大的电容。
另一方面，还有对在衬底、源极和漏极之间不具有PN结的SOI构造的器件，使用上述专利文献1所示的背栅的方法。该方法需要有根据器件的动作状态控制施加在各器件背栅上的电压的电路。但是，在构成系统的单元电路中，根据其功能高速性和低功耗化的要求程度不同，对构成电路的所有器件均施加背栅电压的方法，对整个系统的低功耗化并不有效。另外，即使采用根据各个器件控制施加电压的方法，也存在使电路结构变得复杂这样的问题。
另外，在上述使用体MOS晶体管的电路中，存在还需要有用于切换施加在背栅上的电压的开关电路这样的问题。
因此，本发明的目的在于提供一种半导体器件，通过控制施加在MOS器件背栅上的电压来降低阈值电压并抑制漏电流，从而实现高速化和低功耗化，进而，还提供一种半导体器件，不增大控制背栅所需要的电路规模，而是使每个构成系统的电路适合其电路功能地灵活使用。
本发明的目的能够通过如下的半导体器件来实现，即，一种半导体器件，其特征在于，在半导体衬底上具有完全耗尽型SOI·MOS晶体管，所述晶体管具有经由埋入氧化膜形成的第一半导体层；形成在上述第一半导体层且具有上述第一半导体层厚度的源极区域和漏极区域；被上述源极区域和漏极区域夹持地形成的沟道区域；形成在该沟道区域的第一主面侧的第一栅极；由与上述埋入氧化膜下表面接触而形成的导电层构成的第二栅极；以及包围上述第一半导体层周围地形成在上述半导体衬底上的绝缘分离层，上述半导体器件包括第一电路，由上述第一栅极与上述第二栅极电连接的第一MOS晶体管构成；以及第二电路，由独立地对上述第一栅极和上述第二栅极的每一个进行电控制的第二MOS晶体管构成，上述第二电路的第二栅极由上述第一电路控制。
即，在完全耗尽(FD)型的SOI构造中，使用其特征在于埋入氧化膜(BOX)层较薄(例如30nm或30nm以下)的晶体管。由此，驱动将该BOX层作为栅极绝缘膜的背栅，能够动态地取得阈值较高的状态和较低的状态。由于有BOX层，因此，像现有例那样的PN结不存在，由该PN结引起的电流不流过。
在本发明中，尤其在组合使用将该背栅连接在通常栅极上的MOS晶体管和独立驱动该背栅和通常的栅极的MOS晶体管方面，具有明显的特征。后者的MOS晶体管在预先设定的电路块中，公共连接pMOS部分的背栅，同样地，公共连接nMOS部分的背栅，按照电路块的激活(根据输入信号进行逻辑动作，并输出输出信号的状态)分别控制该端子。前者的MOS晶体管也用作驱动负荷较重的电路、驱动在使用后者的MOS的电路块公共连接的背栅的电路、以及设置在电路块和电源之间的开关MOS。
由此，能够通过驱动背栅来提高MOS晶体管的驱动能力并实现高速性，另外，在不对负荷进行充电或放电的状态下，能够通过反极性地驱动背栅，处于漏电流较小的状态。因此，能够兼备高速性和低功率性。
根据本发明，能够在抑制电路规模增大、减少半导体芯片面积增大的同时，实现低功率处理器等半导体器件的高速化和低功耗化。
附图说明
图1是表示本发明的第一实施例的图。
图2是表示图1的动作例的图。
图3A、3B是表示pMOS的剖视图例的图。
图4A、4B是表示nMOS的剖视图例的图。
图5A、5B是表示nMOS的特性例的图。
图6A、6B是表示连接栅极和背栅时的nMOS的特性例的图。
图7是表示本发明的第二实施例的图。
图8是表示电源电压的例子的图。
图9是表示本发明的第三实施例的图。
图10是表示本发明的第四实施例的图。
图11是表示本发明的第五实施例的图。
图12A是表示本发明的CMOS的俯视图例的图。
图12B是在图12A所示的A-A1-A2-B2-B1-B线的剖视图。
图13是表示CMOS的剖视图例的图。
图14是表示CMOS的剖视图例的图。
图15是表示CMOS的剖视图例的图。
图16是表示本发明的第六实施例的图。
图17是表示图16的动作例的图。
图18A、18B是表示栅极电极材料和栅极绝缘材料的图。
图19是表示本发明的第七实施例的图。
图20A、20B是表示图19的控制例的图。
图21A是表示检测温度变化和偏差，并发生对其进行修正的电压的电路例SVC的图。
图21B是表示构成图21A的一部分的VCA generator的电路例的图。
图22是表示CMOS的剖视图例的图。
图23是表示CMOS的剖视图例的图。
图24是表示CMOS的剖视图例的图。
图25是表示由4个晶体管构成的SRAM电路例的图。
图26是表示由6个晶体管构成的SRAM电路例的图。
图27是表示由3个晶体管构成的DRAM电路例的图。
图28是表示由3个晶体管构成的DRAM电路例的图。
图29是表示逻辑电路和存储器的配置例的图。
图30是表示逻辑电路和存储器的配置例的图。
图31A是表示将检测温度变化和偏差，并发生对其进行修正的电压的电路SVC装载于多个相同芯片上的实施例的图。
图31B是表示图31A的SVC1的结构例的块(block)配置图。
图32是表示具有背栅的结构例的图。
图33是表示具有背栅的结构例的图。
图34是表示PD-SOI的结构例的图。
具体实施方式
下面，参照附图详细说明本发明。
<实施例1>
图1是表示发明的第一实施例的图。
该电路能够大致分成3个块。首先，DCL是逻辑电路块，BAC是控制该DCL的背栅的电路，PFC是驱动通常负荷较大的输出端子BO1的电路。
在DCL中，以2级反相(inverter)电路作为逻辑电路的例子，对该块的输入是BI1，输出是C01。电源电压是VCC，接地电压是VSC。C21和C22是反相电路，C21的输入是BI1，C21的输出为C22的输入，C22的输出为C01。在该DCL逻辑电路块、即该图1所示的例子的2级反相电路中，具有如下特征，即，构成该逻辑电路的CMOS晶体管包括能够从外部(从该逻辑电路块以外)控制其背栅的晶体管。在该图1的C21和C22中，其pMOS晶体管的背栅被汇集为BGP，另外，nMOS晶体管的背栅被汇集为BGN。由此，将在后面阐述如下内容：能够根据该逻辑电路块的动作模式、动作状态使背栅的电压变化。通过使背栅电压变化，能够在nMOS和pMOS中使其阈值电压变化。由此，通过使在BGP和BGN发生的信号电压变化，从而在待机状态下使背栅电压变化，变成阈值电压较高的状态，使漏电流减少；相反地，在动作时使背栅电压变化，变成阈值电压较低的状态，导通电流增大，能够得到较大的驱动电流。
BAC是发生该BGP和BGN的电路，在此，取为由直接连接栅极和背栅的2级反相器构成的C1。电源电压是VCA，接地电压是VSA。BA1是输入信号，通过该信号切换BGP和BGN，由此，能够改变DCL所包含的nMOS和pMOS的阈值电压的状态。
PFC是用于接受逻辑电路块DCL的输出C01，并驱动较长的布线等负荷较重的端子即B01的电路。在该图1中，取为由直接连接栅极和背栅的1级反相器构成的C3，但要根据B01的负荷大小来改变级数。电源电压是VC0，接地电压是VS0。
在这3个部件中，电源电压VCA、VCC、VCO的电位可以相同也可以不同。在为相同的电位的情况下，往往要在实际的LSI芯片设计中，从与外部电源连接的焊盘(pad)对VCA、VCC、VCO独立地准备电源布线。VCA、VCC、VCO例如为1V。另外，VSC、VSA、VSO为接地电压，但也可以分别是与此不同的电压。也能取负电压。
根据本实施例，由于能够改变DCL中的nMOS和pMOS的阈值电压的状态，因此，能够根据DCL的动作状态来选择DCL中的阈值电压。由此，在需要高速化时，能够绝对值较低地设定阈值电压，在可以低速的情况下或待机状态中，能够较高地设定阈值电压，将漏电流抑制得较低。这样就能够实现高速化和低功率化。
图2是说明图1的结构的动作例的图。BA1是起动是否将DCL激活、即改变DCL状态的信号，BGP和BGN是由BA1发生的、控制DCL的控制信号。BI1是向逻辑电路块DCL输入的输入信号，B01是用PFC对DCL的输出C01进行电流放大后的信号。在此，不将DCL激活时的BA1的电压电平是低电压电平的VSA，将DCL激活时的BA1的电压电平为高电压电平VCA。
在初始状态下，当DCL为待机状态时，BA1为低电压电平即VSA。由此，在BAC中通过2级反相器，BGP变成VCA的电压电平，BGN变成VSA的电压电平。由此，在DCL内pMOS、nMOS这两个MOS晶体管中，处于阈值电压较高的状态，能够将漏电流抑制得较低。
为了将DCL激活，首先，BA1从VSA的电平切换到VCA的电平。由此，在BAC中通过2级反相器，切换BGP和BGN的信号。在控制DCL的pMOS的背栅的BGP中，从高电平VCA切换到低电平VSA，在控制nMOS的背栅的BGN中，从低电平VSA切换到高电平VCA。由此，在DCL内，pMOS、nMOS两者的阈值电压变低，处于可进行高速动作的状态。然后，从BI1输入到DCL的信号成为有效的信号，响应该输入信号，由DCL进行逻辑动作。在图1例子中，该逻辑动作由2级反相器完成。这是为了便于简单地进行说明，当然也可以用NAND、NOR这样的其他逻辑电路组成，另外，输入BI1也可以是多个。该逻辑动作的结果被输出到图1的C01，其由输出缓冲器即PFC提高驱动力，成为B01的输出。作为输入到BAC的BA1的发生单元，可以在图1的块之外做成，但也可以由图1的电路块的更前一级的电路块做成；或者准备集成了各种电路块的电路块并在此发生；或者设置对输入信号BA1的状态进行监视的电路，根据该信号状态发生等。也可以从外部装置输入。
在DCL的逻辑动作结束、并要使其不激活时，再次将BA1切换成VSA的电压电平。接受到该信号后BAC进行动作，BGP变成VCA，BGN变成VSA。当将该信号输入到DCL的pMOS和nMOS的背栅时，这些MOS晶体管的阈值电压再次变高。由此，该DCL再次处于不激活状态。
在本实施例中，通过进行这样的动作，能够实现高速性、低功率化、低漏电流化。
接着，说明用于进行这样的动作的MOS晶体管的构造例。
图3A、3B是表示pMOS的构造例的图。图3A表示电路图，图3B表示剖视图例，并使端子名称相对应。
在图3B中，p-sub是基板，其端子是SB，STI是沟槽式绝缘区域(沟槽隔离(trench isolation)区域)，UTB是埋入氧化膜。UTB的厚度例如为10～20nm。在该UTB上形成有MOS，S是源极端子，G是栅极端子，D是漏极端子，这些端子经由硅化物SC与p+区域(源极)、n区域(沟道形成区域)、p+区域(漏极)连接。其厚度例如为20nm左右。在栅极的SC和n区域之间具有氧化膜OX，成为所谓的MOS构造。该氧化膜有时也是氧化铪那样的所谓High-k膜。栅极由硅化物构成，例如NiSi。也可以考虑其他金属材料。在UTB下具有n区域，该n区域与端子BG连接。由此，如电路图3A所示，BG以UTB为绝缘膜，以经由电容器的形式与图3B的n区域连接。这成为如下构造：当将该UTB选择为第二栅极氧化膜时，在MOS构造的背面存在第二栅极。因此，将该栅极称作背栅。使用该构造的电路的结构例为图1。若预先给予p-sub的电位，使得BG连接的n区域、和p区域即SB连接的p-sub的电压差不为顺时针方向，则能够在该范围内对BG施加电压，并能够改变UTB上部的MOS的阈值。在这样的构造中，当沟道形成区域为上述例子的20nm左右厚度时，源极和漏极所夹持的栅极下的半导体区域(沟道区域)完全耗尽。这种在绝缘膜UTB上具有完全耗尽的沟道区域的构造，在不限定UTB的厚度时通常称作FD-SOI构造。
图4A、4B是表示nMOS的构造例的图。由于与在图3A、3B的pMOS的构造例中切换p型和n型时共用的部分较多，因此，该部分的说明从略，但是，在UTB上构成MOS，并由硅化物构成的栅极、由n+和硅化物构成的源极和漏极组成。在该图4A、4B例子中，在BG所连接的p区域、和浓度比通常淡但同样为p区域即p-sub(端子为SB)之间设置n区域，使得能够用端子TW进行控制。这是为了将BG所连接的p区域和相同p区域即p-sub电分离。BG所连接的端子BG的电位如在图1和图2中说明的那样进行变化，因而这些电位即使被施加在BG上，也能够从TW给予像可用PN结的逆电位实现与p-sub(SB)电分离那样的电位。分成图3A、3B的pMOS和图4A、4B的nMOS这两个进行图示，但实际上是在相同p-sub中形成nMOS和pMOS。
图5A、5B和图6A、6B表示在背栅(BG)施加电压的情况的例子。
在图5A、5B中，图5A是电路图，图5B是改变背栅BG的电压VBGS时的漏极电流IDS的栅极/源极间电压VGS的依存性。当从该图5B观察例如栅极/源极间电压VGS为0V的点的电流、即截止状态下的漏电流值时，可以清楚在BG的电压VBGS为0V时，栅极宽度每1微米是10-10安培，而在VBGS是1V时，3位数或3位数以上较大的电流流过。另外，由于该图的纵轴是对数因而难以理解，但是在VGS为1V的点、即在导通电流也20％左右，VBGS为1V时比VBGS为1V时大。这样，在相同的栅极/源极间电压VGS中，能够通过改变背栅电压VBG取得不同的电流。由此，如在图1、图2说明的那样，在电路块DCL中，能够根据其状态做出漏电流较小的状态或者导通电流较大的状态。
在图6A、6B中，如图6A的电路图所示，示出了背栅和栅极直接连接、仅用栅极G驱动时的漏极电流IDS的栅极/源极间电压VGS的依存性。在图6B中，A线是此时的依存性。B线表示图5B的VBGS为1V时依存性的线，C线表示图5B的VBGS为0V时依存性的线。这样，在VGS为0V、即截止状态下，实现较小的漏电流，并且，在VGS为1V的状态下实现较大的导通电流。由此，如在图1、图2说明的那样，通过用于电路块BAC或电路块PFC，能够实现高速且低功率、低漏电流。
在本发明中，如图5A、5B所示，在像图1的DCL那样汇集的逻辑电路独立地控制BG。通常，系统LSI是集成了多个电路块而成的，但所有电路块并不总是动作，在时间上、空间上动作的部分是多个电路块的一部分，其时时刻刻都在转移变化。由此，仅在被激活的电路块为导通电流高的状态，在未激活的多个电路块中为截止电流极小的状态，从而能够实现高速化、低功率化、低漏电流化。进而，由于背栅从该电路块之外进行驱动，因此该电路块的动作持续进行，从而DCL内的各电路不会驱动背栅。由于在电路块内部布线较短，因此，各电路驱动的负荷大致取决于栅极电容。由此，不增加该栅极电容便很重要。另一方面，图1的BAC是判断是否将DCL激活的电路，背栅必须在该电路内驱动。通常，激活以完整的时间单位进行，因此，在其最初和最后可以由BAC驱动，另一方面，必须是在任何时候都能接受转移到激活状态的信号的状态。由此，使用控制简单的图6A、6B的连接方法。由于PFC要驱动较大的负荷，因而栅极电容增加的影响变小，由此，这些电路也使用控制简单的图6A、6B的方法。
以上，将使用具有薄膜Box层的FD-SOI连接栅极和背栅的第一晶体管、以及在动作时和待机时从另一端子改变背栅电压的第二晶体管组合来使用。由此，在逻辑电路块中，在块中的负荷较轻的逻辑电路使用第二晶体管，公共连接其背栅，能够适合块激活地对该栅极进行控制。另外，在进行该块激活的电路、以及电路块的输出部等负荷较重的逻辑电路使用第一晶体管，能够用其栅极输入信号直接控制背栅。由此，能够实现高速化和低功率化、低漏电流化。
<实施例2>
接着，如此前说明的那样，图1的DCL是逻辑电路块，利用BAC在必要时被激活并进行运算，图7表示其他例子。
在图7中，作为DCL，示出了包括NAND电路C2和NOR电路C3的情况。同时，将pMOS的背栅汇集为BGP，将nMOS的背栅汇集为BNG。输入仅为来自DCL以外的BI1。但往往也有其他输入。另外，C2N1和C3N1在图中没有示出，但与DCL内部的其他电路的输出连接，该输出信号输入。PFC在此取为2级反相器。和图1相同，在BAC和PFC中使用直接连接栅极和背栅的结构。
图8表示电源电压的例子。例子1是使用单一电源电压的情况(按照惯例，不将接地电压0V纳入范围)，仅使用1V的电源电压。即，VCA、VCC、VSC是1V，VSA、VSC、VSO是0V。此时，SGP和SGN为0V或者1V的电压。虽是这种简单的电压结构，但若使用本发明，如图5A、5B或图6A、6B所示，能够使阈值电压变化，因而能够较大地获取动作时的导通电流，同时将待机时的导通电流抑制得极小。如图3A、3B和图4A、4B所示，埋入氧化膜UTB的厚度为10～20nm，使用完全耗尽型的SOI·MOS。另外，栅极材料例如使用NiSi。另一方面，还能够使导通电流更大，使截止电流更小。该情况是例子2。在此其特征在于，在图1或图7的BAC电源中将VCA设为2V、将VSA设为-1V。由此，背栅的振幅变大，当例如以nMOS为例时，在背栅施加2V而不是1V，从而导通电流增加，相反地，当在背栅施加-1V而不是0V时，截止电流减少。虽然在此没有示出，但图3A、3B或图4A、4B的TW和SB的电压，也与之对应地给予适当的电压。
<实施例3>
图9示出了在DCL中使用的其他逻辑电路的例子。pc、carry、s0、s1、sum是输入输出信号。同时，汇集pMOS的背栅将其与BGP连接，汇集nMOS的背栅将其与BGN连接。另外，在该实施例中，以GK表示的电路被置于部分节点。它是保持信号的闩锁电路。该闩锁电路用于稳定地保持在待机时连接的节点的信号电平。驱动能力需要较弱，以便在动作时不妨碍实际驱动该节点的电路。
<实施例4>
该例子如图10和图11所示。作为电路为将各自的输出与输入连接的结构。在该电路中，图10的例子是将背栅连接在了电源上。即，在pMOS中与VCC连接，在nMOS中与VSC连接。这样连接后，如果预先使该闩锁电路具有在激活电路块时、在动作上不妨碍其他电路动作的驱动能力，则即使在未激活、待机时，也与将背栅连接在SGP或SGN上的其他电路不同，其驱动能力不会下降。进而，根据图11所示的本实施例，能够在待机时取得充分地保持此时的电平的驱动能力，并且，在动作时变成不妨碍其他电路动作那样的较小的驱动能力。即，和此前相反，使pMOS的背栅连接到BGN，使nMOS的背栅连接到BGP。这样连接后，当例如以nMOS为例时，由于在动作时其背栅是较低的电平，因此导通电流较小，而在待机时在其背栅施加较高的电压，因而导通电流较大，充分地保持其电压电平。
图12A和图12B是表示本发明的CMOS构造的例子的图。图12A是俯视图，图12B是在A-A1-A2-B2-B1-B线的剖视图。nMOS和pMOS以建立在p-sub上如下述说明的构造的形式形成，两者用开槽型绝缘区域即STI分离。首先对pMOS进行说明，埋入氧化膜UTB上的构造与图3所示的相同的UTB上的构造相同。在UTB下置有n区域，它成为背栅。该背栅经由n+取出到半导体表面。n+取出区域和包含UTB的pMOS部分的分离区域，是比STI还浅的开槽型绝缘区域即SSTI。在nMOS部分，埋入氧化膜UTB上的构造与图4所示的相同的UTB上的构造相同。在UTB下置有p区域，它成为背栅。该背栅经由p+取出到半导体表面。p+取出区域和包含UTB的nMOS部分的分离区域，是比STI还浅的开槽型绝缘区域即SSTI。进而，在UTB下的p区域和相同的p型半导体即p-sub的分离区域设置n型半导体即dn区域。该dn区域用配置在SSTI区域下的n区域和n+区域取出到半导体表面。STI分离这样构成的nMOS和pMOS。dn区域和pMOS的背栅区域即n区域也分离。由此，能够根据电路的动作状态改变阈值电压，能够实现高速且低功率、低漏电流的半导体器件。
图13和图14是表示其他构造例的图。在此，仅表示与图12B的构造差异。在图12中通过开槽型绝缘区域STI分离nMOS和pMOS，而在图13中，为开槽型绝缘区域仅使用SSTI的构造。为此，在nMOS中用dn覆盖所有背栅部分。这样，在UTB下的区域，能够通过p区域即p-sub与nMOS的dn和pMOS的n区域分离。UTB和UTB上部的部分能够通过SSTI分离。由此，不形成STI就能够实现本发明的构造。图14是在形成用于nMOS的背栅区域的p区域时，在nMOS的dn和pMOS的n区域之间形成p区域的例子。由此，能够使nMOS和pMOS更接近地配置。
图15是表示本发明的CMOS构造的其他例子的图。这是用TB这样的埋入氧化膜分离背栅部分和p-sub的构造。由此，在nMOS中，在UTB下做成p区域的背栅，在pMOS中，在UTB下做成n区域的背栅。nMOS的p区域背栅在p+区域取出到半导体表面，pMOS的n区域背栅在n+区域取出到半导体表面。不需要设置n区域来分离nMOS的p区域背栅和p-sub。根据本实施例，可以更接近地配置nMOS和pMOS，能够实现面极较小的半导体器件。
图16是表示本发明的其他构造例的图。与图1、图4A、4B的电路结构的差异在于，存在多个(n个)将BAC、DCL、PFC作为一组的电路块，汇集这些电源端子，利用在AAC所示的开关同电源连接。其差异还在于，使用了将该AAC表示在图3等上的构造的MOS，且连接了栅极和背栅。根据该结构，通过连接构成AAC的栅极和背栅的MOS，能够提供将BAC、DCL和PFC作为一组的电路块进行动作所需要的电流，另外，在待机时能够为极小的漏电流。该AAC的控制信号是DS。在该图16中，将BAC、DCL和PFC作为一组的部分称为BLK，它有n个，这n个BLK与一个AAC连接，将其单位称为AREA。将各BLK激活的信号是AB1～ABn。
图17是表示图16的方式的动作例的图。首先，DS从高电平切换到低电平。由此，如图16所示，构成AAC的pMOS为导通状态。因此，名称为AREA的区域和电源被连接起来，处于激活状态。将其称作AREA ACTIVE。在其完成后，仅对AB1到ABn内的必要部分进行激活。在图17中，示出了仅选择AB1的例子。AB1从高电平变为低电平，BLK1内的DCL的MOS的阈值电压为较小的值，可进行高速动作。然后，输入信号BI1的信号变为有效，向B01输出动作结果。要使该BLK未激活，则使AB 1再次回到高电平。由此，DCL内的MOS的阈值电压变为较高的状态，并为待机状态(在图17中记为BLK Stand-by)。在该状态下漏电流变小，但各节点的电压信号被保持，因此，如果再次切换AB1，则能够立刻进入到可动作的状态。这样，从待机状态、未激活状态立即进入到动作状态、激活状态也是本发明的特征之一。要使整个AREA处于待机状态、未激活状态，则只要再次切换DS即可。
图18A、18B表示在本发明的MOS中使用的栅极电极的材料和栅极氧化膜材料。作为例子图18A示出了nMOS的构造例。如图18B所示，作为栅极电极SC的材料例子，并不需要限定于图18A所示的镍硅化物构造，也可以选择金属栅极材料。该材料由作为目标的阈值电压的值来确定。以由该栅极材料确定的阈值为中心，用背栅进行控制。而栅极氧化膜主要示出了被称为Hign-k膜的材料。通常，当在栅极电极使用该图所示的材料时，阈值电压由这些材料确定，可以说具有Hign-k膜从而阈值电压的变化小，能够引出Hign-k膜的优点。
图19是用于说明本发明的其它实施例的图，仅示出了BAC和DCL的一部分。在该实施例中其特征在于，VCA和VSA能够根据动作温度和制造条件来改变值。由此，如图20A所示，随着温度变高，例如使VCA更高、VSA更低，从而能够使由温度变化引起的DCL特性变化变小。或者，虽然是由栅极材料粗略确定的阈值电压，但因制造偏差该值也偏差。如20B所示，还能够发生消除该偏差的电压。
图21A和图21B表示检测该温度变化和偏差，并发生对其进行补正的电压的电路例SVC。Vth detector内部的MOS晶体管是本发明的构造的MOS晶体管，监视流入到晶体管的电流，在VDE发生由电阻确定的电压。作为参考电压，在该例子中使用带隙发生器(band gap generator)，该发生电压是VBG。调整Vth detector内的电阻和MOS大小，使得VDE在VBG附近变化。如果用放大器检测该VDE和VBG的差，则能够发生VCA，使得不管温度和偏差怎样都为恒定的电压，根据该VCA的变化，能够由VSA generator发生VSA。
图22表示用于实现更小面积的本发明的实施例。与图12相比，仅说明当前的变更点。该图22的实施例的特征在于，在dn中做成nMOS和pMOS，在nMOS和pMOS中共用背栅。即，将图12的nMOS的背栅即p区域也用作pMOS的背栅。由此，在图12中，不需要分离nMOS和pMOS的STI。因此，在做成需要更小面积的、例如存储器单元等时有效。
图23与图22不同，将图12的pMOS的背栅即n区域也用作nMOS的背栅。由于能够实现较小的面积，因而在做成存储器单元等时有效。
图24是不分离nMOS的背栅即p区域和p-sub区域的结构。该实施例，第一，在要照原样使用例如现有的整体地做成设计数据或电路的资产时使用。第二，因为该结构能够进行pMOS的背栅控制，因而能够用于仅在pMOS进行背栅控制即可的应用。这在存储器单元或通道栅极(path gate)逻辑电路等中有效。
图25～图28表示存储器单元的例子。
图25是由4个晶体管Tr1、Tr2、Dr1、Dr2构成的SRAM的例子，在存储器单元的内部节点即N1和N2控制Tr1和Tr2的背栅。B 1和B2是读出信号的位线，W1是字线。根据该结构，能够较高地设定Tr1和Tr2内、所需要的一个MOS的阈值电压，较低地设定另一个，能够降低该存储器单元的电力。
图26是由6个晶体管Tr1、Tr2、Ld1、Ld2、Dr1、Dr2构成的SRAM的例子，为如下结构：Ld1和Dr1的背栅与其栅极连接，同样地，Ld2和Dr2的背栅与其栅极连接。根据该结构，能够提高该存储器单元的稳定度。
图27是将本发明适用于由3个晶体管构成的DRAM的实施例。在图27中，根据M2的栅极有无电荷来存储信息。M1是进行在M2的栅极积蓄或放出电荷的信息写入的晶体管。将M1的栅极信号W1称作写入字线，将与M1的源极/漏极端子的另一侧连接的B1称作写入位线。在M2中，根据栅极有无电荷其能流过的电流不同，但通过与该M2串联连接的M3有选择地读出该信息。将该M3的栅极信号W2称作读出字线，将与M3的漏极端子连接的B2称作写入位线。在图27中，连接M2的栅极和背栅。由此，在M2的栅极有电荷的状态下，由于该电压较高，因而M2的阈值电压下降，并流过较大的M2的漏极电流，而在M2的栅极没有电荷的状态下，由于该电压较低，因而M2的阈值电压上升，并仅有较小的电流流入M2。由此，与不进行该控制的状态相比，能够使由信息差引起的电流差较大。
图28是其他实施例。仅说明与图27的结构的差异。在该实施例中，除了在M2上，还在M3上连接栅极和背栅。由此，能够在读出时取得更大的电流，通常，由于仅在M2的栅极进行电荷出入，因而M1为较小的驱动能力即可，但是为了读出电流，M3的驱动能力需要较大，当不使用本发明时，为了使较大的电流流过，必须使其大小变大。这将导致存储器单元面增大，并不理想。
图29～图31A、31B是表示此前所述的逻辑电路方式和存储器单元方式的组合的实施例，表示在半导体器件的芯片上装载怎样的部件。在此，仅表示说明所需要的部分，当然除此之外，根据需要还装载有IO电路、传感器、无线、非易失性存储器等。
在图29中，不在逻辑电路中进行背栅控制，而是在存储器中进行背栅控制，使用以图25为例的4个晶体管，并使用存储器单元。4TrSRAM是使用该4个晶体管、并由存储器单元构成的存储器部分，Logic w/o Back是逻辑电路部分。因为具有能够使使用该结构的剖面构造变得简单的特征，因而成本变低。即，在存储器部分使用图23的构造，在逻辑电路部分使用图24的构造。这两个构造为相同的工序。
图30是包括在逻辑单元进行背栅控制的方式的实施例。在存储器部分(4TrSRAM)上，装载由进行背栅控制且由4个晶体管构成的存储单元构成的存储器，和使用以图26为例的6个晶体管并使用存储器单元的存储器部分(6TrSRAM)，在逻辑电路部分(Logic)上，装载以图1为例的进行背栅控制的电路。作为高速缓冲存储器使用该6TrSRAM，作为工作用的存储器(由于晶体管数是4个比6个少)，能够使用面积较小的4TrSRAM，能够提高整个半导体器件的性能。通过使用该实施例，能够以小面积、低功率装载在此前的实施例中说明的高速、低功率的逻辑电路和在该动作中必须的存储器。
图31A是将检测在图21A说明的温度变化和偏差、并发生对其进行补正的电压的电路SVC装载在多个相同芯片上的实施例。由此，通过按在芯片上看起来均匀的区域或电路形式设置SVC，从而能够进行更精细的控制。在该例子中，在芯片上分成四个区域，由SVC1～4所示的电路发生适合各部分的VCA和VSA。例如，如图31B所示，在SVC1中发生VCA1和VSA1，如块配置例所示，将这些电压提供给该区域内的BAC、DCL。
图32～图34表示背栅控制的例子。
图32示意性地示出了在本发明中使用的构造。具有源极S、漏极D、栅极G1以及栅极氧化膜OX的MOS装载在埋入氧化膜上，做成SOI结构，并以该UTB下的衬底的半导体部分为背栅G2。在此，栅极氧化膜OX的厚度是TOX，源极S和漏极D的厚度为TSOI，埋入氧化膜UTB的厚度为TBOX，而TOX在使用High-k膜时不同，在2nm或2nm以下，TSOI为20nm左右，TBOX为10～20nm左右。
图33表示其他构造。在该构造中，用与栅极G1同样的导电性材料构成背栅G2。在该构造中，需要使背栅G2和栅极G1的位置上下不偏移，但是能够高精度地做成背栅G2。
图34是被称作PD-SOI的TSOI较厚的构造的例子。被称作部分耗尽型，此时如图所示，对栅极下的区域给予电位的端子为G2。在源极S、栅极下的区域之间的PN结不导通的条件下，对G2给予电位。

Claims (2)

1.一种半导体器件，包括：
第一电路块，其具有包括多个第一晶体管的第一子电路块和包括多个第二晶体管的第二子电路块；
第二电路块，其具有包括上述多个第一晶体管的第三子电路块和包括上述多个第二晶体管的第四子电路块；以及
第一电源选择开关，其连接至上述第一电路块和上述第二电路块，
其中，上述多个第一晶体管的每一个具有：
通过第一埋入氧化膜在半导体衬底上形成的第一半导体层；
形成在上述第一半导体层且具有上述第一半导体层厚度的第一源极区域和第一漏极区域；
形成在上述第一半导体层且被上述第一源极区域和上述第一漏极区域夹持的第一沟道区域，上述第一沟道区域是完全耗尽型区域；
通过第一栅极绝缘膜形成在上述第一沟道区域的第一主面侧的第一栅极；
由与上述第一埋入氧化膜下表面接触且与上述第一栅极电连接而形成的导电层构成的第二栅极；以及
包围上述第一半导体层周围而形成在上述半导体衬底上的第一绝缘分离层，
其中上述多个第二晶体管的每一个具有：
通过第二埋入氧化膜在半导体衬底上形成的第二半导体层；
形成在上述第二半导体层且具有上述第二半导体层厚度的第二源极区域和第二漏极区域；
形成在上述第二半导体层且被上述第二源极区域和上述第二漏极区域夹持的第二沟道区域，上述第二沟道区域是完全耗尽型区域；
通过第二栅极绝缘膜形成在上述第二沟道区域的第一主面侧的第三栅极；
由与上述第二埋入氧化膜下表面接触而形成的导电层构成的第四栅极；以及
包围上述第二半导体层周围而形成在上述半导体衬底上的第二绝缘分离层，
其中上述第一子电路块的输出信号输入至配置在上述第二子电路块中的上述多个第二晶体管的上述第四栅极，
其中上述第三子电路块的输出信号输入至配置在上述第四子电路块中的上述多个第二晶体管的上述第四栅极，
其中每个第二晶体管的上述第三栅极的输入信号独立于配置在上述第二子电路块和上述第四子电路块中的该第二晶体管的上述第四栅极的输入信号，
其中电源电压通过上述第一电源选择开关被提供给上述第一电路块或上述第二电路块，以及
其中上述第一电源选择开关包括上述第一晶体管。
2.根据权利要求1所述的半导体集成电路，其中：
上述第一子电路块包括具有上述第一晶体管的第二电源选择开关，
上述第三子电路块包括具有上述第一晶体管的第三电源选择开关，
当上述电源电压被提供给上述第二子电路块时，上述第一电源选择开关被导通，然后，上述第二电源选择开关被导通，以及
当上述电源电压被提供给上述第四子电路块时，上述第一电源选择开关被导通，然后，上述第三电源选择开关被导通。
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