CN101952957B - 具有本地数据线的存储器装置及其制造和操作方法 - Google Patents

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Abstract

借助本地数据线(112)来避免或减小存储器装置中的全局数据线(114)的寄生电容。所述本地数据线可经由存取晶体管(126)且通过互连而连接到所述全局数据线，所述互连经由电容器板电极(156)中的孔口(158)将存储电容器(154)的下部电极连接到所述全局数据线。

Description

具有本地数据线的存储器装置及其制造和操作方法
技术领域
本发明的实施例大体上涉及电子装置，且更特定来说，在某些实施例中，涉及具有本地数据线的电子装置。
背景技术
在一些存储器装置中，例如电容器等存储装置经由数据线(例如，数字线(digit line))与读出放大器通信。通常，电容器以其充电状态来存储数据，例如经充电电容器可表示逻辑值“1”，且未经充电电容器可表示逻辑值“0”。为读取来自电容器的数据，闭合在电容器与数据线之间的开关，且电子在电容器与数据线之间流动，借此改变数据线的电压。电压的此变化通常由读出放大器来记录，读出放大器可将电压变化分类为指示电容器正存储0或电容器正存储1。
与存储数据的电容器相比，数据线常常具有相对大的电容。在一些设计中，单数据线可服务于多个电容器。这些数据线可能相对较长，在一些设计中在存储器的整个块上延伸。沿其长度，数据线可电容性地耦合到处于不同电压的其它导体，例如其它数据线等导体。此电容性耦合被称为“寄生电容”，且其可使存储器装置的操作减慢。已知寄生电容使存储数据的电容器改变数据线电压的速率减慢，借此增加读取来自电容器的数据所花费的时间量。
附图说明
图1说明根据本技术的一实施例的具有本地和全局数据线的存储器阵列；
图2到图7说明根据本技术的一实施例的用于形成本地和全局数据线的过程中的步骤；
图8到图19说明根据本技术的一实施例的用于形成本地和全局数据线的另一过程中的步骤；
图20说明根据本技术的一实施例的基于处理器的系统；
图21说明根据本技术的一实施例的存储器子系统；
图22说明根据本技术的一实施例的存储器模块；以及
图23说明根据本技术的一实施例的存储器装置。
具体实施方式
下文描述本发明的各种实施例。为了提供这些实施例的简明描述，未在说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，必须做出许多实施方案特定的决策以实现开发者的特定目标，例如顺应系统相关和商业相关的约束(其在实施方案之间可能不同)。此外，应了解，此开发努力可能是复杂且耗时的，但尽管如此，对于得到本发明的益处的一般技术人员来说将是设计、生产和制造中的一项常规任务。
如上文所提及，寄生电容使特定类型的存储器装置减慢，但此问题通过随后描述的实施例中的一些来减轻，所述实施例中的一者为具有比常规装置的数据线短的本地数据线的存储器装置。如下文所解释，在一些实施例中，可将用于多个存储器单元的数据线分成多个称为“本地数据线”的较短区段。若干本地数据线可共享单一全局数据线，且全局数据线可将本地数据线连接到读出放大器。在一些实施例中，本地和全局数据线可通过经配置以一次将一个本地数据线连接到全局数据线的开关而彼此链接，借此减少存储器单元与读出放大器之间的路径的电容。
在某些实施例中，本地数据线耦合到全局数据线而不中断存储器阵列图案。以下实施例中的一些包括交叉点存储器阵列，如下文解释其可由一连串具有重复的线图案的掩模形成，所述线大体平行于同一掩模中的其它线且大体垂直于其它掩模中的线。据信掩模中的图案的重复促进小于光刻设备的分辨率限制的特征的形成，且据信掩模之间的正交关系增加了在将掩模与衬底上的现有结构对准时的对准容限。在下文所描述的某些实施例中，这些关系并不被将本地数据线连接到全局数据线的结构所干扰。
描述若干实施例，包括一电路、制造过程的两个实施例和一系统。参看图1描述所述电路，且参看图2到图7描述制造过程的第一实施例。参看图8到图19描述第二制造过程，且参看图20到图23描述实施本发明的方面的系统的实例。
如所提及，通过图1说明所述电路，图1描绘具有本地数据线112和全局数据线114的存储器装置110的实例。所说明的存储器装置110还包括存储器阵列116、控制线驱动器118、读出放大器120和本地数字线选择器122。如所说明，本地数据线112和全局数据线114安置于存储器阵列116中，且读出放大器120耦合到存储器阵列116。
所说明的存储器阵列116包括存储器单元124和本地数字线存取装置126(LDL存取装置)阵列(例如，在至少两个空间维度上布置的物件的图案)。在此实施例中，每一存储器单元124包括存储装置128和存取装置130。所说明的存取装置130是将存储装置128选择性地连接到本地数据线112的晶体管。这些存取装置130每一者包括通过控制线132(例如，字线)连接到控制线驱动器118的栅极。所说明的存储装置128为电容器，其具有连接到接地或某一其它电压源的一个板和连接到存取装置130的一端子(例如，源极或漏极)的另一板。
存取装置130的另一端子可通过本地数据线112而连接到LDL存取装置126的一端子。在所说明的实施例中，存储器单元124并联连接到LDL存取装置126的同一端子。所说明的本地数据线112中的每一者可直接连接到四个存储器单元124，但在其它实施例中，本地数据线112可连接到更少或更多的存储器单元124，例如8、16、32、64、128、256、512个或更多的存储器单元124。所说明的LDL存取装置126可包括一个或一个以上具有通过子群组选择线134连接到本地数字线选择器122的栅极的晶体管。
所说明的本地数据线112中的每一者经由LDL存取装置126和全局数据线114而连接到读出放大器120。每一全局数据线114可连接到多个本地数据线112。在所说明的实施例中，每一全局数据线114连接到三个本地数据线，但在其它实施例中，全局数据线114可连接到更少或更多的本地数据线112，例如4、8、16、32、64或128个本地数据线112。在一些实施例中，全局数据线114可经制造以具有比本地数据线112每单位长度更低的电阻和更低的电容。举例来说，全局数据线114可为较大的，具有较高电导率，且彼此间隔比本地数据线112更远。下文参看图8到图19描述具有这些特征的装置的实例。
所说明的本地数据线112在本地数据线112的末端处连接到全局数据线114，但在其它实施例中，本地数据线112可在其它位置处连接到全局数据线114。举例来说，本地数据线112可靠近本地数据线112的中间连接到全局数据线114，或本地数据线112可在本地数据线112上的多个位置处连接到全局数据线114。
在操作中，存储装置128可存储经由本地数据线112与全局数据线114两者发射的数据。为寻址(例如，读取、写入或擦除)给定存储器单元124，可通过本地数据线112与控制线132的某一组合来断言(assert)一刺激(例如，电压、电流)。为选择连接到经寻址的存储器单元124的本地数据线112，可通过耦合到与目标本地数据线112相关联的LDL存取装置126的栅极的子群组选择线134来断言一刺激。为在耦合到所述本地数据线112的存储器单元124当中选择存储器单元124，可通过耦合到所需存储器单元124中的存取装置130的栅极的控制线132来断言另一刺激。在一些实施例中，存取存储器单元124可闭合经由连接到所述存储器单元124的本地数据线112与全局数据线114两者的路径。
当从选定存储器单元124读取时，电流可流到存储装置128或从存储装置128流出，且此电流可改变耦合到选定存储器单元124的全局数据线114的电压。所述电流可流经选定存储器单元124中的存取装置130，流经连接到选定存储器单元124的本地数据线112，且流经连接到选定存储器单元124的子群组存取装置126。当此电流流动时，其可升高或降低全局数据线114中的一者的电压。在一些实施例中，读出放大器120可将变化的电压与一个或一个以上参考电压进行比较，且基于此比较，将电压变化分类为指示选定存储器单元124存储数据值的离散群组中的一者，例如一个位、两个位、三个位、四个位、五个位或更多。
在此实施例中，相对于常规装置，全局数据线114的电压可迅速地改变到指示所存储数据值的电压。因为此实施例的全局数据线114具有相对较低的电阻和相对较低的电容，且因为所说明的全局数据线114一次连接到一个本地数据线112，所以在读出放大器与选定存储器单元124之间的路径可比同时经由所有本地数据线112的路径具有更低阻抗，且因此具有更低时间常数。此较低时间常数可通过读出放大器124产生对于来自选定存储装置128的给定电压和给定电流的较快响应。在一些实施例中，此效应可通过减小存储装置128的尺寸来开发，减小存储装置128的尺寸可减小存储器阵列116的尺寸并降低其成本。举例来说，在一些实施例中，存储装置128可在具有256个位(或更多)的全局数据线上具有小于35fF的电容。
其它实施例可包括不同于存储器单元的其它类型的存储器单元124或装置。举例来说，存储装置128可为浮动栅极晶体管的浮动栅极或硅-氧化物-氮化物(SONOS)装置的电荷存储库，或其可包括相变存储器材料，例如双向材料。在一些实施例中，存储装置128可为具有触发器的SRAM存储器元件，或其可包括可编程金属化单元、铁磁存储器装置或磁阻存储器装置。在其它实施例中，存储装置128可包括成像装置(例如，电荷耦合装置或光电二极管)或以所述成像装置来替代，或者其可包括某一其它类型的传感器(例如，化学传感器、麦克风或天线)或以所述传感器来替代。因为本技术可适用于多种装置，所述装置中的一些存储数据且其中的一些感测数据，所以存储器单元124可更一般地称为“数据单元”，——涵盖存储器单元与各种类型的传感器单元两者的术语。
其它实施例还可具有在存储器单元124与本地数据线112之间的不同关系。在所说明的实施例中，存储器单元124并联连接到本地数据线112，但在其它实施例中，存储器单元124可串联连接到本地数据线112。举例来说，在一些类型的快闪存储器装置或SONOS装置中，浮动栅极晶体管或SONOS晶体管可沿本地数据线112串联连接。
本地和全局数据线可通过下文参看图2到图7所描述的过程而形成。在一些实施例中，此过程可形成本地和全局数据线而不中断阵列中的晶体管图案。如下文所解释，据信维持此图案尤其通过维持阵列中的相对较大的对准容限和促进亚光刻分辨率限制特征(sub-photolithographic-resolution-limit feature)的形成而增加某些实施例的可制造性。
在一个实施例中，过程以提供晶体管138的阵列136开始，如图2所说明。晶体管138可以正方格布置而排列成大体线性的行和列，如图2所说明，或其可以偏移晶体管138的相邻行的形式布置成某一其它图案(例如，六方格布置)。所说明的阵列136可包括在相对较短周期内(例如，每隔一晶体管、每隔两个晶体管、每隔三个晶体管、每隔四个晶体管或每隔五个晶体管)在行与列两个方向上重复的晶体管138的图案。所说明的晶体管138中的每一者包括源极140和漏极142。另外，每一所说明的晶体管138经由晶体管的栅极而耦合到栅极线144。如下文所解释，这些栅极线144中的一些可用以形成控制线，且其它栅极线144可用以形成子群组选择线。晶体管138可为各种不同类型的晶体管，包括单栅极晶体管、双栅极晶体管、三栅极晶体管、大体上二维晶体管和大体上三维晶体管。下文参看图8到图19描述双栅极三维晶体管的实例。
接下来在本实施例中，可形成本地数据线146，如图3说明。本地数据线146可大体垂直于栅极线144而延伸，且其可连接到晶体管138的源极140或漏极142。所说明的栅极线146中的每一者在大体相同数目的晶体管138(例如，所说明的实施例中的四个晶体管)上延伸，但在其它实施例中可在不同数目的晶体管上延伸。本地数据线146可错开两个或两个以上晶体管138以形成虚设列148。如下文解释，虚设列148可在本地数据线146的末端周围提供缓冲空间以允许触点与本地数据线146未对准。
所说明的实施例包括LDL存取装置150。LDL存取装置150可在列方向上安置于本地数据线146的交替末端处，但在其它实施例中，本地数据线146可延伸超过LDL存取装置150或LDL存取装置150可靠近本地数据线146的相同末端而安置。在此实施例中，虚设行148安置于LDL存取装置150所安置的列的任一侧。另外，在同一列中的LDL存取装置150之间的晶体管138可为虚设晶体管，因此在此实施例中，每一LDL存取装置150由虚设晶体管环绕。然而，在其它实施例中，阵列136可不包括虚设晶体管，且数据线146可不错开。
在一些实施例中，本地数据线112可错开，使得其末端靠近相邻本地数据线112的中间而安置。在一些例子中，本地数据线112可错开，存取装置150可靠近其中间而安置。
并非为虚设晶体管或LDL存取装置150的剩余晶体管138中的一些或实质上全部可变为用于随后形成的存储器单元的存取装置152。在此实施例中，存取装置152安置于两列宽的列群组中。在其它实施例中，这些列群组可实质上较宽，例如宽于或大体上等于4、8、16、32、64、128或256个晶体管宽或更宽。
接下来在此实施例中，存储装置154可形成于阵列136中，如图4所说明。存储装置154可为如上文所述的存储装置的类型中的任一者，且在所说明的实施例中，其为电容器板。所说明的存储装置154安置于晶体管138的一端子(例如，源极140或漏极142)上方且大体上与其对准，且存储装置154可耦合到此端子。存储装置154可在不中断阵列136的图案的情况下形成。在所说明的实施例中，阵列136的晶体管138的全部或实质上全部耦合到存储装置154，包括存取装置152、LDL存取装置150和虚设行148中的晶体管138。如下文所解释，在一些实施例中，耦合到LDL存取装置150的存储装置154可用以形成从全局数据线到LDL存取装置150的触点。
在某些实施例中，存储装置154可包括另一电容器板156，如图5所说明。电容器板156可为阵列136中的存储装置154的全部或实质上全部所共用的，或电容器板156可为阵列136的行、列或其它子集中的晶体管138所共用的。在一些实施例中，每一存储装置154包括与其它存储装置154的电容器板156隔开的其自身的电容器板156。电介质材料可安置于电容器板156下方(在电容器板156与存储装置154的另一电容器板之间)以形成电容器。
可在电容器板156中敞开多个孔口158，以暴露某些存储装置154的一部分或实质上全部。孔口158可经定位并经定尺寸以暴露耦合到LDL存取装置150的存储装置154。在一些实施例中，孔口158可足够大以暴露耦合到环绕LDL存取装置150而安置的虚设晶体管148的存储装置154的一部分。
接下来，到存储装置154的触点160可形成于孔口158中，如图6所说明。在一些实施例中，绝缘衬垫层可形成于触点160与电容器板156之间，以防止电流在这些结构160与156之间流动。触点160可为由导电材料制成的大体垂直结构，且触点160可形成于LDL存取装置150(图3)的全部或实质上全部之上。
在一些实施例中，孔口158和触点160可归因于虚设晶体管148(图3)而具有相对较大的对准容限。这些虚设晶体管148可形成环绕触点160中的每一者的空间缓冲器162(图6)。在至少一些实施例中，触点160的未对准归因于特殊缓冲器162而未必损害存储数据的存储器单元。此相对较大的对准容限可促进不太昂贵较低分辨率光刻设备的使用。
接下来，可形成全局数据线164和166，如图7所说明。全局数据线164和166可将触点160连接到读出放大器166。在一些实施例中，全局数据线164可在全局数据线166之前形成于(例如)不同金属层中。全局数据线164和166可与本地数据线146有大体上相同尺寸，且全局数据线164和166可比本地数据线146彼此间隔更远，例如远1.5倍、远2倍或更远。此增加的间隔可减少全局数据线164与166之间的电容。
阵列136还可连接到本地数字线选择器168和控制线驱动器170。本地数字线选择器168可连接到具有LDL存取装置150(图4)的列的栅极线144(图2)以形成子群组选择线172(图7)。某些其它栅极线144可连接到控制线驱动器172以形成控制线174。控制线174可控制运行的存储器单元的存取装置152(图3)。在此实施例中，每一所说明的本地数据线经由两个控制线174而耦合到两个存储器单元。在其它实施例中，每一本地数据线可连接到两个以上存储器单元。
在其它实施例中，全局数据线164可经由一个以上LDL存取装置150(例如，2、3、4个或更多的LDL存取装置150)而连接到本地数据线146中的每一者。在这些实施例中，每一本地数据线146可经由并联连接到全局数据线164的多个LDL存取装置而连接到全局数据线164。为适应较大数目的连接，触点160和孔口158可被加宽以横跨多列存储装置154。举例来说，单一触点160或两个单独触点160可经由两个不同的电容器板连接到本地数据线146。据信经由并联LDL存取装置150将本地数据线146连接到全局数据线164减少了本地数据线146与全局数据线164之间的电阻。
在一些实施例中，存储装置154可基于从其它电路接收的地址来选择。举例来说，存储器控制器可发射地址，且基于此地址，可激励与所需存储器单元对应的控制线174，且对应于存储器单元的读出放大器165可感测其所附接到的全局数据线166的电压。
在一些实施例中，地址的第一、最后或其它数字或数字的群组可确定激励哪一子群组选择线172。举例来说，如果地址的最后数字为零，那么本地数据线选择器可激励耦合到奇数编号本地数据线146的子群组选择线172，或如果地址的最后数字为一，那么本地数据线选择器可激励耦合到偶数编号本地数据线146的子群组选择线172。
在其它实施例中，地址的多个数字可影响哪一子群组选择线172被激励。举例来说，如果地址的最后三个数字为000，那么可激励耦合到奇数编号本地数据线146的最左边子群组选择线172，或如果地址的最后三个数字为010，那么可激励耦合到奇数编号本地数据线146的最左边第二个子群组选择线172。类似地，如果地址的最后三个数字为001，那么可激励耦合到偶数编号本地数据线146的最左边子群组选择线172，且如果地址的最后三个数字为011，那么可激励耦合到偶数编号本地数据线146的最左边第二个子群组选择线172。预计此图案和其它图案的若干排列。
图8到图19说明用于形成连接到鳍式晶体管的本地数据线和全局数据线的过程的实例。为解释此实施例，图8说明鳍式晶体管176的半导体部分，且图9说明鳍式晶体管176的阵列178。其它图式描绘可将阵列178连接到本地数据线和全局数据线的步骤。
如图8所说明，每一所说明的鳍式晶体管176的半导体部分可包括从基底182延伸的鳍180。鳍180和基底182可由各种半导体材料(例如，单晶硅)制成。所说明的鳍180包括两个侧面184和186以及两个边缘188和190。在一些实施例中，侧面186和184以及边缘188和190可界定大体长方体，其中边缘188和190大体比侧面184和186窄。所说明的鳍180包括具有由大体U形空隙196隔开的两个支腿(leg)192和194的远端部分。如下文所解释，支腿192和194可提供形成源极和漏极的材料。鳍180可包括不同掺杂部分198和200。在一些实施例中，上部掺杂部分198可以n+材料来掺杂，且下部掺杂部分200可以p-材料来掺杂。在所说明的实施例中，上部掺杂部分198不在大体U形空隙196的底部以下延伸。此使得可在两个支腿192与194之间形成经由下部掺杂部分200的沟道。如下文参看图9所解释，栅极可抵靠鳍180的侧面184和186而安置，且从这些栅极发出的电磁场可建立电流202从源极流到漏极所经过的沟道。
图9说明晶体管176的阵列178的实例。所说明的晶体管176大体布置于列204中，且每一列204可包括安置于列204的两侧的栅极206和208。所说明的栅极206和208中的每一者可通过栅极电介质210与晶体管176的半导体部分开。晶体管的每一所说明的列204可通过列间电介质212而与晶体管的相邻列204隔离，且列204中的每一晶体管176可通过行间电介质214而与同一列204中的相邻晶体管176隔离。在一些实施例中，大体U形空隙196可填充在支腿间电介质216中。
在一些实施例中，阵列178可以交叉点工艺来制造。在此类型工艺的一个实例中，阵列178以形成大体正交线的一连串掩模来图案化。举例来说，最初，空白衬底可以掺杂剂进行现场植入以形成上部掺杂区域198和下部掺杂区域200，且接着，行间电介质214和支腿间电介质216可以具有大体上在Y方向上延伸的线图案的一个或一个以上掩模来图案化。在一些实施例中，这些特征214和216以亚光刻分辨率技术来图案化，例如底切硬掩模、回流光致抗蚀剂或以侧壁间隔物使掩模间距加倍。
接下来，阵列178的其它特征可以具有大体在X方向上延伸的线的一个或一个以上额外掩模来图案化。(交叉点阵列工艺从第一掩模集合的线与第二掩模集合的线之间的大体正交关系而得到其名称)。在一些实施例中，鳍180可经蚀刻，且接着栅极206和208可沿鳍180的侧面形成为侧壁间隔物。列间电介质212接着可形成于侧壁间隔物之间以隔离栅极206和208。在其它实施例中，列间电介质212可在栅极206和208之前形成。举例来说，在X方向上延伸的沟槽可经蚀刻且以用于列间电介质212的材料来填充，且接着用于栅极206和208的沟槽可经蚀刻，借此大体同时界定鳍180与列间电介质212的形状两者。在一些实施例中，鳍180、栅极206和208以及列间电介质212也可以亚光刻分辨率技术来图案化，且其中的一者或一者以上可具有小于或大体等于光刻分辨率限制(例如，小于光刻分辨率限制)的宽度。
在操作中，晶体管176的源极与漏极之间的电流202可通过调制栅极206和208的电压来控制。在一些实施例中，栅极206和208可彼此连接且可大体具有相同电压，或在其它实施例中，栅极206和208可彼此独立地被控制且具有不同电压。如下文所解释，栅极206和208的所述对中的一些可形成控制线，且栅极206和208的其它对中的一些可形成子群组选择线。
如图10所说明，数据线218可形成于阵列178上。在此实施例中，通过沉积大体导电材料和图案化所述大体导电材料以形成大体在Y方向上延伸的大体直且大体平行的线而形成数据线218。所说明的数据线218连接到晶体管176的漏极，其在此实施例中对应于支腿194。在其它实施例中，数据线218可连接到源极，且数据线218可并非为直的，例如其可起伏以适应具有不同图案(例如，六方格)的阵列。
在形成数据线218之后，可用绝缘体来覆盖数据线218且可形成电容器板220，如图11所说明。为清楚地展示电容器板220，在数据线218上的绝缘体未展示于图11中，但随后的图式描绘此材料。所说明的电容器板220包括大体杯形远端部分222和大体圆柱形基底224。在此实施例中，电容器板220包括绕中心轴226大体同心的特征，但在其它实施例中，电容器板220可具有不同形状，例如卵形或椭圆形。在某些实施例中，电容器板220可为形成于晶体管176下方的沟槽电容器的一部分。电容器板220可由大体导电材料(例如，多晶硅)制成，且其可形成于牺牲材料中的大体圆形孔中。所说明的电容器板220中的每一者的基底224连接到晶体管176中的一者的源极，其在此实施例中与支腿192(图9)相关。
接下来，电容器板220可以电容器电介质来涂覆且可形成另一电容器板228，如图12所说明。在一些实施例中，电容器板228可为实质数目或实质上全部的电容器板220所共用的。电容器板228可由导电材料(例如，多晶硅)制成。在一些实施例中，电容器板220和228可由相同材料制成，或其可由不同材料制成以促进在随后步骤中选择性地移除电容器板228的部分。图12还说明安置于数据线218与电容器板220和228之间的电介质230。
图13说明可被切割经过或进入电容器板228中的孔口232。孔口232可具有实质上大于鳍180的宽度236的宽度234，例如宽度234的大小可为宽度236的两倍或两倍以上，或比宽度236大两倍或两倍以上。在一些实施例中，在形成孔口232之前，电介质材料可形成于电容器板228之上，且孔口232可延伸穿过所述电介质材料与电容器板228两者。还应注意，在一些实施例中，蚀刻孔口232的过程可消耗孔口232中的电容器板220的杯形部分222的一实质部分或全部。在一些实施例中，孔口232可以停止于电介质230上或中的蚀刻来形成，且所述蚀刻可消耗杯形部分222，借此暴露电容器板220的基底224。在某些实施例中，并非所有所说明的孔口232可同时蚀刻。举例来说，可首先蚀刻在偶数或奇数编号列上方的孔口232，且在现有孔口232中形成触点并连接到这些触点之后，可形成其它所说明的孔口232。在一些实施例中，孔口232可靠近本地数据线的长度的中间而安置，且本地数据线可被错开。
接下来，如图14所说明，触点238可形成于孔口232的一些或全部中。触点238可由大体导电材料制成，且其可与安置于孔口232中的电容器板220的一部分接触。在一些实施例中，在形成触点238之前，绝缘侧壁间隔物可形成于孔口232中，且触点238可包括各种衬垫材料，例如氮化钛或氮化钨。在一些实施例中，触点238可与晶体管176的交替行建立电接触，即触点238可跳过晶体管276的行且与奇数编号行或偶数编号行接触。所说明的触点238大体与电容器板220对准且大体安置于电容器板220中，但在其它实施例中，触点238可大于电容器板220或与电容器板220未对准，同时仍与电容器板220电接触。在一些实施例中，触点238可与两个或两个以上相邻电容器板220(例如，耦合到在相同行和相邻列204(图9)上的电容器176的两个电容器板220)电接触。
如图15所说明，下部全局数据线240可形成于阵列178上。全局数据线240可由导电材料(例如，钛、钨、铝或铜)制成，且其可与触点238电接触。在一些实施例中，下部全局数据线240由通过物理气相沉积(PVD)或电镀而沉积的金属层形成。下部全局数据线240可为大体上直的，大体上平行，且可大体上在Y方向上延伸。下部全局数据线240可具有在X方向上大体上等于或大于鳍180的宽度244的宽度242。下部全局数据线240可彼此分开大体上等于、大体上小于或大体上大于宽度242的距离246。在一些实施例中，下部全局数据线240可通过电介质层与电容器板228隔离，图15中未展示所述电介质层以更好地说明阵列178的其它特征。另外，在一些实施例中，下部全局数据线240之间及其上方的空间可以电介质材料来部分地或整个地填充。
接下来，触点248可形成于阵列178中，如图16所说明。触点248可延伸到未由先前形成的触点238占据的孔口232中。在一些实施例中，可在形成全局数据线242之后形成这些孔口232，结果可在安置于下部全局数据线240下方的电介质材料中形成开口。作为替代或另外，可在形成触点248之前敞开孔口232的上部孔口。在一些实施例中，在形成触点248之前，电介质侧壁间隔物形成于孔口232中。触点248可在下部全局数据线240上方延伸且与敞开的孔口232中的电容器板220电接触。如同先前触点238，当前描述的触点248可大于电容器板220或与电容器板220未对准，且其可与两个或两个以上相邻电容器板220接触。所说明的触点248(类似于先前描述的触点238)耦合到电容器板220的交替行。
在其它实施例中，触点238和248可延伸到晶体管176的源极或漏极。在一些实施例中，可在触点238和248连接到的晶体管176上省略电容器板220的全部或一部分。在这些实施例中，触点238和248可延伸穿过电介质230。
如图17到图19所说明，上部全局数据线250可形成于阵列178上。上部全局数据线250可由与下部全局数据线240相同的材料制成，且其可以相同工艺形成。在此实施例中，上部全局数据线250形成于与下部全局数据线240不同的金属层中，且其为大体上直的，彼此大体上平行且大体上平行于下部全局数据线240。上部全局数据线250可经由触点248连接到晶体管176的交替行。举例来说，下部全局数据线240可连接到偶数编号行，且上部全局数据线250可连接到奇数编号行，或反之亦然。其它实施例可包括额外级全局数据线，例如一些实施例可包括连接到每第三个晶体管176的全局数据线的三级，或连接到每第n个晶体管的n级，其中n等于5、6、7、8或更大数目。
由于形成于不同金属层中且连接到晶体管176的交替行，所以上部和下部全局数据线240和250可彼此间隔比本地数据线218(图10)更远。据信此增加的间隔降低全局数据线240和250的寄生电容。然而，在其它实施例中，全局数据线可形成于相同金属层中且可连接到晶体管176的每一行而非连接到晶体管176的交替行。
阵列178可以图7所说明的方式连接到本地数据线选择器168、读出放大器165和控制线驱动器170。举例来说，全局数据线240和250可连接到读出放大器165，且连接到触点238或248的晶体管176的栅极206和208可连接到本地数据线选择器168。在剩余栅极206和208中，一些可连接到控制线驱动器170，且一些可保持浮动或接地以形成虚设晶体管176。
所说明的阵列178可经配置以相对迅速地与读出放大器165通信。全局数据线240和250可具有比本地数据线218更小的寄生电容，且多个相对短的本地数据线218可连接到每一全局数据线240和250。在一些实施例中，电容器板220与读出放大器165之间的路径可具有相对较低的寄生电容，且全局数据线的电压可相对迅速地响应于到电容器板220或来自电容器板220的电流。此外，所说明的阵列可实现此目的而不显著中断晶体管176的图案或电容器板220的图案，其当形成这些结构时可增加对准容限并促进亚光刻分辨率工艺的使用。
图1、图7和图17所说明的实施例可包括于各种系统中。举例来说，其可包括于图20所说明的基于处理器的系统256中。如下文解释，系统256可包括根据本技术的实施例制造的各种电子装置。系统256可为各种类型中的任一者，例如计算机、寻呼机、蜂窝式电话、个人备忘记事本、控制电路等。在典型的基于处理器的系统中，一个或一个以上处理器258(例如微处理器)控制系统256中的系统功能和请求的处理。系统256的处理器258和其它子组件可包括根据本技术的实施例制造的结构。举例来说，处理器258可包括高速缓冲存储器中的图1、图7和图17所说明的实施例。
系统256通常包括电源260。举例来说，如果系统256为便携式系统，那么电源260可包括燃料电池、永久电池、可替代电池和/或可再充电电池。电源260还可包括AC适配器，使得可将系统256插入到(例如)壁式插座中。电源260还可包括DC适配器，使得可将系统256插入到(例如)车辆点火器(vehicle cigarette lighter)中。
视系统256执行的功能而定，可将各种其它装置耦合到处理器258。举例来说，用户接口262可耦合到处理器258。用户接口262可包括(例如)按钮、开关、键盘、光笔、鼠标、数字化器和指示笔，和/或语音辨别系统。显示器264还可耦合到处理器258。显示器264可包括(例如)LCD、SED显示器、CRT显示器、DLP显示器、等离子显示器、OLED显示器、LED和/或音频显示器。此外，RF子系统/基带处理器266还可耦合到处理器258。RF子系统/基带处理器266可包括耦合到RF接收器且耦合到RF发射器的天线。一个或一个以上通信端口268还可耦合到处理器258。通信端口268可适于(例如)耦合到一个或一个以上外围装置270(例如，调制解调器、打印机、计算机)或耦合到网络(例如，局域网、远程局域网(remote area network)、企业内部网络或因特网)。
处理器258通常通过实施存储于存储器中的软件程序来控制系统256。存储器耦合到处理器258以存储并促进各种程序的执行。举例来说，处理器258可耦合到易失性存储器272，所述易失性存储器272可包括动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。易失性存储器272通常较大，使得其可动态地存储所载入的应用程序和数据。易失性存储器272可根据本发明的实施例来配置。举例来说，易失性存储器272可包括图1、图7和图17所说明的实施例。
处理器258还可耦合到非易失性存储器274。非易失性存储器274可包括只读存储器(ROM)(例如EPROM)和/或将结合易失性存储器272使用的快闪存储器。ROM的尺寸通常经选择以刚好足够大以存储任何必需的操作系统、应用程序和固定数据。另外，非易失性存储器274可包括大容量存储器，例如磁带或磁盘驱动器存储器。在一些实施例中，大容量存储器可存储各种类型的软件，例如操作系统或生产力套件(productivitysuite)。作为另一实例，非易失性存储器274还可包括根据本技术的实施例制造的电子装置。举例来说，图1、图7和图17所说明的实施例可包括具有相变存储器材料的存储装置。
图21大体说明例如易失性存储器272等存储器子系统的一部分的框图。通常提供存储器控制器276以促进对易失性存储器272中的存储装置的存取。存储器控制器276可经由一个或一个以上处理器(例如，处理器258)、经由外围装置(例如，外围装置270)和/或经由其它系统(未图示)接收存取存储装置的请求。存储器控制器276执行对存储器装置的请求且协调往来于存储器装置的信息(包括配置信息)的交换。
存储器子系统可包括多个插槽278到292。每一插槽278到292经配置以经由一个或一个以上存储器总线将存储器模块(例如，双列直插式存储器模块(dual-inline memorymodule，DIMM))可操作地耦合到存储器控制器276。每一DIMM通常包括多个例如动态随机存取存储器(DRAM)装置等能够存储数据的存储器装置，如下文参看图22进一步描述。如下文进一步描述，每一DIMM在模块的每一侧上具有许多存储器装置。模块的每一侧可被称为“级(rank)”。因此，每一插槽278到292经配置以接纳具有两个级的单一DIMM。举例来说，插槽278经配置以接纳具有级278A和278B的DIMM，插槽280经配置以接纳具有级280A和280B的DIMM，等等。在本实施例中，八个存储器插槽278到292中的每一者能够支持在每一级278A/B到292A/B上包含八个个别存储器装置的模块，如以下文描述的图22所说明。
再次参看图21，存储器总线可包括存储器数据总线294以促进数据在DIMM上的每一存储器装置与存储器控制器276之间的交换。存储器数据总线294包含多个单一位数据总线(或发射线)，其每一者从存储器控制器276耦合到存储器装置。在易失性存储器272的一个实施例中，存储器数据总线294可包括64个个别数据总线。此外，存储器数据总线294可包括到可用于ECC错误检测和校正的每一存储器级278A/B到292A/B的一个或一个以上个别总线。如所属领域的技术人员可了解，存储器数据总线294的个别总线将视系统256的配置和能力而改变。
易失性存储器272还包括命令总线296，地址信息(例如，命令地址(CA)、行地址选择(RAS#)、列地址选择(CAS#)、写入启用(WE#)、存储体(bank)地址(BA)、芯片选择(CS#)、时钟启用(CKE)和裸片上端接(on-die termination)(ODT))可(例如)针对对应请求在所述命令总线296上传递。此外，命令总线296还可用以促进启动时的配置信息的交换。如同存储器数据总线294，命令总线296可包括多个个别命令总线。在本实施例中，命令总线296可包括20个个别总线。如先前相对于存储器数据总线294所描述，各种实施例可针对命令总线296依据系统配置而实施。
图22说明可插入到存储器插槽278到292(图21)中的一者中的存储器模块298(例如，DIMM)。在本图中，存储器模块298的一侧被说明并被指示为级298A。如先前所论述，存储器模块298可包括两个级298A和298B。级298A包括多个存储器装置302A到302H，例如动态随机存取存储器(DRAM)装置。存储器模块298的第二相对侧(298B，未图示)还包括许多存储器装置。存储器模块298可包括边缘连接器300以促进将存储器模块300机械耦合到存储器插槽278到292中的一者中。此外，边缘连接器300提供用于电耦合的机构以促进数据和控制信号从存储器控制器276到存储器装置302A到302H(和第二级上的存储器装置)的交换。可根据各种标准使用图22的实施例。举例来说，存储器模块298可用于单一数据速率(SDR)、充分缓冲(FB)DIMM、双数据速率(DDR)、双数据速率2(DDR2)或双数据速率3(DDR3)系统10中。存储器装置302A到302H每一者可包括图1、图7和图17所说明的实施例中的一者。
图23描绘存储器装置302A到302H的一实施例的框图。所说明的存储器装置302可包括存储器阵列304、读出放大器306、列解码器308、列地址锁存器310、行驱动器312、行解码器314、行地址锁存器316和控制电路318。存储器阵列304可包括图1、图7和图17所说明的实施例中的一者。
当存取存储器单元时，控制电路可接收从目标存储器地址读取或向目标存储器地址写入的命令。控制电路318接着可将目标地址转换成行地址和列地址。在所说明的实施例中，行地址总线320将所述行地址发射到行地址锁存器316，且列地址总线322将列地址发射到列地址锁存器310。在适当安定时间后，可通过控制电路318来断言行地址选通(RAS)信号326(或其它控制时钟信号)，且行地址锁存器316可锁存经发射的行地址。类似地，控制电路318可断言列地址选通324，且列地址锁存器310可锁存经发射的列地址。
一旦行和列地址被锁存，行解码器314便可确定存储器阵列304的哪一行对应于锁存的行地址，且行驱动器312可断言选定行上的信号。在一些实施例中，这可需要断言选定控制线和选定子群组选择线上的信号。类似地，列解码器308可确定存储器阵列304的哪一列对应于锁存的列地址，且读出放大器306可感测在选定列上的电压或电流。出于上文解释的原因，存储器阵列14可经由本地数据线与全局数据线两者将数据相对迅速地发射到读出放大器306。
虽然本发明可容许各种修改和替代形式，但已借助实例在图式中展示特定实施例且本文中已详细描述所述特定实施例。然而，应理解，本发明并不希望限于所揭示的特定形式。事实上，本发明将涵盖落在如由所附权利要求书界定的本发明的精神和范围内的所有修改、均等物和替代形式。

Claims (6)

1.一种存储器装置，其包含：
晶体管阵列；
多个本地数据线，连接到所述晶体管阵列中的各晶体管子群组的晶体管，其中所述本地数据线错开；
存储装置阵列，其中所述存储装置阵列中的每一存储装置连接到所述晶体管阵列中的晶体管；
多个字线，其中所述多个字线中的共用字线耦合到所述多个子群组中的第一和第二子群组二者，其中所述多个字线中的第二字线未耦合到所述第一和所述第二子群组二者，及
多个全局数据线，通过将所述全局数据线连接到所述本地数据线中的第一本地数据线而将每一所述全局数据线连接到多个所述晶体管子群组，其中每一全局数据线仅连接到共享共用字线的一个子群组。
2.一种制造存储器装置的方法，其包含：
形成晶体管阵列；
形成多个晶体管子群组，其中将多个晶体管子群组中各自子群组中的晶体管与各自本地数据线连接，其中所述本地数据线错开；
形成存储装置阵列，其中所述存储装置阵列中的每一存储装置连接到所述晶体管阵列中的晶体管；
形成多个字线，其中所述多个字线中的共用字线耦合到所述多个子群组中的第一和第二子群组二者，其中所述多个字线中的第二字线未耦合到所述第一和所述第二子群组二者，及
通过将全局数据线连接到所述本地数据线中的第一本地数据线而将多个全局数据线中的每一所述全局数据线连接到多个所述晶体管子群组，其中每一全局数据线仅连接到共享共用字线的一个子群组。
3.根据权利要求2所述的方法，其中形成所述晶体管阵列包含形成晶体管的交叉点阵列。
4.根据权利要求2所述的方法，其中形成所述晶体管阵列包含形成安置于行和列中的鳍式场效应晶体管的矩形格。
5.根据权利要求2所述的方法，其中形成晶体管阵列包含形成多栅极晶体管。
6.根据权利要求2所述的方法，其中形成晶体管阵列的步骤包括形成在每一子群组中的所述晶体管之外，形成虚设晶体管。
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