CN101965718B - 用来经由差分通讯链路而通讯的电压模式驱动器所用的去加重电路 - Google Patents
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- 238000004891 communication Methods 0.000 title claims abstract description 26
- 230000004044 response Effects 0.000 claims abstract description 6
- 230000005540 biological transmission Effects 0.000 claims description 57
- 230000002457 bidirectional effect Effects 0.000 claims description 47
- 230000008859 change Effects 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 6
- 230000001052 transient effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000008054 signal transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0019—Arrangements for reducing power consumption by energy recovery or adiabatic operation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0286—Provision of wave shaping within the driver
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
一种用来去加重经由差分通讯链路(226)所传输的信息的电路,包含电压模式差分电路(225)和双向电流源电路(308)。该电压模式差分电路(225)包含第一和第二输出端(316,318)。该电压模式差分电路(225)经由该第一输出端(316)提供第一电压和经由该第二输出端(318)提供第二电压,以响应差分输入电压。该双向电流源电路(308)操作性地耦接于该第一和第二端之间。该双向电流源电路(308)依据该第一和第二电压而朝该第一和第二端之间的第一和第二方向选择性地提供电流。
Description
技术领域
本发明是关于一种经由差分通讯链路而通讯的电压模式驱动器去加重电路,详而言之,是关于一种减少电能消耗的电压模式驱动器去加重电路。
背景技术
装置(例如,图形处理器、硬碟、网路卡、和其他高速I/O装置)处理速度的增加已创造了装置之间通讯频宽增加的需求。增加桥接电路和I/O装置间频宽的一种方式为使用差分通讯链路,例如PCIExpressTM、HyperTransportTM、SATA、USB、和其他适合的差分通讯链路。这种介面为使用多重差分通讯链路(通常称为跑道(lane))的弹性、混合的串列-并列介面格式。每一条链路均包含传输信息的传输跑道和接收信息的接收跑道。
在高速传输中,在跑道中会有损失。为了补偿该损失,关联于该传输跑道的传输电路会使用去加重,以对资料的重复位元降低传输器资料振幅。具体言之,资料在每一个极性(或状态)转换(例如,0至1、1至0、1至-1、-1至1,等等)时是以全振幅(full-amplitude)的方式传输,至此以后,具有相同极性(或状态)的重复位元则以降低振幅(reduced amplitude)的方式传输。
参考第1图,典型习知传输电路100包含预驱动器电路102和去加重电路104。该传输电路100可包含电流模式驱动器电路(未显示)或电压模式驱动器电路106。在一些应用中,电压模式驱动器电路较电流模式驱动器电路为佳,这是因为当以全电能(full power)(例如,没有去加重重复位元)传输时,他们消耗较少的电能。该去加重电路104经由第一端110和第二端112提供差分电压传输信号108。
该去加重电路104包含第一单向电流源114、第二单向电流源116、第三单向电流源118、和第四单向电流源120。该第一单向电流源114耦接于第一电能源122和该第一端110之间。该第二单向电流源116耦接于该第二端112和第二电能源124之间,该第二电能源124提供小于该第一电能源122的供应电压。该第三单向电流源118耦接于该第一电能源122和该第二端112之间。该第四单向电流源120耦接于该第一端110和该第二端112之间。
一般而言,该电压模式去加重电路104藉由使用个别的单向电流源(从正端获得电流,并将电流拉入负端)去加重该差分电压传输信号108(例如,降低传输振幅)。同样地,如果该差分电压传输信号108在该第一端110具有负电压,而在端112具有正电压,则电流源114将电流拉入端110,而电流源116从端112获得电源。同样地,如果该差分电压传输信号108在该第一端具有正电压,而在端112具有负电压,则电流源118将电流拉入端112,而电流源120从端110获得电流。
控制电路126依据来自于预驱动器电路102的极性(或状态)信号130、132而选择性地控制该电流源对114、116和118、120,以去加重该差分信号128。该极性(或状态)信号130、132是依据该差分信号128的极性(或状态)。更具体言之,该控制电路126判断该差分信号128的极性(或状态)改变是否已经发生。如果该极性(或状态)改变没有发生,则该控制电路126启动该电流源对114、116和/或118、120,以去加重该差分电压传输信号108中资料的重复位元。举例来说,如果端110上的电压大于端112上的电压,则该控制电路126启动单向电流源120从端110获得电流,并启动单向电流源118将电流拉入端112。如果,举例来说,端110上的电压小于端112上的电压,则该控制电路126启动单向电流源114将电流拉入端110,并启动单向电流源116从端112获得电流。
因此,重复并因此去加重的位元越多,则单向电流源114、116、118、120所供应的电流也越多,进而增加该去加重电路104的电能消耗。举例来说,在一个实施例中,为了达成6dB的去加重,需要9mA的额外电流。像这样,当使用该额外的9mA来去加重该差分电压传输信号108时,该去加重电路104消耗更多电能。
因此有需要(除了别的以外)提供较传统的去加重电路消耗较少电能的用在电压模式驱动器的去加重电路。
发明内容
在一个范例中,用来去加重经由差分通讯链路所传输的信息的电路,包含电压模式差分电路和双向电流源电路。该电压模式差分电路包含第一和第二输出端。该电压模式差分电路经由该第一输出端提供第一电压和经由该第二输出端提供第二电压,以响应差分输入电压。该双向电流源电路操作性地耦接于该第一和第二端之间,该双向电流源电路能够被操作以依据该第一和第二电压而朝该第一和第二端之间的第一和第二方向选择性地提供电流,以去加重该差分输入电压,藉以提供差分输出信号。
除了其他优点外,该电路较传统电压模式去加重电路消耗更少电能。该电路使用该双向电流源,因而灌自于该差分输出信号的正侧的相同电流是用来拉入至该差分输出信号的负侧。因此,使用较少电流去加重该差分输出信号,进而降低该电路的电能消耗。本领域中具有通常知识者将认识到其他优点。
在一个范例中,当该第一电压大于该第二电压时,该电流是灌自于该第一输出端并拉入至该第二输出端。在一个范例中,当该第二电压大于该第一电压时,该电流是灌自于该第二输出端并拉入至该第一输出端。
在一个范例中,该双向电流源电路在该第一电压大于该第二电压时朝该第一方向提供该电流。在一个范例中,该双向电流源电路在该第二电压大于该第一电压时朝该第二方向提供该电流。
在一个范例中,该双向电流源电路包含多个电流源电路,所述多个电流源电路配置成在该第一输出端和该第二输出端之间并联。
在一个范例中,该电路包含控制电路,该控制电路操作性地耦接至该双向电流源电路。该控制电路选择性地控制该电流的电流量,以产生去加重输出信号。在一个范例中,该控制电路依据该第一和第二电压的极性改变而增加该电流量。在一个范例中,该控制电路依据该第一和第二电压的极性没有改变而减少该电流量。
在一个范例中,集成电路包含收发器电路,该收发器电路传输第一差分信号和接收第二差分信号。该收发器电路包含传输该第一差分信号的传输电路和接收该第二差分信号的接收电路。该传输电路包含该电压模式差分电路和该双向电流源电路。
在一个范例中,系统包含该集成电路和第二集成电路,该第二集成电路包含传输该第二差分信号和接收该第一差分信号的第二收发器电路,该第二收发器电路。该第二收发器电路包含传输该第二差分信号的第二传输电路和接收该第一差分信号的第二接收电路。该第二传输电路包含第二电压模式差分电路和第二双向电流源电路。该第二电压模式差分电路包含第三和第四输出端。该第二电压模式差分电路经由该第三输出端提供第三电压和经由该第四输出端提供第四电压,以响应第二差分输入电压。该第二双向电流源电路操作性地耦接至该第三和第四端。该第二双向电流源电路依据该第三和第四电压而朝该第三和第四端之间的第三和第四方向选择性地提供电流,以去加重该第二差分输入电压。该第二传输电路依据该第三和第四电压传输该第二差分信号。
在一个范例中,该系统包含操作性地耦接至该第一集成电路的处理器。在一个范例中,该系统包含操作性地耦接至该第一集成电路的存储器。在一个范例中,该系统包含操作性地耦接至该第二集成电路的显示器。
在一个范例中,计算机可读式媒体包含信息,该信息在被处理器执行时使该处理器操作、设计、和/或组织电路,该电路包含该电压模式差分电路和该双向电流源电路。在一个范例中,该信息包含硬件描述语言。
附图说明
本发明根据以上的描述并伴随以下的图式将容易地了解,其中,相同的参考编号表示相同的元件:
第1图为依据先前技术具有去加重电路的传输电路的一个范例的功能方块图;
第2图为依据本发明包含具有去加重电路的传输电路的装置的功能方块图;
第3图为该传输电路的一个范例的功能方块图;
第4图为依据本发明该传输电路的双向电流源电路的一个实施例的范例图式;以及
第5图为该双向电流源的另一个实施例的范例图式。
主要元件符号说明
100 传输电路 102 预驱动器电路
104 去加重电路 106 电压模式驱动器电路
108 差分电压传输信号 110 第一端
112 第二端 114 第一单向电流源
116 第二单向电流源 118 第三单向电流源
120 第四单向电流源 122 第一电能源
124 第二电能源 126 控制电路
128 差分信号 130、132 极性(或状态)信号
200 装置 202 处理器
204 桥接电路 206 高速I/O装置
208 显示器 210 系统存储器
212 存储器控制器 216 第一收发器电路
218 第一传输电路 220 接收器电路
224 第一去加重电路 225 第一电压模式差分驱动
器电路
226 第一差分链路 228 差分通讯链路
230 第二差分链路 232 第二接收器电路
234 第二传输电路 236 第二接收器电路
240 第二去加重电路 241 第二电压模式差分驱动
器电路
298 预驱动器电路 300 差分电压信号
302、304 端 308 双向电流源电路
310 去加重控制电路 312 第一电压模式驱动器电
路
314 第二电压模式驱动 316、318 输出端
器电路
320 差分输出电压信号 322 去加重控制信息
400、500 电流源电路 402、502 偏压电路
404、504 第一启动晶体管 406、506 第二启动晶体管
408、508 电流源晶体管 410、510 第一端
412、512 第二端 414、514 第一启动端
416、516 第三端 418、518 第四端
420、520 第二启动端 422、522 第五端
424、524 第六端 426、526 第三启动端
428、430 启动信息 429 源电路
432、434、436、控制信号 530、532、控制信息
438、440、442 534
具体实施方式
如此处所使用的,“电路”一词可包含电子电路、一个或多个处理器(例如,分享式、专用式、或群体式处理器,诸如,但不限于,微处理器、DSP、或中央处理单元)、执行一个或多个软体或韧体程式的存储器、组合逻辑电路、ASIC、和/或其他提供该描述功能的适合组件。此外,本领域中具有通常知识者将了解到,“电路”的操作、设计、和组织可由硬件描述语言(例如,VerilogTM、VHDL、或其他适合的硬件描述语言)来加以描述。
参考第2图,是描绘装置200(例如,无线电话、移动式和/或静止式计算机、印表机、LAN介面(无线和/或有线)、媒体播放器、影像解码器和/或编码器、和/或任何其他适合的数位装置)的范例功能方块图。该装置200包含至少一个处理器202、桥接电路204、高速I/O装置206(例如,图形处理器(或核心)和关联的显示器208)、和系统存储器210。
该处理器202操作性地耦接至该桥接电路204并处理来自该桥接电路204的要求。在一些实施例中,该桥接电路204包含操作性地耦接至该系统存储器210的存储器控制器212。该系统存储器210储存来自桥接电路204所通讯的信息。在其他实施例中,该处理器202包含该存储器控制器212(操作性地耦接至该系统存储器212),该存储器控制器212储存来自该处理器202所通讯的信息。
该桥接电路204包含第一收发器电路216。该第一收发器电路216包含第一传输电路218和第一接收器电路220。该第一传输电路218包含第一去加重电路224和第一电压模式差分驱动器电路225。该传输电路218经由该差分通讯链路228的第一差分链路226传输信息。该接收器电路220经由该差分通讯链路228的第二差分链路230接收信息。该差分通讯链路228可为任何适合的差分通讯链路,例如,但不限于,PCI ExpressTM、HyperTransportTM、SATA、USB、和其他适合的差分通讯链路。
该第一去加重电路224使用去加重来选择性地降低用来传输信息的振幅。举例来说,该第一去加重电路224在该信息的位元重复时,降低用来传输该信息的振幅。更具体言之,该第一去加重电路224在每一个极性(或状态)转换(例如,0至1、1至0、1至-1、-1至1,或其他适合的极性或状态转换)时以全振幅的方式传输信息,至此以后,以降低振幅的方式传输具有相同极性(或状态)的重复位元。
虽然在此范例中该第一传输电路218是包含在桥接电路中,然而,熟习技术者将了解到该第一传输电路218可包含在任何利用去加重的适合电路和/或装置内。此外,熟习技术者将了解到该传输电路218可传输至任何适合的电路和/或装置,例如,该高速I/O装置206。
该高速I/O装置206包含第二收发器电路232。该第二收发器电路232包含第二传输电路234和第二接收器电路236。该第二传输电路234包含第二去加重电路240和第二电压模式差分驱动器电路241。该传输电路234经由该差分通讯链路228的该第二差分链路230传输信息。该接收器电路232经由该差分通讯链路228的该第一差分链路226接收信息。
类似于该第一去加重电路224,该第二去加重电路240选择性地降低用来使用去加重传输信息的振幅。举例来说,该第二去加重电路240在该信息的位元重复时降低用来传输该信息的振幅。更具体言之,该第二去加重电路240在每一个极性(或状态)转换(例如,0至1、1至0、1至-1、-1至1,或其他适合的极性或状态转换)时以全振幅的方式传输信息,至此以后,以降低振幅的方式传输具有相同极性(或状态)的重复位元。
虽然在此范例中该第二传输电路234是包含在高速I/O装置中,然而,熟习技术者将了解到该传输电路234可包含在任何其他利用去加重的适合电路和/或装置内。此外,熟习技术者将了解到该传输电路234可传输至任何适合的电路和/或装置,例如,该桥接电路204。
参考第3图,是描绘该传输电路218、234的范例功能方块图。该传输电路218、234包含预驱动器电路298、该去加重电路224、240、该电压模式差分驱动器电路225、241、和去加重控制电路310。在操作期间,该预驱动器电路298经由端302和端304传输差分电压信号300。该传输电路218、234选择性改变该差分信号300的振幅,以经由该差分通讯链路226、230提供信息。更具体言之,该去加重电路224、240在每一个极性(或状态)转换(例如,0至1、1至0、1至-1、-1至1,或其他适合的极性或状态转换)时以全振幅的方式传输信息,至此以后,以降低振幅的方式传输具有相同极性(或状态)的重复位元。
该去加重电路224、240包含双向电流源电路308。该电压模式差分驱动器电路225、241包含第一电压模式驱动器电路312和第二电压模式驱动器电路314,如先前技术中所知的。在一个实施例中,该第一和第二电压模式驱动器312、314具有大约50 Ohm的阻抗。
该电压模式差分驱动器电路225、241操作性地经由端302和304耦接至该预驱动器电路298并经由输出端316和318耦接至该差分链路226、230。该双向电流源电路308操作性地耦接于输出端316和318之间。该去加重控制电路310操作性地耦接至预驱动器电路298和该双向电流源电路308。
响应于该差分电压信号300,该电压模式差分驱动器电路225、241在输出端316提供第一电压和在输出端318提供第二电压,以提供差分输出电压信号320,以经由该差分链路226、230而通讯。该去加重控制电路310经由端302和304监视该差分电压信号300,举例来说,并选择性地依据该差分电压信号300控制该双向电流源电路308。更具体言之,该去加重控制电路310经由该去加重控制信息322选择性地控制由该双向电流源电路308所提供的电流流动(current flow),以选择性地去加重该差分输出电压信号320。
举例来说,响应于该差分电压信号300的极性改变,该去加重控制电路310控制该双向电流供应电路308提供第一预定电流量(或在一些实施例中没有电流)。然而,当该差分电压信号300的极性维持不变时(例如,没有改变极性),该去加重控制电路310控制该双向电流供应电路308提供大于该第一预定电流量的第二预定电流量。在一个实施例中,该第一预定电流量大约为0mA,而该第二预定电流量大约为6mA,以去加重该差分输出电压信号320而达到6dB,虽然可考虑其他数值。
该双向电流源电路308在端316上的该第一电压大于端318上的该第二电压时,提供朝第一方向(例如,从端316至318)的电流流动。像这样,该双向电流源电路308从输出端316获得电流,而将该相同的电流(例如,灌自输出端316)拉入至输出端318。
同样地,该双向电流源电路308在端318上的该第二电压大于端316上的该第一电压时,提供朝第二方向(例如,从端318至端316)的电流流动。像这样,该双向电流源电路308从输出端318获得电流,而将该相同的电流(例如,灌自输出端318)拉入至输出端316。
因此,用以去加重该差分输出电压信号320的该电流为闭路(closedloop)(例如,用于灌自该正侧的该相同电流是使用来拉入该负侧),且因此该传输电路218、234较传统传输电路100需要较少电流,并因而消耗更少电能,以去加重该差分输出电压信号320。举例来说,如果端316上的该电压在全振幅下是0.9V,而端318上的该电压在全振幅下是0.3V,为了提供6dB的去加重,端316上的该电压应为0.75V,而端318上的该电压应为0.45V。假定该传输和接收侧上的各驱动器均具有50 Ohm的阻抗,则仅需有额外的3mA电流来去加重该差分输出电压信号320。像这样,本发明的该去加重电路224、240较传统去加重电路(例如,第1图所描述的那些)需要大约少三倍的电流(且因此少三倍的电能)。
参考第4图,是描绘该双向电流源电路308的范例图式。在此范例中,该双向电流源电路308包含多个电流源电路400和偏压电路402。在一些实施例中,各该电流源电路400提供预定电流量(例如0.5mA)或任何其他适合的预定电流量。该去加重控制电路310藉由选择性地启动特定的电流源电路400而控制由该双向电流源电路308所提供的电流量。举例来说,该去加重控制电路310可启动三个该电流源电路,以为了控制该双向电流源电路308提供1.5mA的电流(假定各该电流源电路400提供0.5mA)。
各该电流源电路400包含第一和第二启动晶体管404、406和电流源晶体管408。在一些实施例中,该晶体管为n-通道金属氧化半导体场效晶体管(也就是,NMOS晶体管)。然而,任何适合的晶体管均可依据本发明而使用,例如,p-通道金属氧化半导体场效晶体管(也就是,PMOS晶体管)。
该第一启动晶体管404包含第一端410、第二端412和第一启动端414。该第二启动晶体管406包含第三端416、第四端418和第二启动端420。该电流源晶体管408包含第五端422、第六端424和第三启动端426。该第一端410操作性地耦接至该偏压电路402。该第二端412操作性地耦接至该第四端418和该第三启动端426。该第三端416操作性地耦接至源电路429,例如接地。该第五端422操作性地耦接至输出端316。该第六端424操作性地耦接至输出端318。
该第一启动端414接收启动信息428,该启动信息428是依据该去加重控制信息322。该第二启动端420也接收启动信息430,该启动信息430是依据该去加重控制信息322。该第一和第二启动晶体管404、406能够被操作以启动该电流源晶体管408在输出端316、318之间提供电流,以响应该去加重控制信息322。在一些实施例中,该去加重控制电路310可将该去加重控制信息322解多工成控制信号432、434、436、438、440、442的多个部分,以为了选择性地启动特定电流源电路400。以此方式,该去加重控制电路310可选择性地控制(例如,启动/关闭)各该电流源电路400,以改变该差分输出电压信号320的去加重,而该去加重可用来补偿不同通道的该差分通讯链路228的损失。
该偏压电路402确保该电流源晶体管408是操作在饱和区,以致于该电流源晶体管408可在输出端316、318之间提供电流。在一些实施例中,该偏压电路402包含该电流源308的复制,以提供偏压,如先前技术中所知的。
参考第5图,是描绘该双向电流源电路308的另一个实施例的范例图式。在此范例中,该双向电流源电路308包含多个电流源电路500和偏压电路502。在一些实施例中,各该电流源电路500提供预定电流量,例如,0.5mA或任何其他适合的预定电流量。该去加重控制电路310藉由选择性地启动特定的电流源电路500来控制由该双向电流源电路308所提供的电流量。举例来说,该去加重控制电路310可启动三个该电流源电路,以为了控制该双向电流源电路308提供1.5mA的电流(假定各该电流源电路500提供0.5mA)。
各该电流源电路500包含第一和第二启动晶体管504、506、和电流源晶体管508。在一些实施例中,该晶体管为NMOS晶体管。然而,任何适合的晶体管均可依据本发明而使用,例如,PMOS晶体管。
该第一启动晶体管504包含第一端510、第二端512和第一启动端514。该第二启动晶体管506包含第三端516、第四端518和第二启动端520。该电流源晶体管508包含第五端522、第六端524和第三启动端526。该第一端510操作性地耦接至该输出端316。该第二端512操作性地耦接至该第五端522。该第三端516操作性地耦接至该第六端524。该第三启动端526操作性地耦接至该偏压电路502。
该第一和第二启动端514、520接收该去加重控制信息322以启动各该电流源电路500。该第一和第二启动晶体管504、506能够被操作以启动该电流源晶体管508在输出端316、318之间提供电流,以响应该去加重控制信息322。在一些实施例中,该去加重电路310可将该去加重控制信息322解多工成控制信息530、532、534的多个部分,以为了选择性地启动特定电流源电路500。
该偏压电路502确保该电流源晶体管508是操作在饱和区,以致于该电流源晶体管508可在输出端316、318之间提供电流。在一些实施例中,该偏压电路502包含该电流源308的复制,以提供偏压,如先前技术中所知的。
如以上所注意的,除了其他优点外,提供电压模式去加重电路,其较已知的电压模式去加重电路消耗更少电能。该电压模式去加重电路使用双向电流源,以致于用以灌自该差分输出电压信号的该正侧的相同电流是用来拉入该差分输出电压信号的该负侧。因此,更少的电流是用来去加重该差分输出电压信号,并进而降低该电压模式去加重电路的电能消耗。本领域中具有通常知识者可认识到其他优点。
并且,已知集成电路设计系统(例如,工作站)是依据储存在计算机可读式存储器(例如,但不限于,CDROM、RAM、其他型式的ROM、硬碟、分散式存储器,等等)的可执行信息而创造集成电路。该信息可包含表示任何适合语言(例如,但不限于,硬件描述语言或其他适合语言)的资料。像这样,此处所描述的“电路”也可由这种系统制造成集成电路。举例来说,可使用储存在计算机可读式媒体上的信息而创造使用在显示器中的集成电路,而该信息在执行时,可使该集成电路设计系统创造包含电压模式差分电路和双向电流源电路的集成电路。该电压模式差分电路包含第一和第二输出端。该电压模式差分电路经由该第一输出端提供第一电压和经由该第二输出端提供第二电压,以响应差分输入电压。该双向电流源电路操作性地耦接于该第一和第二端之间。该双向电流源电路依据该第一和第二电压而朝该第一和第二端之间的第一和第二方向选择性地提供电流。具有实施此处所描述的其他操作的“电路”的集成电路也可适合的制造。
虽然本发明包含特别的范例,然而,应了解的是该发明并不受限于此。对于本领域中熟习技术者而言,在学习该图式、该说明书、和以下的请求项后,可思及各种修正、改变、变形、替换、和等效物,而不致于悖离本发明的精神和范围。
Claims (16)
1.一种用来去加重经由差分通讯链路传输的信息的电路,包含:
电压模式差分电路,具有第一和第二输出端,该电压模式差分电路能够被操作以经由该第一输出端提供第一电压和经由该第二输出端提供第二电压,以响应差分输入电压;以及
双向电流源电路,操作性地耦接于该第一和第二端之间,该双向电流源电路能够被操作以依据该第一电压、该第二电压和由去加重控制电路提供的去加重控制信息而朝该第一和第二端之间的第一和第二方向选择性地提供电流。
2.根据权利要求1所述的电路,其中,当该第一电压大于该第二电压时,电流是灌自于该第一输出端并拉入至该第二输出端,以及其中,当该第二电压大于该第一电压时,电流是灌自于该第二输出端并拉入至该第一输出端。
3.根据权利要求1所述的电路,其中,该双向电流源电路能够被操作以在该第一电压大于该第二电压时朝该第一方向提供该电流,并在该第二电压大于该第一电压时朝该第二方向提供该电流。
4.根据权利要求1所述的电路,其中,该双向电流源电路包含多个电流源电路,所述多个电流源电路配置成在该第一输出端和该第二输出端之间并联。
5.根据权利要求4所述的电路,其中,所述多个电流源电路的至少其中之一包含:
第一晶体管,具有操作性地耦接至偏压电路的第一端、第二端、和能够被操作以接收启动信息的至少一部分的第一启动端,其中,该第一晶体管响应于该启动信息的至少一部分;
第二晶体管,具有操作性地耦接至电压源的第三端、操作性地耦接至该第二端的第四端、和能够被操作以接收该启动信息的至少一部分的第二启动端,其中,该第二晶体管响应该启动信息的至少一部分;以及
第三晶体管,具有操作性地耦接至该第一输出端的第五端、操作性地耦接至该第二输出端的第六端、和操作性地耦接至该第二和第四端的第三启动端,其中,该第三晶体管能够被操作而提供该电流以响应该启动信息的至少一部分。
6.根据权利要求4所述的电路,其中,所述多个电流源电路的至少其中之一包含:
第一晶体管,具有操作性地耦接至该第一输出端的第一端,第二端,和能够被操作以接收启动信息的至少一部分的第一启动端,其中,该第一晶体管响应于该启动信息的至少一部分;
第二晶体管,具有操作性地耦接至该第二端的第三端,第四端,和操作性的耦接至偏压电路的第二启动端,其中,该第二晶体管能够被操作以提供该电流;以及
第三晶体管,具有操作性地耦接至该第四端的第五端、操作性地耦接至该第二输出端的第六端、和能够被操作以接收该启动信息的至少一部分的第三启动端,其中,该第三晶体管响应该启动信息的至少一部分。
7.根据权利要求1所述的电路,进一步包括控制电路,该控制电路操作性地耦接至该双向电流源电路,该控制电路能够被操作而选择性地控制该电流的电流量,以产生去加重输出信号。
8.根据权利要求7所述的电路,其中,该控制电路能够被操作以依据该第一和第二电压的极性改变而增加该电流量。
9.根据权利要求7所述的电路,其中,该控制电路能够被操作以依据该第一和第二电压的极性没有改变而减少该电流量。
10.一种集成电路,包含:
收发器电路,能够被操作以传输第一差分信号和接收第二差分信号,该收发器电路包含:
传输电路,包含:
电压模式差分电路,具有第一和第二输出端,该电压模式差分电路能够被操作以经由该第一输出端提供第一电压和经由该第二输出端提供第二电压,以响应差分输入电压;以及
双向电流源电路,操作性地耦接于该第一和第二端之间,该双向电流源电路能够被操作以依据该第一电压、该第二电压和由去加重控制电路提供的去加重控制信息而朝该第一和第二端之间的第一和第二方向选择性地提供电流,以去加重该差分输入电压,其中,该传输电路能够被操作以依据该第一和第二电压传输该第一差分信号;以及
接收器电路,能够被操作以接收该第二差分信号。
11.根据权利要求10所述的集成电路,其中,该双向电流源电路能够被操作以当该第一电压大于该第二电压时朝该第一方向提供该电流,并当该第二电压大于该第一电压时朝该第二方向提供该电流。
12.根据权利要求10所述的集成电路,其中,该双向电流源电路包含多个电流源电路,所述多个电流源电路配置成在该第一输出端和该第二输出端之间并联。
13.根据权利要求10所述的集成电路,进一步包括控制电路,该控制电路操作性地耦接至该双向电流源电路,该控制电路能够被操作以选择性地控制该电流的电流量,以产生去加重输出信号。
14.根据权利要求13所述的集成电路,其中,该控制电路能够被操作以依据该第一和第二电压的极性改变而增加该电流量,并依据该第一和第二电压的极性没有改变而减少该电流量。
15.一种用来去加重经由差分通讯链路传输的信息的系统,包含:
第一集成电路,包含:
第一收发器电路,能够被操作以传输第一差分信号和接收第二差分信号,该第一收发器电路包含:
第一传输电路,包含:
第一电压模式差分电路,具有第一和第二输出端,该第一电压模式差分电路能够被操作以经由该第一输出端提供第一电压和经由该第二输出端提供第二电压,以响应第一差分输入电压;以及
第一双向电流源电路,操作性地耦接于该第一和第二端之间,该双向电流源电路能够被操作以依据该第一和第二电压而朝该第一和第二端之间的第一和第二方向选择性地提供电流,以去加重该第一差分输入电压,其中,该第一传输电路能够被操作以依据该第一电压、该第二电压和由第一去加重控制电路提供的第一去加重控制信息传输该第一差分信号;以及
第一接收器电路,能够被操作以接收该第二差分信号;以及
第二集成电路,包含:
第二收发器电路,能够被操作以传输该第二差分信号和接收该第一差分信号,该第二收发器电路包含:
第二传输电路,包含:
第二电压模式差分电路,具有第三和第四输出端,该第二电压模式差分电路能够被操作以经由该第三输出端提供第三电压和经由该第四输出端提供第四电压,以响应第二差分输入电压;以及
第二双向电流源电路,能够被操作性地耦接于该第三和第四端之间,该第二双向电流源电路能够被操作以依据该第三和第四电压而朝该第三和第四端之间的第三和第四方向选择性地提供电流,以去加重该第二差分输入电压,其中,该第二传输电路能够被操作以依据该第三电压、该第四电压和由第二去加重控制电路提供的第二去加重控制信
息传输该第二差分信号;以及
第二接收器电路,能够被操作以接收该第一差分信号。
16.根据权利要求15所述的系统,进一步包括处理器、存储器、和显示器的至少其中之一,其中,该处理器操作性地耦接至该第一集成电路,该存储器操作性地耦接至该第一集成电路,而该显示器操作性地耦接至该第二集成电路。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US1730807P | 2007-12-28 | 2007-12-28 | |
US61/017,308 | 2007-12-28 | ||
US12/032,741 US7714615B2 (en) | 2007-12-28 | 2008-02-18 | De-emphasis circuit for a voltage mode driver used to communicate via a differential communication link |
US12/032,741 | 2008-02-18 | ||
PCT/US2008/088169 WO2009086379A1 (en) | 2007-12-28 | 2008-12-23 | De-emphasis circuit for a voltage mode driver used to communicate via a differential communication link |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101965718A CN101965718A (zh) | 2011-02-02 |
CN101965718B true CN101965718B (zh) | 2014-09-24 |
Family
ID=40798394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200880127096.0A Active CN101965718B (zh) | 2007-12-28 | 2008-12-23 | 用来经由差分通讯链路而通讯的电压模式驱动器所用的去加重电路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7714615B2 (zh) |
EP (1) | EP2232800B1 (zh) |
JP (1) | JP2011508570A (zh) |
KR (1) | KR101579554B1 (zh) |
CN (1) | CN101965718B (zh) |
WO (1) | WO2009086379A1 (zh) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8030968B1 (en) * | 2010-04-07 | 2011-10-04 | Intel Corporation | Staged predriver for high speed differential transmitter |
US8415986B2 (en) * | 2010-12-28 | 2013-04-09 | Texas Instruments Incorporated | Voltage-mode driver with pre-emphasis |
KR101206099B1 (ko) | 2010-12-29 | 2012-11-28 | 한양대학교 산학협력단 | 전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법 |
US8542039B2 (en) * | 2011-11-11 | 2013-09-24 | Qualcomm Incorporated | High-speed pre-driver and voltage level converter with built-in de-emphasis for HDMI transmit applications |
US8742799B2 (en) | 2012-08-30 | 2014-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systems and methods for de-emphasis level calibration in voltage mode drivers |
US8947133B2 (en) | 2013-02-04 | 2015-02-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systems and methods for multi-level termination calibration for voltage mode drivers |
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- 2008-02-18 US US12/032,741 patent/US7714615B2/en active Active
- 2008-12-23 WO PCT/US2008/088169 patent/WO2009086379A1/en active Application Filing
- 2008-12-23 CN CN200880127096.0A patent/CN101965718B/zh active Active
- 2008-12-23 JP JP2010540866A patent/JP2011508570A/ja active Pending
- 2008-12-23 EP EP08866328.1A patent/EP2232800B1/en active Active
- 2008-12-23 KR KR1020107016747A patent/KR101579554B1/ko active IP Right Grant
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Also Published As
Publication number | Publication date |
---|---|
EP2232800B1 (en) | 2017-03-15 |
KR101579554B1 (ko) | 2015-12-22 |
US7714615B2 (en) | 2010-05-11 |
KR20100101164A (ko) | 2010-09-16 |
JP2011508570A (ja) | 2011-03-10 |
US20090168854A1 (en) | 2009-07-02 |
EP2232800A1 (en) | 2010-09-29 |
WO2009086379A1 (en) | 2009-07-09 |
CN101965718A (zh) | 2011-02-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |