CN102034777A - 半导体倒装芯片封装 - Google Patents

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Abstract

一种半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装包括：载体基板；倒装芯片，通过多个互连电耦接于所述载体基板；所述半导体倒装芯片封装的第一输入/输出端；以及结合线，将所述第一输入/输出端电耦接于所述载体基板的第一表面上的所述多个互连的第一互连。本发明效果之一在于，所提供的半导体倒装芯片封装更加灵活并且成本低。

Description

半导体倒装芯片封装
技术领域
本发明涉及半导体封装，尤其涉及半导体倒装芯片封装。
背景技术
通常地，倒装芯片技术在形状因子尤为重要的多种消费产品中有着广泛的应用，例如移动电话、摄录像机(camcorder)或个人数字助理(Personal DigitalAssistant，PDA)。性能上的需要与利用倒装芯片设计得到更小裸晶(die)的能力驱动着在很多应用中采用倒装芯片封装。更小的裸晶意味着每个晶圆具有更多数量的裸晶。在倒装芯片装配为高性能组件带来益处的同时，其成本也成为了主流应用的主要挑战。因此，需要继续付出很多努力以降低成本。
图1为根据现有技术具有特定凸块选择(bump option)的倒装芯片封装的俯视图。图2为沿着图1沿着线I-I’的横断面的示意图。如图1与图2所示，倒装芯片封装1包括载体基板(carrier substrate)2与倒装芯片3，倒装芯片3安装于载体基板2之上。倒装芯片3通过多个凸块4电耦接于载体基板2，多个凸块4根据特定凸块选择应用于倒装芯片3的活性表面。举例来说，在多输入/输出(Input/Output，I/O)至单球的情况下，倒装芯片3的活性表面上的两个凸块区5a与5b相应的与载体基板2的上表面的两个焊盘6a与6b对准。
两个焊盘6a与6b通过共享电路走线(trace)6c的方式与载体基板2的底部上的相同焊接球7电耦接。根据特定凸块选择，凸块区5b是空的，也就是说，未被选择的凸块区5b上没有形成凸块，而将凸块4a应用于选择的凸块区5a，藉此根据特定凸块选择可以决定倒装芯片封装的特定功能。
上面描述的倒装芯片封装的成本高，部分原因在于每个凸块选项需要不同的凸块屏蔽(mask)。另外，当在存货(stock)中保留倒装芯片的裸晶时，IC设计公司通常会遇到讨厌的裸晶版本管理问题。这是因为不同的凸块选择会导致不同的裸晶版本。基于倒装芯片封装的特性，一旦凸块选择被利用并且裸晶版本确定，就没有办法改变或是重做。
发明内容
有鉴于此，本发明提供一种半导体倒装芯片封装。
一种半导体倒装芯片封装包括：载体基板；倒装芯片，通过多个互连电耦接于所述载体基板；所述半导体倒装芯片封装的第一输入/输出端；以及结合线，将所述第一输入/输出端电耦接于所述载体基板的第一表面上的所述多个互连的第一互连。
一种半导体倒装芯片封装，包括：载体基板；倒装芯片，安装于所述载体基板上，所述倒装芯片包括第一输入/输出焊盘与第二输入/输出焊盘，所述第一输入/输出焊盘与所述第二输入/输出焊盘位于所述倒装芯片的活性表面上，其中所述第一输入/输出焊盘与所述第二输入/输出焊盘之间的切换由焊线来实施。
本发明效果之一在于，所提供的半导体倒装芯片封装更加灵活并且成本低。
以下为根据多个图式对本发明的较佳实施例进行详细描述，所属技术领域技术人员阅读后应可明确了解本发明的目的。
附图说明
图1为根据现有技术具有特定凸块选择的倒装芯片封装的俯视图。
图2为图1沿着线I-I’的横断面的示意图。
图3为根据本发明一个实施例的倒装芯片封装的俯视图。
图4为图3中倒装芯片封装的横断面的示意图。
具体实施方式
为了让本发明之目的、特征、及优点能更明显易懂，下文特举较佳实施例做详细之说明。实施例是为说明本发明之用，并非用以限制本发明。本发明的保护范围以所附权利要求为准。
在说明书及后续的权利要求当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一组件耦接于一第二组件，则代表该第一组件可直接电气连接于该第二组件，或透过其他组件或连接手段间接地电气连接至该第二组件。
请参考图3和图4。图3为根据本发明一个实施例的倒装芯片封装的俯视图。图4为图3中倒装芯片封装的横断面的示意图。如图3和图4所示，倒装芯片封装10包括载体基板20与倒装芯片30，倒装芯片30安装于载体基板20的第一表面20a上。倒装芯片30通过多个互连(interconnection)电耦接于载体基板20。此实施例中，互连包括第一互连以及第二互连，第一互连可为凸块(例如凸块40、第一凸块或第二凸块，第一凸块可为凸块40a，第二凸块可为凸块40b)、第二互连可为焊盘(例如第一焊盘或第二焊盘，第一焊盘可为焊盘60a，第二焊盘可为焊盘60b)，其中，凸块电耦接于倒装芯片30，焊盘位于第一表面20a上，焊盘电耦接于凸块。然而，互连可以为任何其他能够在倒装芯片30与载体基板20之间提供电互连的结构，例如铜柱(copperpillar)或其他类似结构。载体基板20可为任何适合倒装芯片装配的IC载体基板或芯片载体。举例来说，载体基板20可为印刷电路板(Printed Wiring Board，PWB)。此实施例中，倒装芯片30可由封装(encapsulation)440(例如模料(molding compound))或底部填充(underfill)进行囊封。封装440或底部填充也可至少覆盖载体基板20的第一表面20a的一部分。
同样，倒装芯片30可通过多个凸块40电耦接于载体基板20，多个凸块40应用于倒装芯片30的活性表面30a。多个凸块40可形成于相应的凸块区50上，凸块区50位于倒装芯片30的活性表面30a上。
根据本发明的实施例，凸块区50为重新布线层(Redistributed Layer，RDL)并且电耦接于相应的I/O焊盘80，I/O焊盘80位于倒装芯片30的活性表面30a的周边。I/O焊盘80包括第一I/O焊盘(例如I/O焊盘80a)与第二I/O焊盘(例如I/O焊盘80b)。尽管在此实施例中，I/O焊盘80位于倒装芯片30的活性表面30a的周边，至少一部分I/O焊盘可为选择性位于倒装芯片30的中间区域。RDL处理是本领域公知常识，因此省略更多描述。需要了解的是，本发明也可应用于非RDL芯片或裸晶。
举例来说，倒装芯片30的活性表面30a上的两个凸块区50a与50b相应的与载体基板20的第一表面上的两个焊盘60a与60b对准。两个凸块区50a与50b重新分配并且分别产生于I/O焊盘80a与80b。两个凸块区50a与50b相应于半导体封装10的相同I/O端，例如焊接球70或引线(lead)。两个凸块区50a与50b分别植入凸块40a与40b，使得凸块区50a通过凸块40a电耦接于焊盘60a，凸块区50b通过凸块40b电耦接于焊盘60b。凸块40a、凸块区50a以及焊盘60a相应于I/O焊盘80a。凸块40b、凸块区50b以及焊盘60b相应于I/O焊盘80b。
焊盘60a与60b通过电路走线101a与电路走线101b分别耦接于第一线结合导脚(wire-bonding finger)(例如线结合导脚102a)与第三线结合导脚(例如线结合导脚102b)。焊盘60a与60b、电路走线101a与101b以及线结合导脚102a与102b形成于载体基板20的第一表面上。一个实施例中，可在载体基板20的第一表面20a上提供防焊层(solder resist layer)150，以屏蔽电路走线101a与101b，而暴露焊盘60a与60b以及线结合导脚102a与102b。表面处理层(surface treatment layer)，例如有机焊接保护(Organic Solder Protection，OSP)层、化学镍钯金层(Electroless Nickel Electroless Palladium Immersion Gold，ENEPIG)层、镍/金层或它们的组合，可形成于焊盘60a与60b以及线结合导脚102a与102b的暴露的表面上，以保护它们不被氧化。
第二线结合导脚(例如线结合导脚103)可靠近线结合导脚102a与102b。线结合导脚103电耦接于半导体封装10的第一I/O端(例如焊接球70或引线)，所述焊接球通过电路走线104以及金属通孔(Plated Through Hole，PTH)105位于载体基板20的第二表面20b上。
假设选择了I/O焊盘80a而未选择I/O焊盘80b，在线结合导脚102a与电耦接于相应焊接球70的线结合导脚103之间提供结合线120，藉此使得选择的I/O焊盘80a与焊接球70电耦接。因此未选择的I/O焊盘80b与其重新分配的凸块区50b电浮接(electrically floating)于倒装芯片封装之中。结合线120可为铝线、铜线、金线或它们的组合。根据本发明实施例，至少一部分结合线120被封装440所覆盖。
如上所述，现有技术中，为了在I/O焊盘80a与80b之间切换，凸块区50a与50b其中之一设置为空并且不植入任何凸块。因此，现有技术的方法不灵活并且其他凸块选择需要额外的光罩而因此成本很高。本发明可以解决这些问题。
本发明此实施例的一个特点在于，可以仅有一个凸块选择用于倒装芯片封装。也就是说，相同的凸块分配可应用于芯片的不同连接需求。I/O焊盘(例如焊盘80a与80b)之间的切换，可通过结合线根据特定焊接选择(bondingoption)来完成。因此更加灵活。另外，由于仅应用一个凸块选择，因此节省了用于不同凸块版本的额外光罩的庞大花销并且解决了裸晶版本管理问题。
除了上述描述的封装的多I/O至单I/O端封装(例如球或引线)配置，本发明可应用于封装的单I/O至多I/O端封装(例如球或引线)配置。另外，封装多I/O至多I/O端封装也可实施采用本发明。图3也展示了封装的单I/O至多I/O端封装配置。如图3所示，相应于I/O焊盘80c的凸块区50c植入凸块40c，凸块40c电耦接于下面的焊盘60c，焊盘60c位于载体基板20的第一表面20a上。焊盘60c通过电路走线201电耦接于线结合导脚202。
两个线结合导脚203a与203b可位于线结合导脚202附近。线结合导脚203a可相应于封装的I/O端，例如焊接球270a或引线，而线结合导脚203b可相应于封装的I/O端，例如焊接球270b或引线。类似的，相应于相同I/O焊盘80c的焊接球270a与270b之间的切换由结合线来完成。举例来说，若选择焊接球270a而没有选择焊接球270b，则在线结合导脚202与线结合导脚203a之间提供导脚至导脚(finger-to-finger)结合线320，因此线结合导脚203b与线结合导脚270b处于电浮接状态。
尽管此实施例中所示封装的I/O端为焊接球，本发明中也可利用引线作为封装的I/O端，例如薄型四面扁平封装(Low-Profile Quad Flat Package，LQFP)、四面扁平无引脚(Quad Flat Non-leaded，QFN)封装等。
上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的范畴。所属技术领域技术人员可依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。

Claims (23)

1.一种半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装包括：
载体基板；
倒装芯片，通过多个互连电耦接于所述载体基板；
所述半导体倒装芯片封装的第一输入/输出端；以及
结合线，将所述第一输入/输出端电耦接于所述载体基板的第一表面上的所述多个互连的第一互连。
2.根据权利要求1所述的半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装进一步包括；
所述半导体倒装芯片封装的第二输入/输出端；
其中所述结合线选择性地将所述第一输入/输出端或所述第二输入/输出端耦接于所述第一互连。
3.根据权利要求1所述的半导体倒装芯片封装，其特征在于，所述结合线选择性地将所述第一输入/输出端耦接于所述载体基板的所述第一表面上的所述多个互连中的所述第一互连或第二互连。
4.根据权利要求1所述的半导体倒装芯片封装，其特征在于，所述第一互连包括：
第一凸块，电耦接于所述倒装芯片；以及
第一焊盘，位于所述载体基板的所述第一表面上，其中所述第一焊盘电耦接于所述第一凸块；
其中所述结合线将所述第一焊盘耦接于所述第一输入/输出端。
5.根据权利要求4所述的半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装进一步包括：
第一线结合导脚，位于所述载体基板的所述第一表面上并且电耦接于所述第一焊盘；
第二线结合导脚，位于所述载体基板的所述第一表面上并且电耦接于所述第一输入/输出端；
其中所述结合线电耦接于所述第一线结合导脚与所述第二线结合导脚之间。
6.根据权利要求3所述的半导体倒装芯片封装，其特征在于，所述第一互连包括：
第一凸块，电耦接于所述倒装芯片；以及
第一焊盘，位于所述载体基板的所述第一表面上，其中所述第一焊盘电耦接于所述第一凸块；以及
所述第二互连包括：
第二凸块，电耦接于所述倒装芯片；以及
第二焊盘，位于所述载体基板的所述第一表面上，其中所述第二焊盘电耦接于所述第二凸块；
其中所述结合线选择性地将所述第一焊盘或所述第二焊盘耦接于所述第一输入/输出端。
7.根据权利要求6所述的半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装进一步包括：
第一线结合导脚，位于所述载体基板的所述第一表面上并且电耦接于所述第一焊盘；
第二线结合导脚，位于所述载体基板的所述第一表面上并且电耦接于所述第一输入/输出端；以及
第三线结合导脚，位于所述载体基板的所述第一表面上并且电耦接于所述第二焊盘；
其中所述结合线选择性地耦接于所述第一线结合导脚与所述第二线结合导脚之间或所述第三线结合导脚与所述第二线结合导脚之间。
8.根据权利要求1所述的半导体倒装芯片封装，其特征在于，所述倒装芯片由封装进行囊封。
9.根据权利要求8所述的半导体倒装芯片封装，其特征在于，所述封装至少覆盖所述载体基板的所述第一表面的一部分。
10.根据权利要求8所述的半导体倒装芯片封装，其特征在于，所述封装至少覆盖所述结合线的一部分。
11.根据权利要求1所述的半导体倒装芯片封装，其特征在于，所述第一输入/输出端是焊接球，位于所述载体基板的第二表面上。
12.根据权利要求11所述的半导体倒装芯片封装，其特征在于，所述载体基板是印刷电路板。
13.根据权利要求11所述的半导体倒装芯片封装，其特征在于，所述结合线由铝、铜、金线或其组合构成。
14.根据权利要求7所述的半导体倒装芯片封装，其特征在于，所述第一焊盘、所述第二焊盘、所述第一线结合导脚以及所述第二线结合导脚由铝、铜、金或其组合构成。
15.根据权利要求14所述的半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装进一步包括表面处理层，位于所述第一焊盘、所述第二焊盘、所述第一线结合导脚以及所述第二线结合导脚上，其中所述表面处理层由化学镍钯金层、镍/金层或其组合构成。
16.一种半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装包括：
载体基板；
倒装芯片，安装于所述载体基板上，所述倒装芯片包括第一输入/输出焊盘与第二输入/输出焊盘，所述第一输入/输出焊盘与所述第二输入/输出焊盘位于所述倒装芯片的活性表面上，其中所述第一输入/输出焊盘与所述第二输入/输出焊盘之间的切换由焊线来实施。
17.根据权利要求16所述的半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装进一步包括：
所述半导体倒装芯片封装的第一输入/输出端；以及
结合线；
其中所述倒装芯片通过多个互连耦接于所述载体基板，所述互连包括第一互连与第二互连，并且为了完成所述切换，所述结合线选择性地将所述第一输入/输出端耦接于所述载体基板的第一表面上相应于所述第一输入/输出焊盘的所述第一互连或相应于所述第二输入/输出焊盘的所述第二互连。
18.根据权利要求17所述的半导体倒装芯片封装，其特征在于，所述第一互连包括：
第一凸块，电耦接于所述倒装芯片；以及
第一焊盘，位于所述载体基板的所述第一表面上，其中所述第一焊盘电耦接于所述第一凸块；以及
其中，所述第二互连包括：
第二凸块，电耦接于所述倒装芯片；以及
第二焊盘，位于所述载体基板的所述第一表面上，其中所述第二焊盘电耦接于所述第二凸块；
其中所述结合线选择性地将第一焊盘或第二焊盘耦接于所述第一输入/输出端。
19.根据权利要求18所述的半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装进一步包括：
第一线结合导脚，位于所述载体基板的所述第一表面上并且电耦接于所述第一焊盘；
第二线结合导脚，位于所述载体基板的所述第一表面上并且电耦接于所述第一输入/输出端；以及
第三线结合导脚，位于所述载体基板的所述第一表面上并且电耦接于所述第二焊盘；
其中所述结合线选择性地耦接于所述第一线结合导脚与所述第二线结合导脚之间或所述第三线结合导脚与所述第二线结合导脚之间。
20.根据权利要求17所述的半导体倒装芯片封装，其特征在于，所述半导体倒装芯片封装进一步包括：
所述半导体倒装芯片封装的第二输入/输出端；
其中所述结合线选择性地将所述第一输入/输出端或所述第二输入/输出端耦接于所述载体基板的所述第一表面上的所述第一互连。
21.根据权利要求17所述的半导体倒装芯片封装，其特征在于，所述第一输入/输出端是所述载体基板的第二表面上的焊接球。
22.根据权利要求21所述的半导体倒装芯片封装，其特征在于，所述载体基板是印刷电路板。
23.根据权利要求17所述的半导体倒装芯片封装，其特征在于，所述结合线由铝、铜、金或其组合构成。
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