CN102047340B - 用于多相时钟产生的设备和方法 - Google Patents

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Abstract

本发明揭示一种用于多相时钟产生的设备和方法。所述设备的一个实施例包括一模块，所述模块产生从具有第一频率的时钟信号(CLK)的第一沿延迟的第一和第二中间信号(A、B)。所述第一和第二中间信号(A、B)中的每一者具有为所述第一频率一半的第二频率。所述第一和第二中间信号{A、B)具有彼此成180°的相位差。所述设备还包括将所述第一中间信号(A)延迟第一延迟量的第一延迟线(410a)；将所述第一中间信号(A)延迟第二延迟量的第二延迟线(410b)；将所述第二中间信号(B)延迟第三延迟量的第三延迟线(410c)；以及将所述第二中间信号(B)延迟第四延迟量的第四延迟线(410d)。所述设备还包括用于检测和调整所述第二和第四延迟量的闭合反馈环。

Description

用于多相时钟产生的设备和方法
技术领域
本发明的实施例涉及电子装置，且更特定来说，涉及用于电子装置的多相时钟产生。
背景技术
例如DRAM的某些电子装置使用时钟信号以用于定时经由通信信道的数据传输。时钟信号通常具有上升沿和下降沿。上升沿为时钟信号从低电平到高电平的转变。下降沿为时钟信号从高电平到低电平的转变。
近来，已显著地改进例如中央处理单元(CPU)的处理器的数据处理速度。为了与改进的数据处理速度匹配，已开发高速数据传输方案。举例来说，双倍数据速率(DDR)方案已与某些存储器装置一起使用以用于数据传输。DDR方案的实例包括DDR、DDR2和DDR3。使用DDR方案的存储器装置在外部时钟信号的上升沿和下降沿两者上传递数据。
附图说明
从“具体实施方式”并从打算说明且不限制实施例的附图将更佳地理解所述实施例。
图1A为用于数据同步的理想的时钟信号的时序图；
图1B为具有工作循环误差的时钟信号的时序图；
图2为根据一个实施例的使用时钟同步电路的电子装置的示意框图；
图3为图2的时钟同步电路的一个实施例的示意框图，其包括多相时钟产生器；
图4为图3的多相时钟产生器的一个实施例的示意框图；
图5A到图5D为说明图3的时钟同步电路的操作的时序图；
图6为图3的多相时钟产生器的另一实施例的示意框图；以及
图7为图2的时钟同步电路的另一实施例的示意框图，其包括多相时钟产生器。
具体实施方式
参看图1A，典型的时钟信号在高电平与低电平之间周期性地交替。理想地，在单一周期期间，高电平处的时钟信号的持续时间(下文中被称作“高脉冲宽度”)与低电平处的时钟信号的持续时间(下文中被称作“低脉冲宽度”)相同。在说明理想的时钟信号A的图1A中，在特定周期P期间，时钟信号A的高脉冲宽度HPW 1与时钟信号A的低脉冲宽度LPW 1相同。
然而，实践中，在单一周期期间，时钟信号的高脉冲宽度可能不总是与时钟信号的低脉冲宽度相同，如图1B所示。举例来说，在第一周期P1期间，时钟信号B的高脉冲宽度HPW2大体上与时钟信号B的低脉冲宽度LPW2相同。然而，在第二周期P2期间，时钟信号B的高脉冲宽度HPW3长于时钟信号B的低脉冲宽度LPW3。在第三周期P3期间，时钟信号B的高脉冲宽度HPW4短于时钟信号B的低脉冲宽度LPW4。高脉冲宽度中的此不规则性可被称作工作循环误差。时钟信号的工作循环误差在时钟信号的下降沿中产生抖动。
时钟信号的下降沿中的抖动产生用于与下降沿至少部分地同步的数据传输的不准确的时序信息。如以上所描述，例如双倍数据速率方案等某些数据传输方案使用时钟信号的上升和下降沿两者以用于定时数据传输。在所述方案中，时钟信号的下降沿中的抖动可产生数据传输误差。
随着时钟频率增加，所述抖动更不利地影响数据传输的准确性。随着时钟频率增加，时钟信号的周期减小，且高脉冲宽度也减小。因此，高脉冲宽度的相同量的减小或增加对较高频率时钟信号的影响比对较低频率时钟信号的影响更显著。换句话说，在提供准确的下降沿时序方面，工作循环误差对较高频率时钟信号的影响比对较低频率时钟信号的影响更不利。
另外，在某些电子装置中，高频率时钟信号(例如，具有高于约1GHz的频率的时钟信号)可归因于其快速电平转变而发生故障。在此些情况下，电子装置不能继续数据传输。
因此，需要用于与时钟信号的下降沿至少部分地同步的电子装置的数据传输的稳健的计时方案。特定来说，需要提供不受可能的工作循环误差影响的准确的下降沿信息。
在一个实施例中，电子装置中的时钟同步电路接收外部时钟信号。时钟同步电路仅参考外部时钟信号的上升沿而产生参考信号，使得参考信号不载运外部时钟信号中的可能的工作循环误差。参考信号具有彼此成180°的相位差，即，具有彼此相反的相位。另外，参考信号具有为外部时钟信号的频率一半的频率。此减少了归因于过度快速信号电平转变的可能的时钟故障，同时还减少功率消耗。
参考信号用以产生具有彼此成90°的相位差的四个相位时钟信号。所述四个相位时钟信号对应于外部时钟信号在两个周期中的上升沿和下降沿。因为所述四个相位时钟信号是使用不具有工作循环误差的参考信号而产生，所以其不受外部时钟信号中的可能的工作循环误差影响。因此，时钟同步电路可提供外部时钟信号的准确的下降沿信息。
在下文所描述的实施例中，除非另外指定，否则相位差以参考参考信号的一个周期的角度来表达。举例来说，90°的相位差指代参考信号的一个周期(图5B中的2tCK)的四分之一(1/4)的差。
参看图2，现将描述根据一个实施例的与由多相时钟产生方案产生的时钟信号同步的电子装置。所说明的装置为例如DRAM的存储器装置100。在其它实施例中，任何其它电子装置或系统可使用多相时钟产生方案。
存储器装置100包括时钟同步电路10、时钟树20、内部电路30，和输出缓冲器40。存储器装置11从外部装置(未图示)接收外部时钟信号CLK，且与外部时钟信号CLK同步地输出数据。在所说明的实施例中，存储器装置100使用双倍数据速率(DDR)方案。在其它实施例中，存储器装置可使用DDR2或DDR3方案或其它高级的DDR方案。
时钟同步电路10接收外部时钟信号CLK且产生第一到第四相位时钟信号CLK0、CLK90、CLK180、CLK270。下文将结合图3到图6而描述时钟同步电路10的细节。
时钟树20从时钟同步电路10接收第一到第四相位时钟信号CLK0、CLK90、CLK180、CLK270。时钟树20用以分配相位时钟信号以用于给内部电路30定时。时钟树20还将输出信号(例如，数据信号)从内部电路30传递到输出缓冲器40。
内部电路30可视电子装置而包括各种电路。在装置为存储器装置1的所说明的实施例中，内部电路30可包括(但不限于)存储器阵列、列解码器电路、行解码器电路、地址寄存器，和控制逻辑电路。
输出缓冲器40从时钟树20接收输出信号。输出缓冲器40经由端口(未图示)将数据DATA提供到通信信道。
参看图3，现将描述图2的时钟同步电路的一个实施例。所说明的电路10包括输入缓冲器110、时钟分频器120、第一和第二延迟元件(例如延迟线130a、130b)、多相时钟产生器140、延迟模型150、相位检测器160、控制器170，和第一到第四时钟缓冲器180a到180d。延迟元件的其它实例包括(但不限于)延迟级、延迟电路和延迟单元。
第一延迟线130a、多相时钟产生器140、延迟模型150和相位检测器160以及控制器170一起形成延迟锁定环(DLL)以用于使图2的存储器装置100的输出与外部时钟信号CLK同步。输入缓冲器110、时钟分频器120、第一延迟线130a、多相时钟产生器140和第一时钟缓冲器180a形成前向时钟路径的至少一部分。术语“前向时钟路径延迟”指代在时钟信号沿着前向时钟路径行进时发生的时钟延迟。
输入缓冲器110接收外部时钟信号CLK。输入缓冲器110产生时钟入(clock-in)信号ckin。在一个实施例中，时钟入信号ckin具有与外部时钟信号CLK的频率相同的频率，但具有更高振幅(例如，提供在内部电压源Vcc的电压与接地GND的电压之间的全摆幅)。时钟入信号ckin载运外部时钟信号CLK中的工作循环误差(如果有的话)。
时钟分频器120接收时钟入信号ckin，且产生具有为时钟入信号的频率一半的频率的第一参考信号REF1。换句话说，第一参考信号REF1的周期长达时钟入信号ckin的周期的两倍。当产生第一参考信号REF1时，时钟分频器120仅在时钟入信号ckin的上升沿处改变信号电平。举例来说，在一个时间点处，当时钟入信号ckin从低电平转变到高电平(上升沿)时，时钟分频器120将第一参考信号REF1从低电平改变到高电平。当时钟入信号ckin从高电平转变到低电平(下降沿)时，第一参考信号REF1停留在高电平。当时钟入信号再次从低电平转变到高电平(另一上升沿)时，第一参考信号从高电平转变到低电平。以此方式，时钟入信号ckin的频率通过时钟分频器120而减小一半。
因为时钟分频器120仅在时钟入信号ckin的上升沿处触发第一参考信号REF1的转变，所以其未将来自时钟入信号ckin的工作循环误差传递到第一参考信号REF1。因此，第一参考信号REF1未保留可能存在于时钟入信号ckin中的工作循环误差。
时钟分频器120还可包括产生第二参考信号REF2的分相器。第二参考信号具有与第一参考信号REF1成180°的相位差。第二参考信号REF2为仅在时钟入信号ckin的上升沿处转变的第一参考信号REF1的反相的形式。因此，类似于第一参考信号REF1，第二参考信号REF2未保留可能存在于时钟入信号ckin中的工作循环误差。
第一延迟线130a从时钟分频器120接收第一参考信号REF1。第一延迟线130a延迟第一参考信号REF1，进而输出第一中间信号A。第一延迟线130a包括可添加到的向时钟路径或从前向时钟路径消除的多个延迟级以改变穿过延迟线130a的传播延迟。在一个实施例中，延迟线130a可包括多个逻辑门(例如，反相器)和移位寄存器。在另一实施例中，延迟线130a可包括多个逻辑门和一计数器。所属领域的技术人员将了解，延迟级、延迟单元或延迟电路的各种配置可适于例如延迟线130a的第一延迟元件。
第二延迟线130b从时钟分频器120接收第二参考信号REF2。第二延迟线130b延迟第二参考信号REF2，进而输出第二中间信号B。第二延迟线130b可具有与第一延迟线130a的配置相同的配置。熟练的技术人员将了解，延迟级、延迟单元或延迟电路的各种配置可适于例如延迟线130b的第二延迟元件。在本文献的上下文中，时钟分频器120和延迟线130a、130b可共同称作中间信号产生模块。
多相时钟产生器140接收第一中间信号A和第二中间信号B。多相时钟产生器140产生第一到第四中间相位时钟信号ck0、ck90、ck180、ck270。
延迟模型150从多相时钟产生器140接收第一中间相位时钟信号ck0且将其进一步延迟，进而将反馈信号fb输出到相位检测器160。延迟模型150仿真沿着图2的存储器装置100的前向时钟路径的延迟(除了与第一延迟线130a相关联的延迟之外)。在所说明的实施例中，延迟模型150可形成与输入缓冲器110、时钟分频器120、第一时钟缓冲器180a、时钟树20(图2)和输出缓冲器40(图2)相关联的前向时钟路径延迟的副本。
相位检测器160比较第一参考信号REF1与来自延迟模型150的反馈信号fb。相位检测器160产生对应于第一参考信号REF1与反馈信号fb之间的相位差的比较信号CMP。相位检测器160将所述比较信号CMP提供到控制器170。
控制器170接收比较信号CMP，且响应于比较信号CMP而控制第一延迟线130a和第二延迟线130b的移位寄存器。移位寄存器经配置以选择延迟线130a、130b的延迟量。
第一到第四时钟缓冲器180a到180d分别接收第一到第四中间相位时钟信号ck0、ck90、ck180、ck270，且分别输出第一到第四相位时钟信号CLK0、CLK90、CLK180、CLK270。第一到第四时钟缓冲器180a到180d锁存第一到第四中间相位时钟信号ck0、ck90、ck180、ck270，同时进一步延迟中间相位时钟信号。将第一到第四相位时钟信号CLK0、CLK90、CLK180、CLK270经由时钟树20而提供到内部电路30。
参看图4，现将详细描述图3的多相时钟产生器的一个实施例。多相时钟产生器400包括第一到第四多相(MP)延迟线410a到410d和延迟检测环(DDL)420。
第一到第四MP延迟线410a到410d接收第一中间信号A和第二中间信号B，且产生第一到第四中间相位时钟信号ck0、ck90、ck180、ck270。第一MP延迟线410a和第三MP延迟线410c中的每一者向通过其的信号提供固定延迟。第二MP延迟线410b和第四MP延迟线410d中的每一者向通过其的信号(即，第一中间信号A或第二中间信号B)提供在约0°到约180°的范围内的可变延迟。在另一实施例中，可变延迟的上限可为约90°加上第二MP延迟线410b或第四MP延迟线410d的最小延迟。在其它实施例中，可变延迟的上限可为在约90°加上最小延迟与约180°之间的任何合适的量。熟练的技术人员将了解，延迟级、延迟单元或延迟电路的各种配置可适于例如延迟线410a到410d的第一到第四MP延迟元件。
在一个实施例中，第二MP延迟线410b和第四MP延迟线410d中的每一者包括串联地连接的多个逻辑门(例如，反相器)。在此实施例中，第二MP延迟线410b和第四MP延迟线410d中的每一者具有大于0°的最小延迟。最小延迟可为与延迟线410b、410d中的一个或两个反相器相关联的延迟。
第一MP延迟线410a和第三MP延迟线410c中的固定延迟可大体上分别等于第二MP延迟线410b和第四MP延迟线410d的最小延迟。在此实施例中，第一MP延迟线410a和第三MP延迟线410c中的每一者可包括若干反相器，在不具有与第二MP延迟线410b和第四MP延迟线410d相同的整个反相器链的情况下，所述反相器可产生大体上与第二MP延迟线410b或第四MP延迟线410d的最小延迟相同的延迟。
第二MP延迟线410b和第四MP延迟线410d的最小延迟可大体上彼此相同。因为第二MP延迟线410b和第四MP延迟线410d的最小延迟可大体上分别等于第一MP延迟线410a和第三MP延迟线410c的固定延迟，所以第一MP延迟线410a和第三MP延迟线410c的固定延迟还可大体上彼此相同。在一个实施例中，第二MP延迟线410b的最小延迟和第一MP延迟线410a的固定延迟中的每一者可对应于参考第一中间信号A成约5°的相位差。第四MP延迟线410d的最小延迟和第三MP延迟线410c的固定延迟中的每一者可对应于参考第二中间信号B成约5°的相位差。
在所说明的实施例中，第二MP延迟线410b和第四MP延迟线410d中的每一者还可包括经配置以选择MP延迟线410b、410d的延迟量的移位寄存器。熟练的技术人员将了解，第二MP延迟线410b和第四MP延迟线410d中的每一者可包括用以提供可变延迟的额外电路。
延迟检测环(DDL)420用以检测第二中间相位时钟信号ck90与第二中间信号B之间的相位差，且调整第二MP延迟线410b和第四MP延迟线410d的延迟量。DDL420可包括DDL延迟线421、第一DDL缓冲器422、DDL延迟模型423、第二DDL缓冲器424、DDL相位检测器425，和DDL控制器426。第二MP延迟线410b、DDL延迟线421和第一DDL缓冲器422形成第一DDL路径。DDL延迟模型423和第二DDL缓冲器424形成第二DDL路径。
DDL延迟线421从第二MP延迟线410b接收第二中间相位时钟信号ck90且延迟所述第二中间相位时钟信号ck90，进而将输出信号提供到第一DDL缓冲器422。在所说明的实施例中，DDL延迟线421可包括一系列延迟单元(其包括(例如)逻辑门)、移位寄存器，和用以提供在约0°到约180°的范围内的可变延迟的额外电路。在另一实施例中，可变延迟的上限可为约90°加上DDL延迟线421的固有延迟。在其它实施例中，可变延迟的上限可为在约90°加上固有延迟与约180°之间的任何合适的量。延迟单元可经由分接线而连接到移位寄存器。
第一DDL缓冲器422从DDL延迟线421接收输出信号，且将检测反馈信号fbd提供到DDL相位检测器425。第一DDL缓冲器422进一步延迟来自DDL延迟线421的输出信号。
DDL延迟模型423从第二延迟线130b(图3)接收第二中间信号B且进一步延迟所述第二中间信号B。DDL延迟模型423仿真与DDL延迟线421相关联的固有延迟tID和第二MP延迟线410b的最小延迟。DDL延迟模型423将经延迟的第二中间信号提供到第二DDL缓冲器424。
第二DDL缓冲器424从DDL延迟模型423接收经延迟的第二中间信号，且将检测参考信号refd提供到DDL相位检测器425。第二DDL缓冲器424将经延迟的第二中间信号进一步延迟大体上和与第一DDL缓冲器422相关联的延迟相同的延迟量。
DDL相位检测器425比较检测反馈信号fbd与检测参考信号refd。DDL相位检测器425响应于检测反馈信号fbd与检测参考信号refd之间的相位差而产生DDL比较信号DDLCMP。DDL相位检测器425将比较信号DDLCMP提供到DDL控制器426。
DDL控制器426接收比较信号DDLCMP，且向DDL延迟线421提供DDL控制信号DDLCS以调整由DDL延迟线421产生的延迟量。DDL控制器426还向第二MP延迟线410b和第四MP延迟线410d提供DDL控制信号DDLCS以调整由第二MP延迟线410b和第四MP延迟线410d中的每一者产生的延迟量。
参看图3、图4和图5A到图5D，现将描述时钟同步电路10的操作。输入缓冲器110接收具有时钟周期tCK的外部时钟信号CLK(图5A)。将时钟周期tCK界定为在时钟信号CLK的两个紧随着的上升沿之间的周期。时钟周期tCK在整个外部时钟信号CLK中大体上恒定。
输入缓冲器110向时钟分频器120提供时钟入信号ckin(图5A)。在一个实施例中，时钟入信号ckin具有从外部时钟信号CLK的延迟，同时具有更高振幅，从而提供在内部电压源Vcc的电压与接地GND的电压之间的全摆幅。延迟为与输入缓冲器110相关联的固有延迟。然而，时钟入信号ckin具有与外部时钟信号CLK的频率相同的频率。因此，时钟入信号ckin还具有与外部时钟信号CLK的时钟周期相同的时钟周期tCK。另外，当外部时钟信号CLK具有工作循环误差时，时钟入信号ckin还具有相同的工作循环误差。
时钟分频器120接收时钟入信号ckin且产生第一参考信号REF1和第二参考信号REF2(图5B)。第一参考信号REF1和第二参考信号REF2具有为时钟入信号ckin的频率一半的频率。因此，第一参考信号REF1和第二参考信号REF2中的每一者具有长达时钟入信号ckin的时钟周期tCK两倍的周期2tCK。第二参考信号REF2为第一参考信号REF1的反相的形式，且具有与第一参考信号REF1成180°的相位差。因此，第一参考信号REF1的上升沿与第二参考信号REF2的紧跟的上升沿之间的时间差TD为tCK。
当产生第一参考信号REF1和第二参考信号REF2时，时钟分频器120仅在时钟入信号ckin的上升沿处改变信号电平，而在时钟入信号ckin的下降沿处未改变信号电平。因此，第一参考信号REF1和第二参考信号REF2未载运时钟入信号ckin的工作循环误差(如果有的话)。上文已结合图3而描述产生第一参考信号REF1和第二参考信号REF2的更多细节。
第一延迟线130a和第二延迟线130b将第一参考信号REF1与第二参考信号REF2延迟大体上相同量，且分别输出第一中间信号A和第二中间信号B(图5C)。因为第一延迟线130a和第二延迟线130b提供大体上相同的延迟量，所以所得的中间信号A、B维持第一参考信号REF1与第二参考信号REF2的邻近上升沿之间的时间差TD。时间差TD为tCK(外部时钟信号的时钟周期)。
将第一中间信号A供应到第一MP延迟线410a和第二MP延迟线410b(图4)。如早先结合图4所描述，第一MP延迟线410a将第一中间信号A延迟固定延迟量。在时钟同步电路10的操作开始时，如早先结合图4所描述，第二MP延迟线410b经设定以提供其最小延迟。以此方式，在操作开始时，第一MP延迟线410a和第二MP延迟线410b分别输出从第一中间信号A延迟大体上相同量的第一中间相位时钟信号ck0和第二中间相位时钟信号ck90。
类似地，将第二中间信号B供应到第三MP延迟线410c和第四MP延迟线410d(图4)。如上文结合图4所描述，第三MP延迟线410c将第二中间信号B延迟固定延迟量。在时钟同步电路10的操作开始时，第四MP延迟线410d经设定以提供其最小延迟，其已在上文结合图4而描述。以此方式，在操作开始时，第三MP延迟线410c和第四MP延迟线410d分别输出从第二中间信号B延迟大体上相同量的第三中间相位时钟信号ck180和第四中间相位时钟信号ck270。
延迟模型150接收第一中间相位时钟信号ck0且将所述信号ck0进一步延迟与早先结合图3而描述的前向时钟路径相关联的延迟量。延迟模型150将经延迟的第一中间相位时钟信号ck0作为反馈信号fb而提供到相位检测器160。
相位检测器160比较反馈信号fb与第一参考信号REF1，且检测信号fb与REF1之间的相位差。相位检测器160向控制器170提供指示相位差的比较信号CMP。
控制器170接收比较信号CMP且响应于比较信号CMP而将控制信号CS提供到第一延迟线130a和第二延迟线130b。控制信号CS彼此相同，且因此，第一延迟线130a和第二延迟线130b经调整以将相同的延迟量提供到第一参考信号REF1和第二参考信号REF2。重复此过程直到相位检测器160检测到第一参考信号REF1与反馈信号fb之间无相位差为止。
再次参看图4，下文将详细地描述延迟检测环420的操作。DDL延迟线421从第二MP延迟线410b接收第二中间相位时钟信号ck90。在时钟同步电路10的操作开始时，DDL延迟线421经设定以向第二中间相位时钟信号ck90提供大体上等于DDL延迟线421的固有延迟tID的最小延迟。DDL延迟线421将其输出信号提供到第一DDL缓冲器422。第一DDL缓冲器422进一步延迟输出信号，进而将检测反馈信号fbd提供到DDL相位检测器425。
DDL延迟模型423接收第二中间信号B，且将第二中间信号B延迟DDL延迟线421的固有延迟tID与第二MP延迟线410b的最小延迟的总量。DDL延迟模型423将经延迟的信号作为检测参考信号refd而提供到DDL相位检测器425。DDL相位检测器425检测在检测参考信号refd与检测反馈信号fbd之间的相位差。
在操作开始时，第一DDL路径(第二MP延迟线410b、DDL延迟线421和第一DDL缓冲器422)的延迟量大体上与第二DDL路径(DDL延迟模型423和第二DDL缓冲器424)的延迟量相同。因此，第一中间信号A与第二中间信号B在分别沿着第一与第二DDL路径行进时被延迟大体上相同量。因此，在操作开始时，第一中间信号A与第二中间信号B之间的约180°的初始相位差经载运到DDL相位检测器425。
DDL相位检测器425在检测相位差之后即刻向DDL控制器426提供指示存在相位差的DDL比较信号DDLCMP。DDL控制器426将DDL控制信号DDLCS提供到DDL延迟线421，以及第二MP延迟线410b和第四MP延迟线410d，使得增加由延迟线421、410b、410d产生的延迟量。
通过重复以上所描述的过程来增加延迟线421、410b、410d的延迟量，直到DDL相位检测器425检测到无相位差为止。当DDL相位检测器425检测到无相位差时，DDL 420被锁定，且DDL 420不再增加延迟线421、410b、410d的延迟量。
在执行以上所描述的过程时，DDL控制器426向第二MP延迟线410b和第四MP延迟线410d提供相同的DDL控制信号DDLCS。因此，第二MP延迟线410b和第四MP延迟线410d中的每一者的延迟量也增加，直到DDL420被锁定为止。
当被锁定时，DDL延迟线421和第二MP延迟线410b将初始相位差(约180°)减少到约0°。DDL延迟线421和第二MP延迟线410b将第二中间信号B延迟大体上彼此相同的量，因为其是由同一DDL控制器426控制的。因此，当DDL延迟线421提供90°的延迟时，第二MP延迟线410b也提供90°的延迟，使得在MP反馈信号fbd与MP参考信号refd之间大体上不存在相位差。换句话说，当被锁定时，DDL延迟线421产生约90°的延迟。因此，当DDL 420被锁定时，第二MP延迟线410b和第四MP延迟线410d中的每一者产生约90°的延迟。
当DDL420被锁定时，第一MP延迟线410a将第一中间信号A延迟其固定延迟量。第二MP延迟线410b将第一中间信号A延迟其最小延迟与约90°的总和。因此，第一中间相位时钟信号ck0和第二中间相位时钟信号ck90具有约90°的相位差和在其紧随着的上升沿之间的约tCK/2的时间差。
类似地，第三MP延迟线410c将第二中间信号B延迟其固定延迟量。第四MP延迟线410d将第四中间信号B延迟其最小延迟与约90°的总和。因此，第三中间相位时钟信号ck180和第四中间相位时钟信号ck270具有约90°的相位差和在其紧随着的上升沿之间的约tCK/2的时间差。因为在第一中间信号A与第二中间信号B之间存在约180°的相位差，所以第三中间相位时钟信号ck180具有与第一中间相位时钟信号ck0成约180°的相位差。第四中间相位时钟信号ck270具有与第一中间相位时钟信号ck0成约270°的相位差。
第一到第四中间相位时钟信号ck0、ck90、ck180、ck270通过第一到第四时钟缓冲器180a到180d而进一步被延迟相同的延迟量。因此，第一到第四中间相位时钟信号ck0、ck90、ck180、ck270中的任何两者之间的相位差被保存在第一到第四相位时钟信号CLK0、CLK90、CLK180、CLK270中。因此，如图5D所示，第一相位时钟信号CLK0与第二相位时钟信号CLK90在其紧随着的上升沿之间具有约tCK/2的时间差。第二相位时钟信号CLK90与第三相位时钟信号CLK180在其紧随着的上升沿之间具有约tCK/2的时间差。第三相位时钟信号CLK180与第四相位时钟信号CLK270在其紧随着的上升沿之间具有约tCK/2的时间差。
第一到第四相位时钟信号CLK0、CLK90、CLK180、CLK270的上升沿对应于外部时钟信号CLK的上升沿和下降沿。外部时钟信号CLK具有tCK的周期。第一相位时钟信号CLK0的上升沿对应于外部时钟信号在一周期中的上升沿。因为在第一相位时钟信号CLK0与第二相位时钟信号CLK90的紧接着的上升沿之间存在tCK/2的时间差，所以第二相位时钟信号CLK90的后续的上升沿对应于外部时钟信号CLK在所述周期中的下降沿。因为时钟分频器120的操作未将工作循环误差载运到第二相位时钟信号CLK90，所以第二相位时钟信号CLK90在不具有工作循环误差的情况下(即使外部时钟信号CLK自身具有工作循环误差)提供外部时钟信号CLK的下降沿的时序信息。
因为在第二相位时钟信号CLK90与第三相位时钟信号CLK180的紧邻着的上升沿之间存在tCK/2的时间差，所以第三相位时钟信号CLK180的后续的上升沿对应于外部时钟信号CLK在紧跟着的周期中的上升沿。另外，因为在第三相位时钟信号CLK180与第四相位时钟信号CLK270的紧邻着的上升沿之间存在tCK/2的时间差，所以第四相位时钟信号CLK270的后续的上升沿对应于外部时钟信号CLK在紧跟着的周期中的下降沿。以此方式，第一到第四相位时钟信号CLK0、CLK90、CLK180、CLK270提供外部时钟信号CLK在两个后续周期中的两个上升沿和下降沿的时序信息而不具有工作循环误差。
在所说明的实施例中，延迟检测环420与第二MP延迟线410b一起形成闭合反馈环。因此，延迟检测环420可确定第二MP延迟线410b是否正向第一中间信号提供所要的延迟量。另外，延迟检测环420可基于所述确定而调整MP延迟线410b的延迟量。因此，多相时钟产生器400可提供准确定时以供在内部电路30(图2)中使用。
参看图6，现将详细描述图3的多相时钟产生器的另一实施例。多相时钟产生器600包括例如延迟线610a到610d的第一到第四多相(MP)延迟元件和延迟检测环(DDL)620。
第一到第四MP延迟线610a到610d经配置以接收第一中间信号A和第二中间信号B(图3)且产生第一到第四中间相位时钟信号ck0、ck90、ck180、ck270。第一MP延迟线610a和第三MP延迟线610c中的每一者向通过其的信号提供固定延迟。第二MP延迟线610b和第四MP延迟线610d中的每一者向通过其的信号提供在约0°到约180°的范围内的可变延迟。
在所说明的实施例中，第二MP延迟线610b和第四MP延迟线610d中的每一者包括串联连接的多个逻辑门(例如，反相器)。熟练的技术人员将了解，第二MP延迟线610b和第四MP延迟线610d中的每一者还包括用以提供可变延迟的额外电路。熟练的技术人员还将了解，延迟级、延迟单元或延迟电路的各种配置可适于例如延迟线610a、610d的第二和第四MP延迟元件。MP延迟线610a到610d的其它细节可如以上相对于图4的MP延迟线410a到410d所描述。
延迟检测环(DDL)620用以检测第一中间信号A与第四中间相位时钟信号ck270之间的相位差，且调整第二MP延迟线610b和第四MP延迟线610d的延迟量。DDL 620可包括DDL延迟线621、第一DDL缓冲器622、DDL延迟模型623、第二DDL缓冲器624、DDL相位检测器625，和DDL控制器626。第四MP延迟线410d、DDL延迟线621和第一DDL缓冲器622形成第一DDL路径。DDL延迟模型623和第二DDL缓冲器624形成第二DDL路径。在一个实施例中，第一DDL缓冲器622和第二DDL缓冲器624、DDL相位检测器625和DDL控制器626的细节可如早先分别相对于图3的第一DDL缓冲器422与第二DDL缓冲器424、DDL相位检测器425和DDL控制器426所描述。
DDL延迟线621从第四MP延迟线610d接收第四中间相位时钟信号ck270且延迟所述第四中间相位时钟信号ck270，进而将输出信号提供到第一DDL缓冲器622。在所说明的实施例中，DDL延迟线621可包括一系列逻辑门(例如，反相器)和用以提供在约0°到约180°的范围内的可变延迟的额外电路。在另一实施例中，可变延迟的上限可为约90°加上DDL延迟线621的固有延迟。在其它实施例中，可变延迟的上限可为在约90°加上固有延迟与约180°之间的任何合适的量。
DDL延迟模型623从第一延迟线130a(图3)接收第一中间信号A且进一步延迟所述第一中间信号A。DDL延迟模型623仿真与DDL延迟线621相关联的固有延迟tID和第四MP延迟线610d的最小延迟。DDL延迟模型623将经延迟的第一中间信号提供到第二DDL缓冲器624。
DDL相位检测器625比较来自第一DDL缓冲器622的检测反馈信号fbd与来自第二DDL缓冲器624的检测参考信号refd。DDL相位检测器625产生指示检测反馈信号fbd与检测参考信号refd之间的相位差的DDL比较信号DDLCMP。DDL相位检测器625将DDL比较信号DDLCMP提供到DDL控制器626。
DDL控制器626接收DDL比较信号DDLCMP，且向DDL延迟线621提供DDL控制信号DDLCS以调整由DDL延迟线621产生的延迟量。DDL控制器626还将DDL控制信号DDLCS提供到第二MP延迟线610b和第四MP延迟线610d。以此方式，DDL控制器626控制第二MP延迟线610b和第四MP延迟线610d以具有大体上与DDL延迟线621的延迟相同的延迟。
参看图7，现将描述图2的时钟同步电路的另一实施例。所说明的电路700包括输入缓冲器710、时钟分频器720、延迟线730、分相器735、多相时钟产生器740、延迟模型750、相位检测器760、控制器770，和第一到第四时钟缓冲器780a到780d。输入缓冲器710、多相时钟产生器740、延迟模型750、相位检测器760、控制器770和第一到第四时钟缓冲器780a到780d的配置可如以上分别相对于图3的输入缓冲器110、多相时钟产生器140、延迟模型150、相位检测器160、控制器170和第一到第四时钟缓冲器180a到180d所描述。
延迟线730、分相器735、多相时钟产生器740、延迟模型750和相位检测器760以及控制器770一起形成延迟锁定环(DLL)以用于使图2的存储器装置100的输出与外部时钟信号CLK同步。输入缓冲器710、时钟分频器720、延迟线730、分相器735、多相时钟产生器740和第一时钟缓冲器780a形成前向时钟路径的至少一部分。
输入缓冲器710接收外部时钟信号CLK。输入缓冲器710产生时钟入信号ckin。时钟分频器720接收时钟入信号ckin，且产生具有为时钟入信号ckin的频率一半的频率的参考信号REF。当产生第一参考信号REF1时，时钟分频器720仅在时钟入信号ckin的上升沿处改变信号电平。然而，与图3的时钟分频器120相比，时钟分频器720未使用分相器。时钟分频器720的其它细节可如以上相对于图3的时钟分频器120所描述。
延迟线730从时钟分频器720接收参考信号REF。延迟线730延迟参考信号REF，进而输出经延迟的参考信号。延迟线730的其它细节可如以上相对于图3的第一延迟线130a所描述。
分相器735从延迟线730接收经延迟的参考信号且产生第一中间信号A和第二中间信号B。第一中间信号A和第二中间信号B的细节可如以上相对于图3的第一中间信号A和第二中间信号B所描述。时钟分频器720、延迟线730和分相器735一起形成中间信号产生模块。
多相时钟产生器740接收第一中间信号A和第二中间信号B。多相时钟产生器740产生第一到第四中间相位时钟信号ck0、ck90、ck180、ck270。时钟产生器740的详细配置可如以上相对于图4和图6的时钟产生器400和600中的任一者所描述。
除了时钟分频器720、延迟线730和分相器735的操作之外，应理解，时钟同步电路700的操作可如以上相对于图3的时钟同步电路10的操作所描述。
如以上所描述，所述实施例的时钟同步电路可提供外部时钟信号的准确的下降沿信息。另外，时钟同步电路处理具有为外部时钟信号的频率一半的频率的时钟信号。因此，所述电路可减少高速数据传输中的可能的计时故障，同时还减少功率消耗。
以上实施例是针对以下情况而描述：外部时钟信号的上升沿为稳定的且外部时钟信号的下降沿为抖动的。在其它实施例中，所述实施例的原理和优点适用于以下相反的情况：外部时钟信号的下降沿为稳定的且外部时钟信号的上升沿为抖动的。
在所说明的实施例中，在图2的电子装置的上下文中描述时钟同步电路。在其它实施例中，时钟同步电路可用于电子装置的不同的配置中。所属领域的技术人员将了解，出于数据同步或任何其它合适的目的，时钟同步电路可适于各种其它电子装置。
所述电子装置的实例可包括(但不限于)消费者电子产品、电子电路、电子电路组件、消费者电子产品的零件、电子测试装备，等等。电子装置的实例还可包括存储器芯片、存储器模块、光学网络或其它通信网络的电路，和磁盘驱动器电路。消费者电子产品可包括(但不限于)移动电话、电话、电视、计算机监视器、计算机、手持式计算机、个人数字助理(PDA)、微波、冰箱、立体声系统、盒式磁带录音机或播放器、DVD播放器、CD播放器、VCR、MP3播放器、无线电、摄像机、相机、数码相机、便携式存储器芯片、洗衣机、烘干器、洗衣机/烘干器、复印机、传真机、扫描仪、多功能外围装置、腕表、时钟，等等。另外，电子装置可包括未完工的产品。
一个实施例为包括一模块的设备，所述模块经配置以接收具有第一频率的时钟信号且产生具有从所述时钟信号的第一沿延迟的沿的第一中间信号和第二中间信号。第一和第二中间信号中的每一者具有为第一频率一半的第二频率。第一和第二中间信号具有彼此成约180°的相位差。所述设备还包括：第一延迟元件，其经配置以将第一中间信号延迟第一延迟量以产生第一相位时钟信号；以及第二延迟元件，其经配置以将第一中间信号延迟不同于第一延迟量的第二延迟量来产生第二相位时钟信号。第一与第二相位时钟信号具有彼此成约90°的第一相位差。所述设备进一步包括第三延迟元件，所述第三延迟元件经配置以将第二中间信号延迟第三延迟量来产生第三相位时钟信号。第三延迟量大体上与第一延迟量相同。第一与第三相位时钟信号具有彼此成约180°的第二相位差。所述设备还包括第四延迟元件，所述第四延迟元件经配置以将第二中间信号延迟第四延迟量来产生第四相位时钟信号。第四延迟量大体上与第二延迟量相同。第一与第四相位时钟信号具有彼此成约270°的第三相位差。所述设备进一步包括延迟检测环，所述延迟检测环经配置以检测在第二相位时钟信号与第二中间信号之间或在第四相位时钟信号与第一中间信号之间的第四相位差，且至少部分地基于所述第四相位差而调整第二延迟量和第四延迟量。
另一实施例为一种产生时钟信号的方法。所述方法包括产生具有从具有第一频率的时钟信号的第一沿延迟的沿的第一中间信号和第二中间信号。所述时钟信号进一步包括具有抖动的第二沿。第一和第二中间信号中的每一者具有为第一频率的大约一半的第二频率。第一中间信号与第二中间信号具有彼此成约180°的相位差。所述方法还包括将第一中间信号延迟第一延迟量以产生第一相位时钟信号；以及将第一中间信号延迟不同于第一延迟量的第二延迟量以产生第二相位时钟信号，使得第一与第二相位时钟信号具有彼此成约90°的第一相位差。所述方法进一步包括将第二中间信号延迟第三延迟量以产生第三相位时钟信号。第三延迟量大体上与第一延迟量相同，使得第一与第三相位时钟信号具有彼此成约180°的第二相位差。所述方法还包括将第二中间信号延迟第四延迟量以产生第四相位时钟信号。第四延迟量大体上与第二延迟量相同，使得第一与第四相位时钟信号具有彼此成约270°的第三相位差。所述方法还包括检测在第二相位时钟信号与第二中间信号之间或在第四相位时钟信号与第一中间信号之间的第四相位差；以及至少部分地基于所述第四相位差而调整第二和第四延迟量。
尽管已就某些实施例描述了本发明，但所属领域的技术人员所了解的其它实施例(包括未提供本文中所陈述的所有特征和优点的实施例)也在本发明的范围内。此外，可组合以上所描述的各种实施例以提供其它实施例。另外，在一个实施例的上下文中所展示的某些特征还可并入其它实施例中。因此，本发明的范围仅通过参考所附权利要求书来界定。

Claims (26)

1.一种产生时钟信号的设备，其包含：
一模块，其经配置以接收具有第一频率的时钟信号且产生具有从所述时钟信号的第一沿延迟的沿的第一中间信号和第二中间信号，所述第一和第二中间信号中的每一者具有为所述第一频率一半的第二频率，所述第一和第二中间信号具有彼此成约180°的相位差；
第一延迟元件，其经配置以将所述第一中间信号延迟第一延迟量来产生第一相位时钟信号；
第二延迟元件，其经配置以将所述第一中间信号延迟不同于所述第一延迟量的第二延迟量来产生第二相位时钟信号，其中所述第一与第二相位时钟信号具有彼此成约90°的第一相位差；
第三延迟元件，其经配置以将所述第二中间信号延迟第三延迟量来产生第三相位时钟信号，所述第三延迟量大体上与所述第一延迟量相同，其中所述第一与第三相位时钟信号具有彼此成约180°的第二相位差；
第四延迟元件，其经配置以将所述第二中间信号延迟第四延迟量来产生第四相位时钟信号，所述第四延迟量大体上与所述第二延迟量相同，其中所述第一与第四相位时钟信号具有彼此成约270°的第三相位差；以及
延迟检测环，其经配置以检测所述第二相位时钟信号与所述第二中间信号之间或所述第四相位时钟信号与所述第一中间信号之间的第四相位差，且至少部分地基于所述第四相位差而调整所述第二和第四延迟量。
2.根据权利要求1所述的设备，其中所述模块经配置以仅从所述时钟信号的所述第一沿产生所述第一和第二中间信号。
3.根据权利要求1所述的设备，其中具有所述第一频率的所述时钟信号包括上升沿和下降沿，且其中所述时钟信号的所述第一沿为所述时钟信号的所述上升沿。
4.根据权利要求1所述的设备，其中具有所述第一频率的所述时钟信号的所述第一沿在时序中是稳定的。
5.根据权利要求1所述的设备，其中所述第一和第三延迟元件中的每一者包含具有固定延迟量的延迟线，且其中所述第二和第四延迟元件中的每一者包含具有可变延迟量的延迟线。
6.根据权利要求5所述的设备，其中所述第二和第四延迟元件中的每一者经配置以提供具有最小量的延迟，且其中所述第一和第三延迟元件中的每一者经配置以提供具有大体上等于所述最小量的量的延迟。
7.根据权利要求6所述的设备，其中所述模块包含：
时钟分频器，其经配置以接收所述时钟信号且从所述时钟信号的所述第一沿产生第一参考信号和第二参考信号；
第五延迟元件，其经配置以将所述第一参考信号延迟第五延迟量来产生所述第一中间信号；以及
第六延迟元件，其经配置以将所述第二参考信号延迟大体上与所述第五延迟量相同的第六延迟量来产生所述第二中间信号。
8.根据权利要求7所述的设备，其进一步包含延迟锁定环，所述延迟锁定环经配置以调整所述第五和第六延迟量。
9.根据权利要求8所述的设备，其中所述延迟锁定环包含：
第一延迟模型，其经配置以延迟来自所述第一延迟元件的输出信号；
第一相位检测器，其经配置以检测所述第一参考信号与来自所述第一延迟模型的所述经延迟的输出信号之间的相位差；以及
第一控制器，其经配置以至少部分地响应于所述所检测的相位差而调整所述第五和第六延迟量。
10.根据权利要求9所述的设备，其进一步包含：
输入缓冲器，其经配置以接收且延迟所述时钟信号，且向所述时钟分频器提供所述时钟信号；以及
输出缓冲器，其经配置以延迟所述第一相位时钟信号，
其中所述第一延迟模型复制与所述输入缓冲器、所述输出缓冲器和所述时钟分频器中的至少一者相关联的延迟。
11.根据权利要求8所述的设备，其中所述延迟检测环包含：
第七延迟元件，其经配置以将所述第二相位时钟信号延迟可变延迟量，所述第七延迟元件具有最小延迟；
第二延迟模型，其经配置以将所述第二中间信号延迟大体上等于所述第七延迟元件的所述最小延迟的固定延迟量；
第二相位检测器，其经配置以检测所述经延迟的第二相位时钟信号与所述经延迟的第二中间信号之间的相位差；以及
第二控制器，其经配置以至少部分地响应于所述经延迟的第二相位时钟信号与所述经延迟的第二中间信号之间的所述所检测的相位差而调整所述第七延迟元件的所述延迟量。
12.根据权利要求11所述的设备，其中所述第二控制器进一步经配置以至少部分地响应于所述经延迟的第二相位时钟信号与所述经延迟的第二中间信号之间的所述所检测的相位差而调整所述第二和第四延迟量。
13.根据权利要求8所述的设备，其中所述延迟检测环包含：
第七延迟元件，其经配置以将所述第四相位时钟信号延迟可变延迟量，所述第七延迟元件具有最小延迟；
第二延迟模型，其经配置以将所述第一中间信号延迟大体上等于所述第七延迟元件的所述最小延迟的固定延迟量；
第二相位检测器，其经配置以检测所述经延迟的第四相位时钟信号与所述经延迟的第一中间信号之间的相位差；以及
第二控制器，其经配置以至少部分地响应于所述经延迟的第四相位时钟信号与所述经延迟的第一中间信号之间的所述所检测的相位差而调整所述第七延迟元件的所述延迟量。
14.根据权利要求13所述的设备，其中所述第二控制器进一步经配置以至少部分地响应于所述经延迟的第四相位时钟信号与所述经延迟的第一中间信号之间的所述所检测的相位差而调整所述第二和第四延迟量。
15.根据权利要求1所述的设备，其中所述设备包含固态存储器装置，且其中所述固态存储器装置经配置以在所述时钟信号的下降沿上传输数据的至少一部分。
16.根据权利要求1所述的设备，其中所述模块包含：
时钟分频器，其经配置以接收所述时钟信号且从所述时钟信号的所述第一沿产生参考信号；
第五延迟元件，其经配置以延迟所述参考信号；以及
分相器，其经配置以从所述第五延迟元件接收所述经延迟的参考信号，且从所述经延迟的参考信号产生所述第一和第二中间信号。
17.一种产生时钟信号的方法，所述方法包含：
产生具有从具有第一频率的时钟信号的第一沿延迟的沿的第一中间信号和第二中间信号，所述时钟信号进一步包括具有抖动的第二沿，所述第一和第二中间信号中的每一者具有为所述第一频率的大约一半的第二频率，所述第一和第二中间信号具有彼此成约180°的相位差；
将所述第一中间信号延迟第一延迟量以产生第一相位时钟信号；
将所述第一中间信号延迟不同于所述第一延迟量的第二延迟量以产生第二相位时钟信号，使得所述第一与第二相位时钟信号具有彼此成约90°的第一相位差；
将所述第二中间信号延迟第三延迟量以产生第三相位时钟信号，所述第三延迟量大体上与所述第一延迟量相同，使得所述第一与第三相位时钟信号具有彼此成约180°的第二相位差；
将所述第二中间信号延迟第四延迟量以产生第四相位时钟信号，所述第四延迟量大体上与所述第二延迟量相同，使得所述第一与第四相位时钟信号具有彼此成约270°的第三相位差；
检测所述第二相位时钟信号与所述第二中间信号之间或所述第四相位时钟信号与所述第一中间信号之间的第四相位差；以及
至少部分地基于所述第四相位差而调整所述第二和第四延迟量。
18.根据权利要求17所述的方法，其中产生所述第一和第二中间信号包含仅从所述时钟信号的所述第一沿产生所述第一和第二中间信号。
19.根据权利要求17所述的方法，其进一步包含改变所述第二和第四延迟量。
20.根据权利要求19所述的方法，其中所述第二和第四延迟量中的每一者具有最小量，且其中所述第一和第三延迟量中的每一者具有大体上等于所述最小量的固定量。
21.根据权利要求20所述的方法，其进一步包含：
从所述时钟的所述第一沿产生第一参考信号和第二参考信号；
将所述第一参考信号延迟第五延迟量以产生所述第一中间信号；以及
将所述第二参考信号延迟大体上与所述第五延迟量相同的第六延迟量以产生所述第二中间信号。
22.根据权利要求21所述的方法，其进一步包含：
进一步延迟所述第一相位时钟信号；
检测所述经延迟的第一相位时钟信号与所述第一参考信号之间的相位差；
至少部分地响应于所述经延迟的第一相位时钟信号与所述第一参考信号之间的所述相位差而调整所述第五和第六延迟量。
23.根据权利要求22所述的方法，其中检测所述第四相位差包含：
将所述第二相位时钟信号进一步延迟可变延迟量，进而产生第一输出信号；
将所述第二中间信号进一步延迟固定延迟量，进而产生第二输出信号；
检测所述第一与第二输出信号之间的相位差；以及
至少部分地响应于所述第一与第二输出信号之间的所述所检测的相位差而调整所述可变延迟量。
24.根据权利要求22所述的方法，其中检测所述第四相位差包含：
将所述第四相位时钟信号进一步延迟可变延迟量，进而产生第一输出信号；
将所述第一中间信号进一步延迟固定延迟量，进而产生第二输出信号；
检测所述第一与第二输出信号之间的相位差；以及
至少部分地响应于所述第一与第二输出信号之间的所述所检测的相位差而调整所述可变延迟量。
25.根据权利要求17所述的方法，其进一步包含与所述第一到第四相位时钟信号或从所述第一到第四相位时钟信号进一步延迟的信号的上升沿中的至少一者至少部分地同步地传输数据。
26.根据权利要求17所述的方法，其进一步包含：
从所述时钟信号的所述第一沿产生参考信号；
将所述参考信号延迟第五延迟量；以及
从所述经延迟的参考信号产生所述第一和第二中间信号。
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