CN102082147A - 在接触沟槽中形成多层势垒金属的器件 - Google Patents

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Abstract

一种形成在半导体衬底上的半导体器件，包括一个形成在接触沟槽中的组件，接触沟槽位于有源晶胞区中。该组件是由一种沉积在接触沟槽底部和侧壁部分的势垒金属，以及一个沉积在接触沟槽剩余部分中的钨插头构成的。势垒金属可以由第一和第二金属层构成。第一金属层位于接触沟槽的侧壁和底部附近。第一金属层含有一种氮化物。第二金属层可以位于第一金属层和钨插头之间，以及钨插头和侧壁之间。第二金属层覆盖未被第一金属层覆盖的部分侧壁。

Description

在接触沟槽中形成多层势垒金属的器件
技术领域
本发明主要涉及MOSFET器件，更确切地说，是在有源区接触沟槽中，带有集成肖特基二极管的MOSFET器件。
背景技术
功率MOSFET器件通常用在电子电路中。根据应用，可能需要不同的器件特性。直流-直流变换器就是一种应用示例。肖特基二极管通常作为整流器，用在直流-直流变换器中，以及各种其他功率和小信号应用中，在这些应用中，二极管的正向传导或开关特性是至关重要的。这些二极管还作为输出整流器，广泛应用于开关-模式电源及其他高速功率开关中，例如用于承载大正向电流的电机驱动器。一个高效的肖特基二极管必须具备，在传导时具有超低的正向电压降(Vf)，在反向偏压下具有相对较好的阻塞性能，以及快速的反向恢复时间。
肖特基二极管必须在有源区接触沟槽中，与MOSFET器件单片集成。肖特基二极管(SKY)降低体二极管正向电压降(Vf)，尽量减少储存电荷，并具有很快的反向恢复时间，使MOSFET的效率更高。肖特基二极管的漏极至源极漏电流(Idss)与肖特基势垒高度有关。随着势垒高度的增加，漏电流降低，正向电压降也降低。
对于形成在平整表面上或大的沟槽接触表面上的，带有集成肖特基二极管的沟槽MOSFET器件来说，所形成的肖特基二极管没有钨(W)插头。在具有高纵横比(例如2.5∶1，甚至更高)的沟槽MOSFET器件中，沟槽接头的临界尺寸(CD)很小(宽度约为0.35微米)，为了获得良好的欧姆接触并避免接触无效，要使用钨插头。
正是在这一背景下，才提出了本发明的实施例。
发明内容
本发明提供一种在接触沟槽中形成多层势垒金属的器件及其制备方法，利用多层金属，提高势垒金属的解约时阶跃式覆盖率。
为实现上述目的，本发明提供一种形成在半导体衬底上的半导体器件，其特征是，该器件包含形成在接触沟槽中的器件组件，其中该接触沟槽包含：
一个沉积在接触沟槽的底部和侧壁部分的势垒金属；以及
一个沉积在接触沟槽的剩余部分中的钨插头，其中接触沟槽还包含一个形成在靠近接触沟槽底部的半导体衬底中的肖特基二极管，并且
其中势垒金属包含：
一个靠近接触沟槽侧壁和底部的第一金属层，其中该第一金属层含有一种氮化物；以及
一个位于第一金属层和钨插头之间、以及钨插头和侧壁之间的第二金属层。
上述的势垒金属还包含一个位于第二金属层和钨插头之间的第三金属层。
上述的第一金属层还包含有氮化钛，该第二金属层含有一种铝合金，该第三金属层含有钛。
上述的第一金属层还含有钛和/或氮化钛，该第二金属层含有铝-硅-铜，该第三金属层含有钛和/或氮化钛。
上述的第一金属层还包括钛。
上述的第一金属层含有接近500埃的钛以及接近500埃的氮化钛。
上述的第三金属层含有接近350埃的钛以及接近400埃的氮化钛。
上述的第二金属层含有铝-硅-铜。
上述的第二层厚度为1000埃。
上述的第二金属层含有铝-铜。
上述的第二金属层含有一种铝合金。
上述的接触沟槽宽度小于0.35微米。
上述的接触沟槽的特征在于纵横比约为2.5∶1或更大。
本半导体器件还包含一个与肖特基二极管集成的场效应管。
上述的FET包含与接触沟槽相接触的源极和本体区。
上述的FET是一种金属氧化物场效应管。
上述的MOSFET是一种沟槽MOSFET，包括一个形成在接触沟槽附近的半导体衬底中的栅极沟槽，以及一个或多个形成在栅极沟槽中电绝缘的电极。
上述的势垒金属还包括一个位于第二金属层和钨插头之间的第三金属层。
上述的第一和第三金属层含有钛和/或氮化钛。
上述的第二金属层含有铝-硅、铝-铜、一种铝合金或铝-硅-铜。
一种在半导体衬底上制备含有一个靠近接触沟槽的低掺杂区的半导体器件的方法，其特征是，该方法包含：
a)制备靠近低掺杂区的接触沟槽；
b)在接触沟槽的底部和侧壁上沉积一个第一金属层，其中该第一金属层含有一种氮化物；
将钨提高到，比仅有一个单一势垒金属层时还高的位置处；
c)在第一层金属上方以及没有被第一金属层覆盖的部分侧壁上方，沉积一个第二层，其中所述的第二金属层阻隔钨和衬底的半导体之间的扩散；
将钨提高到，比仅有一个单一势垒金属层时还高的位置处；
d’)在所述的第二金属层上方沉积一个第三金属层；
d)在接触沟槽的剩余部分中沉积钨，形成一个钨插头。
上述的第一金属层还含有钛。
上述的第二金属层含有铝合金。
上述的接触沟槽宽度小于0.35微米。
上述的接触沟槽的特征在于其纵横比约为2.5∶1或更大。
上述的与接触沟槽中的金属层连在一起的低掺杂区，含有一个肖特基二极管。
本发明在接触沟槽中形成多层势垒金属的器件和现有技术相比，其优点在于，本发明设有肖特基二极管结构，利用一个多层金属，提高势垒金属的阶跃式覆盖率，尤其是在沟槽的侧壁。
附图说明
图1为现有技术的SGT MOSFET器件的接触沟槽中，所形成的一种肖特基二极管的示意图；
图2为图1中所示类型的肖特基二极管的剖面图；
图3为依据本发明的一个实施例，在SGT MOSFET器件的接触沟槽中，所形成的一种肖特基二极管的示意图；
图4A为根据现有技术以及本发明的一个实施例，集成的肖特基二极管，在30V的正向电压Vf下，漏电流Idss的分布图；
图4B为根据现有技术以及本发明，集成的肖特基二极管，在1.00A的漏电流Idss下，正向电压的分布图。
具体实施方式
引言
本发明所解决的特定问题的性质，可通过参照图1和图2加以理解。图1表示一种传统的屏蔽栅沟槽(SGT)MOSFET器件100的剖面图，器件100带有一个行程在接触沟槽102中的肖特基二极管101。如图1所示，接触沟槽102位于两个栅极沟槽104之间，栅极沟槽104形成在半导体衬底105，例如硅(Si)衬底或形成在衬底上的外延层中。可以掺杂衬底105。如果外延层形成在衬底上，可以用于外延层相同的导电类型掺杂衬底，但是掺杂浓度要大得多。每个栅极沟槽104都包含一个第一导电材料106(例如多晶硅1)，在栅极沟槽104的底部作为源极/屏蔽电极，第二导电材料108(例如多晶硅2)在栅极沟槽104的顶部作为栅极电极。通过内部-多晶硅-氧化物(IPO)层110等绝缘材料，第一和第二导电材料相互电绝缘。栅极电极108通过绝缘材料115，同肖特基二极管101和接触金属116电绝缘。
从金属到半导体的接触可以形成肖特基二极管101。但是，如果半导体的掺杂浓度较高，可能会形成“欧姆”接触，而不是肖特基接触，所以并不具备二极管/整流特性。肖特基二极管101含有一个肖特基势垒区，该势垒区是通过在本体区107之间的沟槽102的底部附近，适当地掺杂半导体衬底区105，并在沟槽中形成一个合适的接头形成的。文中所用的术语，肖特基势垒区是指本体区107之间，接触沟槽102下方的半导体区域(肖特基二极管101的半导体部分)。典型的肖特基势垒区是浅掺杂的。例如，当肖特基势垒区形成在N-外延区中的时候，利用轻P-或P--植入，以降低肖特基势垒区的掺杂等级。所制备的肖特基势垒区仍然可以为N-型，但重掺杂的N-比N-外延区周围要少。植入物有助于调节反向漏电流等肖特基二极管特性。众所周知，掺杂浓度取决于肖特基二极管的接头所用的金属类型，这会影响肖特基势垒高度。
肖特基二极管101接头的特点是含有一个薄势垒金属112，例如沉积在沟槽102侧壁和底部的钛(Ti)和氮化钛(TiN)，以及沉积在沟槽102剩余部分中的钨插头114。势垒金属112作为钨插头和半导体材料(典型的材料是硅)之间的扩散势垒，接触沟槽102形成在半导体材料中。除了形成肖特基二极管101之外，接触沟槽102还形成到MOSFET器件100的源极103和本体107区的电接触。栅极电极108所加的电压，控制源极区103和漏极(没有表示出)之间的电流，漏极同衬底105电接触。应注意的是，尽管势垒金属112和肖特基势垒区都使用了“势垒”一词，但不应将两者相混淆。
在一个制备屏蔽栅沟槽MOSFET的标准工艺中，接触沟槽肖特基二极管101的形成，是通过沉积约400埃的钛(Ti)层，然后沉积约1000埃的氮化钛(TiN)层，以便在接触沟槽的侧壁和底部，形成一个势垒金属112。通过快速热处理(RTP)，在750℃下加热势垒金属112。然后，在沟槽的剩余部分中沉积钨(W)，以形成钨插头114，并回刻钨插头。在钨插头114的上方，沉积约3微米的铜化铝(AlCu)层，以便形成金属接头116(例如源极金属)。
当在接触沟槽内形成肖特基二极管时，局部缺陷对漏电流Idss起着举足轻重的作用。一般而言，势垒金属112阻止钨接触硅。然而，势垒金属112不良的覆盖率，会使钨插头114上的钨与硅衬底相互作用，从而在沟槽102的侧壁和底部产生蠕虫缺陷。这些缺陷会造成漏电路径，在规定的正向电压降Vf下，显著地增大漏电流Idss。最坏的情况是，可能会损坏器件通道。钨造成的污染会对在接触沟槽102底部的肖特基二极管101的正常工作，造成干扰。
图2表示图1所示类型的肖特基二极管101的剖面图。如图2所示，Ti/TiN势垒金属112没有完全覆盖沟槽侧壁的113部分，并在沟槽中将钨114从衬底的硅中隔离出来。因此，钨和硅相接触。
在沟槽接触临界尺寸(CD)很小(例如沟槽的宽度约为0.35微米甚至更小)的MOSFET器件上，所形成的肖特基二极管中，在同样的正向电压降Vf下，这种缺陷可以使漏电流Idss增大至少一至两个数量级。一般而言，当在不是重掺杂的一部分硅衬底中(例如在肖特基二极管势垒区中)使用钨插头时，这种问题会更加严重。如果沟槽宽度小于0.35微米，沟槽的纵横比(深度与宽度之比)大于2.5∶1，这种问题会特别显著。对于沟槽宽度越小、纵横比越大的情况而言，要用势垒金属提供良好的阶跃式覆盖率就越来越困难，尤其是沿着侧壁。
依据本发明的实施例，上述问题可以通过肖特基二极管结构来解决，利用一个多层金属，提高势垒金属的阶跃式覆盖率，尤其是在沟槽的侧壁。
带有多层势垒金属的肖特基二极管结构
图3表示依据本发明的一个实施例，一种在接触沟槽102中形成的带有一个集成肖特基二极管302的绝缘栅沟槽(SGT)MOSFET器件300示例的剖面图。接触沟槽102可以形成在半导体衬底/外延层105的硅部分中。接触沟槽102的宽度小于0.35微米，纵横比约为2.5∶1甚至更大。
与图1所示的SGT MOSFET器件100相类似，接触沟槽102位于两个栅极沟槽104之间，这两个栅极沟槽104都形成在硅(Si)衬底/外延层105中。每个栅极沟槽104都含有第一导电金属106(例如多晶硅1)，在栅极沟槽104的底部作为源极/屏蔽电极，以及第二导电金属108(例如多晶硅2)，在栅极沟槽104的顶部作为栅极电极。通过内部-多晶硅-氧化物(IPO)层110等绝缘材料，第一和第二导电材料相互电绝缘。栅极电极108通过绝缘材料115，同肖特基二极管302和接触金属312电绝缘。如图3所示，肖特基二极管302含有一个多层势垒金属301，位于沟槽102的侧壁和底部，以及一个钨插头310，沉积在沟槽102的剩余部分中。在本例中，多层势垒金属301为三层势垒，在第一Ti/TiN层304和第二Ti/TiN层308之间，夹着一个中间金属层306。在该实施例的一些版本中，钛和氮化钛(TiN)可以用钽和氮化钽(TaN)，分别在第一和/或第二层304、308。中间金属层306含有至少和第一和第二层的金属不同的一种金属。接触沟槽102也可用于接触源极103和本体107区域。
增加中间层306后，改善了沟槽侧壁的覆盖率，并阻止钨从插头310扩散到衬底的硅中。它还将钨插头310从肖特基区提起，因此，通过侧壁的任何污染都将更加远离下面敏感的肖特基二极管302区。中间金属层可以含有铝-硅-铜(AlSiCu)，这仅作为示例，不作为局限。在该实施例的一个可选版本中，中间层306可以仅仅含有Cu、或只是AlSi、AlCu或一种铝合金。当中间层306是AlSiCu时，其中的成分Al会使钨310与沟槽底部的距离大于与沟槽侧壁的距离。AlSiCu中的成分硅阻止铝与硅衬底相互反应。第二Ti/TiN层308是可选的，可用于阻止插头310的钨与铝在高温沉积钨时相互反应。
制备势垒层301可以通过首先在沟槽102的侧壁上沉积厚度约500埃的Ti层，然后沉积厚度约500埃的TiN层，以形成第一Ti/TiN层304，这仅作为示例，不作为局限。中间层306形成在第一Ti/TiN层304上，厚度约为1000埃。中间层306中绝大部分是铝，还有约1％±0.1％的硅以及0.5％±0.1％的铜，这仅作为示例，不作为局限。利用可买到的含有98.5％的铝、1％的硅和0.5％的铜的溅射靶，可以通过溅射沉积形成该中间层。这种溅射靶可以从TOSOH和Sumitomo买到。形成中间层306之后，在中间层306上方沉积第二Ti/TiN层308。第二Ti/TiN层308的制备类似于第一Ti/TiN层306。例如，在中间层306上沉积厚度约为350埃的Ti层，然后在Ti层上沉积厚度约为400埃的TiN层。对整个势垒层301进行快速热处理(RTP)，例如在750℃下加热。然后在衬底上方以及剩余部分沟槽中沉积钨(W)，形成钨插头310，并回刻多余的钨。在钨插头310上方，可以沉积厚度约为3微米的AlCu金属，以形成金属接头312。
上述多层势垒金属的优势可以参照图4A-4B。图4A表示带有原有技术的肖特基二极管的MOSFET，在30V的正向电压下，漏电流Idss的分布(用灰色方形表示)，以及依据本发明的一个实施例，图3所示类型的带有多层势垒金属的肖特基二极管的MOSFET，在30V的正向电压下，漏电流Idss的分布(用黑色菱形表示)。需注意的是，对于图3所示类型的肖特基二极管来说，漏电流一直远低于器件说明的1X10-3安培，而且比原有技术的偏差变化更加平滑。图4B表示原有技术的肖特基二极管，在1.00A的正向电流下，正向电压的分布图(灰色方形)，以及带有如图3所示类型的多层势垒金属的肖特基二极管，在1.00A的正向电流下，正向电压的分布图(黑色菱形)。如图4B所示，在相似的正向电流以及类似的(即使稍稍高于)正向电压Vf降下，图3所示的肖特基二极管与原有技术的肖特基二极管相比，其正向电压的范围较窄。
图3所示的多层势垒金属301的应用并不局限于SGT MOSFET器件中的肖特基二极管。这种类型的势垒金属结构可以用于带有(肖特基)接触沟槽的所有器件，包括但不局限于全部栅极MOSFET、平面栅极MOSFET、场效应管(FET)以及绝缘栅双极晶体管IGBT。
尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在其他版本。例如，尽管图3所示的是三层势垒金属，但本发明的实施例还包括双层势垒金属以及三层以上的势垒金属。因此，所附的权利要求书的意图和范围不应局限于文中对较佳版本的说明。反之，本发明的范围应参照所附的权利要求书及其全部等效内容。除非明确说明，否则本说明所述的所有特征(包括任一所附的权利要求、摘要和附图)都可以由用于相同、等效或类似目的的可选特征代替。因此，除非明确说明，否则所述的每个特征都仅仅是通用的一系列等效或类似特征的其中一个示例。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。权利要求书中的任一项，只要没有用“意思是”明确指出限定功能，不应被认为是35USC§112，
Figure BSA00000342450500081
6中所述的“意义”或“步骤”的条款。否则所附的权利要求书并不应认为是意义和功能的局限。尤其是，权利要求书中所用的“的步骤”，并不旨在引用35USC§112，6的规定。
读者的注意力应针对和本说明书一起同时存档，并向公众开放查阅该说明书的全部文件，以及引用的所有这类文件的内容，以作参考。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (28)

1.一种形成在半导体衬底上的半导体器件，其特征在于，该器件包含形成在接触沟槽中的器件组件，其中所述的接触沟槽包含：
一个沉积在接触沟槽的底部和侧壁部分的势垒金属；以及
一个沉积在接触沟槽的剩余部分中的钨插头，其中接触沟槽还包含一个形成在靠近接触沟槽底部的半导体衬底中的肖特基二极管，并且
其中所述的势垒金属包含：
一个靠近接触沟槽侧壁和底部的第一金属层，其中所述的第一金属层含有
一种氮化物；以及
一个位于第一金属层和钨插头之间、以及钨插头和侧壁之间的第二金属层。
2.如权利要求1所述的半导体器件，其特征在于，所述的势垒金属还包含一个位于第二金属层和钨插头之间的第三金属层。
3.如权利要求2所述的半导体器件，其特征在于，所述的第一金属层还包含有氮化钛，所述的第二金属层含有一种铝合金，所述的第三金属层含有钛。
4.如权利要求2所述的半导体器件，其特征在于，所述的第一金属层还含有钛和/或氮化钛，所述的第二金属层含有铝-硅-铜，所述的第三金属层含有钛和/或氮化钛。
5.如权利要求2所述的半导体器件，其特征在于，所述的第一金属层还包括钛。
6.如权利要求5所述的半导体器件，其特征在于，所述的第一金属层含有接近500埃的钛以及接近500埃的氮化钛。
7.如权利要求2所述的半导体器件，其特征在于，所述的第三金属层含有接近350埃的钛以及接近400埃的氮化钛。
8.如权利要求1所述的半导体器件，其特征在于，所述的第二金属层含有铝-硅-铜。
9.如权利要求8所述的半导体器件，其特征在于，所述的第二层厚度为1000埃。
10.如权利要求1所述的半导体器件，其特征在于，所述的第二金属层含有铝-铜。
11.如权利要求1所述的半导体器件，其特征在于，所述的第二金属层含有一种铝合金。
12.如权利要求1所述的半导体器件，其特征在于，所述的接触沟槽宽度小于0.35微米。
13.如权利要求12所述的半导体器件，其特征在于，所述的接触沟槽的特征在于纵横比约为2.5∶1或更大。
14.如权利要求1所述的半导体器件，该半导体器件还包含一个与肖特基二极管集成的场效应管FET。
15.如权利要求14所述的半导体器件，其特征在于，所述的FET包含与接触沟槽相接触的源极和本体区。
16.如权利要求15所述的半导体器件，其特征在于，所述的FET是一种金属氧化物场效应管MOSFET。
17.如权利要求16所述的半导体器件，其特征在于，所述的MOSFET是一种沟槽MOSFET，包括一个形成在接触沟槽附近的半导体衬底中的栅极沟槽，以及一个或多个形成在栅极沟槽中电绝缘的电极。
18.如权利要求17所述的半导体器件，其特征在于，所述的势垒金属还包括一个位于第二金属层和钨插头之间的第三金属层。
19.如权利要求18所述的半导体器件，其特征在于，所述的第一和第三金属层含有钛和/或氮化钛。
20.如权利要求19所述的半导体器件，其特征在于，所述的第二金属层含有铝-硅、铝-铜、一种铝合金或铝-硅-铜。
21.一种在半导体衬底上制备含有一个靠近接触沟槽的低掺杂区的半导体器件的方法，其特征在于，该方法包含：
a)制备靠近低掺杂区的接触沟槽；
b)在接触沟槽的底部和侧壁上沉积一个第一金属层，其中所述的第一金属层含有一种氮化物；
c)在第一层金属上方以及没有被第一金属层覆盖的部分侧壁上方，沉积一个第二层，其中所述的第二金属层阻隔钨和衬底的半导体之间的扩散；并且
d)在接触沟槽的剩余部分中沉积钨，形成一个钨插头。
22.如权利要求21所述的方法，其特征在于，该方法在d)之前还包含以下步骤：
d’)在所述的第二金属层上方沉积一个第三金属层。
23.如权利要求21所述的方法，其特征在于，所述的第一金属层还含有钛。
24.如权利要求21所述的方法，其特征在于，所述的第二金属层含有铝合金。
25.如权利要求21所述的方法，其特征在于，所述的接触沟槽宽度小于0.35微米。
26.如权利要求21所述的方法，其特征在于，所述的接触沟槽的特征在于其纵横比约为2.5∶1或更大。
27.如权利要求21所述的方法，其特征在于，步骤b)和c)还包含将钨提高到，比仅有一个单一势垒金属层时还高的位置处。
28.如权利要求21所述的方法，其特征在于，所述的与接触沟槽中的金属层连在一起的低掺杂区，含有一个肖特基二极管。
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