CN102160170A - 层叠四方预制元件封装、使用该元件封装的系统及其制造方法 - Google Patents

层叠四方预制元件封装、使用该元件封装的系统及其制造方法 Download PDF

Info

Publication number
CN102160170A
CN102160170A CN2009801380039A CN200980138003A CN102160170A CN 102160170 A CN102160170 A CN 102160170A CN 2009801380039 A CN2009801380039 A CN 2009801380039A CN 200980138003 A CN200980138003 A CN 200980138003A CN 102160170 A CN102160170 A CN 102160170A
Authority
CN
China
Prior art keywords
lead
encapsulation
lead frame
wire
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009801380039A
Other languages
English (en)
Inventor
Y·刘
H·艾伦
钱秋晓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN102160170A publication Critical patent/CN102160170A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

披露了可如半导体芯片的引线框那样薄的预制元件封装、使用该封装的系统及其制造方法。示例性封装的引线在引线框的两表面侧露出。封装可彼此层叠并电耦合于其引线的露出部分。

Description

层叠四方预制元件封装、使用该元件封装的系统及其制造方法
关联申请的交叉引用
不适用
发明背景
个人便携式电子产品——例如蜂窝电话、个人数字助理、数码相机、膝上计算机等——通常由组装在例如印刷电路板和柔性衬底的互连衬底上的若干封装半导体IC芯片和表面安装组件构成。对在个人便携式电子产品中纳入更多功能和特征并同时缩小这些设备的尺寸的需求不断增长。这进而对互连衬底的设计、尺寸和组装形成了不断增长的需求。随着组装元件的数目增加，衬底面积和成本增加，同时对较小形状因数的需求增长。
发明内容
作为作出其发明的一部分，发明人已意识到，需要解决上述问题并且设法使电子产品的功能和性能增长而不造成衬底面积和成本增加并且产量下降是优选的。作为作出其发明的一部分，发明人已意识到，许多电子产品具有若干电子元件，尤其是半导体晶片，它们可一起编组成提供特定功能的若干小组。作为作出其发明的一部分，发明人已发现，电路组所需的衬底面积可通过将半导体晶片和其它元件封装在经模制封装中而显著减小，这些经模制的封装可层叠在彼此之上以减小电路板空间并增强功能性，其中每个此类封装可具有一定厚度的引线框，该厚度明显小于常规的四方封装。
因此，根据本发明的第一普通示例性实施例针对宽泛地包括引线框的元件封装，该引线框具有第一表面、平行于第一表面的第二表面、第一表面和第二表面之间的厚度、元件粘附区以及多条第一引线。每条所述第一引线具有设置在引线框的至少元件粘附区内且厚度小于引线框厚度的内侧部。每条所述第一引线还具有厚度与引线框厚度基本相等的外侧部。示例性元件封装还包括设置在引线框的第一和第二表面之间并在元件粘附区上方的至少一个电子元件。该至少一个电子元件具有第一表面、与第一表面相对的第二表面以及设置在其第一表面上的多个导电区。多个导电区电耦合至引线框的至少一些第一引线的内侧部。示例性半导体管芯封装还包括设置在引线框的至少第一和第二表面之间的电绝缘材料体。在该示例性实施例的某些实现中，电绝缘材料体可延伸超出引线框的一个或两个表面，引线框的多条第一引线的外侧部在引线框的一个或两个表面上不被体覆盖。另外在某些实现中，至少一个电子元件可包括半导体管芯，而引线框可包括具有外侧部但无内侧部的多条第二引线。
根据本发明的另一普通示例性实施例针对一种电子封装组件，其宽泛地包括：具有多条露出引线的第一封装；具有多条露出引线并层叠在第一封装上的第二封装；以及设置在封装之间并将封装各自的露出引线电耦合在一起的多个导电粘合体。每个封装包括引线框，该引线框具有第一表面、平行于第一表面的第二表面、第一表面和第二表面之间的厚度、元件粘附区以及多条第一引线。每条所述第一引线具有设置在引线框的至少元件粘附区内且厚度小于引线框厚度的内侧部。每个所述第一引线还具有厚度基本等于引线框厚度的外侧部。封装的至少之一具有多条第二引线，这些第二引线具有外侧部但没有内侧部。每个所述封装还包括设置在引线框的至少第一和第二表面之间并在元件粘附区上方的至少一个电子元件。该至少一个电子元件具有多个导电区，这些导电区电耦合至引线框的至少一些第一引线的内侧部。每个所述封装还包括设置在引线框的至少第一和第二表面之间的电绝缘材料体。在该示例性实施例的一些实现中，电绝缘材料体可延伸超出引线框的一个或两个表面，且引线框的多条引线的外侧部在引线框的一个或两个表面上不被该体覆盖。另外在一些实现中，至少一个电子元件可包括半导体管芯。
通过这种示例性结构，电子元件封装可与用来构造它的引线框一样薄，发送至和接收自至少一个电子元件的信号由引线框的引线输送。这至少比常规半导体管芯封装薄上50％。具有常见引线图案的封装可层叠在彼此之上以电互连若干电子元件，从而在单个元件封装的覆盖面积内提供增强的功能性。封装间引线的布局可变化以提供层叠元件间合需的互连。作为这些示例性实施例的另一优点，例如具有相同电路的半导体晶片的电子元件可层叠和平行地电耦合以在单个封装的覆盖面积内提供附加的性能，这与使用较大覆盖面积的封装中所封装的大型器件相反。例如，各管芯上的小规模功率切换MOSFET晶体管可容纳在具有同样小覆盖面积的相似封装中，并可层叠和平行地电耦合以提供容纳在较大覆盖面积封装中大得多的MOSFET器件的功率处理性能。
根据本发明的另一普通实施例针对一种制造一个或多个电子元件的元件封装的方法，该封装具有第一表面和平行于第一表面的第二表面。示例性方法包括将至少一个电子元件和引线框组装在一起。引线框具有平行于封装的第一表面的第一表面、平行于封装的第一表面的第二表面、其第一和第二表面之间的厚度、元件粘附区以及多条第一引线。每条第一引线具有设置在至少元件粘附区内的内侧部以及厚度基本等于引线框厚度的外侧部。内侧部具有小于引线框厚度的厚度。至少一个电子元件具有设置在其表面之一上的导电区。将至少一个电子元件和引线框组装在一起的动作包括将电子元件的多个导电区与至少一些第一引线的内侧部电耦合。该示例性方法还包括将电绝缘材料体设置在封装的第一表面和第二表面之间以使该体具有与封装的一个表面基本平齐的至少一个表面，并使第一引线的外侧部在封装的一个或多个表面上露出。在该方法的一些实现中，引线框可包括多条第二引线，它们具有外侧部但没有内侧部。
根据本发明的另一普通实施例针对一种制造一个或多个电子元件的元件封装的方法，该封装具有第一表面和平行于第一表面的第二表面。该示例性方法包括：将第一电绝缘材料体设置在引线框的第一和第二表面之间，该引线框具有与封装的第一表面平行的第一表面、与封装的第一表面平行的第二表面、其第一和第二表面之间的厚度、元件粘附区以及多条第一引线。每条第一引线具有设置在至少元件粘附区内的内侧部以及厚度基本等于引线框厚度的外侧部。内侧部具有小于引线框厚度的厚度。该第一电绝缘材料体设置成在该体内形成凹口，该凹口位于引线框的元件区上方。该示例性方法还包括将至少一个电子元件设置在凹口中并将至少一个电子元件的多个导电区电耦合至至少一些第一引线的内侧部。该方法还包括将第二电绝缘材料体设置在至少一个电子器件附近的凹口中。在该方法的一些实现中，引线框可包括具有外侧部但无内侧部的多条第二引线。
本发明还涵盖包括根据本发明的封装和封装组件的系统，每一个这种系统具有互连衬底以及附连至互连衬底的根据本发明的封装和封装组件，在它们之间设有电连接。
本发明的前述示例性实施例和其它实施例将参照附图予以更详细的说明。在附图中，相同附图标记可表示相同的要素并且对一些要素的说明不再重复。
附图说明
图1是根据本发明的封装组件的示例性实施例的俯视立体图。
图2是根据本发明的封装组件的示例性实施例的仰视立体图。
图3是根据本发明的第一示例性半导体管芯封装的横截面图。
图4-6示出根据本发明示例性方法制造的示例性封装的各种示图。
图7-10示出根据本发明另一示例性方法制造的示例性封装的各种示图。
图11示出根据本发明的示例性系统。
图12示出可由根据本发明的示例性封装组件封装的示例性电路的示意图。
图13-16示出根据本发明的用于容纳图12的电路的封装组件的示例性的一组封装的示例性引线图案。
具体实施方式
下文中将参照附图对本发明进行更详细的说明，附图中示出本发明的示例性实施例。然而，本发明可以不同形式体现并且不应当解释成局限于本文所述的实施例。相反，正因为提供了这些实施例才使本公开变得彻底和完整并完全将本发明的范围传达给本领域技术人员。在附图中，为清楚起见可将这些层和区的厚度放大表示。相同附图标记在说明书中通篇地表示相同要素。这些要素对于不同的实施例具有不同的相互关系和不同的位置。
还要理解，当一个层被称为在另一层或衬底“上”时，它可以直接位于另一层或衬底上，或者可存在居间层。在附图中，这些层和区域的厚度和尺寸为清楚起见被放大，并且附图中的相同附图标记表示相同的要素。还应理解，当一要素——例如层、区域或衬底被称为“在……上”、“连接至”、“电连接至”、“耦合至”或“电耦合至”另一要素时，它可直接在另一要素上或与之连接或耦合，或者可存在一个或多个居间要素。相反，当一个要素被称为“直接在……上”、“直接连接至”或“直接耦合至”另一要素或层时，就没有居间要素或层存在。本文中使用的术语“和/或”包括一个或多个相关的列出项的任意组合和全部组合。
本文中使用的术语仅为了本发明的解说目的并且不应当解释成对本发明的含义或范围作出限制。本说明书中使用的单数形式——除非按照背景明确指示特殊情况——可包括复数。另外，本说明书中使用的表达“包括”和/或“包含”既不局限于所提到的形状、数目、步骤、动作、操作、部件、要素和/或它们构成的组，也不排除一个或多个其它不同的形状、数目、步骤、动作、操作、部件、要素和/或它们构成的组或其附加物的存在或追加。为便于说明，在本文中使用例如“在……上方”、“高于”、“上”、“下”、“在……之下”、“低于”、“之下”等空间相对术语以描述一个元件或特征相对于图示另一元件或特征的关系。应当理解，空间相关术语旨在涵盖器件(例如封装)除图中示出方位外的在使用或工作时的不同方位。例如，如果翻转图中的器件，则相对其它要素或特征表述为“低于”或“在……之下”或“在……下”的要素则应当在其它要素或特征“之上”或“高于”。因此，示例性术语“高于”可涵盖高于和低于的方位。
如本文中使用的术语，例如“第一”、“第二”等，用来描述各个部件、元件、区域、层和/或部分。然而，显然这些部件、元件、区域、层和/或部分不应当受这些术语限定。这些术语仅用来将一个部件、元件、区域、层和/或部分与另一部件、元件、区域、层和/或部分区分开。因此，将要描述的第一部件、元件、区域、层或部分也可指第二部件、元件、区域、层或部分而不会脱离本发明的范围。
图1示出根据本发明的封装组件10的示例性实施例的俯视立体图，而图2示出其仰视立体图。封装组件10包括顶表面11、底表面12以及彼此层叠并设置在封装组件10的表面11、12之间的四个元件封装100a-100d。封装100a-100d各自包括多条露出的引线114a-114d，这些引线114a-114d优选地定位于封装的周边并在封装的主表面露出。封装100a和100b的多条露出引线通过各导电材料体15a彼此电耦合，导电材料可包括回流焊料、固化的导电聚合物等。同样，封装100b和100c的多条露出引线通过各导电材料体15b彼此电耦合，并且封装100c、100d的多个露出引线通过各导电材料体15c彼此电耦合。每个封装100a-100d可包括一个或多个电子元件，每个电子元件可包括一半导体管芯。两个或多个封装可包括相同组的电子元件，这些电子元件可以相同方式或不同方式耦合至封装引线，或可包括不同组的电子元件。叠层中上方的封装——在本例中为封装100a——可具有形成在其上主表面上方的电绝缘材料层160a。
图3是可用于任何封装100a-100d的第一示例性电子元件封装100的横截面图。封装100包括引线框110，该引线框具有第一表面111、平行于第一表面111的第二表面112、第一和第二表面之间的厚度T、元件粘附区113以及多条引线114。元件粘附区113可在引线框的第二表面112处通达(即可通过第二表面112将元件插入这个区)。每条引线114具有外侧部116，该外侧部116具有基本等于引线框厚度的厚度(例如在10％以内)并优选地与引线框的第一表面111和第二表面112平齐。一些引线114具有设置在至少元件粘附区113内的内侧部115，其中每个内侧部的厚度小于引线框的厚度T。每个内侧部115与其引线114的外侧部116一体地形成(一起形成或在其间具有中间段)，这意味着它们由至少一个共同材料体形成并且材料的成份沿引线基本不变。仅具有外侧部116的这些引线114可用来在垂直层叠封装之间路由信号(既有内侧部又有外侧部的引线也能这样做)。
封装100还包括设置在引线框的第一表面111和第二表面112之间并在元件粘附区113上方的至少一个半导体管芯120(或电子元件120)。半导体管芯120(或电子元件120)具有第一表面121、与其第一表面121相对的第二表面122以及设置在第一表面121上的多个导电区124。导电区124例如通过导电粘合体125电耦合至引线框的一些引线114的内侧部115。在这点上，管芯120(或元件120)可倒装粘合至内侧部115。不是所有的内侧部115都需要电耦合至管芯120。
引线框的引线114之间以及引线框110和管芯120之间存在间隙140。电绝缘材料体145设置在间隙140中。电绝缘材料体145优选地设置在引线框的第一表面111和第二表面112之间，引线114的外侧部116露出，并可延伸超出第二表面112以提供绝缘层160。如果存在层160，则其多个部分162被省去或去除以使外侧部116的表面露出。电绝缘材料体145的上表面优选地与引线框110的顶表面和封装110的第二表面112平齐。为了基本平齐，这些表面之间的高度差不超过100微米。高度差通常不超过50微米。在电绝缘材料体145不提供层160的情形下，电绝缘材料体145的底表面优选地与引线框110的底表面和封装100的第一表面111平齐。在一些实施例中，电绝缘材料体145封住组件120的底表面122和侧表面。
通过这种结构，封装可制成具有与引线框110的厚度基本相同的厚度，由此提供非常薄的半导体管芯封装和元件封装。典型的引线框厚度的范围为从100微米至250微米，并且根据本发明的封装可与这些厚度一样薄。这些厚度比现有技术的半导体管芯封装件的厚度小至少50％。因此，如图1和图2所示的四个层叠封装100a-100d的封装组件10对0.1mm厚、0.5mm宽和0.8mm长的半导体晶片具有1mm或更小的厚度、2mm的宽度以及2.5mm的长度。薄的封装通过最小化管芯和外部热沉之间的距离而提供极好的导热性能，并通过最小化互连线距离和引线距离而提供极好的电气特性。此外，引线114的外侧部115可配置成使其符合工业标准引脚输出。引线114也可从管芯(例如小管芯)向外扇出以将芯片的互连焊垫重新分布成工业标准图案。另外，引线114的相邻外侧部115之间的中心-中心间距可小至0.4mm，这提供了具有高密度引线的能力。所有这些特征使封装100成为用于便携式设备和需要超薄元件的设备的极佳选择。
再参见图1和图2，封装100a-100d可具有相同的电路(以及元件和/或半导体晶片)，在这种情形下其各个电路平行地电耦合。该平行互连可在封装100a的覆盖面积内提供增强的电路性能，例如通过增加功率处理电路的电流处理能力。作为另一种可能性，其中两个封装可具有相似的电路并可包括功率处理器件，而第三和第四封装具有不同的电路，例如用来控制另外两个封装中的功率处理器件的控制电路。该配置可用来在封装100a覆盖面积内增强电路性能和功能。作为又一种可能性，所有四个封装可具有不同的电路。这种配置可用来在封装100a覆盖面积内增强电路功能。为便于不同封装的层叠互连，封装的引线114的布局可以不同。封装100a-100d可层叠以使一个封装的第一表面111面向另一封装的第二表面112。这些封装也可层叠以使一个或多个封装方向颠倒，并使其第二表面112面向其它封装的第二表面，或使其第一表面111面向其它封装的第一表面。方向的颠倒可为在封装的元件之间路由信号连接时提供额外的灵活性。
图4-6示出制造封装100(以及封装100a-100d)的示例性方法。参见图4，该示例性方法包括将半导体管芯120(或电子元件120)和引线框110组装在一起。这可包括将导电粘合体125设置在引线114的内侧部115上或管芯120的导电区124上或设置在两者之上，然后将封装110和120结合在一起。然后可回流导电粘合体125(例如在它们包含焊料的情形下)，或使其暴露于热、紫外线或化学反应(例如在它们包含导电聚合物的情形下)。从这些动作获得组件400，如图5所示。尽管图4和图5示出管芯120倒装安装至引线框110的内侧部115，但是可以理解也可使用其它连接方法。
参见图5，电绝缘材料体145可设置在组件110和120周围的间隙140中并设置在引线框110的表面111和112之间，以使电绝缘材料体凝固并粘附至管芯120和引线114。这个动作的结果在图6中示出。可通过将组件400安置在常规模制工具中容易地实现这个动作。电绝缘材料体145可在模制工具的部件已与组件400接触前或接触后以液体形式注入到间隙140中，并允许凝固(例如根据材料特性通过冷却、加热、化学反应、固化和/或暴露于紫外线)。可使用任何已知的模制材料、模具和模制方法。绝缘材料体145也可使用任何已知的密封印刷方法(这类似于丝网印刷)设置在间隙140中。印刷可从引线框的任一侧开始进行。从第二侧112开始的印刷将易于方便形成具有未覆盖部分162的电绝缘材料层160(见图3)。
由于电绝缘材料体145在许多实施例中优选地与引线框的表面平齐，因此其它方法也是可行的。以此方法，临时脱模层被粘附至一串附连组件400(例如一辊卷组件)的底表面。组件400在平整的无粘性平台上移动，并在刮片下方移动。刮片可位于平台上方并与组件的顶表面接触。热模制材料可设置在刮片前端，刮片上游侧，这迫使材料进入间隙并同时使其与封装组件的顶表面平齐。在刮片的下游侧，使模制材料冷却和凝固。封装100随后通过切割与组件400分离。可使用任何已知的切割工具，例如激光器和/或型锯。
图7-10示出制造封装100(以及封装100a-100d)的另一示例性方法。参见图7，电绝缘材料体145设置在引线框110的表面111和112之间，并且凹口413形成在引线114的内侧部115上方。电绝缘材料体145设置成使其凝固并粘附至引线114。这个动作可通过将引线框110安置在具有凸出台面以形成凹口413的常规模制工具中而容易地完成。所得到的组件在附图中示为400’。电绝缘材料体145可在模制工具的部件已与引线框110接触之前或之后以液态形式设置在引线框110之上，并随后使其凝固(例如根据材料特性通过冷却、加热、化学反应、固化和/或暴露于紫外线)。可采用任何已知的合适模制材料、模具和模制方法。内侧部115的部分在电绝缘材料体145安置和形成后保持露出以与管芯120形成电连接。如果需要，可执行清洗动作以从凹口413的底部清除任何喷溅物(flashing)。
参见图8，该示例性方法还包括将半导体管芯120(或电子元件120)和组件400’组装在一起，其中组件400’包括引线框110和体145。这可包括将导电粘合体125设置在引线114的内侧部115上或管芯120的导电区124上或设置在两者之上，之后将元件400’和120结合在一起，使管芯位于凹口413内。导电粘合体125然后可回流(例如在它们包含焊料的情形下)，或暴露于热、紫外线或化学反应(例如在它们包含导电聚合物的情形下)。以此方式，管芯120设置在凹口413中并且其多个导电区电耦合至至少一些第一引线的内侧部。尽管图8示出管芯120倒装地安装至引线框110的内侧部115，但是可以理解也可采用其它连接方法。例如，可使内侧部115在凹口413的周边形成间隔，可将管芯的后表面粘附至凹口413的底表面，并可使用引线接合来电耦合内侧部115和导电区124。
参见图9，该示例性方法还包括将第二电绝缘材料体145’设置在管芯120和凹口413之间的间隙内。尽管第二电绝缘材料体145’可包括与电绝缘材料体145相同的材料，但其优选地包括底层充填材料，这种材料能通过毛细作用而使底层管芯120流动。底层充填材料的第二电绝缘材料体145’可通过配料工具445以液体形式给予，并随后使其凝固(例如根据材料特性通过冷却、加热、化学反应、固化和/或暴露于紫外线)。第二电绝缘材料体145’也可设置在管芯120露出的第二表面122上以使管芯的后表面电绝缘。所得到的组件400’在图10中示出。随后通过切割将封装100与组件400’分离开。可使用任何已知的切割工具，例如激光器和/或型锯。
由此应当理解，引线框110、电子元件120和电绝缘材料体145可按不同时间顺序组装在一起。因此，应当理解，在本文披露和要求的任何方法的动作的执行不基于另一动作的完成断言的情形下，这些动作可相对于彼此以任意时间顺序(例如时序)完成，包括各个动作的同时执行和交替执行(交替执行可例如在两个或更多个动作以混合形式执行时进行)。因此可以发现，尽管本申请的方法权利要求引述了几组动作，但是方法权利要求不局限于权利要求语句中列出的动作顺序，而是涵盖所有前述可能的顺序，包括动作的同时执行和交替执行以及前面未明确阐述的其它可能顺序，除非权利要求语句另有规定(例如明确声称一个动作在另一动作之前或之后)。
前述半导体管芯封装可用于包括其上安装有封装的电路板的电子组件。它们也可用于例如电话、计算机等系统中。可以理解，一个以上的电子元件可与引线框110组装以提供更好的功能和电路密度。
图11是一示例性系统300的侧视图，该系统300包括互连板310，该互连板310具有多个电子互连焊盘315、设置在顶表面互连板310上的封装100d、设置在封装100d上的封装100c、设置在封装100c上的封装100b以及设置在封装100b上的封装100a。封装110a-110d的引线114如前所述通过导电粘合体15a-15c电耦合。封装100d的引线114通过相应导电粘合物体305电耦合至各焊盘315，导电粘合体305可包括焊料、导电聚合物及其它。系统300还包括通过粘合体305电耦合至各焊盘315的电子封装304。封装304可包括无源电子元件，或可包括具有与封装100a-100d相同结构的封装或不同结构，并可通过设置在互连衬底310内或其上的一条或多条电气迹线311电耦合至封装100d。封装100d可安装成使其第二表面112面向互连衬底310，如图3所示，或可安装成使其第一表面111面向互连衬底310。在后一情形下，当封装100处于相反方位时，优选地将层160的在引线114上方的一部分去除。然而，由于焊料粘合体305可粘附至引线114的侧表面，因此这种去除是不必要的(尽管这样做增加了封装的有效覆盖面积)。
图12示出可通过图1和图2所示的示例性封装100a-110d实现的示例性电路500。电路500是立体声音频开关，它在例如头戴式耳机或一组立体声扬声器的两个不同目的地之间切换2声道音频信号。这种开关用于个人电子设备领域。该电路具有下面表1中示出的信号。
Figure BPA00001332476500111
表1
该电路包括四个模拟开关，每个开关体现在一单独的半导体管芯上，且具有如下六个导电区(端子)：接收功率的VCC、接收接地电位的GND、接收选择信号的S、连接至模拟开关的共用端子的COM、连接至模拟开关的第一极的B0以及连接至模拟开关的第二极的B1。图13-16分别示出电路的封装100d、100c、100b和100a的引线布局。这些引线编号1-16，并且这些编号出现在图12的电路中。
前述的一些示例针对“无引线”型封装，例如MLP型封装(模制的无引线封装)，其引线的末端不伸出模制材料的侧向边缘。本发明的实施例也可包括有引线封装，其中引线伸出模制材料的侧表面。
任何对“一”、“一个”和“该”的引述旨在表示一个或多个，除非明确指出相反情形。
本文中已采用的术语和表达作为描述而非限定的术语，并且没有打算排除所示和所述的特征等效物地使用这些术语和表达，可以发现在所要求的本发明范围内可以有各种修正。
此外，本发明的一个或多个实施例的一个或多个特征可与本发明其它实施例的一个或多个特征结合而不脱离本发明的范围。
尽管已针对所示实施例对本发明进行了具体描述，然而要理解，可基于本公开作出各种替代、修改、调整和等效布置，并且它们均落在本发明和所附权利要求书的范围内。

Claims (22)

1.一种电子元件封装，包括：
引线框，所述引线框具有第一表面、平行于所述第一表面的第二表面、所述第一表面和第二表面之间的厚度、元件粘附区以及多条第一引线，每条所述第一引线具有设置在至少所述元件粘附区中且厚度小于所述引线框厚度的内侧部以及厚度基本等于所述引线框厚度的外侧部；
设置在所述引线框的第一和第二表面之间并位于所述元件粘附区上方的至少一个电子元件，所述至少一个电子元件具有第一表面、相对于所述第一表面的第二表面、设置在其第一表面侧的多个导电区、电耦合至所述引线框的至少一些第一引线的内侧部的多个导电区；以及
设置在所述引线框的至少第一表面和第二表面之间的电绝缘材料体。
2.如权利要求1所述的电子元件封装，其特征在于，所述电绝缘材料体的至少一个表面与所述封装的至少一个表面基本平齐，并且所述第一引线的外侧部在所述封装的一个或多个表面上露出。
3.如权利要求1所述的电子元件封装，其特征在于，每条第一引线的所述内侧部和外侧部由同一材料体一体地形成。
4.如权利要求1所述的电子元件封装，其特征在于，所述电子元件包括倒装粘合至多条第一引线的内侧部的半导体管芯。
5.如权利要求1所述的电子元件封装，其特征在于，所述电绝缘材料体设置在所述至少一个电子元件的第一表面和第二表面中的至少一个表面上。
6.如权利要求1所述的电子元件封装，其特征在于，所述电绝缘材料体包括位于多条第一引线的内侧部上方的凹口，其中所述至少一个电子元件设置在所述凹口中。
7.如权利要求6所述的电子元件封装，其特征在于，还包括设置在所述凹口中并靠近所述封装层的至少一个半导体管芯的第二电绝缘材料体。
8.如权利要求7所述的电子元件封装，其特征在于，所述至少一个电子元件的露出表面被第二电绝缘材料体覆盖。
9.如权利要求1所述的电子元件封装，其特征在于，所述多条第一引线的内侧部的厚度小于所述多条第一引线的外侧部的厚度。
10.如权利要求1所述的电子元件封装，其特征在于，所述引线框还具有多条第二引线，每条第二引线设置在所述元件粘附区的外侧并具有基本等于所述引线框厚度的厚度。
11.一种封装组件，包括：
第一封装和第二封装，每个封装包括如权利要求1所述的封装，至少一个所述封装具有多条第二引线，所述第二引线具有外侧部；以及
设置在所述第一封装的表面和所述第二封装的第二表面之间的多个导电粘合体，每个导电材料体电耦合至所述第一封装的引线的外侧部以及所述第二封装的引线的外侧部。
12.如权利要求11所述的封装组件，其特征在于，所述第一封装的引线的内侧部具有第一布局，并且所述第二封装的引线的内侧部具有与所述第一布局不同的第二布局。
13.如权利要求11所述的封装组件，其特征在于，所述第一封装的引线的内侧部具有第一布局，且所述第二封装的引线的内侧部具有包含所述第一布局的第二布局。
14.一种系统，包括互连衬底和粘附至所述互连衬底的权利要求1的电子元件封装。
15.一种制造具有第一表面和平行于所述第一表面的第二表面的电子元件封装的方法，所述方法包括：
将至少一个电子元件和引线框组装在一起，所述引线框具有与所述封装的第一表面平行的第一表面、与所述封装的第一表面平行的第二表面、其第一表面和第二表面之间的厚度、元件粘附区以及多条第一引线，每条所述第一引线具有设置在至少所述元件粘附区内的内侧部以及厚度基本等于所述引线框厚度的外侧部，所述内侧部的厚度小于所述引线框的厚度，所述至少一个电子元件具有设置在其一个表面上的导电区，其中将所述至少一个电子元件和所述引线框组装在一起包括将所述电子元件的多个导电区电耦合至至少一些第一引线的内侧部；以及
将电绝缘材料体设置在所述封装的第一和第二表面之间以使所述电绝缘材料体具有与所述封装的至少一个表面基本平齐的至少一个表面并使所述第一引线的外侧部在所述封装的一个或多个表面上露出。
16.如权利要求15所述的方法，其特征在于，将所述至少一个电子元件和引线框组装在一起还包括将至少一个电子元件倒装粘附至所述引线框，其中所述电子元件的导电区面向至少一些第一引线的内侧部。
17.如权利要求15所述的方法，其特征在于，所述电绝缘材料体具有与所述封装的另一表面基本平齐的第二表面。
18.如权利要求15所述的方法，其特征在于，所述电绝缘材料体设置成使所述第一引线的外侧部在所述电子元件封装的第一和第二表面侧露出。
19.一种制造具有第一表面和平行于所述第一表面的第二表面的电子元件封装的方法，所述方法包括：
将第一电绝缘材料体设置在引线框的第一表面和第二表面之间，所述引线框具有与所述封装的第一表面平行的第一表面、与所述封装的第一表面平行的第二表面、其第一表面和第二表面之间的厚度、元件粘附区以及多条第一引线，每条所述第一引线具有设置在至少所述元件粘附区内的内侧部以及厚度基本等于所述引线框厚度的外侧部，所述内侧部的厚度小于所述引线框的厚度，所述第一电绝缘材料体设置成在所述电绝缘材料体中形成凹口，所述凹口位于所述引线框的元件区的上方；
将至少一个电子元件设置在凹口中并将至少一个电子元件的多个导电区电耦合至至少一些第一引线的内侧部；以及
靠近至少一个电子元件地将第二电绝缘材料体设置在所述凹口中。
20.如权利要求19所述的方法，其特征在于，将至少一个电子元件的多个导电区电耦合至至少一些第一引线的内侧部包括将至少一个电子元件倒装粘合至所述引线框，其中所述电子元件的导电区面向至少一些第一引线的内侧部。
21.如权利要求19所述的方法，其特征在于，设置所述第一电绝缘材料体包括设置材料以使所述第一电绝缘材料体具有与所述封装的一个表面基本平齐的至少一个表面，并使所述第一引线的外侧部在所述封装的一个或多个表面上露出。
22.如权利要求21所述的方法，其特征在于，所述第一电绝缘材料体设置成使所述第一引线的外侧部在所述电子元件封装的第一和第二表面上露出。
CN2009801380039A 2008-09-22 2009-08-12 层叠四方预制元件封装、使用该元件封装的系统及其制造方法 Pending CN102160170A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/235,227 2008-09-22
US12/235,227 US7829988B2 (en) 2008-09-22 2008-09-22 Stacking quad pre-molded component packages, systems using the same, and methods of making the same
PCT/US2009/053597 WO2010033322A2 (en) 2008-09-22 2009-08-12 Stacking quad pre-molded component packages, systems using the same, and methods of making the same

Publications (1)

Publication Number Publication Date
CN102160170A true CN102160170A (zh) 2011-08-17

Family

ID=42036782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801380039A Pending CN102160170A (zh) 2008-09-22 2009-08-12 层叠四方预制元件封装、使用该元件封装的系统及其制造方法

Country Status (5)

Country Link
US (1) US7829988B2 (zh)
KR (1) KR20110057252A (zh)
CN (1) CN102160170A (zh)
TW (1) TW201017851A (zh)
WO (1) WO2010033322A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783788A (zh) * 2014-08-28 2017-05-31 联测总部私人有限公司 具有布线迹线的半导体封装
CN109478516A (zh) * 2016-04-29 2019-03-15 尤尼卡尔塔股份有限公司 将电子组件连接至基板

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI416637B (zh) 2010-10-15 2013-11-21 Chipmos Technologies Inc 晶片封裝結構及晶片封裝方法
CN102468187A (zh) * 2010-11-05 2012-05-23 南茂科技股份有限公司 芯片封装结构及芯片封装方法
US8420447B2 (en) * 2011-03-23 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with flipchip leadframe and method of manufacture thereof
TW201330332A (zh) * 2012-01-02 2013-07-16 Lextar Electronics Corp 固態發光元件及其固態發光封裝體
US20180301402A1 (en) * 2017-04-12 2018-10-18 Texas Instruments Incorporated Integration of a passive component in a cavity of an integrated circuit package

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455455A (zh) * 2002-05-03 2003-11-12 海力士半导体有限公司 中心焊点芯片的叠层球栅极阵列封装件及其制造方法
US20050054141A1 (en) * 2003-08-23 2005-03-10 Jin-Ho Kim Thin semiconductor package having stackable lead frame and method of manufacturing the same
US20070040254A1 (en) * 2005-08-17 2007-02-22 Lopez Osvaldo J Semiconductor die package
WO2007066409A1 (ja) * 2005-12-09 2007-06-14 Spansion Llc 半導体装置およびその製造方法
US20070164403A1 (en) * 2006-01-16 2007-07-19 Siliconware Precision Industries Co., Ltd. Semiconductor package structure and fabrication method thereof
US20070182003A1 (en) * 2006-02-03 2007-08-09 Infineon Technologies Ag Stackable Semiconductor Device and Method for Producing the Same
US20080179721A1 (en) * 2007-01-31 2008-07-31 Cheng-Lien Chiang Stacking of transfer carriers with aperture arrays as interconnection joints

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198888A (en) 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
US6423623B1 (en) 1998-06-09 2002-07-23 Fairchild Semiconductor Corporation Low Resistance package for semiconductor devices
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
JP3916854B2 (ja) 2000-06-28 2007-05-23 シャープ株式会社 配線基板、半導体装置およびパッケージスタック半導体装置
US6661082B1 (en) 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
US6459148B1 (en) 2000-11-13 2002-10-01 Walsin Advanced Electronics Ltd QFN semiconductor package
US6645791B2 (en) 2001-04-23 2003-11-11 Fairchild Semiconductor Semiconductor die package including carrier with mask
US6893901B2 (en) 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
JP2002343899A (ja) 2001-05-17 2002-11-29 Sharp Corp 半導体パッケージ用基板、半導体パッケージ
SG111919A1 (en) 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
US7122884B2 (en) 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6777800B2 (en) 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US7217594B2 (en) 2003-02-11 2007-05-15 Fairchild Semiconductor Corporation Alternative flip chip in leaded molded package design and method for manufacture
US6977431B1 (en) 2003-11-05 2005-12-20 Amkor Technology, Inc. Stackable semiconductor package and manufacturing method thereof
US7315077B2 (en) 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
US7402462B2 (en) 2005-07-12 2008-07-22 Fairchild Semiconductor Corporation Folded frame carrier for MOSFET BGA

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455455A (zh) * 2002-05-03 2003-11-12 海力士半导体有限公司 中心焊点芯片的叠层球栅极阵列封装件及其制造方法
US20050054141A1 (en) * 2003-08-23 2005-03-10 Jin-Ho Kim Thin semiconductor package having stackable lead frame and method of manufacturing the same
US20070040254A1 (en) * 2005-08-17 2007-02-22 Lopez Osvaldo J Semiconductor die package
WO2007066409A1 (ja) * 2005-12-09 2007-06-14 Spansion Llc 半導体装置およびその製造方法
US20070164403A1 (en) * 2006-01-16 2007-07-19 Siliconware Precision Industries Co., Ltd. Semiconductor package structure and fabrication method thereof
US20070182003A1 (en) * 2006-02-03 2007-08-09 Infineon Technologies Ag Stackable Semiconductor Device and Method for Producing the Same
US20080179721A1 (en) * 2007-01-31 2008-07-31 Cheng-Lien Chiang Stacking of transfer carriers with aperture arrays as interconnection joints

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783788A (zh) * 2014-08-28 2017-05-31 联测总部私人有限公司 具有布线迹线的半导体封装
CN109478516A (zh) * 2016-04-29 2019-03-15 尤尼卡尔塔股份有限公司 将电子组件连接至基板
CN109478516B (zh) * 2016-04-29 2023-06-13 库利克和索夫工业公司 将电子组件连接至基板

Also Published As

Publication number Publication date
US7829988B2 (en) 2010-11-09
KR20110057252A (ko) 2011-05-31
US20100072590A1 (en) 2010-03-25
WO2010033322A2 (en) 2010-03-25
TW201017851A (en) 2010-05-01
WO2010033322A3 (en) 2010-06-03

Similar Documents

Publication Publication Date Title
US10128214B2 (en) Substrate and the method to fabricate thereof
US7763964B2 (en) Semiconductor device and semiconductor module using the same
US5705851A (en) Thermal ball lead integrated package
US7829995B2 (en) Semiconductor device and method of fabrication
CN102160170A (zh) 层叠四方预制元件封装、使用该元件封装的系统及其制造方法
US20160005675A1 (en) Double sided cooling chip package and method of manufacturing the same
US10204845B2 (en) Semiconductor chip package having a repeating footprint pattern
US20070063209A1 (en) Led reflecting plate and led device
CN101373761B (zh) 多芯片模块封装件
CN103681591A (zh) 半导体器件
KR20020053739A (ko) 집적 전자 장치 및 집적 방법
US6879034B1 (en) Semiconductor package including low temperature co-fired ceramic substrate
CN105280601A (zh) 封装结构及封装基板结构
US20140038363A1 (en) Tsop with impedance control
US20110278706A1 (en) Power Electronic Device Package
US20100230792A1 (en) Premolded Substrates with Apertures for Semiconductor Die Packages with Stacked Dice, Said Packages, and Methods of Making the Same
US7678610B2 (en) Semiconductor chip package and method of manufacture
US7042104B2 (en) Semiconductor package using flexible film and method of manufacturing the same
US6788546B1 (en) Multi-chip module
CN100505244C (zh) 封装结构
KR100671268B1 (ko) Ｚ자형 외부리드를 구비하는 반도체 패키지 및 이를 이용한패키지 적층 구조와 방법
US20200203259A1 (en) Integrated circuit package
EP4064340A1 (en) Power semiconductor module and manufacturing method
JPH04184962A (ja) 半導体集積回路装置
US20230197645A1 (en) Radio frequency packages containing multilevel power substrates and associated fabrication methods

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110817