CN102169725A - 存储器件和基于处理器的系统 - Google Patents

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Abstract

本发明涉及存储器件和基于处理器的系统。传感放大器读出可编程导体存储单元但不重写该单元的内容。如果可编程触点存储单元具有接入晶体管，则接入晶体管被断开以在预定时间量后把该单元从位线分离。预定时间量足够长，以使该单元的逻辑状态被传输到位线，还足够短，以在传感放大器操作之前把该单元与位线隔离。对于不使用接入晶体管的可编程触点存储单元，可在从传感放大器到隔离晶体管的位线部分和从隔离晶体管到存储单元位线的部分之间串行连接隔离晶体管。通常导通的隔离晶体管在位线开始通过可编程触点存储单元放电时间的预定时间之后被断开，从而在传感操作开始之前把可编程触点存储单元与传感放大器隔离。

Description

存储器件和基于处理器的系统
技术领域
本发明涉及集成存储电路。尤其涉及一种用于读出可编程导体随机存取存储器（PCRAM）单元的方法。
背景技术
动态随机存储器（DRAM）集成电路阵列已经存在三十多年并且随着半导体制造技术与电路设计技术的进展而使存储容量显著增加。这两种技术的巨大进展还实现了高水平的集成，使得存储器阵列尺寸和成本的显著降低以及生产量的增加。
图1是一个DRAM存储单元100的示意图，包括接入晶体管101和电容器102。耦合到Vcc/2电位源和晶体管101的电容器102以电荷的形式储存数据的一个比特。通常，一个极性的电荷（例如对应于跨在+Vcc/2的电容器102上电位差的电荷）被存储在电容器102中以便表示一个二进制"1"，而一个相反极性的电荷（例如对应于跨在-Vcc/2的电容器102上电位差的电荷）则表示一个二进制"0"，晶体管101的栅极耦合到字线103，从而使得该字线103控制该电容102是否经过该晶体管101导通耦合到位线104。每一字线103的缺省状态是地电位，该地电位使得晶体管101被断开，因此与电容器102电绝缘。
与DRAM单元100有关的缺陷之一是在该电容器102上的电荷可能随着时间而自然减少，即使该电容器102保持电绝缘。因此，DRAM单元100需要周期地刷新。另外如下面所述，在存储单元100已经接入之后，例如作为读取操作的一部分，也需要刷新。
图2示出包括多个存储器阵列150a、150b的存储装置200。（在附图中通常以相同数字表示同样类型的元件。例如，图2中的传感放大器300a和300b与图3的传感放大器300具有完全相同的电路。小写的字母后缀通常用于区别相同类型的不同单元。但是，大写前缀，例如"N"和"P"可以表示与负或正类型变化相关的不同电路。） 存储器阵列150a、150b的每一个都包括多个存储单元100a-100d、100e-100h通过铺放多个存储单元100排列在一起，使得存储单元100沿着任意给定的位线104a、104a’、104b、104b’不共享一个共用的字线103a-103d。相反，存储单元100沿着任意字线103不共享一个共同的104a、104a’、104b、104b’。每一个存储器阵列都具有其自己的位线组。例如，存储器阵列150a包括位线104a、104b，而存储器阵列150b包括位线104a’、104b’。存储器阵列150a、150b的每一个相邻对的位线被耦合到一个共用传感放大器300a、300b。例如，位线104a、104a’耦合到传感放大器300a，而位线104b 104b’耦合到传感放大器300b。如下面解释的那样，传感放大器300a、300b被用于在存储单元100a-100h被读出时导通该传感/刷新部分。
读出一个DRAM存储单元包括接入和传感/更新操作。
存取操作的目的是把存储在电容器102上的电荷传送到与存储单元100相关的位线104。通过把位线104a、104b的每一个耦合至一个电位源（没示出）存取操作开始把位线104a、104a’、104b、104b’的每一个预充电到一个预定的电位（例如Vcc/2）。位线104a、104b的每一个都被随后电断开。由于位线104a、104a’、104b、104b’的固有电容的作用，位线104a、104a’、104b、104b’将浮在该预定的电位。随后，通过把与正被读出的存储单元（例如100a）相关的字线（例如103a）的电位提高到使得晶体管101a、101e把该字线103a耦合到栅极的一个电平来启动该字线103a。应该指出，由于在位线104和字线103之间的固有寄生电容的原因，字线103的起动将使得在每一相关的位线104的电位稍有增加。但在通常的DRAM系统中，与在由于电荷共享引起的位线上的电位改变的幅值比较，这种电位变化的幅度是微不足道。因此，仅相对于DRAM系统来说，将省略该寄生电容效果的进一步的讨论。
字线103a的起动使得耦合到该字线103a的每一个存储单元100a、100e的每一电容器102a、102e与其相关的位线104a、104b共享其电荷。在另一阵列150b中的位线104a’、104b’保持在预充电的电位。这种电荷共享使得位线104a、104b的电位按照存储在电容器102a、102e中的电荷增减。由于仅一个存储器阵列的位线104a、104b改变了其电位，所以在每一传感放大器300a、300b在与该启动字线103a相关的位线104a、104b和与同一个传感放大器300a、300b相关的另一位线104a’、104b’之间生成一个差分电位。因此，该存取操作使得与正被读出的单元100a相关的位线104a、104b具有的电位大于或小于该预充电的电压。但是，在电位中的这种变化是小的，并且在其能被使用之前需要放大。
该传感/刷新操作用于两个目的。首先，该传感/刷新操作在电位中的小变化放大到耦合到被访问的该单元的位线电位。如果该位线具有比该预充电的电位低一个电位，则该位线在传感过程中将被驱动到地电位。另外，如果该位线具有比该预充电的电位高的电位，则在传感过程中该位线将被驱动到Vcc。该传感/刷新操作的第二个目的是把在被存取单元的电容器的中的电荷状态恢复到在该存取操作之前所具有的状态。由于该存取操作通过与该位线共享该电容器，所以冲淡了储存在该电容器上的电荷。
图3是传感放大器300的一个详细示意图，包括一个N-传感放大器310N和一个P-传感放大器部分310P。该N-传感放大器310N和P-传感放大器310P分别包括节点NLAT*和ACT。这些节点耦合到可控制的电位源（没示出）。节点NLAT*被最初偏置到位线104的预充电电位（例如Vcc/2），而节点ACT被最初偏置到地电位。在此初始状态中，N和P-传感放大器310N、310P的晶体管301-304被截止。该传感/刷新操作是一种两段操作，其中该N-传感放大器310N被在该P-传感放大器310P之前触发。
通过把节点NLAT*的电位从预充电电位（例如Vcc/2）带向地电位而触发N-传感放大器310N。随着节点NLAT*和位线104a、104a’、104b、104b’之间的电位差接近NMOS晶体管301、302的阈值电位，栅极耦合到高电压位线的晶体管开始导通。这将使得低电压的位线朝向NLAT*节点的电压放电。因此，当节点NLAT*达到地电位时，低电压的位线也将达到地电位。由于其栅极耦合到正在向地放电的低电压的数位驱动线，所以另一NMOS晶体管决不导通。
通过把节点ACT的电位从地电位带到Vcc，触发该P-传感放大器310P（在该N-传感放大器310N已经触发之后）。随着低电压的位线的电位接近地电位（由该N-传感放大器310N的在先触发引起），其栅极耦合到该低电位的位线的PMOS晶体管将开始导通。这将使得该最初高电位的位线被充电到Vcc的电位。在该N和P-传感放大器310N、310P都已经触发之后，该高电压位线将其电位升高到Vcc，同时该低电位的位线将其电位减小到地电位。因此，触发传感放大器310N、310P的过程把由该存取操作产生的电位差放大到适于使用在数字电路的一个电平。具体地说，如果该存储单元100a存储一个对应于一个二进制0的一个充电电荷，则与正被读出的存储单元100a相关的位线104a被从Vcc/2的预充电电位驱动到地电位；或如果该存储单元100a存储一个对应于一个二进制1的一个充电电荷，则与正被读出的存储单元100a相关的位线104a被从Vcc/2的预充电电位驱动到Vcc电位，从而使得耦合到位线104a、104a’的比较器（或差动放大器）350a根据在信号线351上的单元100a中存储的数据而输出一个二进制0或1。另外，最初存储在存取单元的电容器102a上的电荷被恢复到其预先存取状态。
继续努力识别使用在存储单元中的存储元件的其它形式。最近的研究已经集中在能够被编程来展现更高或更低稳定的欧姆状态的阻性材料。这样的材料的一种可编程的电阻元件将能够被程序（设置）到一个高阻性状态，存储例如一个二进制"1"数据比特，或编程到一个低阻性状态，存储一个二进制"0"数据比特。能够通过检测由一个接入装置切换的经过该阻性存储元件的一个读出电流的幅值来提取该存储的数据位，从而指示其先前已经被编程到的该稳定的电阻状态。
最近利用固态电解质，例如金属掺杂硫族化物制造的硫族化物玻璃已经被研究作为使用在存储装置，例如DRAM存储装置中的数据存储器的存储单元。美国专利5761115、5896312、5914893和6084796都描述了这种技术，并且在此引作参考。该存储单元被称之为可编程的导体单元（另外也称之为可编程的金属化单元）。这样的一个单元的特性是，通常包括固体金属电解物，例如金属掺杂硫族化物，和在该快离子导体的表面上的空间分离的阴极和阳极。该阴极和阳极的两端的电压的施加使其生长一个金属树枝状结晶，其改变该单元的电阻与电容，能因此被用于存储数据。
一种特定折衷的可编程双稳态的阻性材料是包括Ge:Se:Ag的一个合金体系。包括一个硫族化物材料的一个存储元件具有一个自然稳态高阻性状态，但是能够利用来自适当极性的电压的一个电流脉冲经过该单元而被编程到一个低电阻状态。这使得一个可编程的导体，也称之为一个树枝状晶体在阳极和阴极之间生长而降低该单元的电阻。利用适当的电流脉冲和电压极性简单地改写一个硫族化物存储元件（写入该单元的反相将到一个低电阻状态），来重新编程该硫族化物存储元件，并且因此不需要被擦除。而且，硫族化物材料的存储元件是近乎非易失的，为了保持其编程后的低电阻状态，其仅需要很少（例如每周一次）被连接到电源或被刷新。这样的存储单元不同于DRAM单元，将不需要刷新就能够被存取。
虽然例如与DRAM单元相关的那些传统的传感放大器电路能够读出可编程的导体随机存取存储器（PCRAM）单元，但是在一个PCRAM背景下不需要与这些传感放大器有关的自然刷新操作。实际上不希望PCRAM单元频繁重写，因为频繁重写将使得PCRAM单元变得对重写产生抵抗。因此，需要并且渴望一种电路和方法来读出PCRAM单元而不刷新它们。
发明内容
本发明涉及一种方法和设备，用于读出一个PCRAM存储单元而不刷新该存储单元。在该PCRAM单元的可编程的导体已经耦合到其位线以后的一个预定的时间，该可编程导体被从该位线电分离。该预定的时间被选择在该N和P-传感放大器已经启动之前的一个时间点。以此方式，该N和P-传感放大器能够改变在该位线上的电位而不引起该改变的电位重写该PCRAM单元。在使用具有耦合到字线的栅极的接入晶体管的PCRAM阵列中，可以通过在该字线已经启动之后的预定的时间禁动该字线而实践本发明。在不包括接入晶体管的PCRAM阵列中，可以在该PCRAM单元和该传感放大器之间的每一个位线上添加隔离晶体管，把该PCRAM单元从其相关的位线分离。
本发明的一个方面涉及一种存储器件，包括：
用于从可编程导体随机存取存储器单元读数据的装置，所述装置包括：
接入电路，用于在读操作期间把所述可编程导体随机存取存储器单元耦合在编址和启动的字线与编址和启动的位线之间；
被耦合到所述编址和启动的位线的读出放大器，用于读出所述可编程导体随机存取存储器单元的逻辑状态；以及
防止电路，用于防止所述可编程导体随机存取存储器单元响应所述读操作而被刷新，所述防止电路包括晶体管，所述晶体管被连接在所述编址和启动的字线和用于所述编址和启动的字线的驱动器或地之间或者被连接在所述编址和启动的位线和所述读出放大器之间，
其中所述防止电路在所述可编程导体随机存取存储器单元的逻辑状态被转移到所述编址和启动的位线之后并且在所述读出放大器读出所述可编程导体随机存取存储器单元的逻辑状态之前使得所述编址和启动的字线被禁动。
本发明的另一个方面涉及一种基于处理器的系统，包括：
处理器；和
存储器，所述存储器还包括：
用于从可编程导体随机存取存储器单元读数据的装置，所述装置包括：
接入电路，用于在读操作期间把所述可编程导体随机存取存储器单元耦合在编址和启动的字线与编址和启动的位线之间；
被耦合到所述编址和启动的位线的读出放大器，用于读出所述可编程导体随机存取存储器单元的逻辑状态；以及
防止电路，用于防止所述可编程导体随机存取存储器单元响应所述读取操作而被刷新，所述防止电路包括晶体管，所述晶体管被连接在所述编址和启动的字线和用于所述编址和启动的字线的驱动器或地之间或者被连接在所述编址和启动的位线和所述读出放大器之间，
其中所述防止电路在所述可编程导体随机存取存储器单元的逻辑状态被转移到所述编址和启动的位线之后并且在所述读出放大器读出所述可编程导体随机存取存储器单元的逻辑状态之前使得所述编址和启动的字线被禁动。
本发明的另一个方面涉及一种用于从可编程导体随机存取存储器单元读数据的方法，所述方法包括步骤：
将编址的位线和参考位线预充电到预定的预充电电压；
启动包含所述可编程导体随机存取存储器单元的编址的字线并且把所述可编程导体随机存取存储器单元中的逻辑值转移到相关联的编址的位线；
在所述可编程导体随机存取存储器单元的所述逻辑值被转移到所述编址的位线之后，禁动所述编址的字线；
在所述编址的字线被禁动之后读出被转移到所述编址的位线的逻辑值；以及
在读出放大器读出所述可编程导体随机存取存储器单元的逻辑值之前通过启动晶体管以防止所述可编程导体随机存取存储器单元因所述读出操作而被刷新，所述晶体管被连接在所述编址的字线和用于所述编址的字线的驱动器或地之间或者被连接在所述编址的位线和所述读出放大器之间。
本发明的另一个方面涉及一种用于从可编程导体随机存取存储器单元读数据的方法，所述方法包括步骤：
启动连接到所述可编程导体随机存取存储器单元的编址的字线并且把所述可编程导体随机存取存储器单元中的逻辑值转移到相关联的编址的位线；
断开位于相关联的编址的位线上的并且串联连接读出放大器和所述可编程导体随机存取存储器单元的隔离晶体管，其中所述断开是在编址的字线的所述启动之后的第一预定时间量进行的；以及
在所述断开之后在读出放大器处读出被转移到所述位线的所述可编程导体随机存取存储器单元的逻辑值。
本发明的另一个方面涉及一种用于从可编程导体随机存取存储器单元读数据的方法，所述方法包括步骤：
对被耦合到可编程导体随机存取存储器单元的第一位线进行预充电，所述可编程导体随机存取存储器单元包括可编程导体存储元件；
预充电第二位线；
增加在所述第一位线上的电压；
接通所述可编程导体随机存取存储器单元的接入晶体管以便把可编程导体存储元件耦合到所述第一位线；
禁动编址的字线以断开所述可编程导体随机存取存储器单元的接入晶体管，以便把可编程导体存储元件与所述第一位线分离；以及
在读出放大器处读出所述第一位线和所述第二位线上的电压，以便确定所述可编程导体存储元件的逻辑状态；
其中所述禁动是在所述读出之前的预定的时间执行的并且所述第二位线在通过读出操作被改变之前保持预充电电压。
本发明的另一个方面涉及一种用于从可编程导体随机存取存储器单元读数据的方法，所述方法包括步骤：
接通隔离晶体管，以便把第一位线耦合到读出放大器，所述第一位线还被耦合到可编程导体随机存取存储器单元的可编程导体存储元件；
预充电所述第一位线；
预充电第二位线；
增加所述第一位线上的电压；
断开所述隔离晶体管，以便把所述可编程导体存储元件与所述读出放大器分离；
读出所述第一位线和所述第二位线上的电压，以便确定所述可编程导体存储元件的逻辑状态；
其中所述断开是在所述读出之前并在编址的字线的启动之后的第一预定时间量执行的。
附图说明
从下面参考附图给出的本发明示例实施例的详细描述中将显见本发明的上述和其它优点与特征，其中：
图1是一个传统的DRAM单元的示意图；
图2是一个传统的DRAM阵列的示意图；
图3是一个传统的传感放大器的示意图；
图4是一个PCRAM单元的示意图；
图5是一个PCRAM阵列的示意图；
图6A和6B是时序图，说明当一个PCRAM单元被分别以高阻和低阻状态读出时在该字与位线上的电压；
图7是说明本发明方法的一个流程图；
图8是基于一个处理器的系统框图，包括根据本发明原理的一个PCRAM；
图9是根据本发明第二最佳实施例的一个PCRAM阵列的示意图；和
图10是供图9的PCRAM阵列利用的一个PCRAM单元的可选实施例的示意图。
具体实施方式
现在参见附图，其中相同的标号表示相同的部件，图4示出一个PCRAM单元400，而图5示出由多个PCRAM单元400a- 400h组成的一个存储装置500。如图4中示出，PCRAM单元400包括一个接入晶体管401、一个可编程的导体存储元件402和一个单元板极403。该接入晶体管401的栅极耦合到字线405而一端子耦合到一个位线406。这种单元的一个阵列小部分在图5中示出，包括位线406a、406a’、406b、406b’，和字线405a、405b、405c和405d。如图5所示，位线406a、406b耦合到各自的预充电电路501a、105b，可切换地把一个预充电电位加到位线406a、406a’、406b、406b’。该接入晶体管401的另一端耦合到可编程导体存储元件402的一个末端，同时该可编程导体存储元件402的另一末端耦合到一个单元板极403。该单元板极403可以横跨复盖与耦合到几个其它PCRAM单元。该单元板极403还耦合到一个电位源。示例的实施例中，该电位源是1.25 V（ Vdd/2）。
接入晶体管401以及其它接入晶体管被描述为N型CMOS晶体管，但是应该理解，可以使用P型CMOS晶体管，只要相应地更改其它部件和电压的对应极性即可。该可编程的导体存储元件402最好由硫族化物制成，但是应该理解，任何其它对普通本专业技术人员已知的双稳定阻性材料也可被使用。在该示例的实施例中，当该可编程的导体存储元件402具有大约10 K欧姆的一个电阻时存储一个二进制0，而当其具有大于10 M欧姆的一个电阻时存储一个二进制1。通过一个+0.25V的电压理想地编程该可编程的导体以存储一个低电阻，例如二进制0，而能够通过-0.25V的一个编程电压恢复到一个高阻值，例如二进制1。该可编程导体能够通过具有小于0.25 V的一个幅值的读出电压而被非破坏地读出。在示例的实施例中，该读出电压是0.2V。但是显见的是，可以在不背离本发明精神和范围的条件下针对PCRAM单元选择可选的参数。
图5示出包括多个存储器阵列550a、550b的存储装置500。每一存储器阵列550a、550b都包括由铺放多个存储单元400在一起的多个存储单元400a-400d、400e-400h，使得沿着任意给定位线406a、406a’、406b、406b’的存储单元400不共用一个共同字线405a-405d。相反地，该存储单元400沿着任意字线405a-405d不共享一个共用位线406a、406a’、406b、406b’。每一字线可经由一个晶体管510a-510d切换到一个字线驱动器512a-512d。另外，每一个字线还可以经由晶体管520a-520d可切换地耦合到地。晶体管510a-510d、520a-520d的栅极耦合到信号线511a-511d，用于有选择地把字线405a-405d耦合到该字线驱动器512a-512b/地，以及从该字线驱动器512a-512b/地相分离。每一个存储器阵列550a、550b都具有其自己的位线设置。例如，存储器阵列550a包括位线406a、406b，而存储器阵列550b包括位线406a’、406b’。存储器阵列550a、550b的每一个相邻对的位线被耦合到一个共用传感放大器600a、600b。例如，位线406a、406a’被耦合到传感放大器600a，而位线406b、406b’被耦合到传感放大器600b。为了简化起见，图5示出仅具有两个阵列550a、550b和八个单元400a-400h的一个存储装置。但是，应该理解，实际存储装置将有很多的单元与阵列。例如，一个真实的存储装置可以包括几百万个单元400。
存储装置500还包括多个预充电电路501a-501b。一个预充电电路（例如501a）用于每一对耦合到传感放大器（例如406a、406a）的位线。每一预充电电路（例如501a）包括两个晶体管（例如501a、501b）。每一个晶体管的一端耦合到一个电位源。示例的实施例中，该电位源是2.5 V（Vdd）。每一个晶体管的另一端（例如502a、502b）耦合到其对应位线（例如分别耦合到406a、406a’）。每一个晶体管（例如502a、502b）的栅极耦合到一个预充电控制信号。如示出的那样，晶体管（例如502a、502b）是P-MOS型晶体管。因此，当该预充电信号是低值时，晶体管（例如502a、502b）导通，由此预充电该位线（例如406a、406a’）。当预充电信号是高值时，晶体管（例如502a、502b）断开。由于该位线（例如406a、406a’）的固有电容，位线将保持在近似2.5V的预充电电压电平一个预定的时间期。
在该PCRAM装置500中，读出一个PCRAM单元，例如单元400a，包括接入和传感操作。
接入操作的目的是产生在耦合到该被读出的存储单元400a的同一个传感放大器（例如300a）的位线（例如406a、406a’）之间的一个小电位差。此小电位差能够被随后由一个传感放大器300放大到随后驱动耦合到该位线的一个比较器所需求的阈值，以便输出端对应于该存储单元400a内容的一个值。现在参见图7，接入操作从经过预充电电路501a-501b的存储装置500的位线406a、406a’、406b、406b’的预充电开始（步骤S1）。可以通过暂态造成该预充电信号低值预充电该位线，使得晶体管502a-502d把该预充电电压（Vdd）导通到位线406a、406a’、406b、406b’。一旦该预充电信号返回到一个高值状态，晶体管502a-502d停止导通，但由于该位线固有的电容，位线406a、406a’、406b、406b’将保持在该预充电电位一个预定的时期。
在示例的实施例中，位线406a、406a’、406b、406b’被预充电到2.5V，单元板极403a、403b被约束到1.25 V。位线和单元板极之间的该1.25 V的电位差将使得该位线经过该接入晶体管401（当其是在一个导通状态时）和该可编程导体存储元件402对该单元板极放电。该放电速率取决于该可编程导体存储元件402的阻性状态。即一个低阻性状态将使得该位线的放电比一个高阻性状态要快。随着位线放电，其电压将从该预充电电压向这单元板极电压下降。
在存储装置500中，字线405a-405d通常是地电位。接入晶体管401a-401e是常态断开。现在参见图6A和6B，在时间T1，通过把与将要读出的单元400a相关的字线405a的电位从地带到预定的电平而启动该字线405a（步骤S2）。设计该预定的电平以产生在该可编程的触点402a的一个读出电压，如先前解释的那样，该读出电压具有小于写入电压的幅值。在该示例的实施例中，字线401a被移到2.25 V。由于晶体管401a的门限电压是0.8V，所以在晶体管401a和可编程的触点402a之间的接口的电位是1.45 V。由于在可编程的触点402a和该单元板极403a之间的接口电压被保持在1.25 V，所以这将产生0.2V的一个读出电压。
由于在字线401a和其相关的位线406a之间的固有寄生电容，与位线406a相关的电位将随着字线401a的启动而增加。在该示例的实施例中，位线406a中的电位增加了0.1V而到2.6V。应该指出，耦合到互补位线406a’、406b’的字线405c、405d被保持在地电位。因此位线406a’、406b’被保持在预充电电位，在该示例的实施例中是2.5V。
位线406a的该增加的电位与该可编程的触点402a的两个双稳态阻性状态组合使用，使得耦合到传感放大器（例如300a）的一个位线（例如406a）具有比耦合到同一个传感放大器300a的另一位线（例如406a’）更大或更小的电压。实质上，在字线和相关位线之间的这种寄生电容被用于实现一个初始状态，其中与正被读出的单元400a相关的位线（例如406a）是在比耦合到同一个传感放大器300a的另一位线406a’更高的电位。该存储器的设计和操作使得如果该可编程的触点402a具有一个高阻性状态，则位线406a缓慢放电，由此引起其保持它的相对高电位。但是，如果该可编程触点402a具有一个低值阻性状态，则位线406a以一个较快速率放电，使得位线406转变到比位线406a’低的电位状态。可以通过比较图6A（说明在高阻性状态的一个可编程触点的效果）和图6B（说明在低阻性状态的一个可编程触点的效果）而看到这两个效果。
在T1的一个预定的时间t之后的T2（步骤S3），通过把与单元400a相关的字线405a的电位返回到地电位而禁动该字线405a的读出（步骤S4）。可以通过例如把端子511a接地来实现字线的禁动，这将使得晶体管510a把字线驱动器512a串联耦合到字线405a，以便停止其导通。这将切断接入晶体管401a、401、从而防止该位线通过可编程的触点402a、402e的进一步放电。这也防止了在该随后读出操作过程中生成的放大的电位差刷新（写）该可编程的触点402a、402e。在很少的情况中，可能希望刷新该可编程触点402a、402e的内容，该字线能够被长时间地保持高电平。通过图6A和6B中的虚线轨迹示出这种操作模式。在该示例的实施例中，该预定的时间t近似为15纳秒（即T2=T1+15 ns）。
应该指出，在不背离本发明精神的条件下，t和T2的值可以改变。具体地说，本发明的目标将通过在该位线电压由传感放大器310N、310P放大到导致跨越该可编程触点的电位差达到写该可编程触点所需阈值之前的任何时候把该可编程触点从该位线电分离而实现的。所以，虽然图6A和6B示出T2出现在传感放大器310N、310P的任何一个的启动之前，但是根据存储装置500的电特性，T2可以出现在例如该N-传感放大器310N和P-传感放大器310P的启动之间。无论如何，预定的时间t必须足够的长，以便使得该可编程导体402a的逻辑状态被反映在该位线406a上；即，该位线406a电压将通过该可编程导体402a的放电从该预充电电压充分地改变，使得该可编程导体402a的两个阻性状态能够由该传感放大器300a区别和放大。
在时间周期T3，启动N-传感放大器310N（步骤S5的开始）。如前面参考DRAM系统指出的那样，启动该N-传感放大器使得具有较低电位的位线（例如406a’）被以该NLAT信号拉向地。在该示例的实施例中，T3近似为T1之后的30纳秒。但应该指出，在不背离本发明精神的条件下，T3的值可以改变。
在时间周期T4，启动传感放大器310P。如前面参考DRAM系统指出的那样，启动该P-传感放大器使得具有较高电位的位线（例如406a）被拉向Vcc。在示例的实施例中，T4近似为T1之后的35纳秒（步骤S5的结束）。但应该指出，在不背离本发明精神的条件下，T4的值可以改变。
在时间T5，与正被读出的单元400a相关的传感放大器300a将使其位线之一（例如406a）在Vcc电位而另一位线（例如406a’）在地电位。由于耦合到传感放大器300a的一个位线现在是地电位而另一位线是Vcc电位，所以比较器（或差动放大器）350可用于输出对应于在信号线351a上的单元400a的内容的一个值。
图9示出根据本发明其它实施例的存储装置900。这一可选实施例设计供不包括接入晶体管401的PCRAM单元使用。例如，图10示出一个PCRAM单元400’的实例，其使用了一对二极管1001a、1001b替代一个接入晶体管。如示出的那样，该PCRAM单元400’特征在于耦合到一个位线104的可编程导体存储元件402。该可编程导体存储元件402还经由二极管电路1002耦合到字线。二极管电路由如图所示的并列放置的两个二极管1001a、1001b组成。
存储装置900很类似于第一实施例的存储装置500。但是，存储装置900包括新的隔离晶体管901a-901d，把传感放大器300a、300d串联连接到位线406a、406a’、406b、406b’。本发明存储装置900中的操作方式很类似于存储装置500，但是不是在检测之前禁动字线405a来把存储单元400a从位线406a上的放大电压电分离，而是把通常导通的隔离晶体管901a断开，从而分路该位线406a。然后传感该晶体管901a和该传感放大器300a之间的位线部分，同时把晶体管901a和预充电电路501a之间的位线部分与传感放大器隔离。
图8是基于一个处理器的系统800，例如一个计算机系统的框图，包括与另一图结合描述的一个PCRAM半导体存储器802。存储器802可以构成作为安装在一个存储器模块，例如象SIMM、DIMM的加载存储器模块或者其它加载存储器模块上的一个或者多个存储器芯片或存储器集成电路。该基于处理器的系统800包括处理器801、存储器802、大容量存储器803、和I/O装置804，每一都耦合到总线805。虽然示出的是单个处理器801，但是应该理解该处理器801可以是任意类型的处理器，并且可以包括多重处理器和／或几个处理器以及协处理器。图9示出的存储器802具有多个PCRAM码段500。但是，存储器802可以只包括单一PCRAM装置500，或比示出的情况更大的多个PCRAM装置500，和／或可以包括另外的存储器形式，例如非易失存储器或高速缓存存储器。虽然示出的是一个大容量存储器803，但该基于处理器的系统800可以包括多个大容量存储装置，可能的不同类型不局限地包括例如软盘、CDROM、CD-R、CD-RW、DVD、硬盘和盘阵列。I/O装置804可同样地包括多个不同类型的I/O装置，不局限地包括键盘、鼠标、图形卡、监视器、和网络接口。总线805虽然以单一总线示出，但是可以包括多个总线和／或桥接器，它们可以彼此耦合或通过其它部件桥接。装置801- 804的某些可能仅耦合到总线805，而其它可以耦合到多个总线805。
本发明提供了一种PCRAM单元400以及使用传感放大器读出该单元400的内容但不重写该单元内容的方法。通过在该可编程的导体402已经电耦合到该位线406之后的一预定时间量而把该单元400的可编程导体402与位线406隔离来实现防止重写。该预定的时间量对应于N和P-传感放大器310N、310P的启动时间之前的一个时间。在示例的实施例中，该PCRAM单元400一个接入晶体管401，用于该单元到位线的电耦合和去耦合。该接入晶体管401具有耦合到一个字线的一个栅极。所以，在示例的实施例中，该字线在其已经启动之后被禁动预定的时间量，从而保证该N和P-传感放大器310N、310P的启动不重写该单元400。在另一个实施例中，该PCRAM单元400不包括接入晶体管。例如该PCRAM单元改为使用二极管。在任何不用接入晶体管的实施例中，隔离晶体管可被插入在该可编程序的触点存储单元和与该可编程的触点存储单元相关的位线之间。该通常导通的隔离晶体管可在该字线已经启动之后的与最佳实施例相同的预定的时间被断开，从而实现把该可编程的触点存储单元与在读出过程中产生的升高的电压隔离的同样结果。
虽然已经结合最佳实施例详细描述了本发明，但是应该理解，本发明并不局限于上述公开的实施例。相反，本发明能够结合至今没有所述但是与本发明的精神和范围相称的数目变化、更改、替代或等效设计上改进。因此，本发明将不由上述说明或附图所限制，而是仅由所附的权利要求书的范围所限定。

Claims (36)

1.一种用于从可变电阻存储器单元读数据的装置，所述装置包括：
接入电路，用于在读操作期间把所述存储器单元耦合在编址和启动的字线和编址和启动的位线之间；
耦合到所述编址和启动的位线的读出放大器，用于读出所述存储器单元的逻辑状态；以及
防止电路，用于防止所述存储器单元响应所述读操作而被刷新；
其中所述接入电路是晶体管电路，并且所述防止电路使得所述启动的字线在所述存储器单元的逻辑状态被转移到所述启动的位线之后并在所述读出放大器读出所述存储器单元的逻辑状态之前使得所述启动的字线被禁动。
2.如权利要求1所述的装置，其中所述防止电路包括晶体管，所述晶体管使得所述启动的字线被禁动。
3.如权利要求2所述的装置，其中所述晶体管被串联连接在所述字线和用于所述字线的驱动器之间，并且在所述读操作期间被导通并被断开以便禁动所述行线。
4.如权利要求2所述的装置，其中所述晶体管被连接在所述字线和地之间，并且在所述读操作期间被断开并被导通以便禁动所述字线。
5.一种用于从可变电阻存储器单元读数据的装置，所述装置包括：
接入电路，用于在读操作期间把所述存储器单元耦合在编址和启动的字线和编址和启动的位线之间；
耦合到所述编址和启动的位线的读出放大器，用于读出所述存储器单元的逻辑状态；以及
防止电路，用于防止所述存储器单元响应所述读操作而被刷新；
其中所述防止电路包括串联连接在启动的位线和与该启动的位线相关联的读出放大器之间的晶体管，所述串联连接的晶体管在读操作期间被导通并且在所述存储器单元能够被刷新之前被断开。
6.一种用于从可变电阻存储器单元读数据的装置，所述装置包括：
接入电路，用于在读操作期间把所述存储器单元耦合在编址和启动的字线和编址和启动的位线之间；
耦合到所述编址和启动的位线的读出放大器，用于读出所述存储器单元的逻辑状态；以及
防止电路，用于防止所述存储器单元响应所述读操作而被刷新；
其中所述防止电路在所述存储器单元开始把逻辑状态转移到所述启动的位线之后使得所述启动的字线被禁动预定的时间量。
7.如权利要求6所述的装置，其中所述读出放大器还包括第一读出放大器部分和第二读出放大器部分。
8.如权利要求7所述的装置，其中所述预定的时间量是在所述第一读出放大器部分被启动之后并且在所述第二读出放大器部分被启动之前。
9.如权利要求7所述的装置，其中所述第一读出放大器部分是N-读出放大器，而所述第二读出放大器部分是P-读出放大器。
10.如权利要求1所述的装置，进一步包括:
预充电电路，用于对该编址和启动的位线和另一位线进行预充电，其中所述编址和接入的位线以及所述另一位线被耦合到该读出放大器。
11.如权利要求10所述的装置，其中所述预充电电路在该读出放大器读出所述编址和启动的位线之前对该编址和启动的位线和另一位线进行预充电。
12.一种系统，包括：
处理器；和
存储器，所述存储器包括用于从可变电阻存储器单元读数据的装置，所述装置包括：
接入电路，用于在读操作期间把所述存储器单元耦合在编址和启动的字线和编址和启动的位线之间；
耦合到所述编址和启动的位线的读出放大器，用于读出所述存储器单元的逻辑状态；以及
防止电路，用于防止所述存储器单元响应所述读操作而被刷新；
其中所述接入电路是晶体管电路，并且所述防止电路使得所述启动的字线在所述存储器单元的逻辑状态被转移到所述启动的位线之后并在所述读出放大器读出所述存储器单元的逻辑状态之前使得所述启动的字线被禁动。
13.如权利要求12所述的系统，其中所述防止电路包括晶体管，所述晶体管使得所述启动的字线被禁动。
14.如权利要求13所述的系统，其中所述晶体管被串联连接在所述字线和用于所述字线的驱动器之间，并且在所述读操作期间被导通并被断开以便禁动所述行线。
15.如权利要求13所述的系统，其中所述晶体管被连接在所述字线和地之间，并且在所述读操作期间被断开并被导通以便禁动所述字线。
16.一种系统，包括：
处理器；和
存储器，所述存储器包括用于从可变电阻存储器单元读数据的装置，所述装置包括：
接入电路，用于在读操作期间把所述存储器单元耦合在编址和启动的字线和编址和启动的位线之间；
耦合到所述编址和启动的位线的读出放大器，用于读出所述存储器单元的逻辑状态；以及
防止电路，用于防止所述存储器单元响应所述读操作而被刷新；
其中所述防止电路包括串联连接在启动的位线和与该启动的位线相关联的读出放大器之间的晶体管，所述串联连接的晶体管在读操作期间被导通并且在所述存储器单元能够被刷新之前被断开。
17.一种系统，包括：
处理器；和
存储器，所述存储器包括用于从可变电阻存储器单元读数据的装置，所述装置包括：
接入电路，用于在读操作期间把所述存储器单元耦合在编址和启动的字线和编址和启动的位线之间；
耦合到所述编址和启动的位线的读出放大器，用于读出所述存储器单元的逻辑状态；以及
防止电路，用于防止所述存储器单元响应所述读操作而被刷新；
其中所述防止电路在所述存储器单元开始把逻辑状态转移到所述启动的位线之后使得所述启动的字线被禁动预定的时间量。
18.如权利要求17所述的系统，其中所述读出放大器还包括第一读出放大器部分和第二读出放大器部分。
19.如权利要求18所述的系统，其中所述预定的时间量是在所述第一读出放大器部分被启动之后并且在所述第二读出放大器部分被启动之前。
20.如权利要求18所述的系统，其中所述第一读出放大器部分是N-读出放大器，而所述第二读出放大器部分是P-读出放大器。
21.如权利要求12所述的系统，进一步包括:
预充电电路，用于对该编址和启动的位线和另一位线进行预充电，其中所述编址和接入的位线以及所述另一位线被耦合到该读出放大器。
22.如权利要求21所述的系统，其中所述预充电电路在该读出放大器读出所述编址和启动的位线之前对该编址和启动的位线和另一位线进行预充电。
23.一种用于从可变电阻存储器单元读数据的方法，所述方法包括步骤：
启动包含所述存储器单元的编址的字线并且把在所述单元中的逻辑值转移到相关联的编址的位线；
禁动所述编址的字线；并且
在所述字线被禁动之后读出被转移到所述位线的逻辑值。
24.如权利要求23的方法，其中所述禁动是在所说启动之后的预定的时间量进行的。
25.如权利要求23的方法，其中所述读出还包括，启动第一读出放大器单元；以及
在所述第一读出放大器单元启动之后的第二预定的时间启动第二读出放大器单元。
26.如权利要求23的方法，其中所述禁动是在所述编址的字线启动之后的第一预定的时间量进行的。
27.如权利要求26的方法，其中所述第一预定的时间量是在所述第一读出放大器单元的所述启动之后并且在所述第二读出放大器单元的所述启动之前。
28.如权利要求26的方法，其中所述第一预定的时间量是在所述第一读出放大器单元的所述启动之前并且在所述第二读出放大器单元的所述启动之前。
29.一种用于从可编程的导体随机存取存储器单元读数据的方法，所述方法包括步骤：
启动包含所述存储器单元的编址的字线并且把在所述单元中的逻辑值转移到相关联的编址的位线；
断开处在该相关联的编址的位线上的并且串联连接读出放大器和所述单元的隔离晶体管；
在所述字线被禁动之后读出被转移到所述位线的逻辑值。
30.如权利要求29的方法，其中所述断开是在所说启动之后的预定的时间量进行的。
31.如权利要求29的方法，其中所述读出还包括，启动第一读出放大器单元；以及
在所述第一读出放大器单元启动之后的第二预定的时间启动第二读出放大器单元。
32.如权利要求30的方法，其中所述断开是在所述编址的字线的启动之后的第一预定的时间量进行的。
33.如权利要求32的方法，其中所述第一预定的时间量是在所述第一读出放大器单元的所述启动之后并且在所述第二读出放大器单元的所述启动之前。
34.如权利要求32的方法，其中所述第一预定的时间量是在所述第一读出放大器单元的所述启动之前并且在所述第二读出放大器单元的所述启动之前。
35.一种用于从可变电阻存储器单元读数据的方法，所述方法包括步骤：
对耦合到该存储器单元的第一位线进行预充电，所述存储器单元包括可变电阻元件；
预充电第二位线；
增加在所述第一位线上的电压；
接通所述单元的接入晶体管以便把该可变电阻元件耦合到所述第一位线；
断开所述单元的接入晶体管，以便把该可变电阻元件与所述第一位线分离；
读出在所述第一位线和所述第二位线上的电压，以便确定所述可变电阻元件的逻辑状态；
其中所述断开是在所述读出之前执行的。
36.一种用于从可变电阻存储器单元读数据的方法，所述方法包括步骤：
接通隔离晶体管，以便把第一位线耦合到读出放大器，所述第一位线还耦合到该可变电阻存储器单元的可变电阻元件；
预充电所述第一位线；
预充电第二位线；
增加在所述第一位线上的电压；
断开所述隔离晶体管，以便把所述可变电阻元件与所述读出放大器分离；
读出在所述第一位线和所述第二位线上的电压，以便确定所述可变电阻存储器元件的逻辑状态；
其中所述断开是在所述读出之前执行的。
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