CN102176456A

CN102176456A - 双端纳米管器件和系统及其制作方法

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Publication number: CN102176456A
Application number: CN2011100516596A
Authority: CN
Inventors: F·郭; M·梅恩霍德; S·L·孔瑟科; T·鲁克斯; X·M·H·黄; R·斯瓦拉贾; M·斯特拉斯伯格; C·L·伯廷
Original assignee: Nantero Inc
Current assignee: Nantero Inc
Priority date: 2005-05-09
Filing date: 2006-05-09
Publication date: 2011-09-07
Anticipated expiration: 2026-05-09
Also published as: WO2007053180A1; EP1880420A1; US9601498B2; ATE529865T1; US20080012047A1; US7781862B2; EP1880420A4; US20110044091A1; US20110220859A1; TW200711031A; CA2608056A1; TWI329348B; CN102176456B; US7948054B2; CA2608056C; EP1880420B1

Abstract

双端开关器件包括第一和第二导电端子以及纳米管制品。所述制品具有至少一个纳米管，并且与第一和第二端子的每个的至少一部分重叠。该器件还包括与第一和第二端子中至少一个电连通的刺激电路。该电流能够向第一和第二端子中至少一个施加第一和第二电刺激以将第一和第二端子之间的器件相对电阻在相对较高电阻与相对较低电阻之间变化。第一和第二端子之间的相对较高电阻对应于该器件的第一状态，第一和第二端子之间的相对较低电阻对应于该器件的第二状态。

Description

双端纳米管器件和系统及其制作方法

本申请是PCT国际申请号PCT//US2006/018043、国际申请日2006年5月9日、中国国家申请号200680024939.5、名称为“双端纳米管器件和系统及其制作方法”的申请的分案申请。

相关领域描述

数字逻辑电路可用于个人计算机、诸如个人管理器和计算器的便携式电子设备、电子娱乐设备，以及用于家用电器、电话交换系统、汽车、飞机和其它制造商品的控制电路。早期数字逻辑由离散开关元件构建，该开关元件由单独双极晶体管构成。通过双极集成电路的发明，大量单独开关元件可组合在单个硅衬底上以创建完整的数字逻辑电路，诸如变换器、NAND门、NOR门、触发器、加法器等。然而，双极数字集成电路的密度受其高功耗以及封装技术消散电路工作时产生的热量的能力限制。使用场效应晶体管(“FET”)开关元件的金属氧化物半导体(“MOS”)集成电路大大降低了数字逻辑的功耗，能构成在当前技术中使用的高密度的复杂数字电路。MOS数字电路的密度和操作速度仍然受需要消散该器件工作时产生的热量的限制。

由双极或MOS器件构建的数字逻辑集成电路在高热量或极限环境的条件下不能正确发挥功能。当前的数字集成电路通常被设计成在小于100摄氏度的温度下工作，很少有在超过200摄氏度的温度下工作的电路。在常规集成电路中，在“关”状态中的单独开关元件的泄漏电流随温度快速增加。随着泄漏电流增加，器件的工作温度上升，由电路消耗的功率增大，并且区别关状态与开状态的难度减小了电路的可靠性。常规数字逻辑电路还在极限环境中发生内部短路，因为它们可在半导体材料内部产生电流。有可能通过特殊器件和绝缘技术来制造集成电路，使得它们在曝露在极限环境中时保持可操作，但是这些器件的高成本限制了它们的可用性和实用性。此外，这种数字电路相对于它们的常规对应物呈现计时差异，从而需要附加的设计验证来向现有设计添加保护。

无论是双极还是FET开关元件构建的集成电路都是易失性的。它们仅在向该器件施加功率时保持其内部逻辑状态。当将功率移走时，内部状态丢失，除非将诸如EEPROM(电可擦可编程只读存储器)的某些类型的非易失性存储器电路内部或外部添加到该器件以保持该逻辑状态。即使使用非易失性存储器来保持逻辑状态，需要附加电路来在失去功率之前将逻辑状态传递到存储器，并当该器件的功率恢复时恢复个别逻辑电路的状态。诸如备用电池的防止易失性数字电路中信息丢失的替换解决方案也向数字设计增加成本和复杂性。

电子设备中逻辑电路的重要特征是低成本、高密度、低功率和高速度。常规逻辑解决方案受限于硅衬底，但是在其它衬底上构建的逻辑电路可能允许逻辑器件在单个步骤中直接集成到许多制造产品中，从而进一步降低成本。

已经提出了使用诸如单壁碳纳米管的纳米尺度线来形成交叉结以充当存储器单元的器件。(参照WO 01/03208，“Nanoscopic Wire-Based Devices，Arrays，and Methods of Their Manufacture(基于纳米尺度线的器件、阵列及其制造方法)”；以及Thomas Rueckes等人的“Carbon Nanotube-Based Nonvolatile Random Access Memory for Molecular Computing(用于分子计算的基于碳纳米管的非易失性随机存取存储器)”，Science(科学)，289卷，94-97页，2000年7月7日。)下文中这些器件称为纳米管线交叉存储器(NTWCM)。在这些提议中，悬置在其它线上的单独单壁纳米管线定义了存储器单元。向一条线或两条线中写入电信号，使它们彼此物理吸引或排斥。每个物理状态(即吸引或排斥线)对应于一电状态。排斥线是开路结。吸引线是形成整流结的闭合状态。当将电功率从该结移走时，这些线保持它们的物理状态(以及因此的电学状态)，从而形成非易失性存储器单元。

题为“Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same(使用纳米管带的机电存储器阵列及其制作方法)”的美国专利No.6,919,592公开了诸如存储器单元的机电电路，其中电路包括具有导电迹线的结构和从衬底表面延伸的支承。可机电变形的纳米管带或开关由跨越导电迹线的支承悬置。每个带包括一个或多个纳米管。这些带通常从一层纳米管或纳米管的缠结结构选择性移除材料而形成。

例如，如美国专利No.6,919,592中所公开的，纳米结构物(nanofabric)可被图形化成带，且这些带可用作部件来创建非易失性机电存储器单元。带可响应于控制迹线和/或带的电刺激而机电地偏转。带的偏转物理状态可表示相应的信息状态。偏转的物理状态具有非易失性特征，意味着该带保持在其物理状态(以及因此的信息状态)，即使从存储器单元移除功率。如题为“Electromechanical Three-Trace Junction Devices(机电三迹线结器件)”的美国专利No.6,911,682中所公开的，三迹线架构可用于机电存储器单元，其中迹线中的两个是控制带偏转的电极。

也已经提出了将机电双稳态器件用于数字信息存储(参照题为“Nonvolatile Memory Device Including a Micro-Mechanical Storage Element(包括微机械存储元件的非易失性存储器件)”的美国专利No.4,979,149)。

基于碳纳米管(包括其单层构建)和金属电极的双稳态、纳米机电开关的创建和操作已在具有与本发明共同的受让人的更早专利申请中详细描述，美国专利No.6,784,028、6,835,591、6,574,130、6,643,165、6,706,402、6,919,592、6,911,682、和6,924,538；美国专利申请No.2005-0062035、2005-0035367、2005-0036365、2004-0181630；以及美国专利申请No.10/341005、10/341055、10/341054、10/341130，这些专利的内容通过引用整体结合于此(下文以及上文中的“所结合的专利参考文献”)。

概述

本发明提供制作双端纳米管开关、基于这些开关的存储器单元阵列、基于这些开关的熔丝/反熔丝器件、以及基于这些开关的可重新编程的配线的结构和方法。

在一个方面中，双端开关器件包括第一导电端子和与第一端子间隔开的第二导电端子。该器件还包括具有至少一个纳米管的纳米管制品。该制品被排列成与第一和第二端子中每个的至少一部分重叠。该器件还包括与第一和第二端子中至少一个电连通的刺激电路。该刺激电路能够向第一和第二端子中至少一个施加第一电刺激以将第一和第二端子之间的器件电阻从相对较低的电阻变成相对较高电阻，并且能够向第一和第二端子中至少一个施加第二电刺激，将第一和第二端子之间的器件电阻从相对较高电阻变成相对较低电阻。第一和第二端子之间的相对较高电阻对应于该器件的第一状态，而第一和第二端子之间的相对较低电阻对应于该器件的第二状态。该器件的第一和第二状态可以是非易失性的。第一状态的电阻可以至少是第二状态的电阻的约十倍。

在另一方面中，纳米管制品以受控的几何关系与第一端子的至少一部分重叠。受控的几何关系可允许电流在第一端子与纳米管制品之间相对较好地流动，并且允许热量在第一端子与纳米管制品之间相对较差地流动。受控几何关系可以是预定程度的重叠。在另一方面中，第一和第二端子的至少一个具有垂直取向的特征，且纳米管制品基本上顺应该垂直取向特征的至少一部分。在另一方面中，纳米管制品包括定义取向的纳米管结构物的区域。

在另一方面中，第一电刺激是擦除操作。在另一方面中，第二电刺激是编程操作。在另一方面中，刺激电路能够向第一和第二端子中至少一个施加第三电刺激以确定该器件的状态。第三电刺激可以是非破坏性的读取操作。

在另一方面中，双端存储器件包括第一导电端子和与第一导电端子间隔的第二导电端子。该器件还包括具有至少一个纳米管的纳米管制品。该制品被排列成与第一和第二端子的每个的至少一部分重叠。该器件还包括与第一和第二端子中至少一个电连通的刺激电路。该刺激电路能够向第一和第二端子中至少一个施加第一电刺激以打开该器件中一个或多个纳米管与一个或多个导体之间的一个或多个间隙。一个或多个间隙的打开将第一和第二端子之间的器件电阻从相对较低电阻变成相对较高电阻。该刺激电路还能向第一和第二端子中至少一个施加第二电刺激以闭合该器件中一个或多个纳米管与一个或多个导体之间的一个或多个间隙。一个或多个间隙的闭合使第一和第二端子之间的器件电阻从相对较高电阻变成相对较低电阻。器件中的导体包括第一端子、第二端子、纳米管和纳米管片段中的一个或多个。第一和第二端子之间的相对较高电阻对应于该器件的第一状态，且第一和第二端子之间的相对较低电阻对应于该器件的第二状态。该器件的第一和第二状态可以是非易失性的。

在另一方面中，第一电刺激对纳米管制品的至少一部分进行过加热以打开一个或多个间隙。在另一方面中，该器件的一个或多个热特征被选择成使流出纳米管元件的热流最小化。流出纳米管元件的热流可通过以受控的几何关系排列纳米管制品和第一端子来最小化，其中该几何关系限制热量从纳米管制品流出并流进第一端子。受控几何关系可以是预定程度的重叠。流出纳米管元件的热流可通过选择导电相对良好而导热相对较差的第一端子材料来最小化。该材料具有相对较高的电导率以及相对较低的热导率。

在另一方面中，第一电刺激通过在一个或多个纳米管与第一和第二端子中的一个或多个之间形成间隙来打开一个或多个间隙。在另一方面中，第一电刺激通过将纳米管的电网络中的一个或多个纳米管与一个或多个其它纳米管分离来打开一个或多个间隙。在另一方面中，第一电刺激通过将一个或多个纳米管断开成两个或更多纳米管片段来打开一个或多个间隙。在另一方面中，第一电刺激通过激发纳米管制品中一个或多个纳米管的一个或多个声子模式来打开一个或多个间隙。一个或多个声子模式可表现为热瓶颈。一个或多个声子模式可以是光学声子模式。纳米管制品中的一个或多个纳米管可被选成具有特定的强径向呼吸模式(breathing mode)或缺陷模式。在另一方面中，第二电刺激通过将一个或多个纳米管向一个或多个导体吸引来闭合一个或多个间隙。第二电刺激可通过生成静电吸引来将一个或多个纳米管向一个或多个导体吸引。

在另一方面中，可选存储器单元包括具有栅极、源极和漏极的单元选择晶体管，其中栅极与字线和位线之一电接触，且漏极与字线和位线中另一个电接触。该单元还包括双端开关器件，其中包括第一导电端子、第二导电端子和具有至少一个纳米管并与第一和第二端子中每个的至少一部分重叠的纳米管制品。第一端子与单元选择晶体管的源极电接触，且第二端子与编程/擦除/读取线电接触。该单元还包括与字线、位线和编程/擦除/读取线电连通的存储器操作电路。存储器操作电路能够在字线上施加选择信号以选择该单元以及在编程/擦除/读取线上施加擦除信号以将第一和第二端子之间的器件电阻从相对较低电阻变成相对较高电阻。存储器操作电路还能够在字线上施加选择信号以选择该单元以及在编程/擦除/读取线上施加编程信号以将第一和第二端子之间的器件电阻从相对较高电阻变成相对较低电阻。第一和第二端子之间的相对较高电阻对应于存储器单元的第一信息状态，且第一和第二导电元件之间的相对较高电阻对应于存储器单元的第二信息状态。第一和第二信息状态可以是非易失性的。

在另一方面中，存储器操作电路在字线上施加选择信号以选择该单元以及在编程/擦除/读取线上施加读取信号以确定存储器单元的信息状态。确定存储器单元的信息状态可以不改变存储器单元的状态。在另一方面中，可将多个可选存储器单元连接到编程/擦除/读取线上。

在另一方面中，可重新编程的双端熔丝-反熔丝(fuse/antifuse)器件包括第一导体、与第一导体间隔开的第二导体、以及具有至少一个纳米管并与第一和第二导体中每个的至少一部分重叠的纳米管元件。该纳米管元件能够响应于跨接在第一和第二导体上的第一阈值电压而断开第一和第二导体之间的电连接以形成第一器件状态。纳米管元件还能够响应于跨接在第一和第二导体上的第二阈值电压而闭合第一和第二导体之间的电连接以形成第二器件状态。该器件可以是交叉点开关。第一和第二器件状态可以是非易失性的。

在另一方面中，多个配线层之间的可重新编程互连包括第一导电端子和多个配线层，每个配线层包括配线层导电端子。该互连还包括与第一导电端子以及每个配线层导电端子电连通的刺激电路。该互连还包括具有至少一个纳米管的纳米管制品。该纳米管制品被排列成与第一导电端子的至少一部分和每个配线层导电端子的至少一部分重叠。该刺激电路能够施加第一电刺激以使纳米管制品在多个配线层中两个配线层之间形成互连。刺激电路还能够施加第二电刺激以使纳米管制品断开多个配线层中两个配线层之间的互连。在另一方面中，刺激电路响应于安全考虑断开所有互连。

在另一方面中，制作双端存储器件的方法包括设置第一导电端子以及设置与第一端子间隔开的第二导电端子。该方法还包括设置与第一和第二端子的至少一个电连通的刺激电路。该方法还包括设置包括至少一个纳米管的纳米管制品。纳米管制品以预定程度与第一和第二端子中至少一个的至少一部分重叠。器件响应与纳米管制品与第一和第二端子中至少一个之间的预定重叠程度相关。

预定程度的重叠可以由定时的各向同性蚀刻过程来确定。预定程度的重叠可由定向蚀刻过程来确定。预定程度的重叠可由牺牲膜的厚度确定。预定程度的重叠可由第一和第二端子中至少一个的厚度确定。

在另一方面中，该方法包括制作第二存储器件，其结构为双端存储器件结构的镜像。

附图简述

在附图中，

图1A示出本发明示例性实施方式的横截面图；

图1B示出本发明示例性实施方式的横截面图；

图2A-I是根据本发明某些实施方式的结构的SEM显微照片；

图3A-E示出根据本发明某些实施方式的结构的横截面图；

图4是根据本发明某些实施方式的结构的横截面图；

图5是根据本发明某些实施方式的结构的横截面图；

图6是根据本发明某些实施方式的结构的横截面图；

图7是示出根据本发明某些实施方式的一般制作工艺的流程图；

图8A-F示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图9A-C示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图10A-I示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图11A-C示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图12A、B和图13示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图14A-J示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图15A-N示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图16A-L示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图17A-M示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图18是示出根据本发明某些实施方式的使用读取、擦除和编程循环的开关可操作性验证的流程图；

图19是示出根据本发明某些实施方式的擦除循环的流程图；

图20是示出根据本发明某些实施方式的器件的电流和电压擦除特性的曲线图；

图21是示出根据本发明某些实施方式的编程循环的流程图；

图22A和22B是分别示出根据本发明某些实施方式的器件的读取、擦除和编程电流与电压特性和电阻特性的曲线图；

图23A-E、24A-E和25A-E示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图26是根据本发明某些实施方式的结构的横截面图；

图27是根据本发明某些实施方式的结构的横截面图；

图28是根据本发明某些实施方式的结构的横截面图；

图29是根据本发明一个方面的结构的横截面图；

图30A和30B示出现有技术结构的示意图；

图31示出根据本发明某些实施方式的器件的横截面；

图32A和32B示出根据本发明某些实施方式的示意图；

图33A-G示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图34A-E示出根据本发明某些实施方式的制作步骤中创建的结构的横截面图；

图35和36是根据本发明某些实施方式的结构的平面图。

详细描述

本发明的较佳实施方式提供双端纳米管开关以及使用这些开关的多个器件。一般而言，纳米管元件或制品与诸如导电元件的两个端子中每个的至少一部分重叠。连接到端子中一个或两者的刺激电路施加适当的电刺激，纳米管元件通过改变该开关的状态来响应于该刺激。例如，两个端子之间电路径的电阻表征该开关的状态。相对较高的电阻路径对应于开关的“打开”或OFF状态，而相对较低的电阻路径对应于开关的“闭合”或ON状态。两个状态是非易失性的。刺激电路可以非破坏性地读出(NDRO)开关的状态，并且反复改变开关状态(例如电阻)。

发明人相信，改变两个状态之间开关的能力与该开关的热和电特性之间的关系相关。具体而言，发明人相信，该开关的性能与通过纳米管元件的电流与将热量驱散出纳米管元件之间的关系相关。合乎需要地，为了将该开关变成“打开”状态，刺激电路在纳米管元件中施加发明人认为足以导致过加热的刺激，同时该开关具有限制可流出纳米管元件的电流引起的热量的设计特征。发明人相信这实现了对纳米管元件进行过加热，断开了开关中的导电路径并创建“打开”状态。换言之，发明人相信，该开关的热和电管理增强了纳米管元件中的热累积，使“打开”状态形成。在某些实施方式中，热和电管理可以通过预定的受控方式将纳米管制品与两个诸如导电元件的端子中至少一个重叠来实现。例如，在某些实施方式中，纳米管元件通过诸如较佳长度的受控重叠长度的指定几何结构与两个端子中至少一个重叠。然后，热量很难从纳米管元件流到端子中，但是接触长度足够长，使得电流能很好地从该端子流入纳米管元件。在某些实施方式中，热和电管理通过选用驱散热量很差的材料制作开关来实现。例如，该开关可以用较低热导率的层来钝化，这有助于将热量阻挡在纳米管元件中。或者，端子可用导电性相对较好和导热性相对较差的材料制成。开关的热和电管理的其它设计和材料是可以预期的。应该注意，虽然由电刺激引起的开关电阻变化已经被反复观察到，但是仍然从理论和试验角度来考虑这些电阻变化的原因。在提交日期时，发明人相信，本文所述的热效应可导致或有助于所观测到的行为。其它效应也可导致或有助于所观测到的行为。

该开关可通过使用很容易集成到现有半导体制造方法中的方法来制作，如下详细描述。现在描述允许在纳米管制品或元件与端子之间制作指定几何结构的重叠的几种方法。

因为该开关可在两个非易失性状态之间可控地切换，以及开关的制作可集成到现有半导体制造方法中，所以该开关可用于许多用途。例如，该开关可在非易失性随机存取存储器(NRAM)阵列、可重新编程熔丝/反熔丝器件和可重新编程配线应用中实现。

首先，示出基于纳米管的非易失性存储器器件/开关的实施方式，并描述其各种部件。然后，示出制作开关元件的方法。描述制作开关元件时的测试方法。最后，示出使用基于纳米结构物的非易失性元件，诸如存储器阵列、熔丝/反熔丝器件和可重新编程配线、及其制作方法的实施方式。

2-端子纳米管开关

图1A示出2-端子纳米管开关(2-TNS)10的横截面图。将纳米管元件25置于包括绝缘体层30的衬底35上。纳米管元件25与直接沉积在纳米管元件25上的例如导电元件15和20的两个端子至少部分地重叠。

在本实施方式中，可在沉积导电元件15和20之前或之后在限定的区域内使纳米管元件25形成图形。

导电元件15和20与刺激电路100接触。刺激电路100对导电元件15和20中至少一个进行电刺激，这改变了开关10的状态。具体而言，纳米管元件25通过改变导电元件15与20之间的开关10的电阻来响应该刺激；电阻的相对值对应于开关状态。例如，如果刺激电路100跨接导电元件15和20施加相对较高的电压和相对较高的电流，则纳米管元件25通过将导电元件15和20之间的开关电阻变成相对较高电阻来作出响应。这对应于器件的“擦除”状态，其中导电元件15和20之间的导电相对较差。例如，如果刺激电路100跨接导电元件15和20施加相对较低的电压和相对较低的电流，则纳米管元件25通过将导电元件15和20之间的开关电阻变成相对较低的电阻来作出响应。这对应于器件的“编程”状态，其中导电元件15和20之间的导电相对较好，甚至接近欧姆性。通常，高、低电阻值较佳地相距至少一个量级。以下将更加详细地描述双端纳米管开关的某些实施方式的“编程”和“擦除”开关状态的示例电压、电流和电阻。

导电元件15和20较佳地由导电材料制成，并且可根据所需的开关10的性能特性由相同或不同材料制成。例如，导电元件15和20可由诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属以及其它合适金属及其组合制成。可以使用诸如TiAu、TiCu、TiPd、PbIn和TiW的金属合金、包括CNT自身(例如单壁、多壁、和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的导电氮化物、氧化物或硅化物。也可以使用其它类型的导体或半导体材料。导电元件15和20通常具有例如5-500nm范围的厚度。在本实施方式中，导电元件15和20较佳地间隔约160nm。该间隔可以根据开关10的所需特性如工艺设计所允许的一样小或大，例如从5nm至1微米。较佳地，该间隔小于约250nm。

制作在纳米管元件与端子或导电元件之间完全重叠的较佳方法遵循以上列出并共同授让给本申请的受让人的专利公开和授权专利中描述，或者是在当前电子工业实践中所使用的公知技术。以下详细描述制作纳米管元件与端子或导电元件之间受控重叠长度的部分重叠的较佳方法。

绝缘体30可由SiO₂、SiN、Al₂O₃、BeO、聚酰亚胺或其它合适绝缘材料构成，并具有例如2-500nm范围的厚度。绝缘体30由例如硅制成的衬底35支承。衬底35还可以是由半导体、绝缘体和/或连接到导电元件15和20以向非易失性2-端子纳米管开关(2-NTS)10提供电信号的金属的复合体。在某些实施方式中，衬底35可以是与绝缘体30相同的材料，例如石英。一般而言，衬底35可以是接受通过旋涂的纳米管沉积的任何材料，但是较佳地是从有以下构成的组中选择的材料：热氧化物或氮化物，包括但不局限于二氧化硅、氮化硅、硅上的氧化铝；或以下物质在硅或二氧化硅上的任意组合：铝、钼、铁、钛、铂、和氧化铝；或半导体工业中使用的任何其它衬底。

在某些实施方式中，纳米管元件25是缠结的碳纳米管的结构物(也称为纳米结构物)。制作纳米管元件和纳米结构物的方法是公知的，并且在所结合的专利参考文献中有描述。在某些实施方式中，纳米管元件或结构物是多孔的，且来自导电元件15和/或20的材料填充了纳米管元件中至少一些孔。在某些实施方式中，纳米管元件25包括单壁纳米管(SWNT)和/或多壁纳米管(MWNT)。在某些较佳实施方式中，纳米管元件25包括双壁纳米管(DWNT)。在某些较佳实施方式中，纳米管元件25包括一个或多个纳米管束。在某些较佳实施方式中，纳米管元件25包括一个或多个DWNT束。在某些实施方式中，纳米管元件25包括SWNT、MWNT、纳米管束和大部分DWNT。在某些实施方式中，纳米管元件25包括单个纳米管。

由某些方法制成的某些纳米管对用于2-TNS 10是较佳的。例如，由CVD工艺制成的纳米管是较佳的，它们趋于一致地呈现本文所述的开关行为。

图2A示出通过旋制方法制成基本上单层缠结纳米管的示例SWNT纳米结构物50的SEM图形。虽然图2A示出单层纳米结构物，但是可使用其它适当技术来制作多层纳米结构物。即，较佳实施方式不需要纳米结构物必须是单层纳米管。例如，纳米结构物可包括纳米管束和/或单一的纳米管。虽然图2A示出具有随机取向纳米管的纳米结构物，但是也可以使用对齐或接近对齐的纳米管。而且，纳米管可以是金属和/或半导体，如所结合专利参考文献中所描述的。一般而言，纳米结构物完全无需包括碳纳米管，而是简单地由一种材料制成并具有呈现如本文所述的非易失性开关行为的形式，例如基于硅纳米线的结构物、其它纳米线或量子点。

图2A所示的纳米结构物较佳地在水平表面上制成。一般而言，结构物是共形的或者可以在没有限制的情况下在各个角度取向。图2C是具有在沉积之后遵循打底步骤(underlying step)的纳米结构物95的结构90的SEM图形。纳米结构物的这些共形特性可用于制作具有增强的尺寸控制并需要更小面积(例如可以以更大密度制作)的垂直取向的2-TNS，如下进一步描述。

在某些实施方式中，图1A中的纳米管元件25是厚度在0.5-5nm之间的SWNT纳米结构物。在其它实施方式中，图1A中的纳米管元件25是厚度在5-20nm的MWNT纳米结构物。SWNT直径可以在例如0.5-1.5nm范围内。单个纳米管可具有0.3-4μm的长度，因此可以长得足以跨越导电元件15和20之间的间距。纳米管还可以小于导电元件15和20之间的距离，但是与其它纳米管接触(或“形成网络”)以跨越这些元件之间的间距。对于由纳米管形成的导电制品和网络的细节可参考题为“Nanotube Films and Articles(纳米管膜和制品)”的美国专利No.6,706,402。一般而言，纳米管密度应足够高以确保至少一个纳米管或纳米管网络跨越导电元件15和20之间的整个距离。本文中描述纳米管的其它较佳特征。

图1A所示的双端纳米管开关10在导电元件15和20之间具有可处于两个状态之一的路径。一个状态可由路径表征为导电元件15和20之间具有相对较高的电阻，R_HIGH。在该“打开”、“擦除”或OFF状态中，电流通常较难在导电元件15和20之间流动。另一状态可由路径表征为在导电元件15和20之间具有相对较低的电阻，R_LOW。在该“闭合”、“编程”或ON状态中，电流通常容易在导电元件15和20之间流动。

开关10通常以低电阻状态制成。该状态的电阻取决于纳米管元件25的特性以及导电元件15和20的特性。一般而言，可将纳米管元件25和纳米结构物的固有电阻控制在每平方100-100,000欧姆的范围内，例如由四点探针测量法所测量的。电阻为每平方1,000-10,000欧姆的膜通常具有每平方微米250-500个纳米管的密度。在某些实施方式中，纳米管元件25较佳地具有例如1-30个纳米管。在某些实施方式中，纳米管元件较佳地具有5-20个纳米管。

处于“闭合”状态的导电元件15和20之间的开关10的总电阻包括串联的各个重叠区域的接触电阻加上纳米管的固有串联电阻除以元件15和20之间的纳米管路径个数(可以是单一纳米管和/或纳米管网络)。在某些较佳实施方式中，2-TNS 10的总的制作电阻通常在10kΩ-40kΩ范围内。在其它较佳实施方式中，该开关可被设计成电阻小于100Ω或者大于100kΩ。纳米管电阻的说明可在以下引用文献中找到：N.Srivastava和K.Banerjee的″ A Comparative Scaling Analysis of Metallic and Carbon Nanotube Interconnections for Nanometer Scale

一般而言，器件的性能并不随纳米管元件中的纳米管密度强烈变化。例如，纳米结构物的薄层电阻可变化至少10倍，并且该器件工作依然良好。在较佳实施方式中，纳米结构物的薄层电阻低至接近1kΩ。在某些实施方式中，在制作之后对纳米结构物的电阻进行估算，并且如果发现电阻大于约1kΩ，则以足够将电阻降低到约1kΩ以下的密度沉积附加纳米结构物。

刺激电路100向导电元件15和20中至少一个施加合适的电刺激，以将开关2-TNS 10在低电阻和高电阻状态之间切换。一般而言，对2-TNS 10的适当电刺激取决于该开关的特定实施方式。例如，在某些实施方式中，刺激电路100可通过使用不受限的电流跨越导电元件15和20施加相对较高电压偏置，将开关10变成高电阻“打开”状态。在某些实施方式中，该电压约为8-10V，或者约5-8V或3-5V或更低。有时，电刺激是电压脉冲，并且有时将一系列脉冲用于将2-TNS 10切换到“打开”状态，例如一系列在1-5V之间的一个或多个脉冲。还可改变一个或多个脉冲的持续时间来将2-TNS 10切换到“打开”状态。在某些实施方式中发现，允许例如大于5μA的相对较高电流流过该开关可以增强其向“打开”状态切换的能力。在某些实施方式中，刺激电路100必须施加超过临界电压和/或电流的刺激，将2-TNS 10切换到“打开”状态。一般而言，可以使用足够使2-TNS 10切换到相对较高电阻状态的任何电刺激。在某些实施方式中，该状态可表征为1GΩ或以上的量级的电阻R_HIGH。一般而言，该状态还被视为由相对较低的阻抗表征。

在某些实施方式中，刺激电路100可通过跨越导电元件15和20施加相对电压偏置来将开关10变成低电阻的“闭合”状态。在某些实施方式中，约3-5V、或约1-3V或更小的电压将开关2-TNS切换到低电阻状态。在某些实施方式中，将2-TNS 10切换到“闭合”状态所需的电刺激部分取决于用于将2-TNS 10切换到“打开”状态的电刺激。例如，如果将相对较高的电压偏置用于“打开”该开关，则需要相对较高的电压偏置来“闭合”该开关。例如，如果8-10V的脉冲用于“打开”该开关，则需要3-5V的脉冲来“闭合”该开关。如果3-5V的脉冲用于“打开”该开关，则需要1-2V的脉冲来“闭合”该开关。一般而言，用于“打开”和“闭合”该开关的刺激可以每次都改变，尽管“闭合”刺激部分取决于“打开”刺激。换言之，即使例如使用8-10V的脉冲“打开”该开关，然后用3-5V的脉冲“闭合”，但是随后可再次使用3-5V的脉冲“打开”并用1-2V的脉冲“闭合”该开关。将较大的电压用于打开该开关将导致需要较大的电压来闭合该开关。虽然本文列举的实例使用高于“闭合”电压的“打开”电压，但是在某些实施方式中，“闭合”电压可以高于“打开”电压。相对于电压幅度，闭合和打开操作之间的差异更依赖于电流控制。作为示例，可将无电流限制的6V擦除脉冲用于打开该开关，随后将具有1μA的电流容量(cap)的8V编程脉冲用于闭合该开关。

有时，电刺激是电压脉冲，并且有时将一系列脉冲用于将2-TNS 10切换到“闭合”状态，例如一系列1-5V之间的一个或多个脉冲。一个或多个脉冲的持续时间也可变化以使2-TNS 10切换到“闭合”状态。在某些实施方式中，相同的电压电平可用于“闭合”和“打开”该开关，但是两个刺激的波形不同。例如，给定电压的一系列脉冲可用于“打开”该开关，并且同一或类似电压的单个脉冲可用于“闭合”该开关。或者例如，给定电压的长脉冲可用于“打开”该开关，并且同一或类似电压的短脉冲可用于“闭合”该开关。使用这些类型的波形可简化2-TNS 10的设计，因为不再需要向该开关施加多个电压。在本发明的特定实施方式中，该现象在电流在编程期间受限而在擦除期间不受限时出现。

在某些情况下还发现限制流过开关的电流可增强其切换到“闭合”状态的能力。例如，在刺激电路100与导电元件15和20的一个之间添加1MΩ串联(inline)电阻器以将开关中的电流限制在小于1000nA，可将2-TNS 10切换到“闭合”状态的能力增强约40％。另一示例是可在编程循环期间限制电流的有源电路。一般而言，可以使用足以使2-TNS 10切换到相对较低电阻状态的任何电刺激。在某些实施方式中，该状态被表征为约100kΩ或更低量级的电阻R_LOW。在某些较佳实施方式中，相对较高电阻状态的电阻至少是相对较低电阻状态的电阻的10倍。一般而言，该状态也可被视为由相对较低的阻抗表征。在某些较佳实施方式中，相对较高的阻抗状态的阻抗至少是相对较低的阻抗状态的阻抗的10倍。

两个状态是非易失性的，即它们不发生变化直到刺激电路100向导电元件15和20中至少一个施加另一适当电刺激，并且保持状态尽管将功率从该电路移除。刺激电路100还可通过非破坏性的读出操作(NDRO)来确定2-TNS 10的状态。例如，刺激电路100可将较低的测量电压跨接在导电元件15和20之间，并测量导电元件之间的电阻R。该电阻可通过测量在导电元件15和20之间流过的电流并从其计算电阻R来测量。该刺激足够弱，使得其不改变器件的状态，例如在某些实施方式中是约1-2V的电压偏置。一般而言，R_HIGH较佳地至少是R_LOW的10倍，使得刺激电路100可以更容易检测该状态。

发明人相信当开关改变状态时，开关中的导电路径经历改变其输运电流的能力的变化。换言之，发明人相信，一个或多个导体之间沿导电路径的电学关系因导体之间的物理关系变化而改变。在2-TNS 10的电阻较高的状态中，发明人相信，足够多个导体之间存在充分限制路径的输运电流能力的电分离或不连续。这可来源于响应于刺激电路100的电刺激而在这些元件之间形成的物理间隙。在2-TNS 10的电阻较低的状态中，发明人相信，足够多个导体之间存在允许路径相对较好地输运电流的电接触或连续性。这可来源于响应于刺激电路100的电刺激而闭合在一个或多个导体之间的间隙。

开关路径上的不同导体包括纳米元件25中的一个或多个单独纳米管或纳米片段以及两个端子15和20。因为纳米管元件中的一个或多个纳米管在两个端子之间提供纳路径，所以纳米管与端子之间和/或纳米管之间和/或每个单独纳米管自身内或片段之间的物理关系的变化有可能导致开关状态的变化。例如，纳米管可在低电阻状态下与端子中一个或多个接触，而在高电阻状态下失去与端子中一个或多个的物理接触。或者例如，纳米管元件内的纳米管电网络可在低电阻状态下彼此接触，而在高电阻状态下隔开一间隙。或者例如，单独纳米管可在低电阻状态下物理连续，而在高电阻状态下在该纳米管中间形成物理间隙。两个所得纳米管片或片段可各自被视为(更短)纳米管。一般而言，双端纳米管开关中的纳米管与一个或多个导体之间的物理关系可以改变。发明人相信，取决于特定实施方式，例如纳米管与端子、网络纳米管与网络纳米管或纳米管内的一个或多个特定种类的物理关系的变化可控制开关的开关行为。对于不同的开关设计规则，该现象可以变化。

发明人相信，在刺激电路100的“打开”刺激期间，2-TNS 10中的导电路径的物理变化可源于导体中的热效应。具体而言，发明人相信，由纳米管元件25的纳米管的至少一部分中出现阈值电压和/或电流密度而引起的过加热可导致该元件中的纳米管与路径中的一个或多个导体物理分离以形成间隙。例如，已经观测到约20微安的阈值电流可将单独的纳米管物理断开成分开一间隙的两个不同片段。在某些实施方式中，该间隙约为1-2nm，并且在其它实施方式中，该间隙小于约1nm或者大于约2nm。该物理间隙防止电流流过纳米管，提供由高电阻表征的“打开”路径。如果纳米管元件25是纳米管结构物，则每个单独纳米管中的电流通常是总电流以及纳米管数量或密度的函数，说明了在某些情形中许多纳米管可组合在一起以形成电路径的事实。发明人相信，在某些实施方式中，通过施加足以使一个或多个单独纳米管中的电流超过约20微安的总电流，这些纳米管可过热并断裂。因为这些纳米管不再输运电流，所以未断裂纳米管中的电流增大，从而使这些纳米管中的一个或多个过热并断裂。因此，很快输运电流的纳米管中的大多数或全部过热并断裂，在2-TNS 10中创建了由相对较高电阻表征的“打开”路径或“擦除”状态。图2B是出现来示出导电纳米管路径中全部或大部分断裂的纳米结构物开关(例如参见箭头)显微照片。

类似地，发明人相信，由向纳米管施加的阈值电压和/或电流密度导致的过加热可以物理地断开纳米管电网络内一个或多个纳米管之间的接触。虽然当前并未标识出将2-TNS 10内的两个纳米管彼此分离所需的特定阈值电压和/或电流密度，但是该电压和/或电流密度有可能与断开单独纳米管所需的相近或更低。而且，由阈值电压和/或电流密度导致的过加热可物理地断开纳米管元件25中一个或多个纳米管与导体元件15和20中一个或多个之间的接触。

发明人相信，一般而言，2-TNS 10可以在易于过热的位置处遭受物理断裂，例如沿纳米管元件25在导电元件15和20之间设置的路径上的弱热链接或热瓶颈。发明人相信，如果路径在给定位置断裂，则电流密度可在全部剩余路径中升高，这可引起其它位置的过热和断裂。因此，很快输运电流的路径中的大多数或全部可过热并断裂，在2-TNS 10中创建由相对较高电阻表征的“打开”路径或“擦除”状态。

发明人相信，刺激电路100的“闭合”刺激导致静电吸引，从而可在2-TNS 10中创建导电路径。该吸引可将纳米管和导体拉动或移动到彼此接触。如上所述，已经发现将2-TNS 10切换到“闭合”状态所需的电刺激至少部分地相关于先前用于将2-TNS 10切换到“打开”状态的电刺激。发明人相信，该效应可相关于在路径中纳米管与导体之间导致特定“打开”刺激的单个间隙或多个间隙的大小。例如，相对较低的“打开”电压可导致相对较小的过热，从而在纳米管与导体之间创建相对较小的间隙。然后，需要相对较低的“闭合”电压来使纳米管与导体跨越这些小间隙充分吸引并使它们彼此接触。或者例如，相对较高的“打开”电压可导致相对较大的过热，从而在纳米管与导体之间创建相对较大的间隙，然后，需要相对较高的“闭合”电压来使纳米管与导体跨越这些较大间隙充分吸引以使它们彼此接触。不够高的“闭合”电压不能使纳米管和导体以足够的强度吸引以使它们接触。

发明人相信，不期望的高“闭合”电压，例如在某些实施方式中的8-10V，可能高得足以将纳米管向导体吸引。然而，一旦纳米管与导体接触，则开始流过该连接的电流可在连接处引起局部温度跃升。这可使该连接过热并导致纳米管与导体再次分离。该连接和断开过程不断重复直到移除“闭合”电压。在这种情况下，开关失效，因为它不能被编程或“闭合”。然而，开关可由稍低的“闭合”电压闭合。不期望的高“打开”电压，例如在某些实施方式中的约15-16V，可导致过加热，从而引起纳米管与导体之间的极大间隙，例如30-40nm。该间隙过大，使得没有足够高的“闭合”电压能使纳米管与导体充分吸引而使它们彼此接触。在这种情况下，开关失效，因为它不再是可编程的。该开关可能遭受不可恢复的损害，因为没有足以使纳米管与导体吸引以致接触的刺激。

发明人相信，可通过刺激电路100闭合电路径的可替换机制是由于可跨越间隙(由先前“打开”操作形成的间隙)发生的电弧。电子和/或造成的高温可将材料(间隙附近)牵引到间隙中以重建相连的电路径。

发明人发现，如果2-TNS 10未被钝化并且在惰性气体中受激，则“闭合”该开关所需的刺激强度相关于“打开”该开关所用的刺激。换言之，间隙的大小可相关于在惰性气体中的“闭合”刺激。发明人还发现，如果2-TNS 10未被钝化并在真空中受激，则“闭合”该开关所需的刺激强度保持大致恒定在约10％内，无论用于“打开”该开关的刺激如何。换言之，间隙的大小与真空中的刺激无关或弱相关。发明人相信，真空使热量能够比其在气体中更加快速地在纳米管元件中累积，可能是因为热量从纳米管元件泄漏到气体中。

发明人相信，由2-TNS 10中出现阈值电压和/或电流而导致的过加热(可断开纳米管与导体之间的接触)可能与纳米管中热引发的晶格振动或声子相关。具体而言，发明人相信，过加热可激发纳米管中的一个或多个特定声子模式，并且该声子模式可断开纳米管与导体之间的接触。一般而言，热会激发诸如纳米管的材料中声学和光学声子的频谱。声学声子模式可传输热量，而光学声子模式通常不能用于传输热量。某些光学声子模式可耦合于声学声子模式，从而允许热量从光学模式流到声学模式中，此时它传输热量。然而如果热量不容易从光学模式流到声学模式中，例如不能传输通过纳米管，则在该纳米管中会发生热量快速累积或热瓶颈。这可导致足以断开纳米管与导体之间接触的过加热。

发明人已经获得已在2-TNS 10中测试的不同种类的纳米管的拉曼(Raman)谱，并且已经观测到例如一致地呈现本文所述的开关行为的纳米管的较佳纳米管通常具有对应于纳米管径向呼吸模式的明显光学声子模式。发明人相信，该呼吸模式可与2-TNS 10的开关行为相关。例如，该模式可表现为热瓶颈，从而将热量阻挡在纳米管中。该模式可使纳米管或纳米管与导体之间的接触比不显现该模式的其它种类的纳米管更容易被阈值电压和/或电流密度破坏。该呼吸模式还可耦合于与纳米管的断裂或纳米管与导体之间接触的断裂相关的模式。换言之，该呼吸模式自身可以不直接与开关中可能的间隙形成相关，但是可与在开关中形成间隙的现象相关。

较佳的纳米管还可具有与其断开与导体接触的能力相关的其它共同声子模式。例如，在某些纳米管中，可存在一个或多个缺陷模式或者可强耦合于纳米管与导体之间的结合模式的一个或多个模式。一般而言，一个或多个光学或声学声子模式可有助于断开2-TNS 10中的路径，例如“打开”开关可以是声子引起的。不同种类的纳米管，例如由不同方法或使用不同工艺条件制成的纳米管和/或具有不同个数的壁的纳米管，可具有不同的声子谱。某些种类可具有可导致或增强纳米管与导体之间接触的易断裂性的声子模式或其它特征。例如，具有一个以上的壁可增强纳米管与导体之间接触的易断裂性。

发明人相信，2-TNS 10的开关行为可从该开关的部件的热和电特性的关键关系得到。发明人相信，双端纳米管开关较佳地可向纳米管元件提供足够高的电压和/或电流，并且同时使充足的热量在纳米管元件中累积以便断开一个或多个纳米管与导体之间的接触。较佳地，该断开足够小，使其能够可重新编程地闭合。通过管理该关系，可设计并制作具有增强性能的较佳实施方式。这些目的可通过对该器件的电和/或热工程设计或管理来实现。

向纳米管元件提供充分的电刺激的目的可通过本领域中公知的技术实现。具体而言，导电元件较佳地相对较好地将电流传导到纳米元件中。导电元件可较佳地是相对较好的导电体。例如，导电元件可以是金属或其它类型的导电材料。较佳地，导电元件可通过易于集成到现有制造方法或者已经在其中使用的工艺和材料来制作。在至少“闭合”状态下，导电元件中一个或两者较佳地与纳米管元件近欧姆性地接触。制作近欧姆性的接触是公知的。

潜在地允许充足的热量在纳米管元件中累积以便响应于“打开”刺激来断开纳米管与导体之间的接触的目的更加有挑战性。例如良好导电的可用于导电元件的许多材料也能良好地导热。例如，金属通常可良好地导电，并且适用于制作2-TNS的许多实施方式，并且通常也导热良好。例如，良好导热体的导热良好的材料可从纳米管元件汲取足够的热量使得该元件不会响应于“打开”刺激而过热。或者，纳米管元件只响应于不期望的大“打开”刺激而过热。为了制作响应于足够(但并非不期望的)“打开”刺激来使热量能够在纳米管元件中累积的2-TNS，构想了若干实施方式。

在某些较佳实施方式中，可通过将纳米管选择成具有响应于“打开”刺激特别易于断裂的特征，对纳米管自身进行热学工程设计。例如，如上所述，某些纳米管可被选择成具有累积热量或耦合到断开纳米管与导体之间接触的其它模式的某些模式。纳米管可具有易于被过热断开的缺陷。在某些实施方式中，可在沉积之前对纳米管进行预处理以引入缺陷。

在某些较佳实施方式中，可通过从导电相对较好但导热相对较差的一种材料(或多种材料)制造来对导电元件进行热学工程设计。例如，该材料可具有相对较低的热导率、相对较高的热容和/或相对较低的热扩散常数。例如，在某些实施方式中，掺杂半导体能够向纳米管元件提供足够高的“打开”刺激，并从纳米管元件吸收相对较低的热量。具有该特征的其它类型材料是可以预期的，例如导电聚合物。较佳地，导电元件提供足够的电刺激以“打开”该开关，同时并不显著妨碍纳米管元件中的热累积。

另外，在某些较佳实施方式中，两个导电元件之间的距离相对较小，例如小于250nm。已经观测到，具有相对较远间隔开的导体元件并因此具有跨越它们之间距离的相对较长纳米管元件的开关，倾向于需要相对较大的“擦除”刺激以便于将该器件变成“打开”状态。在导电元件之间具有相对较大间距的开关倾向于在导电元件之间具有更高的电阻，并因此对于给定擦除电压在纳米管元件中具有更低的电流密度。

一般而言，纳米管元件还可与2-TNS中除了导体之外的其它材料物理接触，例如下层绝缘体和上层钝化层。这些材料可从纳米管元件汲取热量。在某些较佳实施方式中，可将与纳米管元件接触的一种或多种材料选择成相对较差的导热体，例如具有足够高的热容和/或足够低的热导率。换言之，这些材料导热差，并可以是良好的绝热体。这是有益的，因为如果与元件接触的这些材料从该元件汲取少量热，则纳米管元件更容易过热。例如，发明人发现，除了提供其它益处之外，在纳米管元件上较佳地覆盖钝化层可显著降低“打开”2-TNS所需的刺激电平。通过在开关上较佳地包括钝化层，在一实施方式中，“打开”开关所需的刺激减小一半。一般而言，发明人相信，与纳米管元件接触的一种或多种材料较佳地导热相对较差，这有助于热量在纳米管元件中累积。

发明人相信，较佳的钝化层对将例如纳米管元件和/或导电元件的2-TNS部件与环境隔离也是有益的。例如，空气中的水气或附着到纳米管元件上的水在高温下可腐蚀该元件。如果向裸露的2-TNS施加“打开”刺激，则在足够高的温度下在纳米管元件中可发生过加热，使得元件上的任何水都足以损坏该元件，使其不能良好地传导电流。这虽然“打开”了2-TNS，但是随后开关不能“闭合”，因为纳米管元件提供的导电路径被不可恢复地破坏了。如果作为替代，使用较佳的钝化层对2-TNS进行钝化，则开关与破坏性的水隔离并且可重复“打开”和“闭合”。较佳地，在沉积钝化层之前将任何附着到2-TNS上的水除去；否则，该层很容易捕获开关附近的水。钝化层也较佳地并不除水气并且是不透水的。还较佳地不使用可破坏纳米管元件的高功率等离子体来制作钝化层。钝化层可由在CMOS产业中公知的任何适当材料制得，包括但不局限于：PVDF(聚偏二氟乙烯)、PSG(磷硅玻璃)氧化物、Orion氧化物(Orion oxide)、LTO(平坦化低温氧化物)氧化物、溅射氧化物或氮化物、Flowfill氧化物、ALD(原子层沉积)氧化物、CVD(化学气相沉积)氮化物。这些材料可彼此结合使用，即可将PVDF层或PVDF与其它共聚物的混合物置于CNT顶上，并且可使用ALD AL₂O₃层覆盖在该复合物上，但是任何不含氧的高温聚合物都可用作钝化层。在某些较佳实施方式中，诸如PVDF的钝化材料可与其它有机材料或介电材料混合并形成诸如PC7的共聚物，以生成诸如具有延长的寿命和可靠性的特殊钝化特性。

NRAM器件的钝化可便于该器件在室温下空气中操作，并且与NRAM器件顶部的材料叠层结合用作保护层。未钝化的NRAM器件的操作通常可在诸如氩、氮或氦的惰性气体背景下进行，或者在升高的(高于125C)样品温度下操作以从暴露纳米管移除所吸收的水。因此，钝化膜的要求通常是双重的。第一，钝化应形成有效的湿气屏障，以防止纳米管暴露在水气中。第二，钝化膜不应干扰NRAM器件的开关机制。

钝化的一种方法涉及围绕NRAM器件制作以提供密封的开关区域的腔。围绕单独器件(器件级钝化)的腔和围绕整个22个器件的管芯(管芯级钝化)的腔两者都已被实现。然而，制作工艺流程很复杂，需要至少2个额外光刻步骤以及至少2个额外蚀刻步骤。

钝化的另一种方法涉及在NRAM器件上沉积合适的介电层。该方法的示例是使用与NRAM器件直接接触的旋涂聚偏二氟乙烯(PVDF)。PVDF被图形化成管芯级(在整个管芯的有源区域上)或者器件级片(覆盖单独器件的单独片)。然后，诸如氧化铝或二氧化硅的合适的第二介电钝化膜用于密封PVDF并向NRAM操作提供坚固的钝化。NRAM操作被认为会热分解上层PVDF，因此需要第二钝化层来密封该器件。由于管芯级钝化通常是～100平方微米的片，所以该局部分解可导致第二钝化破裂、NRAM器件暴露在空气中、以及其随后失效。为了避免第二钝化膜的这种失效，通过使用通常从4V以0.5V步长到8V的500ns脉冲来脉冲调制该器件，来对管芯级钝化的器件进行电“老化”。这被认为是对PVDF的受控分解，并且防止上层第二钝化膜的破裂。在老化过程之后，管芯级钝化NRAM器件正常工作。以器件级PVDF涂层和第二钝化膜钝化的器件不需要这种老化步骤并且可在室温下空气中直接在操作电压下操作。通过器件级钝化，PVDF被图像化成精确的CNT结构物形状，通常0.5微米宽和1-2微米长。这种小片通常被认为是能够分解而不会使第二钝化膜失效。对于第二钝化中的给定缺陷密度，平均而言，与较大的管芯级片相比有可能在更小的器件级PVDF片的覆盖区域上不存在缺陷。

发明人相信，在某些较佳实施方式中，可对由刺激电路施加的“打开”刺激进行工程设计以便于增强纳米管元件中的热累积。在一实施方式中，向开关施加相对较大的电压是对“打开”刺激进行工程设计的一个示例。在其它实施方式中，可向该开关施加一系列脉冲，并且这些脉冲可由快于热量传出纳米管元件的时间尺度的定时分隔开。发明人相信，在这种情况下，脉冲自身无需具有较大的幅度，但是脉冲在纳米管元件中沉积的总热量可能足以过加热并断开该元件。

发明人相信，在某些较佳实施方式中，可通过将它们设计成具有“热点”或热瓶颈而对双端纳米管开关进行热学工程设计，一个或多个纳米管在热点或热瓶颈处特别容易过热。例如，如以下详细描述的，可将纳米管元件制成以受控几何关系(例如受控的重叠长度)与至少一个导体部分重叠。例如，通过将重叠长度控制在小于100nm或者小于50nm，导体可从纳米管元件汲取的热量可被充分减小，以便于有可能允许纳米管元件在一个或多个位置上迅速过热。相反，增大重叠长度可通过从纳米管元件驱散热量而防止过热。

例如，已经观测到，与100nm以上相比，可通过将重叠长度限制在小于50nm来“打开”至少多10％的制成开关。而且，对于具有小于50nm的重叠长度的实施方式而言，“打开”开关所需的时间可得到减小，这暗示或说明了该纳米管元件可响应于“打开”刺激更快速地过热。例如，具有小于50nm重叠长度的制成开关的“打开”时间可在100ns的量级上，且具有大于100nm重叠长度的开关的“打开”时间可在1毫秒或以上的量级上。工程设计可提供更快的开关速度，例如Ins或更快。一般而言，以指定的几何关系来安排纳米管元件和一个或多个导电元件对管理纳米管与导电元件之间的热关系很有用。该安排或其它安排可在2-NTS中创建热瓶颈或“热点”，这可增强开关的操作。

总之，在一个或多个实施方式中，热和/或电工程设计或管理可用于增强双端纳米管开关的性能。一个以上本文所述的热和/或电工程设计技术可同时在较佳的双端纳米管开关的设计和制造中使用。例如，可将开关制成具有受控的重叠长度以减小导电元件从纳米管元件汲取的热量，并且可进一步用在某些情形中可包括共聚物混合的较佳的钝化层来对该开关进行钝化。

应该注意，虽然因电刺激引起的开关电阻变化已被反复观测到，但是依然从理论和试验两者的角度考虑这些电阻变化的起因。在提交时，发明人相信如本文所述的热效应可导致或有助于所观测到的行为。其它效应也可导致或有助于所观测到的行为。

图1B示出非易失性2-端子纳米管开关(2-TNS)10’的横截面图，其中通过限制纳米管元件25’与导电元件20’之间的重叠来实现热管理。纳米管元件25’设置在包括绝缘体层30’的衬底35’上。纳米管元件25’被安排成与例如导电元件15’和20’的端子中至少一个在预定程度上至少部分地重叠，这些端子被直接沉积在纳米管元件25’上。

在本实施方式中，在一区域内对纳米管元件25’进行图形化，该区域可在导电元件15’和/或20’的沉积之前或之后限定。导电元件15’与纳米管元件25’的一整个端子区域重叠，形成近欧姆性接触。在纳米管元件25’的相反一端，在重叠区域45’处，导电元件20’与纳米管元件25’重叠受控的重叠长度40’。受控的重叠长度40’可以在例如1-150nm范围内，或者在15-50nm范围内。在一较佳实施方式中，受控重叠长度40’约为45nm。可对开关进行热和电管理以通过限制重叠的纳米管元件25’和导电元件20’使得热较难从纳米管元件流入导电元件，来增强纳米管元件中的热累积，其中接触长度足够长，使得电流很容易从导电元件流入纳米管元件。

在一个或多个实施方式中，开关10’的一个或多个电特性与受控重叠长度40’有关。例如，如以下更详细描述的，擦除和/或编程开关10’所需的时间与受控重叠长度40’有关。

图2D至2I示出功能双端纳米管开关的几个不同实施方式的俯视SEM图，其中该开关通过使用根据本文所述的某些实施方式的材料、纳米管元件和方法制成。在如图2D所示的实施方式中，在沉积于硅衬底(俯视图中不可见)上的绝缘体层62D上制成2-TNS 60D。绝缘体62D为约20nm的SiO₂，并用作底(背)栅极。在图1B中分别对应于导电元件15’和20’的导电元件70D和75D是钯，厚度约为100nm。导电元件70D和75D各自具有约400nm的宽度，并且具有约150nm的间隔85D。

在图像中，纳米管元件65D包括若干纳米管，在灰色的绝缘体62D的背景中作为亮灰线出现在图像的右半边。导电元件70D与纳米管元件65D的较大部分重叠，造成在图像中导电元件70D与导电元件75D的纹理相比具有相对粗糙的纹理，导电元件75D与纳米管元件65C的有限部分重叠，如下文更详细描述。导电元件70D具有由区域55D指示的条纹，该区域是该元件由于下层具有纳米管而抬起的区域。还可看出纳米管元件65D延伸超过导电元件70D的外围。该结构不影响器件的性能，却能方便地允许对纳米管元件65D的暴露部分进行成像和/或表征。

可以看到纳米管元件65D中的一些纳米管跨越导电元件70D和75D之间的距离85D。导电元件75D在区域80D中以约17.4nm的受控重叠长度与纳米管元件65D重叠，该长度对应于图1B中的受控重叠长度40’。可以看到导电元件70D和75D具有白色边界，这是成像过程中的带电伪像。该伪像掩盖了具有实质上比伪像长度小的受控重叠区域80D。然而，如进一步所述的，某些实施方式具有足够大以在SEM显微照片中可见的重叠区域。

图2E所示的实施方式具有与图2D的实施方式相似的结构，其中导电元件70E和75E具有与图2D中的元件相似的尺寸，但是由约250nm的距离85E分开。该图像相对于图2D旋转了90度。在此，导电元件75E在区域80E与纳米管元件65E重叠约38.6nm。虽然距离80D和80E及65D和65E之差较大，但是图2D和2E所示的实施方式可比拟地操作。图2F所示的实施方式与图2D和2E所示的实施方式相似，但是导电元件70F和75F由约250nm的距离分开。在此，导电元件75F与纳米管元件65F重叠约84.9nm。图2G所示的实施方式与图2D-2F所示的实施方式相似，但是导电元件70G和75G由约150nm的距离分开。在此，导电元件75G与纳米管元件65G重叠约90.5nm。

图2G所示的实施方式与图2D-2G所示的实施方式相似，除了导电元件70H和75H由约150nm的距离分开。在此，导电元件75G与纳米管元件65H重叠约104nm。在该附图中，可以看到导电元件75H在元件75H与纳米管元件65H重叠的区域80H中具有相当粗糙化的纹理。该纹理与导电元件70H的与纳米管元件65H的较大部分重叠的区域可以比拟，但是区域80H受限于104nm。图2I所示的实施方式具有与图2H相似的结构，但是导电元件751在区域80I中与纳米管元件65I重叠约136nm。在此，可以再次看到导电元件75I在区域80I中具有与元件未与纳米管元件651交叠的剩余部分相比显著粗糙化纹理。该粗糙化纹理是元件材料751下方的纳米管造成的。

图2D-2I所示的所有实施方式是功能开关，其中通过将纳米管元件和导电元件安排成诸如受控重叠长度的指定几何关系来实现热管理。在某些实施方式中，发现受控的重叠长度影响制成的工作开关的成品率，例如一特定实施方式中正确发挥作用的制成开关的百分比。例如，发现与具有小于50nm的重叠长度的实施方式的制成开关相比，具有大于100nm的重叠长度的实施方式的能正确发挥作用的制成开关要少约10-20％。以下详细描述测试2-NTS的方法。

在此列出的电压、电流和电阻旨在作为特定实施方式的适当值的示例；对于一个或多个其它实施方式，适当值可以不同。

在特定应用中，期望以与图1A-1B或2D-2I所示的实施方式不同的几何结构来使纳米管元件与导电元件重叠，以便于对开关进行热工程设计。例如，期望将纳米管元件定位在接触元件的上、下、甚至垂直侧。一般而言，可以使用提供足以在器件中实现所述开关行为的指定几何结构的任何配置。具体而言，导电元件应被安排成向纳米管元件提供足够的电刺激，同时开关整体具有足够的热管理以实现断开开关路径上的纳米管元件中纳米管与导体之间的接触的过加热。

应该理解，本文所述的实施方式的剩余部分包括与导电元件接触的刺激电路，例如图1A和1B的刺激电路100，虽然它未被示出。还应该理解，虽然所示实施方式中的多个示出双端纳米管开关，其中通过限制纳米管元件和例如端子的导电元件之间的重叠来实现热管理，但是可以使用其它热管理方法。例如，在某些实施方式中，纳米管元件可与一个或两个导电元件部分或全部重叠，并且开关中的材料可被选择成确保纳米管元件至少一部分中的充分热累积。

图3A示出开关900A，它是图1B所示2-TNS10’的变型并且通过使用较佳方法来制作。在本实施方式中，导电元件905与纳米管元件920的顶部和侧面重叠，形成近欧姆性接触，并且填充绝缘体915中的通孔910。这将纳米管元件920连接到绝缘体915下的电极(未示出)。导电元件970与在受控重叠长度901上与纳米管元件920的顶部和侧面重叠。

图3B示出开关900B，它是图1B所示的2-TNS10’的另一个变型，并使用较佳方法制作。在本实施方式中，导电元件935与纳米管元件945的底部重叠，形成近欧姆性接触，并填充绝缘体915中的通孔940。这将纳米管元件945连接于绝缘体915下的电极(未示出)。导电元件975在受控重叠长度上与纳米管元件920的顶部和侧面重叠。

图3C示出开关900C，它是图1B的2-TNS10’的另一个变型，并使用较佳方法制作。在本实施方式中，上导电元件950和下导电元件955彼此接触，并且与纳米管元件965的上表面、下表面和侧表面重叠，形成近欧姆性接触。下接触元件955填充绝缘体915中的通孔960。这将纳米管元件965连接于绝缘体915下的电极(未示出)。导电元件980在受控重叠长度907上与纳米管元件965的顶部和侧面重叠。

上、下导电元件950和955被示为延伸超出纳米管元件965的一端。上、下导电元件950和955彼此接触，并且在纳米管元件965的一区域中与纳米管元件965近欧姆性接触，因为纳米管元件965是多孔的，通常为90％以上的多孔。上、下导电元件950和955填充纳米管元件965中至少一些孔。因此，在替换实施方式中，上、下导电元件950和955无需延伸超过纳米管元件965一端以便于与纳米管元件965接触并彼此接触。

图3D示出开关900D，它是图1B的2-TNS 10’的另一个变型，并使用较佳方法制作。在本实施方式中，上导电元件950和下导电元件955彼此接触，并且与纳米管元件965的上表面、下表面和侧表面重叠，形成近欧姆性接触。下接触元件955填充绝缘体915中的通孔960。这将纳米管元件965连接于绝缘体915下的电极(未示出)。上导电元件980和下导电元件985彼此接触，并在受控重叠长度907上与纳米管元件965的上表面、下表面和侧表面重叠。

图3E示出开关900E，它是图1A的2-TNS 10的另一个变型并且通过使用较佳方法制作。在本实施方式中，上导电元件950和下导电元件955彼此接触，并且与纳米管元件965的上表面、下表面和侧表面重叠，形成近欧姆性接触。元件950和955中的材料填充纳米管元件965中孔的至少一些。下接触元件955填充绝缘体915中的通孔960。这将纳米管元件965连接于绝缘体915下的电极(未示出)。上导电元件951和下导电元件956彼此接触，并在受控重叠长度907上与纳米管元件965的上、下表面重叠。元件951和956中的材料填充纳米管元件965中的至少一些孔。在本实施方式中，热管理不是通过纳米管元件与导电元件之间的受控重叠长度来实现的，而是通过本文所述的一个或多个其它热管理技术来实现的。

图4示出非易失性双端纳米管开关(2-TNS)2500的另一实施方式的横截面图。在本实施方式中，导电元件2515和2520被直接沉积到绝缘体2530的表面上并被图形化。绝缘体2522填充图形化的导电元件2515和2520之间的区域，并被平坦化。将纳米管元件2525共形地沉积在导电元件2515和2520上，与导体2515和2520的上表面的至少一部分以及绝缘体2522的上表面重叠，所有这些都由衬底2535支承。在一端，纳米管元件2525与导电元件2515的上表面重叠，形成近欧姆性接触。在相反一端，纳米管元件2525在受控重叠长度2540上与接触元件2520的上表面接触。

图5示出非易失性2-端子纳米管开关(2-TNS)2200的另一实施方式的横截面图。在本实施方式中，导电元件2215和2220都被直接沉积在绝缘体2230表面上，并被图形化。导电元件2220具有厚度T1，它在例如5-500nm的范围内。纳米管元件2225被共形地沉积在导电元件2215和2220上，与这些元件的上表面和侧表面以及绝缘体2230的上表面接触，该绝缘体由衬底2235支承。然后，通过使用以下更详细描述的常规光刻技术来对纳米管元件2225进行图形化，使得它与导电元件2215的整个上壁和侧壁重叠，形成近欧姆性接触。纳米管元件2225在侧壁接合处区域2240与导电元件2220重叠，提供长约T1的受控重叠。纳米管元件2225还可以受控重叠长度2245与导电元件2220顶部重叠，该长度可如以下更详细描述的光刻地限定。总的受控重叠长度2250大致由侧壁接触区域2240的长度T1和重叠长度2245之和来定义。

图6示出本发明一实施方式的横截面图。图6所示的结构与图2C所示的显微照片中的结构相似，并且具有相同的元件：分别是如图6所示的硅衬底63C、绝缘体62C、纳米结构物元件65、第一和第二导电元件70C和75C、重叠区域80D，但是图2C中没有钝化层64。绝缘体62C设置在硅衬底63C上方并在纳米管元件65下方。第一和第二导电元件70C和75C分别部分地位于绝缘体层62C和纳米管元件65的之上。第一导电元件70C在重叠区域80C中与纳米管元件65重叠，并且钝化层64设置在导电元件70C和75C以及纳米管元件65之上。

可使用如图1A-1B以及2A-2I所示的材料和方法来制作所述实施方式。以下更详细地描述制作双端纳米管开关元件和包含该开关的器件的进一步细节。以下还描述若干附加实施方式及其制作方法。

本文所述的实施方式中的多个示出双端纳米管开关，其中热管理通过将纳米管元件与导电元件重叠受控重叠长度来实现。然而，除此以外或作为替代，应该理解本文所述的实施方式还可通过其它技术进行热管理。本文所述的实施方式具有共同的纳米管制品特征，该纳米管制品具有排列成与两个端子中每个的至少一部分重叠的至少一个纳米管。可对某些较佳实施方式进行热和/或电管理或工程设计以增强开关的一个或多个特性。例如，在某些实施方式中，纳米管与一个端子重叠，形成近欧姆性接触，并与另一端子重叠受控重叠长度。在某些实施方式中，可对开关中的一种或多种材料进行选择，诸如纳米管、导电元件、绝缘体层和/或其中在许多较佳实施方式中可包括共聚物或混合层的钝化层，以增强纳米管元件中的热累积。

与双端纳米管开关实施方式的端子中至少一个电连通的刺激电路可用于将开关从相对较高电阻的“擦除”或“打开”状态变成相对较低电阻的“编程”或“闭合”状态。该电路还可用于测量两个端子之间的电阻，并在非破坏性读出(NDRO)操作中确定开关状态。

制作具有受控重叠区域的2-端子纳米管开关

在双端纳米管开关的实施方式中，其中热管理通过以诸如受控重叠长度的指定几何关系来安排纳米管元件和导电元件来实现，对该关系的准确控制可增强开关的性能。非易失性2-端子纳米管开关(2-NTS)的某些特性可以是受控重叠长度的的函数，例如图1B所示的开关10’的区域40’。将描述用于制作指定几何结构的受控重叠长度的若干方法。也将描述若干附加实施方式及其制作方法。在某些实施方式中，受控重叠长度是导电元件的尺寸，例如导电元件的宽度或厚度。一般而言，可使用本文所述的技术来制作1-150nm、较佳的15-50nm之间的重叠长度。

为了在纳米管元件与导电元件之间制作受控重叠长度，某些方法使用具有水平取向的纳米管元件以及良好控制的蚀刻密度和温度下的定时蚀刻的较佳制作方法。该方法使纳米管元件将与导电元件接触的受控长度暴露。该长度对应于图1B中的受控重叠长度40’，虽然特定实施方式或多个实施方式可在纳米管元件与导电元件之间具有与图1B所示不同的几何关系。

其它方法使用具有水平取向的纳米管元件以及良好受控膜厚的侧壁隔片的较佳制作方法，其中在定义纳米管元件以暴露该元件的将与导电元件重叠的受控长度之后将该隔片移除。该长度对应于图1B的受控重叠长度40’，虽然特定实施方式或多个实施方式可在纳米管元件与导电元件之间具有与图1B所示不同的几何关系。

其它方法使用基于光刻的较佳制作方法，其中纳米管元件顺应一个或多个导电元件的水平特征以及在某些情形中还顺应其垂直特征。在纳米管元件顺应水平特征的情形中，元件被设置并光刻图形化成与一个导电元件重叠受控重叠长度。该长度对应于图1B的受控重叠长度40’，虽然在本实施方式中，纳米管元件与导电元件可具有不同的几何关系。在纳米管元件还顺应导电元件的垂直特征的情形中，纳米管元件可在由该特征的厚度限定的长度上与导电元件的垂直特征接触，并且可在光刻限定的长度上与水平特征接触。垂直和水平长度一起限定了对应于图1B中长度40’的受控重叠长度，虽然特定实施方式或多个实施方式可在纳米管元件与导电元件之间具有与图1B所示不同的几何关系。

图7示出制作2-TNS以及基于2-TNS的器件的一般过程。图7是制作本发明较佳实施方式的基本方法800的高层次流程图。2-TNS可以通过首先设置初始结构(步骤802)来制作，以后纳米管元件和有可能的导电元件将在该初始结构上形成。在简单实施方式中，初始结构是随后可在其上形成2-TNS的所有元件的衬底。在某些实施方式中，初始结构是以器件级定义的部分制作、平坦化的半导体结构，它具有在晶体管端子与所得部分制作的半导体结构的平坦化表面之间提供导电路径的金属填充通孔(接线柱)。在某些实施方式中，初始结构包括两个导电元件。在某些实施方式中，初始结构甚至包括并未形成纳米管元件的纳米结构物。一般而言，还未具有所定义的纳米管元件的结构可被视为初始结构。“初始结构”并非旨在作为限制术语而是作为2-TNS制作的参考点。

2-TNS可通过之后设置中间结构(步骤804)来制作。在某些实施方式中，中间结构表征为在初始结构(步骤802中提供)的表面上具有所定义的纳米管元件。如下进一步描述的，在某些实施方式中，中间结构具有与一个导电元件重叠并近欧姆性接触的纳米管元件。在某些实施方式中，中间结构具有与导电元件重叠受控重叠长度的纳米管元件。例如，该长度可以在1-150nm的范围内。“中间结构”并非旨在作为限制术语而是作为2-TNS制作的参考点。

2-TNS可通过最后设置最终结构(步骤806)来制作。在某些实施方式中，最终结构是完成制作的2-TNS。该2-TNS可用于如以下进一步描述的配线的非易失性随机存取存储器阵列中。最终结构的某些实施方式可包括存储器阵列等距(on-pitch)电路、外围和其它电路配线、芯片钝化、输入和输出垫(pad)；这些特征及其制作并未示出，因为它们使用了公知的工业制作方法。“最终结构”并非旨在作为限制术语而是作为2-TNS的制作的参考点。

使用受控蚀刻制作2-TNS的方法

可使用如图8A-8F所示的定时蚀刻方法来制作图3B所示的实施方式。参照图8A，较佳的方法在底层结构(未示出)上沉积一层绝缘体1000。通孔1010中的导电元件1005在纳米结构物1015与绝缘体1000下方的导体(未示出)之间形成导电路径。绝缘体1000和导电元件1005分别对应于图3B中的绝缘体915和导电元件935。绝缘体1000可以是Si_xN_y、Al₂O₃或其它合适的绝缘材料，例如具有在5-200nm范围内的厚度，使用公知的产业技术沉积在平坦表面(未示出)上。然后，较佳的方法如图8A所示地沉积并图形化绝缘体1020，例如5-50nm厚的SiO₂。使用公知的产业技术来图形化绝缘体1020。所得到的组件可被视为初始结构。

然后，较佳的方法使用绝缘体1020作为掩模来形成并图形化纳米结构物1015，从而形成如图8B所示的纳米管元件1025。形成并图形化纳米结构物的以形成纳米管元件的方法在所结合的专利文献中有描述。然后，如图8C所示，较佳的方法选择性地对绝缘体1020进行受控的各向同性蚀刻。绝缘体1020的横向和垂直尺寸通过该受控蚀刻得以减小，从而移除绝缘体区域1030。这取决于蚀刻的特征，例如将绝缘体1020的尺寸在所有方向上减小1-150nm。这使纳米管元件1025在区域1050中露出例如在1-150nm范围内的受控长度1035，该长度对应于绝缘体1040的减小尺寸，如图8D所示。

然后，较佳方法沉积如图8E所示的导体1045，使导体1045与纳米管元件1025的暴露区域1050接触。导体1045可具有在5-500nm范围内的厚度，并且可由诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。

然后，较佳方法使用公知产业技术来图形化导体1045以提供如图8F所示的导电元件1055。导电元件1055与纳米管元件1025在暴露区域1050重叠。如图8F所示的受控重叠长度1035在例如1-150nm的范围内，并且对应于如图1所示的受控重叠长度40，尽管在本实施方式中纳米管元件1025和导电元件1055具有不同的几何关系。图8F所示的结构可被视为最终结构。该结构可被包括在以下更详细描述的其它器件中。

可以使用如图9A-9C所示的定向蚀刻方法来采取实现如图8D所示的中间结构的不同手段。图9A示出如图8A所示的初始结构，它通过使用公知产业技术包括纳米结构物1115并且还包括诸如硅的共形牺牲层1122。层1122的厚度是良好控制的，并且可例如在1-150nm范围内。使用厚度控制的较佳方法是因为在后续步骤中，共形牺牲层1122的膜厚将确定纳米管元件与导电元件之间的受控重叠长度。图9A的组件可被视为初始结构。

然后，较佳方法使用诸如RIE的公知产业技术来定向蚀刻共形牺牲层1122，留下侧壁区域1130，如图9B所示。然后，较佳方法使用绝缘体1120和侧壁隔片1130一起作为掩模来图形化纳米结构物1115。这形成如图9B所示的纳米管元件1125。沉积并图形化纳米结构物以形成纳米管元件的方法在所结合的专利文献中有描述。

然后，较佳方法使用公知产业技术来蚀刻(移除)剩余的侧壁隔片1130，在区域1150中露出纳米管元件1125，如图9C所示。在工艺的此时，如图9C所示的中间结构对应于如图8D所示的中间结构。绝缘体1000和1100、导电元件1005和1105、纳米管元件1025和1125、绝缘体1040和1120以及受控重叠长度1035和1135分别彼此对应。该方法如相对于图8E和8F所述地继续，以形成如图8F所示的非易失性2-端子纳米管开关(2-TNS)1070。

图10A-10I示出使用定时蚀刻工艺来在纳米管元件与导电元件之间形成受控重叠区域来制造它的另一实施方式和方法。初始结构1600如图10A所示地创建或提供，它包括可以是硅或任何适当材料(或材料组合)的衬底1602。沉积在衬底1602上的绝缘体1604可从氮化硅或任何适当材料制得。将金属塞1608设置在衬底1602和绝缘体1604的一部分中，使得其上表面与绝缘体1604近似齐平。将纳米结构物1610施加到结构1600，形成中间结构1612，如图10B所示。施加纳米结构物1610的方法在所结合的专利文献中有描述，并且以下出于简洁目的不再赘述。

将氧化物层1614施加到图10B的中间结构1612，形成图10C中的中间结构1616。将光刻胶涂层(resist coat)1618施加到中间结构1616并图形化，留下如图10D所示的中间结构1620。在结构1620中，纳米结构物1610的区域1619被暴露。然后，对中间结构1620实施干蚀刻工艺以移除暴露的纳米结构物区域1619，形成纳米管元件1650。然后，移除剩余的光刻胶，形成如图10E所示的中间结构1622。对中间结构1622实施湿蚀刻工艺以移除氧化物层1614的一部分(如图10E中虚线所示)，留下剩余的氧化物1624和暴露的纳米管元件区域1626。区域1626具有例如1-150nm的长度。图10F示出中间结构1628。

如图10G所示，在中间结构1628上沉积导电材料1630。将光刻胶1632沉积在导电材料1630上并图形化以在所暴露的纳米管元件区域1626上方留下光刻胶1632的区域，由此形成中间结构1634。对导电材料1630和光刻胶1632实施适当的蚀刻工艺，留下剩余的导电元件1636。导电元件1636在区域1638与纳米管元件1650重叠，以形成中间结构1640，如图10H所示。

将在某些实施方式中可由共聚物或其它材料混合物构成的层1642施加到可以是金属间电介质(intermetal dielectric)的中间结构1640，形成如图10G所示的最终结构1644。注意，绝缘层1604可用作钝化层预密封(preseal)。

使用光刻来制作2-TNS的方法

图11A-11C示出了不依赖于受控蚀刻但却使用光刻技术来形成受控接触重叠区域的方法。在图11A-11C示出了使用光刻技术制作图4的实施方式的方法。参照图11A，较佳方法在衬底2600上沉积导电元件2605和2610并对其进行图形化。衬底2600可包括半导体器件、多晶硅栅极和用于与其它层接触的互连、金属配线层和接线柱。导电元件2605和2610可具有在5-500nm范围内的良好控制的厚度，并且可由诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。图形化导电元件2605和2610的较佳方法可以使用公知的光刻技术和/或公知的蚀刻技术，诸如反应离子蚀刻(RIE)。

然后，仍然参照图11A，较佳方法使用公知的制作技术来沉积和平坦化绝缘体2622。绝缘体2622填充导电元件2605和2610之间的区域。然后，仍然参照图11A，较佳方法在接触元件2605和2610以及绝缘体2622上共形地沉积纳米结构物2615。施加纳米结构物2615的方法在所结合的专利参考文献中有描述，并且在此出于简洁起见不再赘述。图11A中的组件可被视为初始结构。

然后，较佳方法使用公知的半导体工业制造方法来在纳米结构物2615上沉积、图形化和对齐光刻层2620，如图11B所示。经图形化的光刻层2620和导电元件2610的相对对齐确定了纳米管元件与导电元件之间的受控重叠长度，如以下进一步描述。图11B可被视为中间结构。

然后，较佳方法使用经图形化的光刻层2620作为掩模来图形化纳米结构物2615。这可形成如图11C所示的纳米管2625，并完成对应于图4所示的开关2500的双端开关2670的制作。然后，较佳方法使用诸如SiO₂、Si_xN_y、A1₂O₃的公知绝缘体和半导体制造中使用的其它公知绝缘体来沉积保护绝缘层(未示出)。

2-TNS 2670包括与导电元件2650顶部重叠的纳米管元件2625，形成近欧姆性接触。纳米管元件2625在受控重叠长度2640上与导电元件2610重叠，该长度在例如1-150nm长度范围内。重叠长度2640由经图形化的光刻层2620相对于导电元件2610的对齐而确定。

图5的实施方式可通过使用光刻技术和共形纳米管元件来制作，如图12A-13所示。参照图12A，较佳方法在衬底2300上沉积导电元件2305和2310并对其进行图形化。衬底2300可包括半导体器件、多晶硅栅极和用于与其它层接触的互连、金属配线层和接线柱。元件2305和2310可具有在5-500nm范围内的良好控制的厚度，并且可由诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。图形化导电元件2305和2310的较佳方法可以使用公知的光刻技术和公知的蚀刻技术，诸如反应离子蚀刻(RIE)。

然后，仍然参照图12A，较佳方法在导电元件2305和2310上共形地沉积纳米结构物2315，从而与元件2305和2310的上表面和侧表面以及衬底2300的上表面的一部分重叠。形成和图形化纳米结构物的方法在所结合的专利参考文献中有描述。图12A所示的组件可被视为初始结构。

然后，较佳方法使用公知的半导体工业制造方法来在纳米结构物2315上沉积、图形化和对齐光刻层2320，如图12B所示。经图形化的光刻层2320和导电元件2310的相对对齐确定了纳米元件与导电元件2310之间的受控重叠长度，如以下进一步描述。图12B所示的组件可被视为中间结构。

然后，较佳方法使用经图形化的光刻层2320作为掩模来图形化纳米结构物2315。这可形成如图13所示的纳米管2325，并完成对应于图5所示的开关2200的双端纳米管开关2370的制作。然后，较佳方法使用诸如SiO₂、SiN、Al₂O₃和半导体制造中所使用的其它公知绝缘体的公知绝缘体来沉积保护绝缘层(未示出)。

如上相关于图5所述，纳米管元件2325在区域2350中与导电元件2310重叠该区域由侧壁重叠区域2340(具有与导电元件2310的厚度T1大致相同的长度)和受控的重叠长度2345(例如1-150nm)来定义。

在图12A-13所示的实施方式中，纳米管元件2325与导电元件2310的两个表面重叠的总长度定义了受控重叠区域。然而，在其它实施方式中，纳米管元件2325实际上可与导电元件2310的两个以上表面接触以定义受控的重叠区域，该区域的长度可影响所得到的2-TNS开关的一个或多个电特性。

制作具有受控重叠区域的密集2-端子纳米管开关

虽然上述实施方式是相对密集的2-TNS(即在较小面积上制作多个)，但是更密集的可缩放的非易失性纳米管双端开关是有可能的。制作密集开关的某些方法使用较佳制作方法来制作相框结构(picture frame structure)，这可提供用于许多用途的密集2-TNS。

制作密集开关的其它所述方法使用具有垂直定向的纳米管元件的较佳制作方法。在这些方法中，导电元件之间的间距由膜厚而非光刻装置来控制。可移除(或可牺牲)膜的厚度用于定义垂直取向的纳米管元件与导电元件之间的受控重叠长度。或者，导电元件自身的厚度定义受控重叠长度。

制作相框设计2-TNS的方法

提供相对密集的2-TNS的实施方式是相框设计。相框设计具有可与定义各个技术代的金属基本原则(metal ground rule)成比例缩放的对称特征。纳米管三端结构的相框设计技术在2004年6月9日提交的题为“Non- volatile Electromechanical Field Effect Devices and Circuits using Same and Methods of Manufacturing

参照图14A，较佳方法在底层结构(未示出)上沉积绝缘体1800。通孔1810中的导电元件1805在纳米结构物1815与绝缘体1800下方的导体(未示出)之间形成导电路径。在这点上，该初始结构与图3B所示的结构的一部分相似。例如，图14A中的绝缘体1800和导电元件1805分别对应于图3B中的绝缘体915和导电元件935。然而在本实施方式中，与处于纳米管元件的一端不同，导电元件1805被设计成处于如下进一步描述的相框开关的中心。绝缘体1800可以是例如使用公知产业技术沉积在平坦表面(未示出)上的厚度在5-200nm范围内的SiN、Al₂O₃或其它合适绝缘材料。图14A所示的组件可被视为初始结构。

然后，较佳方法如图14B所示地沉积并图形化可任选导电元件1807。可任选元件1807可在纳米结构物1815与导电元件1805之间提供具有改善电阻的近欧姆性接触。可任选元件1807可以是诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。

然后，较佳方法沉积并图形化厚度为5-50nm的诸如SiO₂的绝缘体1820，例如图14C所示。可使用公知产业技术对绝缘体1820进行图形化。

然后，较佳方法沉积并图形化诸如硅的共形牺牲层1822，如图14D所示。层1822具有使用公知产业技术控制的诸如在1-150nm范围内的良好控制的厚度。使用厚度控制的较佳方法是因为共形牺牲层1822的厚度将确定后续工艺中的纳米管元件与导电元件之间的受控重叠长度。

然后，较佳方法使用诸如RIE的公知产业方法来定向蚀刻共形牺牲层1822，从而例如留下如图14E所示的侧壁区域1830。

然后，较佳方法使用绝缘体1820和侧壁1830作为掩模来图形化纳米结构物1815，从而形成如图14F所示的纳米管元件1825。图形化纳米结构物以形成纳米管元件的方法在所结合的专利文献中有描述。

然后，较佳方法使用公知产业技术来蚀刻(移除)剩余的侧壁隔片1830，从而露出区域1835中的纳米管元件1825，如图14G所示。

然后，较佳方法沉积如图14H所示的导体1845。导体1845与纳米管元件1825的暴露区域1835重叠，如图14H所示。导体1845可以具有在5-500nm范围内的厚度，并且可由诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。图14B-14H所示的组件可被视为中间结构。

然后，较佳方法使用公知产业技术来图形化导体1845以形成如图14I所示的导电元件1855。导电元件1855以受控重叠长度1860在暴露区域1835中与纳米管元件1825重叠。重叠长度1860在例如1-150nm的范围内。虽然本实施方式在导电元件与纳米管开关之间具有不同的几何关系，但是受控重叠长度1860对应于图1B所示的长度40’。

图14I示出包括底层衬底(未示出)上的支承绝缘体1800和通孔1810中的导电元件1805的相框2-TNS 1870的横截面。图14J示出对应于图14I所示的横截面的开关1870的平面图。可以看到导电元件1855与纳米管元件1825的外围或外边缘重叠，且可以看到导电元件1807与纳米管元件1825的中心区域重叠。如图14I和14J所示的实施方式可被视为最终结构。

相框2-TNS结构因其密度、可缩放以及对称性而具有许多潜在用途。除了可以用于存储器(例如非易失性随机存取存储器)单元，相框非易失性双端纳米管开关可例如用作金属层之间的可编程并可重新编程的熔丝/反熔丝开关和/或用于可重新配置的配线，如以下更详细描述的。

将薄膜技术用于制造密集2-TNS的方法

图15A-15N示出垂直取向的2-TNS对的制作。参照图15A，较佳方法在底层结构(未示出)上沉积诸如SiO₂的绝缘层1200。在相应的通孔1210A和1210B中设置导电元件1205A和1205B。

然后，较佳方法沉积如图15A所示的绝缘体1212，它可以是例如使用公知产业技术沉积在绝缘体1200表面上、厚度在2-200nm范围内的SiN、Al₂O₃或其它合适绝缘材料。绝缘体1212的厚度用于定义诸如导电元件1205A和在后续工艺步骤中沉积的导电元件之间的间隔。通过使用受控沉积层厚来定义导电元件之间的间隔可比使用光刻更加准确。

然后，较佳方法使用公知产业技术沉积如图15A所示的厚度在1-150nm范围内的诸如硅的牺牲层1215。使用厚度控制的较佳方法是因为牺牲层1215的厚度将在后续工艺中确定纳米管元件与导电元件之间的受控重叠长度。如图15A所示的组件可被视为初始结构。

然后，较佳方法使用公知产业技术来图形化牺牲层1215，形成如图15B所示的牺牲绝缘体1220。

然后，较佳方法沉积附加绝缘材料并平坦化以将牺牲绝缘体1220嵌入绝缘体1225中，如图15C所示。可沉积非共形绝缘层并使用诸如RIE的定向蚀刻来深蚀刻，其中牺牲绝缘体1220表面充当蚀刻阻挡。所得表面无需很平以保持牺牲绝缘体1220的厚度控制。

然后，较佳方法图形化并定向蚀刻牺牲绝缘体1220，如图15D所示。这些方法形成牺牲绝缘体1230并定向蚀刻绝缘体1225，从而选择性地在绝缘体1200表面停止。这些方法使导电元件1205A和1205B露出并留下开口1245。可以使用例如针对底层绝缘体1200和导电元件1205而选择的诸如RIE的定向蚀刻。

然后，如图15E所示，较佳方法使用在所结合的专利文献中描述的方法沉积共形纳米结构物1235。

然后，较佳方法在纳米结构物1235上沉积共形保护绝缘体1240，如图15F所示。保护绝缘体1240可使用SiN、Al₂O₃或者其它合适绝缘材料。

然后，较佳方法使用例如TEOS来沉积绝缘体1250，如图15G所示。TEOS通过使用公知产业技术来沉积并填充开口1245。SiO₂是可用于该目的的绝缘体的另一示例。然后，较佳方法使用公知产业技术对绝缘体1250进行平坦化，如图15H所示。这使保护绝缘体1240的区域露出。

然后，较佳方法选择性地移除保护绝缘体1240的暴露部分。可以使用诸如RIE的定向蚀刻，得到如图15I所示的结构。

然后，较佳方法用于使用例如灰化(ashing)或者如所结合专利文献中所述的其它适当技术来移除纳米结构物1235的暴露区域。图15J示出具有垂直取向的纳米管元件1255的所得结构。

然后，较佳方法移除牺牲绝缘体区域1230，如图15K所示。这使区域1260在垂直取向的纳米管元件1255的末端露出。该区域的长度由所移除的牺牲绝缘体1230的厚度定义。

然后，较佳方法沉积如图15L所示的导体1265。导体1265与纳米管元件1255的暴露区域重叠。导体1265具有在5-500nm范围内的厚度，并且可由诸如Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiN等的金属合金。

然后，较佳方法使用公知产业技术来图形化导体1265以形成如图15M所示的导电元件1270A和1270B。元件1270A和1270B分别与纳米管元件1255的末端重叠各自的受控重叠长度1280A和1280B。这些长度在例如1-150nm范围内。导电元件1270A和1205A之间的受控间距1285由绝缘体1212的厚度确定，如相关于图15A所述的。图15B-15M的组件可被视为中间结构。

然后，如图15N所示，较佳方法使用导电元件1270A和1270B作为掩模层来进行针对绝缘体1225和绝缘体1240选择的绝缘体1250的定向蚀刻。该蚀刻创建开口1290，并在绝缘体1240的表面停止。然后，再次使用导电元件1270A和1270B作为掩模层来进行针对绝缘体1250和绝缘体1200选择的绝缘体1240的蚀刻。然后，将导电元件1270A和1270B再次用作对纳米管元件1255的暴露区域作选择性蚀刻的掩模。该蚀刻形成两个独立的垂直定向的纳米管元件片段1255A和1255B。导电元件1205A和1205B与相应的纳米管元件片段1255A和1255B重叠，形成近欧姆性接触，并在片段与绝缘体1200下方的对应触点(未示出)之间形成导电路径。这形成了如图15N所示的镜像非易失性2-端子纳米管开关(2-TNS)1295A和1295B。图15N所示的组件可被视为最终结构。

垂直取向镜像非易失性2-端子纳米管开关(2-TNS)1295A和1295B包括导电元件1270A和1270B，这些元件与对应的纳米管元件片段1255重叠对应的受控重叠长度1280A和1280B。虽然本实施方式的几何结构在许多方面与图1B所示的不同，但是长度1280A和1280B对应于图1B所示的受控重叠长度40’。

制作密集2-TNS的另一种方法使用采用垂直取向纳米管元件的较佳制作方法，其中纳米管元件与导电元件之间的受控重叠长度通过选择性地掩蔽凹槽的侧壁区域(也可称为凹面)来确定。Bertin等人的美国专利No.5,096,849示教了选择性掩蔽凹槽侧壁区域的制作方法，并且在此已经采用该方法来控制受控重叠长度。垂直取向的纳米管元件可用于形成可能更密集的2-TNS，并且可制成如下进一步描述的对。

参照图16A，较佳方法在衬底2800上沉积并图形化导体2805。衬底2800可包括半导体器件、多晶硅栅极和用于与其它层接触的下述互连、金属配线层和接线柱。导体2805可具有在5-500nm范围内的良好控制的厚度，并且可由诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。图形化导体2805的较佳方法可以使用公知的光刻技术和/或公知的蚀刻技术，诸如反应离子蚀刻(RIE)。

然后，较佳方法沉积并平坦化绝缘体2810，使得绝缘体2810和导体2805的表面共面，如图16A所示。由衬底2800支承的绝缘体2810可具有例如在5-500nm范围内的厚度，并且可使用SiO₂、SiN、Al₂O₃或其它合适绝缘材料的一个或多个介电层。

然后，较佳方法沉积绝缘体2815。绝缘体2815可具有在5-500nm范围内的厚度，如图16A所示，并且可由SiO₂、SiN、Al₂O₃或其它合适绝缘材料构成。绝缘体2815的厚度控制了导体2805的上表面与沉积在绝缘体2815上表面上的第二导体的下表面之间的间隔，如以下进一步描述。

然后，仍然参照图16A，较佳方法在绝缘体2815上沉积导体层2820。导体层2820通过使用良好控制的沉积厚度而具有在例如5-500nm范围内的厚度T1，并且可由诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。图28A可被视为初始结构。

然后，较佳方法在导体2820上沉积并图形化掩模层2825，如图16B所示。掩模层2825可以是例如光刻层，并且可通过使用半导体工业中公知的方法来图形化。

然后，较佳方法移除(蚀刻)导体层2820的暴露部分，得到如图16C所示的导体2830。诸如RIE的公知蚀刻方法可用于定义导体2830。

然后，较佳方法沉积并平坦化绝缘体2835，使得绝缘体2835的上表面和导体2830的上表面共面，如图16D所示。绝缘体2835可由SiO₂、SiN、Al₂O₃或其它合适绝缘材料构成。或者，可使用在该工艺的本步骤中不引入绝缘体2835平坦化的结构。然而，本步骤中的平坦化可方便后续工艺步骤。

然后，较佳方法沉积并图形化掩模层2840，形成如图16E所示的开口2845。开口2845对应于垂直凹槽位置，以在后续工艺步骤中用于制作通过直接在导电元件上沉积纳米管元件来形成垂直非易失性纳米管双端开关。

然后，较佳方法定向蚀刻导体2830、定向蚀刻绝缘体2815以及直接蚀刻导体2805，并在衬底2800的表面上停止以形成如图16F所示的凹槽2860。可使用任何适当的定向蚀刻制作方法来形成凹槽2860，例如可使用反应离子蚀刻(RIE)。形成凹槽2860的方法将导体2830分隔成两个导电元件2850A和2850B。形成凹槽2860的方法还将导体2805分隔成两个导电元件2855A和2855B。形成凹槽2860的方法还在绝缘体2815中形成对应的凹槽开口。

然后，较佳方法使用公知半导体制作技术来移除掩模层2840，该层可以是光刻胶。然后，较佳方法在凹槽2860的底部和侧壁上、导电元件2650A和2650B的上表面上以及绝缘体2835的上表面上沉积共形纳米结构物2865，如图16G所示。沉积纳米结构物的方法在所结合的专利文献中有描述。

然后，较佳方法用例如TEOS的绝缘体2870填充凹槽2860，使绝缘体2860的表面近似平坦化，如图16H所示，这种结构可按需由例如CMP来进一步平坦化。

然后，较佳方法在凹槽区域的绝缘体2870中蚀刻出开口2875，如图16L所示。这使纳米结构物2865的底部区域露出。开口2865不需要位于凹槽区中心，但是开口2875不应暴露纳米结构物2865的侧壁区域(部分)。蚀刻绝缘体TEOS或其它绝缘体的较佳方法是半导体工业中公知的。

然后，使用较佳方法来使用例如灰化或者在所结合专利文献中所述的其它适当技术选择性地移除开口2875底部暴露的底部区域。这形成了垂直取向的纳米结构物片段2865A和2865B，如图16I所示。

然后，较佳方法使用例如TEOS的绝缘体来填充开口2875，并且进行近似平坦化以得到近似平坦化的绝缘体2880，如图16J所示，这种结构可按需通过例如CMP来进一步平坦化。

在本工艺的此时，需要定义垂直取向的纳米结构物片段2865A和2865B与对应导电元件2850A和2850B之间的受控重叠长度。可以使用选择性地掩蔽带有垂直取向的纳米结构物的凹槽侧壁区域(或凹入区域)的方法。Bertin等人的美国专利No.5,.096,849中描述了选择性移除硅衬底中凹槽内材料的现有技术工艺(制作方法)。如现有技术美国专利No.5,096,849所述的对侧壁具有包括绝缘体、纳米结构物和导体的凹槽的调整制作技术，较佳的制作方法如以下进一步描述地继续进行。

较佳方法定向蚀刻(例如使用RIE)平坦化的绝缘体2880并移除绝缘体材料，直至导电元件2850A和2850B的表面以下预定深度D1，如图16K所示。这定义了剩余凹槽填充绝缘体2885的上表面。还可使用较佳方法将纳米结构物片段2865A和2865B的部分选择性移除至D1深度，形成纳米管元件2890A和2890B。深度D1分别相对于导电元件2850A和2850B上表面定义了被覆盖(即受保护)的纳米管元件2890A和2890B的上边缘。在某些实施方式中，RIE在同一步骤中同时移除绝缘材料以及纳米结构物片段的部分。然而，在纳米结构物部分未被RIE工艺完全移除的情况下，可使用较佳方法来使用例如灰化或所结合的专利文献中所述的其它适当技术来移除暴露的纳米结构物。

纳米结构物2890A和2890B与导电元件2850A和2850B重叠由差值T1-D1定义的受控重叠长度。T1在例如5-500nm的范围内，重叠长度T1-D1可在例如1-150nm的范围内。图16B-16K所示的组件可被视为中间结构。

然后，较佳方法移除剩余的绝缘体2885，如图16L所示。或者，可添加附加绝缘体材料，并对该结构进行平坦化(未示出)。图16L所示的组件可被视为最终结构。2-TNS 2895A和2895B是镜像对。开关2895A包括与导电元件2855A一侧的整个高度重叠以形成近欧姆性接触的纳米管元件2890A。纳米管元件2890A与导电元件2850A重叠受控重叠长度2892A，该长度可在例如1-150nm的长度范围内并且由T1-D1定义。开关2895B包括与导电元件2855B一侧的整个高度重叠以形成近欧姆性接触的纳米管元件2890B。纳米管元件2890B与导电元件2850B重叠受控重叠长度2892B，该长度可在例如1-150nm的长度范围内并且由T1-D1定义。虽然本实施方式的几何形状在许多方面与图1B所示的不同，但是长度2892A和2892B对应于图1B所示的受控重叠长度40’。

制作密集2-TNS的另一种方法使用较佳制作方法，其中垂直取向纳米管元件与导电元件之间的受控重叠长度由导电元件的厚度确定。该方法可得到改进的重叠长度控制和工艺简化。该制作方法使用包括电接触的第一和第二导体的导电元件。第一导体具有受控侧壁厚度并在该厚度上与垂直取向纳米管元件重叠。该厚度定义了受控重叠长度。第二导体形成与多个开关互连的配线层。垂直取向的纳米管元件可形成可能更加密集的结构并可被制成如以下进一步描述的对。

参照图17A，较佳方法在衬底3000上沉积并图形化导体3005。衬底3000可包括半导体器件、多晶硅栅极和如以下进一步描述的用于与其它层接触的互连、金属配线层和接线柱。导体3005可使用良好受控的沉积厚度而具有在5-500nm范围内的厚度，并且可由诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。图形化导体3005的较佳方法可以使用公知的光刻技术和/或公知的蚀刻技术，诸如反应离子蚀刻(RIE)。

然后，较佳方法沉积并平坦化绝缘体3010，使得绝缘体3010和导体3005的表面共面，如图17A所示。由衬底3000支承的绝缘体3010可具有例如在5-500nm范围内的厚度，并且可使用SiO₂、SiN、Al₂O₃或其它合适绝缘材料的介电层。

然后，较佳方法沉积绝缘体3015，如图17A所示。绝缘体3015可具有例如在5-500nm范围内的厚度，并且可由SiO₂、SiN、Al₂O₃或其它合适绝缘材料构成。绝缘体3015的厚度控制了导体3005的上表面与沉积在绝缘体3015上表面上的另一导体的下表面之间的间隔，如以下进一步描述。

然后，仍然参照图17A，较佳方法在绝缘体3015上沉积导体层3018。导体层3018的厚度确定了纳米管元件与第一导体之间的受控重叠长度，如以下进一步描述的。导体层3018可通过使用良好控制的沉积厚度而具有在例如5-500nm范围内的厚度，并且可由诸如Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn等的金属合金。

然后，较佳方法沉积与导体层3018电接触的导体层3020，如图17A所示。导体层3020用于互连以下进一步描述的纳米管双端开关。导体层3020可通过使用良好控制的沉积厚度而具有在例如5-500nm范围内的厚度，并且可由诸如Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属及其组合构成。可以使用诸如TiAu、TiCu、TiPd、PbIn、TiN等的金属合金。

然后，较佳方法在导体层3020的上表面上沉积绝缘体3022。绝缘体3022可具有例如5-500nm范围内的厚度，如图17A所示，并可由SiO₂、SiN、Al₂O₃或其它合适绝缘材料构成。图17A可被视为初始结构。

然后，较佳方法在绝缘体3022上沉积并图形化掩模层3025，如图17B所示。掩模层3025可以是例如光刻层，并通过使用半导体工业已知的方法图形化。

然后，较佳方法选择性地移除绝缘体3022和导体层3020和3018的暴露部分。然后，较佳方法移除图形化掩模层3025，留下经图形化的绝缘体3022’、导体3030和导体3032，如图17C所示。这些方法使绝缘体3015的部分露出。可使用诸如RIE的较佳已知蚀刻方法来移除不同层的部分。

然后，较佳方法沉积并平坦化绝缘体3035，使得绝缘体3035绝缘(覆盖)导体3030的上表面，如图17D所示。绝缘体3035在导体3030上表面上的厚度并不重要，并可从例如5nm至500nm变化。绝缘体3035可由SiO₂、SiN、A1₂O₃或其它合适绝缘材料构成。

然后，较佳方法沉积并图形化掩模层3040，形成如图17E所示的开口3045。开口3045对应于垂直凹槽的位置，用于制作通过在导电元件上直接沉积垂直取向的纳米管元件而形成的垂直非易失性纳米管双端开关。

然后，较佳方法定向蚀刻导体3030，露出导体3032的上层，并形成导体3050A和3050B，如图17F所示。可使用针对导体3032选择的诸如RIE的较佳已知蚀刻方法。本步骤将导体3030分隔成两个导体，即导体3050A和3050B。

然后，较佳方法使用公知产业技术来沉积并图形化诸如SiO₂、SiN、Al₂O₃或其它绝缘体的共形牺牲层3047，如图17F所示。层3047具有在例如1-150nm范围内的厚度。牺牲层3047的厚度控制并不重要，因为牺牲层厚度不用于定义如下进一步描述的受控接触重叠长度。

然后，较佳方法使用诸如RIE的公知工业方法来定向蚀刻共形牺牲层3047。这在对应导体3050A和3050B的侧壁区域上留下侧壁隔片3048A和3048B。这也使导体3032的上表面一部分露出，如图17G所示。

然后，较佳方法定向蚀刻导体3032、定向蚀刻绝缘体3015以及定向蚀刻导体3005，并在衬底3000的表面停止，以形成如图17H所示的凹槽3060。可使用采用反应离子蚀刻(RIE)的已知定向蚀刻制作方法来形成凹槽3060。形成凹槽3060的方法将导体3032分隔成两个导电体，即导体3052A和3052B。形成凹槽3060的方法还将导体3005分隔成两个导电元件，即3055A和3055B。形成凹槽3060的方法还在绝缘体3015中形成对应的凹槽开口。

然后，较佳方法在凹槽3060的底部和侧壁上、绝缘体3035的上表面上、以及侧壁隔片3048A和3048B的上表面上沉积共形纳米结构物3065，如图17I所示。纳米结构物3065可如所结合的专利文献所述地沉积。

然后，较佳方法使用例如TEOS的绝缘体来填充凹槽3060，使绝缘体3070的表面近似平坦化，如图17J所示。

然后，较佳方法在如图17K所示的凹槽区域中的绝缘体3070内蚀刻开口3075，露出纳米结构物3065的底部区域。开口3075不需要位于凹槽区域的中心，但是，开口3075不应暴露纳米结构物3065的侧壁区域(部分)。蚀刻绝缘体TEOS或其它绝缘体的较佳方法是半导体产业中公知的。

然后，较佳方法使用例如灰化或所结合的专利文献中所述的其它适当技术来在开口3075底部移除(蚀刻)纳米结构物暴露区域。具有垂直取向的纳米结构物片段3065A和3065B的所得结构在图17K中示出。

然后，较佳方法使用例如TEOS的绝缘体来填充开口3075，并且近似平坦化以得到如图17L所示的近似平坦化的绝缘体3080，该结构可按需通过例如CMP进行进一步平坦化。如图17B-17L所示的组件可被视为中间结构。

然后，较佳方法移除(蚀刻)绝缘体3080并露出纳米结构物片段3065A和3065B的水平顶部。然后，较佳方法使用例如灰化或者所结合专利文献中所述的其它适当技术来移除这些水平顶部，以形成纳米管元件3090A和3090B。具有垂直取向的纳米管元件3090A和3090B的所得结构在图17M中示出。图17M所示的组件可被视为最终结构。

开关3095A和3095B是镜像对，如图17M所示。开关3095A包括与导电元件3055A的整个高度重叠以形成近欧姆性接触的纳米管元件3090A。纳米管元件3090A与导体3052A的侧壁的整个高度重叠。导体3052A的高度定义了受控重叠长度3092A，该长度可在例如1-150nm的长度范围内。开关3095B包括与导电元件3055B的整个高度重叠以形成近欧姆性接触的纳米管元件3090B。纳米管元件3090B与导体3052B的侧壁的整个高度重叠。导体3052B的高度定义了受控重叠长度3092B，该长度可在例如1-150nm的长度范围内。虽然本实施方式的几何结构在很多方面与图1B所示的不同，但是长度3092A和3092B对应于图1B所示的受控重叠长度40’。

示例制作步骤

初始结构由具有30nm热SiO₂层的4”Si晶片构成。在晶片上图形化一组金质对准标记来定义60个7平方毫米管芯的阵列。使用O₂灰化机来通过氧气等离子体对晶片进行2分钟预处理。将主要包含MWNT(大于50％)和SWNT(及其束)的3ml的纳米管水溶液分布到Si晶片的氧化物层上。通过旋涂工艺施加纳米管结构物，该工艺在所结合的参考文献中有更全面的描述。在纳米管旋涂之后将晶片放在烤盘上在150℃下烘烤，并且由4-点探针来测量所得纳米结构物的薄层电阻。重复该纳米管沉积程序直到纳米结构物的薄层电阻低于约1-2kΩ的指定值。在纳米管旋涂之间和之后将晶片放在烤盘上在150℃下烘烤。

将400nm的PMMA光刻胶旋涂在纳米结构物上并置于烤盘上在180℃下烘烤5分钟。使用电子束光刻(EBL)来曝光光刻胶区域，并在MIBK:IPA溶液中显影。这打开了将变成纳米结构物与导电元件之间受控长度的重叠区域的纳米结构物上的受控长度窗口。电子束蒸镀的氧化铝上锗双层(分别10nm/100nm)被沉积并剥离。该剥离是在70℃下在NMP中完成的。通过使用等离子体反应离子蚀刻(RIE)将该硬掩模图案转移到纳米结构物上，使得除了该活性区域之外的纳米结构物被移除。这定义了纳米管制品。

NT硬掩模被剥离(室温下使用10∶1的DI：过氧化物5分钟)以移除Ge和剥离氧化铝的TMAH溶液(Microposit 321显影液，室温下10分钟)。再次沉积PMMA光刻胶。使用EBL在光刻胶中写入导电元件图案并如上一样显影。使用电子束蒸镀来沉积100nm的Pd金属。(2nm的Ti用作Pd与氧化物之间的粘合剂。)NMP在70℃下完成剥离。将Shipley 1805光刻胶旋涂到晶片上。接触式光刻机用于图形化更大的金属触点，这些触点包括焊盘和连接到导电元件的迹线。将光刻胶在Microposit 321显影液中显影。沉积200nm的Au(具有作为Au与氧化物的粘合剂的2nm的Ti)。NMP在70℃下完成剥离。

对10个管芯进行电测试，并且对在纳米管元件与导电元件之间具有从没有重叠到500nm重叠范围内的变化长度的重叠区域的器件，测量器件成品率。每个器件包含两个导电元件(或端子)。该测试使用探针卡在晶片级进行，并且某些晶片被切割并通过安装和引线接合到陶瓷DIN芯片封装而得以封装。使用DC源电表(source-meter)并且通过使用任意函数发生器/脉冲码型发生器来测试这些器件。为了读取器件状态，施加1伏脉冲并测量对应的电流。高或无限电阻对应于“打开”状态并且相对较低电阻对应于“闭合”状态。

通常“打开”状态呈现GΩ量级上的跨越两个导电元件的电阻，而“闭合”状态呈现10kΩ至几MΩ量级上的电阻。这些状态可通过电压脉冲在两个状态之间切换。器件的所需状态可通过在编程(PROGRAM)脉冲(将该器件切换到低电阻状态)期间引入电流限制来设定，或者通过在擦除(ERASE)脉冲(将该器件切换到高电阻状态)期间不引入电流约束来设定。编程脉冲的该电流限制(柔度)可设定在800nA而该脉冲的幅度可设定在5V。擦除脉冲的幅度可设定在8V。编程和擦除脉冲的宽度可分别设定在6ms和1μs。这些器件在其“打开”和“闭合”状态期间的电阻可通过将器件在“打开”和“闭合”状态之间切换的上百次反复而得以记录。器件出错被定义为电阻大于10MΩ的“闭合”状态和电阻大于10MΩ的“打开”状态。发现具有小于100nm NT-金属重叠的器件的典型错误百分比小于5％。

测试刚制成(as-fabricated)的双端纳米管开关

图18是示出初始器件可操作性测试100的实施方式的步骤的流程图。测试100评估诸如本文所示实施方式制成的2-TNS器件的操作。首先待测器件(DUT)2-TNS接收读取(READ)操作(步骤200)以便于测量制成DUT的状态。读取操作(步骤200)通常通过跨越例如图1A中的导电元件15和20的DUT的两个适当导电元件施加1-3V的电压来进行。测量流过两个导电元件和诸如图1A中的纳米管元件25的纳米管元件的电流。在某些实施方式中，该电流通常在100nA-100μA的范围内。通过该信息，可以确定器件的第一和第二导电元件之间的电阻。这进而允许确定器件的状态。一般而言，器件的第一和第二导电元件之间的阻抗是器件状态的函数，并且也可通过测量开关的电特性来确定。

一般而言，较佳地在第一和第二导电元件之间具有相对较低电阻路径R_LOW的状态下制作已制成DUT。如上所述，相对较低电阻路径对应于“闭合”或“编程”器件状态，其中电流相对容易通过纳米管元件在第一和第二导电元件之间流过。相对较高电阻路径R_HIGH对应于“打开”或“擦除”器件状态，其中电流相对较难通过纳米管元件在第一和第二导电元件之间流过。在较佳实施方式中，R_HIGH至少是R_LOW的十倍。在较佳实施方式中，R_HIGH大于1MΩ。R_HIGH和R_LOW状态都是非易失性的，即这些状态在功率移走或缺失时保持不变。

如果读取操作(步骤200)测量的电阻R＝R_HIGH，则该DUT被放弃。如果读取操作(步骤200)测量的电阻R＝R_LOW，则对该DUT实施擦除循环(步骤400)，以下将更加详细描述。

在擦除循环(步骤400)中，DUT较佳地从R_LOW的低电阻状态切换到R_HIGH的高电阻状态。如果DUT未被擦除并且保持在R_LOW状态，则该DUT被放弃。如果DUT被擦除并且转换到R_HIGH状态，则该DUT被接受并进行编程循环(步骤600)，以下将更加详细描述。

编程循环(步骤600)中，较佳地将DUT从R_HIGH状态切换到R_LOW状态。如果该DUT未被编程并保持在R_HIGH状态，则该DUT被放弃。如果DUT被编程并转换到R_LOW状态，则该DUT被接受作为操作开关(步骤700)。在替换实施方式中，例如在高产率工艺的情况下，可假定刚制成时DUT是操作开关(步骤700)并且省略操作测试100中的其它步骤。

图19是示出擦除循环(步骤400)的步骤的流程图。擦除循环(步骤400)较佳地将DUT从相对较低电阻状态切换到相对较高电阻状态。图5示出对应的擦除波形410。擦除循环(步骤400)通过读取操作(步骤210)开始。如果读取操作(步骤210)测量器件的电阻R＝R_HIGH，则该器件已经处于相对较高电阻状态。这样，擦除循环(步骤400)结束。如果读取操作(步骤210)测量的器件电阻R＝R_LOW，则对DUT施加擦除波形(步骤410)。这些波形较佳地将DUT从低电阻状态切换到高电阻状态。

在DUT的导电元件之间施加最大电压，在一实施方式中约为8V，如图20所示。参照图1A中的导电元件15和20。该电压导致具有最大电流的对应电流，该最大电流表示成功的擦除操作并且在一实施方式中为15μA。擦除循环(步骤400)的结果与擦除电压的极性和/或擦除电流方向无关。图20中的电压极性和电流方向可被反转，而不会改变擦除过程(步骤400)。

在某些实施方式中，最大擦除电压在8-10V范围内。擦除电流在相对较宽的范围上变化并且通常取决于纳米管元件中的纳米管密度和/或受控重叠长度。对于具有跨越导电元件之间距离的5-10个纳米管(或纳米管电网络)的DUT，电流可在1-30μA的范围内，或者可以更高。在擦除脉冲起始处很难知道操作擦除电流是多少，因为该器件在极短的时间尺度上对该电压作出反应，从而使瞬时擦除电流很难获知。擦除循环(步骤400)的电压、电流和成功不随诸如Al、W、Ti、Pd的接触冶金术显著变化。

然而，擦除循环(步骤400)所需的电压、电流和时间可随纳米管元件与导电元件之间的受控重叠长度变化。参照图1B中的长度40’。对于图20所示的波形410，对于在50-100nm之间的示例性重叠尺寸，擦除时间约为300ns。一般而言，较短的受控重叠长度通常造成较短的擦除时间。例如，大于约100nm的受控重叠长度可造成毫秒范围内的擦除时间，而小于约50nm或更小的长度会造成纳秒范围内的擦除时间。存在这样的关系：较长的重叠通常需要更大的擦除电压幅度。

图20中的波形410示出使用单个擦除脉冲擦除的DUT。然而，在许多非易失性应用中，可使用多个擦除脉冲来成功擦除DUT。图19中的计数器(步骤420)用于对施加于DUT〕的擦除循环数进行计数。如果循环数达到最大的定义循环数，N_MAX，则舍弃该DUT。N_MAX的最大允许值取决于应用要求、工艺细节和特定实施方式，但是不希望N_MAX超过10-12个循环。

图21是示出编程循环(步骤600)的步骤的流程图。编程循环(步骤600)较佳地将DUT从相对较高电阻状态切换到相对较低电阻状态。图22A示出对应的编程波形710。编程循环(步骤600)通过读取操作(步骤230)开始。如果读取操作(步骤230)测量器件的电阻R＝R_LOW，则该器件已经处于低电阻状态。这样，编程循环(步骤600)结束。如果读取操作(步骤230)测量的器件电阻R＝R_HIGH，则对DUT施加编程波形(步骤610)。这些波形较佳地将DUT从高电阻状态切换到低电阻状态。

在DUT的导电元件之间施加最大电压，在一实施方式中约为5V，如图22A所示。参照图1A中的导电元件15和20。该电压导致编程期间具有最大电流的对应电流，该最大电流在一实施方式中为30μA。这表示成功的编程操作。编程循环(步骤600)的结果与编程电压的极性和/或编程电流方向无关。图22A中的电压极性和电流方向可被反转，而不会改变编程过程(步骤600)。

在某些实施方式中，编程电压较佳地在3-5V范围内。对于具有跨越导电元件之间距离的5-20个纳米管(或纳米管电网络)的DUT，电流可在1-60μA的范围内。在擦除脉冲起始处很难知道操作擦除电流是多少，因为该器件在极短的时间尺度上对该电压作出反应，从而使瞬时擦除电流很难获知。编程循环(步骤600)的电压、电流和成功不随诸如Al、W、Ti、Pd的接触冶金术而显著变化。

编程循环(步骤600)的时序并不随纳米管元件与导电元件之间的受控重叠长度而显著变化。参照图1B的长度40’。

编程循环的成功可通过读取操作(步骤240)来确认。在一实施方式中，约7.5μA的电流对应于相对较低电阻状态。读取操作期间在off状态的电流可以在pA范围内。

图22A中的波形710示出使用单个编程脉冲来编程的DUT。然而，在许多非易失性应用中，可使用多个编程脉冲来成功编程DUT。图21中的计数器(步骤620)用于对施加到DUT的编程脉冲数进行计数。如果循环次数达到最大的预定循环次数，M_MAX，则舍弃该DUT。M_MAX的最大允许值取决于应用要求、工艺细节和特定实施方式，然而，不期望M_MAX超过10至12个循环。

DUT在失效之前能承受的在高电阻“打开”状态和低电阻“闭合”状态之间的最大循环次数是重要参数。图22A的波形710示出经历以下步骤的DUT的电压和电流：读取、编程、读取、擦除。图22B示出在失效之前使用这些步骤反复循环约5千万次操作的DUT的电阻值650。图22B示出在约10kΩ至40Ω范围内的R_LOW值，以及超过10GΩ的R_HIGH值。这些值的分散反映了测量设备的分辨率。值R_HIGH和R_LOW的比值超过5个量级，使得对应状态易于电学检测。

一般而言，具有两个容易检测的状态的2-TNS可用作非易失性随机存取存储器(NRAM)。两个状态可用作器件的信息状态。

使用具有一个晶体管和一个双端纳米管开关的单元的NRAM存储器阵列结构及其制作方法

双端纳米管开关可用于生产比现有技术中的存储器阵列具有许多期望特征的非易失性随机存取存储器(NRAM)阵列，如同时提交并具有与本发明共同受让人的题为“Memory Arrays Using Nanotube Articles With Reprogrammable Resistance(使用具有可重新编程的电阻的纳米管制品的存储器阵列)”的美国专利申请No.(待发表)所详述的。例如，包含2-TNS阵列的存储器件可实现至少与当代技术中的存储器单元同样密集的存储器密度，提供非破坏性的读出(NDRO)操作、失去或移除功率时的非易失性数据保持、和快速随机存取时间。

如与本发明同日提交并共同受让人的题为“Non-Volatile Shadow Latch Using A Nanotube Switch(使用纳米管开关的非易失性阴影锁存器)”的美国专利申请No.(待发表)中更详细描述的，NRAM单元面积的最小化是合乎需要的，因为由多个单元构成的NRAM阵列使用更少的硅面积、具有更高的性能、并且消耗更少的功率。存储器性能增强并且功耗降低，因为更短的阵列线具有更少的容性负载。而且，更少的NRAM阵列面积造成更小的芯片尺寸用于NRAM功能，导致每个晶片更多的芯片以及对应的更低的存储器成本。如工业上公知的，可就最小特征尺寸F来计算单元面积。一般而言，对于使用具有一个选择晶体管的双端纳米管开关的NRAM单元的某些实施方式，单元密度可与诸如堆栈电容器DRAM单元的DRAM单元的单元密度类似。在此，约8F²的单元面积大小是期望的，其中F是给定技术的最小特征面积。对于包括如上集成选择晶体管的双端纳米管开关的其它实施方式，密度部分取决于可堆栈的双端开关的数目。在此，约4至6F²的单元面积大小是期望的，并且可实现与闪存单元的类似的单元密度，这比DRAM单元更加密集。

为了制作本发明的较佳实施方式，较佳方法包括上述制造2-TNS的方法中的一个或多个。虽然上述方法使用在纳米管元件与导电元件之间采用受控重叠来热工程设计该开关的2-TNS，但是可使用任何方法来热工程设计该开关。

一般而言，虽然未示出，但是应该理解，在所述实施方式中的元件与存储器操作电路电连通，该电路与上述刺激电路类似。在所述的NRAM阵列中，存储器操作电路与位线、字线和编程/擦除/读取线电连通，这使该电路可选择阵列中的一个或多个单元并以以上对刺激电路所述的类似方式来改变和/或确定单元的状态。

制造NRAM阵列的一种方法在图23A-23E中示出。图23A示出具有平坦化上表面1355的初始结构1300。单元选择晶体管1335包括源极1315、漏极1310和在硅衬底1305中形成的沟道区域1330。用侧壁隔片1325和如下在阵列平面视图中进一步描述的阵列字线的一部分而制作的栅极1320，使用公知的MOSFET器件操作方法来控制沟道区域1330的ON和OFF状态。嵌入到电介质1350中的接线柱1340提供从源极1315到初始结构1300的平坦化表面1355的导电路径。嵌入到电介质1350中的接线柱1345提供从漏极1310到初始结构1300的平坦化表面1355的电路径。

然后，以上进一步描述的较佳方法形成中间结构1070A和1070B，它们是与底层晶体管电连通的2-TNS器件，如图23B所示。结构1070A对应于如图8F所示的非易失性双端开关1070。结构1070B是具有对应配线和互连的结构1070A的镜像。例如2-TNS 1070A的导电元件1005与纳米管元件1025和接线柱1340重叠并近欧姆性接触。这在纳米管元件1025与晶体管1335的源极1315之间形成导电路径，实现2-TNS 1070A中的擦除、编程和/或读取操作。以类似方式将2-TNS 1070B连接到结构1300的表面1355下方的晶体管的源极。

然后，较佳方法沉积并平坦化绝缘体1360，如图23C所示。绝缘体1360可以是使用公知的半导体制造方法沉积并平坦化的例如TEOS或另一绝缘体。

然后，较佳方法使用公知的半导体制造方法在绝缘体1360和绝缘体1000中蚀刻通孔，露出接线柱1345的上表面，如图23D的横截面1395所示。

然后，较佳方法沉积并图形化导电层，以形成如图23D的横截面1395所示的接线柱1370和位线1375以及如图23E的对应平面视图1395’所示的位线1375’。通过接线柱1370和1345在位线1375(1375’)和漏极1310之间形成导电路径。如果晶体管1335处于OFF状态，则沟道区域1330未形成并且位线1375(1375’)与纳米管元件1025电绝缘。然而，如果晶体管1335处于ON状态，则形成连接漏极1310和源极1315的导电沟道。这通过接线柱1370和1345、漏极1310、沟道1330、源极1315、接线柱1340和导电元件1005在位线1375(1375’)与纳米管元件1025之间形成导电路径。

图23D和23E示出晶体管1335的不同视图，它用于使用栅极1320来选择(或不选择)单元1390A，该栅极还是字线1320’的一部分。诸如单元1390B的其它单元可通过激活诸如1325’的其它字线来选择。导电元件1055’与单元1390A中的纳米管元件1025重叠较佳地为1-150nm的受控重叠长度1050，并且同时与其它存储单元中的其它纳米管元件重叠约同一受控重叠长度1050。因此，导电元件1055’互连多个单元，并且该元件在如上详细所述的擦除、编程和/或读取操作中使用。包含一个选择晶体管和一个非易失性双端开关布局的非易失性存储单元1390A和1390B彼此是镜像。完成NRAM功能(未示出)的制造和钝化的附加较佳方法使用公知的半导体制造技术。

对应于图8F所示的非易失性双端开关1070的存储器单元1390A和1390B(图23E)在存储器阵列横截面1395和对应的存储器平面视图1395’中示出，并得到10F2的单元面积。

在图24中示出并描述的第二制作方法，通过使用如图15N所示的垂直取向SWNT结构物开关1295A和1295B来将单元1390A和1390B的单元面积减小约30％，以在相邻单元之间实现更紧密的源极-源极间距，如下进一步描述。

图24A示出具有平坦化顶部结构1455的初始结构1400。结构1400相对于图23A所示的源极1315扩散之间的间隔减小了源极1415扩散之间的间隔。源极扩散的更近间隔需要不同方法来制作非易失性双端中间结构，如下进一步描述。单元选择晶体管1435包括源极1415、漏极1410和在硅衬底1405上形成的沟道区域1430。在用侧壁隔片1425和如下在阵列平面视图中进一步描述的阵列字线一部分而制作的栅极1420，使用公知的MOSFET器件操作方法来控制沟道区1430的ON和OFF状态。嵌入电介质1450的接线柱1440提供从源极1415到部分制作的半导体结构1400的平坦化表面1455的导电路径。嵌入到电介质1450中的接线柱1445提供从漏极1410到初始结构1400的平坦化表面1455的导电路径。

然后，以上进一步描述的较佳方法形成与各自底层晶体管互连的双端纳米管存储器件的中间结构1295A和1295B，如图24B所示。中间结构1295A和1295B的垂直取向用于将相邻非易失性双端器件定位在更加紧密间隔开的源极扩散1415。结构1295A与如图15N所示的非易失性双端开关结构1295A相同。结构1295B与图15N所示的非易失性双端开关结构1295B相同。结构1295B是具有对应配线和互连的结构1295A的镜像。例如，2-TNS 1295A的导电元件1205A与纳米管元件1255A和接线柱1440重叠并近欧姆性接触。这在纳米管元件1255A与晶体管1435源极1415之间形成导电路径，在2-TNS 1070A中实现擦除、编程和/或读取操作。2-TNS 1270B以类似方式连接于结构1400表面1455下方的晶体管源极。

然后，较佳方法沉积并平坦化绝缘体1460，如图24C所示。绝缘体1460可以是使用公知半导体制造方法来沉积并平坦化的例如TEOS或另一绝缘体。

然后，较佳方法使用公知半导体制作方法来在绝缘体1460和绝缘体1200中蚀刻通孔，露出如图24D的横截面图1495所示的接线柱1445的上表面。

然后，较佳方法沉积并图形化导电层，形成如图24D所示的导电接线柱1470和位线横截面1475以及如图24E中对应平面视图1495’中所示的位线平面图1475’。导电路径通过接线柱1470和1445在位线1475(1475’)与漏极1410之间形成。如果晶体管1435处于OFF状态，则不形成沟道区域1430，并且位线1475(1475’)与纳米管元件1255A电绝缘。然而，如果晶体管1435处于ON状态，则在区域1430中形成连接漏极1410和源极1415的导电沟道。这通过接线柱1470和1445、漏极1410、沟道1430、源极1415、接线柱1440和导电元件1205A在位线1475(1475’)与纳米管元件1255A之间形成导电路径。

图24D和24E示出用于使用栅极1420来选择(或不选择)单元1490A的晶体管1435的不同视图，该栅极也是字线1420’的一部分。导电元件1270A(1270A’)与纳米管元件1255A重叠较佳地为1-150nm的受控重叠长度1275A，同时与在另一存储单元中的其它纳米管元件重叠近似相同的受控重叠长度。因此，导电元件1270A互连多个单元，并且该单元在以上详细描述的擦除、编程、和/或读取操作中使用。包含一个选择晶体管和一个非易失性双端开关布局的非易失性存储单元1490A和1490B是彼此的镜像。完成NRAM功能(未示出)的制作和钝化的附加较佳方法使用公知的半导体制造技术。

存储器单元1490A和1490B(图24E)具有相同的约7E2的单元面积，它比具有约10F2单元面积的单元1390A和1390B(图23E)小约30％。

图25A-E中描述并示出将图13E所示的单元1390A和1390B的单元面积减小约30％的另一制作方法。这可通过将图23D的单元1070A和1070B互换使得导电元件与连接位线和漏极的接线柱相邻来完成。这在相邻单元之间实现更紧密的源极-源极间距，如下进一步描述。在接触位线的接线柱的上区部分需要附加绝缘步骤以防止位线与导电元件之间因通孔配准不良引起的短路，如下进一步描述。

图25A示出具有平坦化顶部结构1555的初始结构1500。单元选择晶体管1535包括源极1515、漏极1510和在硅衬底1505上形成的沟道区域1530。在通过侧壁隔片1525和如下在阵列平面视图中进一步描述的阵列字线一部分而制作的栅极1520，通过使用公知的MOSFET器件操作方法来控制沟道区1530的ON和OFF状态。嵌入电介质1550的接线柱1540提供从源极1515到初始结构1500的平坦化表面1555的导电路径。嵌入到电介质1550中的接线柱1545提供从漏极1510到初始结构1500的平坦化表面1555的导电路径。

然后，以上进一步描述的较佳方法形成与各自底层晶体管互连的2-TNS 1070A和1070B，如图25B所示。结构1070A对应于图8F所示的非易失性双端开关结构1070。结构1070B是具有对应配线和互连的结构1070A的镜像。与图23B相比，2-TNS 1070A和1070B的位置相对于例如晶体管1535的相应底层晶体管而互换。2-TNS的导电元件1005与纳米管元件1025和接线柱1540重叠并近欧姆性接触。这在纳米管元件1025与晶体管1535源极1515之间形成导电路径，在2-TNS 1070A中实现擦除、编程和/或读取操作。

然后，较佳方法沉积并平坦化绝缘体1560，如图25C所示。绝缘体1560可以是使用公知半导体制造方法来沉积并平坦化的例如TEOS或另一绝缘体。

然后，较佳方法使用公知半导体制作方法来在绝缘体1560和绝缘体1000中蚀刻通孔，露出如图25D的横截面1595所示的接线柱1545的上表面。

然后，较佳方法沉积共形绝缘膜并使用绝缘体1580涂布通孔开口侧壁。如果通孔并未正确对齐并且露出导电元件1055，则绝缘体1580将使导电元件1055的暴露部分绝缘并防止与接线柱1570短路。绝缘体1580可以是例如SiO2。

然后，较佳方法沉积并图形化导电层，形成如图25D所示的导电接线柱1570和位线横截面1575以及如图25E中对应平面视图1595’所示的位线平面图1575’。导电路径通过接线柱1570和1545在位线1575(1575’)与漏极1510之间形成。如果晶体管1535处于OFF状态，则不形成沟道区域1530，并且位线1575(1575’)与纳米管元件1025电绝缘。然而，如果晶体管1535处于ON状态，则形成连接漏极1510和源极1515的导电沟道。这通过接线柱1570和1545、漏极1510、沟道1530、源极1515、接线柱1540和导电元件1005在位线1575(1575’)与纳米管元件1025之间形成导电路径。

图25D和25E示出用于使用栅极1520来选择(或不选择)单元1590A的晶体管1535的不同视图，该栅极也是字线1520’的一部分。诸如单元1590B的其它单元可通过激活诸如1525’的其它字线来选择。导电元件1055(1055’)形成并互连诸如1590A和1590B(图25E)的多个非易失性存储单元中的开关区域1050，并且在以上详细描述的擦除、编程、和/或读取操作中使用。包含一个选择晶体管和一个非易失性双端开关布局的非易失性存储单元1590A和1590B彼此是镜像。完成NRAM功能(未示出)的制作和钝化的附加较佳方法使用公知的半导体制造技术。

单元1590A和1590B(图25E)具有相同的约7F²的单元面积，它与单元1490A和1490B(图24E)的面积相同并且比具有约10F²单元面积的单元1390A和1390B(图23E)小30％。

图26示出并描述了制作具有2-TNS的NRAM阵列的另一方法。非易失性双端纳米管开关2370a对应于图13所示的非易失性双端纳米管开关2370。如图26中横截面所示的存储器阵列结构2400所示，非易失性存储器单元结构2490A包括与晶体管2435互连并且与一个位线、一个第一字线和一个第二字线互连的非易失性2-TNS 2370A，如下进一步描述。非易失性存储器单元结构2490B是2490A的镜像，且2-TNS 2370B是2-TNS 2370A的镜像。

较佳方法制作如图26所示的NRAM阵列单元结构2400。首先，较佳方法制作具有平坦化表面2404的初始结构2402。

然后，较佳方法使用以上相对于图12A-13进一步描述的较佳方法来制作在初始结构2402的表面2404上包括镜像2-TNS 2370A和2370B的中间结构。

然后，较佳方法完成在中间结构上的非易失性存储器芯片的制作以完成如图26所示的NRAM存储器阵列结构2400。

在操作中，导电路径通过电介质2460中的接线柱2445和2470在位线2475与漏极2410之间形成。如果晶体管2435处于OFF状态，则不形成沟道区域2430，并且位线2475与纳米管元件2325电绝缘。然而，如果晶体管2435处于ON状态，则形成连接漏极2410和源极2415的导电沟道。这通过接线柱2470和2445、漏极2410、沟道2430、源极2415、接线柱2440和导电元件2305A在位线2475与纳米管元件2325之间形成导电路径。

晶体管2435用于使用栅极2420来选择(或不选择)单元2490A，该栅极也是与对应行中其它单元共享的共用字线的一部分。诸如单元2490B的其它单元可通过激活其它字线来选择。在NRAM存储器阵列结构2400中，导电元件2310A在受控重叠长度的区域2350中与纳米管元件2325重叠，同时与其它单元中的其它纳米管元件重叠相同的受控重叠长度。因此，导电元件2310A互连与2490A相似的单元的对应行，形成在如上所述的擦除、编程和/或读取操作中使用的共用电连接。非易失性存储单元2490A和2490B包含一个选择晶体管和一个非易失性双端开关并具有彼此为镜像的对应布局。完成NRAM功能(未示出)的制作和钝化的附加较佳方法使用公知的半导体制造技术。

图27中示出并描述了制作具有2-TNS的NRAM阵列的另一方法。如图27的横截面所示的存储器阵列结构2700所示，非易失性存储器单元结构2790A包括与晶体管2735互连并与一个位线、一个第一字线和一个第二字线互连的2-TNS2670A，如下进一步描述。

非易失性双端纳米管开关2670A对应于图11C所示的非易失性双端纳米管开关2670。非易失性存储器单元结构2790B是2790A的镜像，且2-TNS 2670B是2-TNS 2670A的镜像。

较佳方法制作如图27所示的NRAM阵列单元结构2700。首先，较佳方法制作具有平坦化表面2704的初始结构2702。

然后，较佳方法使用以上相对于图11A-11C进一步描述的较佳方法来在初始结构2702的表面2704上制作包括2-TNS 2670A和2670B的中间结构。

然后，较佳方法完成在中间结构上的非易失性存储器芯片的制作以完成如图27所示的NRAM存储器阵列结构2700。

在操作中，导电路径通过电介质2760中的接线柱2745和2770在位线2775与漏极2710之间形成。如果晶体管2735处于OFF状态，则不形成沟道区域2730，并且位线2775与纳米管元件2625电绝缘。然而，如果晶体管2735处于ON状态，则形成连接漏极2710和源极2715的导电沟道。这通过接线柱2770和2745、漏极2710、沟道2730、源极2715、接线柱2740和导电元件2605A在位线2775与纳米管元件2625之间形成导电路径。

晶体管2735用于使用栅极2720来选择(或不选择)单元2790A，该栅极也是与对应行中其它单元共享的共用字线的一部分。诸如单元2790B的其它单元可通过激活其它字线来选择。在NRAM存储器阵列结构2700中，导电元件2610A在例如1-150nm的受控重叠长度的区域2640中与纳米管元件2625重叠，同时与其它单元中的其它纳米管元件重叠近似相同的受控重叠长度。因此，导电元件2610A并联地与对应行中的单元2790A相似的其它单元互连，形成如上详细描述的擦除、编程和/或读取操作中使用的共用电连接。非易失性存储单元2790A和2790B各自包含一个选择晶体管和一个非易失性双端开关，并具有彼此为镜像的对应布局。完成NRAM功能(未示出)的制作和钝化的附加较佳方法使用公知的半导体制造技术。

图28描述并示出了制作具有2-TNS的NRAM阵列的另一方法。图28所示的非易失性双端纳米管开关2895A对应于图16L所示的垂直取向的非易失性双端纳米管开关2895A。2-TNS 2895A与晶体管2935互连，如图28的横截面中存储器阵列结构2900所示。设计垂直取向的开关以最小化NRAM单元尺寸(面积)。

期望简化制作方法并同时减小单元面积以及对应的NRAM阵列面积，因为由多个单元构成的NRAM阵列使用更少的硅面积、具有更高的性能、以及消耗更少的功率。设计垂直取向的开关以减小NRAM单元尺寸(面积)。

非易失性存储器单元结构2990A包括与晶体管2935互连并与一个位线、一个第一字线、和一个第二字线互连的2-TNS 2895A，如以下进一步描述。非易失性存储器单元结构2990B是2990A的镜像，且2-TNS 2895B是2895A的镜像。绝缘体2925对应于图16L中的绝缘体2815。

较佳方法制作如图28所示的NRAM阵列元件结构2900。

首先，较佳方法制作具有平坦化表面2904的初始结构2902。

然后，较佳方法使用以上相对于图16A-16L进一步描述的较佳方法来在初始结构2902的表面2904上制作包括2-TNS 2895A和2895B的中间结构。

然后，较佳方法完成在中间结构上的非易失性存储器芯片的制作以完成如图28所示的NRAM存储器阵列结构2900。

在操作中，导电路径通过电介质2960中的接线柱2945和2970在位线2975与漏极2910之间形成。如果晶体管2935处于OFF状态，则不形成沟道区域2930，并且位线2975与纳米管元件2890A电绝缘。然而，如果晶体管2935处于ON状态，则形成连接漏极2910和源极2915的导电沟道。这通过接线柱2970和2945、漏极2910、沟道2930、源极2915、接线柱2940和导电元件2855A在位线2975与纳米管元件2890A之间形成导电路径。

晶体管2935用于使用栅极2920来选择(或不选择)单元2895A，该栅极也是与对应行中其它单元共享的共用字线的一部分。诸如单元2895B的其它单元可通过激活其它字线来选择。在NRAM存储器阵列结构2900中，导电元件2850A与纳米管元件2890A重叠例如1-150nm的受控重叠长度2892A，同时与其它单元中的其它纳米管元件重叠近似相同的受控重叠长度。因此，导电元件2850A互连与单元2895A相似的单元的对应行，形成如上所述的擦除、编程和/或读取操作中使用的共用电连接。

包含一个选择晶体管和一个非易失性双端开关的对应布局的非易失性存储单元2895A和2895B彼此为镜像。完成NRAM功能(未示出)的制作和钝化的附加较佳方法使用公知的半导体制造技术。

图29描述并示出了制作具有2-TNS的NRAM阵列的另一方法。图29所示的非易失性双端纳米管开关3095A对应于图17M所示的垂直取向的非易失性双端纳米管开关3095A。2-TNS 3095A与晶体管3135互连，如图29的横截面中存储器阵列结构3100所示。设计垂直取向的开关以最小化NRAM单元尺寸(面积)。

非易失性存储器单元结构3190A包括与晶体管3135互连并与一个位线、一个第一字线、和一个第二字线互连的2-TNS 3095A，如以下进一步描述。非易失性存储器单元结构3190B是3190A的镜像，且非易失性双端纳米管开关阵列单元结构3095B是3095A的镜像。

较佳方法制作如图31所示的NRAM阵列单元结构3100。

首先，较佳方法制作具有平坦化表面3104的初始结构3102。

然后，较佳方法使用以上相对于图17A-17M进一步描述的较佳方法来制作在初始结构3102的表面3104上包括2-TNS 3095A和3095B的中间结构。

然后，较佳方法完成在中间结构上的非易失性存储器芯片的制作以完成如图29所示的NRAM存储器阵列结构3100。

在操作中，导电路径通过电介质3160中的接线柱3145和3170在位线3175与漏极3110之间形成。如果晶体管3135处于OFF状态，则不形成沟道区域3130，并且位线3175与纳米管元件3090A电绝缘。然而，如果晶体管3135处于ON状态，则形成连接漏极3110和源极3115的导电沟道。这通过接线柱3170和3145、漏极3110、沟道3130、源极3115、接线柱3140和导电元件3055A在位线3175与纳米管元件3090A之间形成导电路径。

晶体管3135用于使用栅极3120来选择(或不选择)单元3190A，该栅极也是与对应行中其它单元共享的共用字线的一部分。诸如单元3190B的其它单元可通过激活其它字线来选择。在NRAM存储器阵列结构3100中，导电元件3050A与纳米管元件3090A重叠例如1-150nm的受控重叠长度3092A，同时与其它单元中的其它纳米管元件重叠近似相同的受控重叠长度。因此，导电元件3050A互连与单元3190A相似的单元的对应行，形成如上所述的擦除、编程和/或读取操作中使用的共用电连接。

包含一个选择晶体管和一个非易失性双端开关和对应布局的非易失性存储单元3095A和3095B彼此为镜像。完成NRAM功能(未示出)的制作和钝化的附加较佳方法使用公知的半导体制造技术。

使用本文所述的方法和实施方式，本领域技术人员可以制作使用双端纳米管开关的任一个实施方式的非易失性随机存取存储器。甚至可以制作包括双端纳米开关的一个以上不同实施方式的某种NRAM阵列。

例如，图14I和14J所示的相框非易失性双端开关1870可被图23D和23E以及图25D和25E中所示的NRAM单元中的2-TNS 1070A和1070B替代。可设计利用密集相框非易失性双端纳米管开关1870的优点的其它NRAM单元(未示出)。

作为高密度交叉点开关的非易失性双端纳米管开关

数据处理、通信和客户解决方案规定了半导体设计、测试、老化、和封装技术选择。产品所覆盖的示例包括：智能卡/游戏、诸如手机的移动/手持设备、个人计算机、台式/工作站、和服务器/大型机。这些要求受小型化、性能、功率、可靠性、质量和市场化时间来驱动。对于某些应用，诸如航空，部件被暴露在诸如高辐射水平的恶劣环境下。在某些应用中，同样要求诸如几乎不可能逆向工程的安全特征。

市场化时间，包括快速硬件原型和生产提速，已造成诸如现场可编程门阵列(FPGA)的预配线可重新配置逻辑的使用的增加。对于许多应用，选择诸如FPGA的预配线可重新编程逻辑来代替ASIC芯片，因为ASIC逻辑芯片的复杂度增加到15-20(或以上)导体水平，造成成本上升以及市场化时间变长。预配线的可重新编程的逻辑芯片的密度比ASIC芯片的更低使其需求更多。某些ASIC设计开始也包括嵌入预配线的可重新配置逻辑区域。

预配线的开关的大小和电特性本质上确定了可重新配置逻辑架构和潜在用途。当前使用的最小的预配线的开关是如图30A和30B所示的逻辑线之间的现有技术的非易失性一次可编程(OPT)双端反熔丝开关。非易失性OTP反熔丝的尺寸(面积)最小，因为它是置于预配线逻辑导体之间的交叉点开关，并可被编程为选择性互连各种逻辑导体，如图30A和30B所示。现有技术的非易失性OTP双端反熔丝用于设计预配线的可重新配置的逻辑功能在以下参考文献中有描述：John McCollum的“Programmable Elements and Their Impact on FPGA Architecture，Performance，and Radiation Hardness(可编程元件及其对FPGA架构、性能和辐射硬度的影响)”，阿尔特拉公司(Altera)，1995年。所引用的PowerPoint演示文件″80_McCollum_5_PROGRAMMABLE LOGIC_ALTERA.ppt″可在http://klabs.org中找到。现有技术发现在两个金属层之间使用电介质层来形成反熔丝。

图30A示出处于ON(闭合)或编程导电状态1920的现有技术反熔丝1900。图30A示出处于编程之前的OFF(打开)非导电状态1910的现有技术反熔丝1900。当反熔丝1900处于导电状态1920时，导体1930和1940通过小于100欧姆的电阻电连接。在非导电状态，导体1930和1940未电连接，并且由反熔丝添加的电容很小，例如小于每节点1fF。

现有技术反熔丝1900的优点包括通过使用交叉点开关配置实现的密度、低电容、相对较低的电阻、以及非易失性。而且，很难对芯片进行“逆向工程”以跟踪逻辑功能，这在安全应用中很重要。该开关能够承受诸如高温和高辐射水平(辐射硬度开关)的恶劣环境。

现有技术反熔丝1900的缺点包括在高电流(通常每反熔丝10mA)下的高电压编程(10-12V)。而且，因为反熔丝仅可被编程一次(OTP)，所以不可能从预配线的可重新编程逻辑部分完全剔除缺陷反熔丝。出于这些和其它限制，编程相对复杂并且通常在系统中使用之前在插座(测试装置)中进行。

所需要的是一种保持这种密度和现有技术反熔丝1900的其它优点，同时消除或减少缺点(限制)的方法，尤其是从预配线的可重新配置逻辑部分中剔除缺陷开关以及消除在系统中使用之前在插座中编程开关的需要。

诸如图14I和14J所示的2-TNS 1870和以上进一步描述的其它开关的非易失性双端纳米管开关可以消除或充分降低图30A和30B所示的现有技术开关1900的局限性。例如2-TNS 1870可用于代替现有技术反熔丝开关1900。2-TNS 1870很容易集成在金属层之间、是小的交叉点开关，并且最重要的，如上进一步描述地可被反复擦除和编程。结果，预配线的可重新配置逻辑部分可与可用于编程的已集成并完全测试的2-TNS一起装配。

在某些实施方式中，非易失性双端纳米管开关具有8-10V的擦除电压、4-6V的编程电压以及通常小于每开关100μA的相对较低的编程和擦除电流。因为这些开关易于检测，并且需要与现有技术反熔丝1900相比小约100倍的电流来编程，所以，基于2-TNS的预配线的可重新配置逻辑芯片可在系统环境中编程。纳米管的恶劣环境承受能力和高安全性(几乎不可能“逆向工程”)意味着该逻辑可用于苛刻的航天应用并且可在例如空间中编程。

图31示出从将图14I和14J所示的2-TNS 1870与导体层2060和2055集成得到的非易失性纳米管交叉点开关2000的横截面。导体2055对应于图14I所示的导电元件1855，并与纳米管元件1825在区域1850中重叠例如1-150nm的受控重叠长度，如上进一步描述。绝缘体2002对应于图14I所示的绝缘体1800。导体2060通过接线柱1805与2-TNS 1870的纳米管元件1825电接触。

当非易失性纳米管交叉点开关2000处于相对较低电阻的“闭合”或ON状态时，导体2055和2060处于相对较好的电接触。当非易失性纳米管交叉点开关2000处于相对较高电阻的“打开”或ON状态时，导体2055和2060处于相对较差的电接触。

图32A和32B示出图31所示的非易失性纳米管交叉点开关2000的示意图2100。图32A和32B示出使用非易失性纳米管交叉点开关2100代替图30A和30B所示的现有技术反熔丝交叉点开关1900。图32A和32B中的导体2130和2140分别对应于图30A和30B中的导体1930和1940。图32A示出处于如上进一步描述的刚制成/编程“闭合”状态2110的纳米管交叉点开关2100。“闭合”状态可通过在导体2130和2140之间具有相对较低电阻来表征，该电阻在某些实施方式中例如小于100欧姆或者小于1000欧姆。图32B示出处于以上进一步描述的擦除“打开”状态2120的纳米管交叉点开关2100。纳米管交叉点开关2100的状态2120对应于现有技术反熔丝1900的状态1910。纳米管交叉点开关2100的状态2110对应于现有技术反熔丝1900的状态1920。纳米管交叉点开关2100可以被编程，以从状态2120变成状态2110，然后被擦除以返回到状态2120。如以上进一步描述，已经观测到上百万次这种循环。每个开关的操作可在装运包含预配线的可重新配置逻辑的产品之前被验证。

由于非易失性纳米管交叉点开关2100的相对较低的编程电流，芯片上擦除和编程功能在系统环境中也有可能。以上进一步描述的高电压要求可在芯片上产生，如Bertin等人的美国专利No.6,346,846所述。高电压可被编程到芯片上，如Bertin等人的美国专利No.5,818,748所述。

以上描述图14、31和32的章节描述了作为高密度电可重新编程的交叉点开关的双端纳米管开关，这种开关在绝缘体上表面的第一导电元件和接线柱(垂直填充通孔)一端之间提供可重新编程的接触。接线柱的相反一端接触与同一绝缘体下表面接触的第二导体。以上章节描述了电可重新编程交叉点开关的应用。

作为两个或多个配线层之间的高密度电可重新编程纳米管通孔互连的双端纳米管开关

以下描述电可重新编程的通孔互连开关的其它实施方式。在这些实施方式中，纳米管元件代替通常使用诸如钨、铝、铜和/或其它导体的导电材料的接线柱通孔互连。纳米管元件在使用以上进一步描述的非易失性纳米管双端开关的层之间提供电可重新编程连接。这些实施方式实现芯片制造和封装之后的电可重新编程配线互连。

基于纳米管元件的电可重新编程通孔互连可承受诸如高温操作(例如超过200摄氏度)的恶劣环境，并且可承受高辐射水平。高温容耐和辐射容耐来源于纳米管元件的特定特性。

基于纳米管元件的电可重新编程互连提供很高的安全性。在安全考虑之下，开关连接可以是纳秒或最多微秒级的电可重新编程(例如打开，使开关ON状态被擦除)。即使使用硬件逆行工程，该互连网络也不能被确定。

一般而言，虽然未示出，但是应该理解所述实施方式中的元件可与类似于上述的刺激电路的刺激电路电连通。在所述可重新编程的互连中，刺激电路与导电端子和一个或多个配线层导电端子电连通，这使该电路能够以与以上针对在两个状态之间改变开关的刺激电路所述的类似方式在一个或多个配线层之间重新编程地形成或断开互连。

图33A-33G示出制作作为两个配线层之间的高密度可重新编程纳米管通孔互连的双端纳米管开关的一种方法。

首先，较佳方法沉积受控厚度的导体3205，如图33A所示。导体3205可具有5-500nm范围内的厚度并可使用诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合来形成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。

然后，较佳方法使用已知工业技术来沉积并图形化定义导体长度、宽度(未示出)和开口3215以容纳如图33A所示的垂直通孔的导体3210。导体3210中的开口3215通过使用针对导体3205选择的已知RIE蚀刻来形成，开口3215如图33A的横截面所示。导体3210足够宽，使得孔3215留下围绕开口3215的足够宽的区域(未示出)使导体3210仍是连续导体。使用与用于定义导体3210的尺寸相同的掩模步骤来图形化导体3205的宽度和长度，使得导体3205和3210形成复合导体，其中导体3205的上表面和导体3210的下表面处于电和机械接触，除了开口3215。导体3210可具有5-500nm范围内的厚度并可使用诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合来形成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。

然后，较佳方法使用公知工业方法来沉积并平坦化绝缘体3220。绝缘体3220填充开口3215并提供平坦的上表面3222，如图33A所示。绝缘体3220可以是厚度在2-500nm范围内的SiO₂、SiN、Al₂O₃、BeO、聚酰亚胺或其它合适绝缘材料。图33A所示的组件可被视为初始结构。

然后，较佳方法使用公知产业技术来在绝缘体3220的上表面3222上沉积并图形化导体3225，并平坦化该表面以形成如图33B所示的绝缘体3224。导体3225具有5-500nm范围的厚度，可使用诸如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn的金属、以及其它合适金属、及其组合形成。可以使用诸如TiAu、TiCu、TiPd、PbIn、和TiW的金属合金、包括CNT自身(例如单壁、多壁和/或双壁)的其它合适导体、或者诸如RuN、RuO、TiN、TaN、CoSi_x和TiSi_x的其它导电氮化物、氧化物或硅化物。也可以使用其它类型的导体和半导体材料。

然后，较佳方法沉积、曝光并形成如图33B所示的具有开口3235的掩模层3230，以定义以下进一步描述的电可重新编程通孔的位置。

然后，较佳方法定向蚀刻导体3225、定向蚀刻绝缘体3220和定向蚀刻导体3205，在绝缘体3200的表面上停止以形成如图33C所示的通孔3240。使用反应离子蚀刻(RIE)的已知定向蚀刻制作方法可用于形成例如凹槽3240。

然后，较佳方法在凹槽3240的底部和侧壁上、导电元件3225A和3225B的上表面上以及绝缘体3224的上表面上沉积共形纳米结构物层3245，如图33D所示。结构物3245的沉积可通过所结合的专利文献中描述的技术来完成。

然后，较佳方法使用公知产业技术用例如TEOS的绝缘体3250填充凹槽3240，使绝缘体3250的表面平坦化，如图33E所示。

然后，较佳方法使用公知产业方法来图形化并蚀刻绝缘体3250，如图33F所示，露出纳米结构物3245的一部分。使用RIE的蚀刻可移除纳米结构物3245的暴露部分。纳米结构物3245可通过绝缘体3250的蚀刻步骤仅被部分移除，或者完全不被移除。

如果纳米结构物3245没有被整个移除，则较佳方法可使用例如灰化或所结合专利参考文献中所述的其它适当技术来移除纳米结构物的暴露部分。这得到如图33F所示的纳米管元件3267。

然后，较佳方法沉积并平坦化绝缘体3260，完成如图33G所示的基于非易失性纳米管元件的电可重新编程通孔互连结构3280。

结构3280包括在导体3225A的侧壁和上表面处与纳米管元件3267重叠并形成近欧姆性接触的导电元件3225A。结构3280还包括在导体3225B的侧壁和上表面处与纳米管元件3267重叠并形成近欧姆性接触的导电元件3225B。纳米管元件3267的侧壁3275在导电元件3225A与导电元件3205A之间以及导电元件3225B与导电元件3205B之间形成通孔。与对应导电元件3205A和3205B处于电和机械接触的导体3210A和3210B可用于互连。

纳米管元件3267与导体3205A的侧壁重叠由导电元件3205A的厚度确定的受控重叠长度。纳米管元件3267还与导体3205B的侧壁重叠由导电元件3205B的厚度确定的受控重叠长度。因此，导电元件3225A、纳米管元件3267、和导电元件3205A形成第一2-TNS 3270A，并且导电元件3225B、纳米管元件3267、和导电元件3205B形成第二2-TNS 3270B。

在操作中，如果2-TNS 3170A处于闭合状态，则在导电元件3225A与3205A之间形成良好的(例如相对较低电阻)的电连接。在某些实施方式中，元件3225A与3205A之间的电阻对于“闭合”状态可在例如10-1000Ω的范围内。如果2-TNS3270处于“打开”状态，则导电元件3225A与3205A之间存在相对较差(例如相对较高电阻)的电连接。在某些实施方式中，元件3225A与3205A之间的电阻对“打开”状态可在例如大于1MΩ或这大于1GΩ的范围内。开关3270B具有对应的状态和特性。本文说明了非易失性双端纳米管开关的一般操作和特性。

作为两个以上配线层之间的高密度电可重新编程纳米管通孔互连的双端纳米管开关

在某些应用中，期望在两个以上的配线层之间具有非易失性电可重新编程纳米管通孔互连。在以下进一步描述的示例中，示出四个配线层之间的非易失性电可重新编程互连。四个层仅为说明目的；更多的级次是可能的。

图34A示出与图33C所示相似的结构，但是扩展到包括四层通孔互连。用于制作图33A所示的初始结构的较佳方法也可用于制作如图34A所示的具有层叠的导电元件3305A-C和3310A-C的多个配线层。

然后，较佳方法使用与用以定义图33B所示的导体3225的那些方法类似的方法来沉积并图形化导电元件3325A和3325B。

然后，较佳方法使用以上相关于图33C所示的凹槽3240的形成进一步描绘的较佳凹槽形成方法来蚀刻如图34A所示的凹槽3330。

然后，较佳方法使用以上以及在所结合的专利文献中描述的较佳方法来沉积如图34B所示的纳米结构物3340。

然后，较佳方法使用以上相关于如图33E所示的绝缘体3250描述的较佳方法用绝缘体3350来填充通孔3330并平坦化绝缘体3350的表面。

然后，较佳方法使用以上相关于制作如图33F所示的纳米管元件3267进一步描述的较佳方法来图形化绝缘体3350并移除纳米结构物的暴露部分以形成如图34D所示的纳米管元件3367。

然后，较佳方法使用以上相关于图33G所示的绝缘体3260进一步描述的方法来沉积和平坦化如图34E所示的绝缘体3360，从而得到基于多级非易失性纳米管元件的电可重新编程通孔互连结构3380。

结构3380包括在导电元件3325的侧壁和上表面处与纳米管元件3367重叠并形成近欧姆性接触的导电元件3325。纳米管元件3367的侧壁3375在导电元件3325与导体3305A、3305B和3305C之间形成通孔。

纳米管元件3367与导电元件3305A、3305B和3305C的侧壁重叠由元件3305A、3305B和3305C的厚度确定的受控重叠长度。因此，导电元件3325、纳米管元件3367、和导电元件3305A形成第一2-TNS 3370A；并且导电元件3325、纳米管元件3367、和导电元件3305B形成第二2-TNS 3370B；以及导电元件3325、纳米管元件3367、和导电元件3305C形成第三2-TNS 3370C。

在操作中，如果对应的2-TNS 3370A、3370B和/或3370C处于“闭合”状态，则在导电元件3325与导电元件3305A、3305B、3305C中任一个或全部之间形成良好的(例如相对较低电阻)的电连接。在某些实施方式中，元件3225与3305A之间的电阻对于“闭合”状态可在例如10-1000Ω的范围内。如果对应的2-TNS3370A、3370B和/或3370C处于“打开”状态，则导电元件3325与导电元件3305A、3305B、3305C中任一个或全部之间存在相对较差(例如相对较高电阻)的电连接。在某些实施方式中，元件3325与3305A之间的电阻对“打开”状态可在例如大于1MΩ或大于1GΩ的范围内。结构3380中的其它开关具有对应的状态和特性。本文说明了非易失性双端纳米管开关的一般操作和特性。

单个或多个连接的全部组合可在导体3325与导体3305A、B和C中任一个之间激活。而且，允许导体3305A、B和C中任何组合或多个组合之间的连接。

作为示例，参照如图34E所示的基于非易失性纳米管元件的电可重新编程通孔互连3380结构，如果开关A“闭合”、开关B“打开”以及开关C“闭合”，则由于导电元件3325A与纳米管侧壁3375以近欧姆性接触连接，因此导电元件3325也连接于元件3305C和3310C以及3305A和3310A。这还将导电元件3305C和3305A彼此连接，因为开关C处于“闭合”状态且开关A处于“闭合”状态。

作为具有更大密度的在两个或以上的配线层之间的高密度电可重新编程纳米管通孔互连的双端纳米管开关

图33和34所示以及以上进一步描述的横截面假设通孔由绕通孔开口的整个周长的导电层围绕。由于对齐因素以及对围绕通孔的足够的导体边界区域的要求，在各个级上设置了着陆垫(landing pad)。这种着陆垫要求各级上导体之间间距增大并减小配线密度。通孔连接还可靠近金属线设置而不需要着陆垫，从而通过减小导体之间的间距来增大导体配线密度。

图35示出顶级以及一个或多个较低导电配线级3450上的导体3430的平面视图3400。绝缘体3410上的顶部导体线3430在设置通孔的位置包括着陆垫3440。增大所有配线级上的导体之间的间距以便于满足最小间距要求3420。一个或多个配线层3450通过通孔3445互连并与导体3430连接。通孔3445包含纳米管元件。俯视图3400对应于以上所述的图33和34所示的横截面，其中通孔3445对应于图33G所示的基于非易失性纳米管元件的电可重新编程通孔互连3280以及图34E所示的3380。

图36示出在顶级以及一个或多个较低导体配线级3550上的导体3530的平面视图3500。着陆垫已被移除使得导体之间的间距减小并且配线密度增大。通孔3545位于由顶级和较低级导体的相交定义的拐角处。与图32G的3280以及图34E中的3380类似的基于非易失性纳米管元件的电可重新编程通孔互连可通过使用以上相关于图33和34进一步描述的方法来制作，除了纳米管元件与导体之间的间距的横截面面积更小，因为仅有通孔周长的一部分将与每个导体级接触。导体3530被图像化到绝缘体3510的上表面。导体3650位于较低绝缘体(未示出)的上表面上并与绝缘体3510的下表面接触。

替换实施方式

在某些实施方式中，单壁碳纳米管是较佳的，而在其它实施方式中，多壁(例如双壁)碳纳米管是较佳的。而且纳米管可与纳米线结合使用。本文所述的纳米线是指单个纳米线、非编结的纳米线聚集、纳米簇、与包括纳米结构物的纳米管缠绕的纳米线、纳米线团等。

如上所述，用于互连纳米管器件端子的互连配线可以是具有诸如SiO₂、聚酰亚胺等的适当绝缘层的诸如AlCu、W或Cu配线的常规配线。互连还可以是用于配线的单壁或多壁纳米管。

本发明还可通过其它具体形式来实现而不背离其精神和实质特征。因此，本发明的实施方式可被视为说明性而非限制性的。

Claims

1.一种双端存储器件，包括：

第一导电端子；

与所述第一导电端子间隔开的第二导电端子；

具有多个纳米管的纳米管制品，所述纳米管制品被配置成与所述第一和第二导电端子电连通；以及

与所述第一和第二导电端子中至少一个电连通的刺激电路，

所述刺激电路被配置为在所述第一导电端子和第二导电端子之间形成第一电压差，从而将所述第一和第二导电端子之间的纳米管制品的电阻从相对较低电阻变成相对较高电阻，

所述刺激电路被配置为在所述第一导电端子和第二导电端子之间形成第二电压差，从而将所述第一和第二导电端子之间的纳米管制品的电阻从相对较高电阻变成相对较低电阻，

其中，所述第一和第二导电端子之间的纳米管制品的相对较高电阻对应于所述双端存储器件的第一状态，且所述第一和第二导电端子之间的纳米管制品的相对较低电阻对应于所述双端存储器件的第二状态，

其中所述双端存储器件的所述第一和第二状态是非易失性的。

2.如权利要求1所述的双端存储器件，其特征在于，选择所述双端存储器件的一个或多个热特性以充分减少流出所述纳米管制品的热量。

3.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品以受控的几何关系与所述第二导电端子的至少一部分永久性重叠。

4.如权利要求3所述的双端存储器件，其特征在于，所述受控的几何关系被选择成使得电流在所述第一导电端子和所述纳米管制品之间相对较好地流动，并使得热量在所述第一导电端子与所述纳米管制品之间相对较差地流动。

5.如权利要求3所述的双端存储器件，其特征在于，所述受控的几何关系是1-150nm范围内的预定程度的重叠。

6.如权利要求3所述的双端存储器件，其特征在于，所述受控的几何关系是15-50nm范围内的预定程度的重叠。

7.如权利要求3所述的双端存储器件，其特征在于，所述受控的几何关系是由所述第一导电端子的尺寸定义的预定程度的重叠。

8.如权利要求1所述的双端存储器件，其特征在于，所述第一导电端子包括导电相对较好且导热相对较差的材料。

9.如权利要求1所述的双端存储器件，其特征在于，还包括设置在所述纳米管制品上的钝化层。

10.如权利要求9所述的双端存储器件，其特征在于，所述钝化层包括导热相对较差的材料。

11.如权利要求10所述的双端存储器件，其特征在于，所述材料被选择成将热基本上限制在所述纳米管制品中。

12.如权利要求1所述的双端存储器件，其特征在于，所述第一状态的电阻至少是所述第二状态的电阻的十倍。

13.如权利要求1所述的双端存储器件，其特征在于，所述第一状态的阻抗至少是所述第二状态的阻抗的十倍。

14.如权利要求1所述的双端存储器件，其特征在于，所述第一状态由约1兆欧姆以上的电阻表征。

15.如权利要求1所述的双端存储器件，其特征在于，所述第二状态由约100千欧姆以下的电阻表征。

16.如权利要求1所述的双端存储器件，其特征在于，所述第一电压差包括选择成提供擦除操作的电刺激。

17.如权利要求16所述的双端存储器件，其特征在于，所述擦除操作包括：所述刺激电路跨越所述第一和第二端子施加相对高电压。

18.如权利要求17所述的双端存储器件，其特征在于，所述相对高电压在3-10V范围内。

19.如权利要求16所述的双端存储器件，其特征在于，所述擦除操作包括：所述刺激电路跨越所述第一和第二端子施加一个或多个电压脉冲，其中所述脉冲的幅度、所述脉冲的波形以及所述脉冲的数目一起足以将所述双端开关器件变成所述第一状态。

20.如权利要求1所述的双端存储器件，其特征在于，所述第二电压差包括选择成提供编程操作的电刺激。

21.如权利要求20所述的双端存储器件，其特征在于，所述编程操作包括：所述刺激电路跨越所述第一和第二导电端子施加相对低电压和相对低电流。

22.如权利要求21所述的双端存储器件，其特征在于，所述低电压在1-5V范围内，且相对低电流在100nA-100uA范围内。

23.如权利要求20所述的双端存储器件，其特征在于，所述擦除操作包括：所述刺激电路跨越所述第一和第二导电端子施加一个或多个电压脉冲，其中所述脉冲的幅度、所述脉冲的波形以及所述脉冲的数目一起足以将所述双端开关器件变成所述第二状态。

24.如权利要求1所述的双端存储器件，其特征在于，所述刺激电路包括一电路，该电路被配置成在所述第一和第二导电端子之间排他地形成第三电压差，所述第三波形具有至少一个波形特征，该波形特征被选择为确定所述双端开关器件的状态。

25.如权利要求24所述的双端存储器件，其特征在于，所述第三波形包括选择成提供非破坏性的读出操作的电刺激，其中所述刺激电路跨越所述第一和第二导电端子施加电压并感测所述第一和第二端子之间的电阻，所述电压足够低使其不改变所述器件的状态。

26.如权利要求25所述的双端存储器件，其特征在于，所述电压小于约2V。

27.如权利要求1所述的双端存储器件，其特征在于，所述第一和第二导电端子中至少一个与所述纳米管制品的边缘永久性重叠。

28.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品的相对的末端分别与所述第一和第二导电端子的每一个的至少一部分永久性重叠。

29.如权利要求1所述的双端存储器件，其特征在于，所述第一和第二导电端子之一是与所述纳米管制品的外围永久性重叠并且与所述纳米管制品的中心区域不重叠的相框结构。

30.如权利要求29所述的双端存储器件，其特征在于，所述第一和第二导电端子的另一个与所述纳米管制品的中心区域永久性重叠。

31.如权利要求1所述的双端存储器件，其特征在于，所述第一导电端子具有多个表面，其中所述纳米管制品基本上顺应所述多个表面中的一个以上表面的至少一部分并与其永久性重叠。

32.如权利要求1所述的双端存储器件，其特征在于，所述第一和第二导电端子的至少一个具有垂直取向特征，其中所述纳米管制品基本上顺应所述垂直取向特征的至少一部分。

33.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品包括已定义取向和已定义尺寸的纳米管结构物的图案化区域。

34.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品包括双壁纳米管。

35.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品包括单壁纳米管。

36.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品包括多壁纳米管。

37.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品包括纳米管束。

38.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品中的一个或多个纳米管被选择成具有特定的强径向呼吸模式。

39.如权利要求38所述的双端存储器件，其特征在于，所述特定的强径向呼吸模式表现为热瓶颈。

40.如权利要求38所述的双端存储器件，其特征在于，所述特定的强径向呼吸模式耦合于导致所述双端存储器件中的纳米管与导体之间的连接断开的模式，其中所述双端开关器件中的导体包括所述第一导电端子、所述第二导电端子、纳米管和纳米管片段中的一个或多个。

41.如权利要求1所述的双端存储器件，其特征在于，所述第一和第二导电端子是金属。

42.如权利要求41所述的双端存储器件，其特征在于，所述金属包括Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiN、TiAu、TiCu、TiPd、PbIn和TiW中至少一个。

43.一种可选择的存储器单元，包括：

单元选择晶体管，包括栅极、源极和漏极，其中所述栅极与字线电接触，且所述漏极与位线电接触；

双端存储器件，包括第一导电端子、第二导电端子以及具有多个纳米管的纳米管制品，所述纳米管制品与所述第一和第二导电端子均电连通，其中所述第一导电端子与所述存储器单元选择晶体管的源极电接触，且所述第二导电端子与编程/擦除/读取线电接触；以及

与字线、位线和编程/擦除/读取线电连通的存储器操作电路，

所述存储器操作电路包括一电路，该电路被配置为生成并在所述字线上施加选择信号以选择所述存储器单元，并且，生成并在所述编程/擦除/读取线上施加擦除信号，所述擦除信号在所述第一导电端子和第二导电端子之间形成电压差并选择成将所述第一和第二导电端子之间的纳米管制品的电阻从相对较低电阻变成相对较高电阻，

所述存储器操作电路包括一电路，该电路被配置为生成并在所述字线上施加选择信号以选择所述存储器单元，并且，生成并在所述编程/擦除/读取线上施加编程信号，所述编程信号在所述第一导电端子和第二导电端子之间形成电压差并选择成将所述第一和第二导电端子之间的纳米管制品的电阻从相对较高电阻变成相对较低电阻，

其中，所述第一和第二导电端子之间的纳米管制品的相对较高电阻对应于所述存储器单元的第一信息状态，且所述第一和第二导电端子之间的纳米管制品的相对较高电阻对应于所述存储器单元的第二信息状态，

其中所述第一和第二信息状态是非易失性的。

44.如权利要求43所述的可选择存储器单元，其特征在于，所述存储器操作电路包括一电路，用于生成并在所述字线上施加选择信号以选择所述单元，并且，生成并在所述编程/擦除/读取线上施加读取信号，其中所述读取信号具有至少一个波形特性，该波形特性被选择为确定所述存储器单元的信息状态。

45.如权利要求44所述的可选择存储器单元，其特征在于，确定所述存储器单元的信息状态并不改变所述所述存储器单元的信息状态。

46.如权利要求43所述的可选择存储器单元，其特征在于，还包括连接到所述编程/擦除/读取线的多个可选择存储器单元。

47.如权利要求43所述的可选择存储器单元，其特征在于，选择所述器件的一个或多个热特性以充分减少流出所述纳米管制品的热量。

48.如权利要求43所述的可选择存储器单元，其特征在于，所述纳米管制品以受控的几何关系与所述第二导电端子的至少一部分永久性重叠。

49.如权利要求48所述的可选择存储器单元，其特征在于，所述受控的几何关系使得电流在所述第二导电端子和所述纳米管制品之间相对较好地流动，并使得热量在所述第二导电端子与所述纳米管制品之间相对较差地流动。

50.如权利要求48所述的可选择存储器单元，其特征在于，所述受控的几何关系是由所述第一导电端子的尺寸定义的预定程度的重叠。

51.如权利要求48所述的可选择存储器单元，其特征在于，所述受控的几何关系包括1-150nm范围内的预定程度的重叠。

52.如权利要求43所述的可选择存储器单元，其特征在于，所述第一和第二导电端子之一是与所述纳米管制品的外围永久性重叠并且与所述纳米管制品的中心区域不重叠的相框结构，并且所述第一和第二导电端子的另一个与所述纳米管制品的中心区域永久性重叠。

53.如权利要求43所述的可选择存储器单元，其特征在于，所述第二导电端子具有多个表面，其中所述纳米管制品基本上顺应一个以上表面的至少一部分并与其永久性重叠。

54.如权利要求43所述的可选择存储器单元，其特征在于，所述第二导电端子具有垂直取向特征，其中所述纳米管制品基本上顺应所述垂直取向特征的至少一部分。

55.如权利要求43所述的可选择存储器单元，其特征在于，所述纳米管制品包括已定义取向和已定义尺寸的纳米管结构物的图案化区域。

56.如权利要求43所述的可选择存储器单元，其特征在于，所述纳米管制品选自下组：双壁纳米管、单壁纳米管以及多壁纳米管。

57.如权利要求43所述的可选择存储器单元，其特征在于，所述纳米管制品包括纳米管束。

58.如权利要求43所述的可选择存储器单元，其特征在于，所述第一和第二导电端子是金属。