CN102187399B - 使用字线耦合的用于存储器的多趟次编程 - Google Patents

使用字线耦合的用于存储器的多趟次编程 Download PDF

Info

Publication number
CN102187399B
CN102187399B CN2009801414317A CN200980141431A CN102187399B CN 102187399 B CN102187399 B CN 102187399B CN 2009801414317 A CN2009801414317 A CN 2009801414317A CN 200980141431 A CN200980141431 A CN 200980141431A CN 102187399 B CN102187399 B CN 102187399B
Authority
CN
China
Prior art keywords
memory element
programming
time
voltage
wln
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009801414317A
Other languages
English (en)
Other versions
CN102187399A (zh
Inventor
迪潘舒·杜塔
杰弗里·W·吕策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of CN102187399A publication Critical patent/CN102187399A/zh
Application granted granted Critical
Publication of CN102187399B publication Critical patent/CN102187399B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Abstract

在编程验证操作期间使用字线到字线方向上的电容耦合来优化多趟次编程方案。在不同的编程趟次中，在被验证的所选字线的相邻字线上使用不同的趟次电压。具体地说，可以在第一趟次而不是第二趟次中使用较低的趟次电压。编程处理可以包括字线前瞻或Z字形序列，在该序列中，WLn在第一趟次中被编程，随后WLn+1在第一趟次中被编程，随后WLn在第二趟次中被编程，随后WLn+1在第二趟次中被编程。在将存储元件编程为中间状态和/或最高状态的第一趟次之前可以执行初始编程趟次。

Description

使用字线耦合的用于存储器的多趟次编程
技术领域
本发明涉及非易失性存储器。
背景技术
半导体存储器由于用于各种电子器件中而变得日益流行。例如，非易失性半导体存储器用在蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其它设备中。电可擦除可编程只读存储器(EEPROM)和闪速存储器是其中最流行的非易失性半导体存储器。与传统的完全特征化的EEPROM不同，对于闪速存储器(其也是一类EEPROM)，能够在一个步骤中擦除整个存储器阵列的内容或存储器的一部分的内容。
传统EEPROM和闪速存储器二者皆利用了位于半导体衬底中的沟道区域之上并与之隔离的浮置栅极。浮置栅极位于源区与漏区之间。控制栅极设在浮置栅极之上且与之隔离。因此形成的晶体管的阈值电压(VTH)受浮置栅极上保持的电荷量控制。也就是说，在晶体管被导通以允许其源极与漏极之间传导之前必须施加到控制栅极的电压的最小量受浮置栅极上的电荷水平控制。
一些EEPROM和闪速存储器器件具有用于存储两个电荷范围的浮置栅极，因此，存储器元件可以在两个状态(例如被擦除状态和被编程状态)之间被进行编程/擦除。因为每一存储器元件能够存储一比特数据，所以这样的闪速存储器器件有时被称为二进制闪速存储器器件。
通过标识多个不同的被允许的/有效编程的阈值电压范围，可实现多状态(也称为多电平)闪速存储器器件。每一不同的阈值电压范围与关于存储器器件中编码的数据比特集合的预定值对应。例如，当每个存储器元件能够被置于与四个不同阈值电压范围对应的四个离散电荷带之一时，该存储器元件能够存储两个数据比特。
通常，在编程操作期间施加到控制栅极的编程电压VPGM被施加作为随着时间而幅度增加的脉冲序列。在一种可能的方法中，各脉冲的幅度随着每一后续脉冲而增加预定步长大小，例如0.2-0.4V。VPGM可被施加到闪速存储器元件的控制栅极。在编程脉冲之间的时段中，可执行验证操作。也就是说，在连续的编程脉冲之间读取被并行编程的元件组中的每一元件的编程电平，以确定该编程电平是否等于或大于该元件被编程到的验证电平。对于多状态闪速存储器元件的阵列，可对于元件的每一状态执行验证步骤，以确定该元件是否已到达其与数据关联的验证电平。例如，能够以四个状态存储数据的多状态存储器元件可能需要关于三个比较点执行验证操作。
此外，当对EEPROM或闪速存储器器件(例如NAND串中的NAND闪速存储器器件)编程时，通常，VPGM被施加到控制栅极且比特线接地，导致来自单元或存储器元件(例如存储元件)的沟道的电子被注入浮置栅极。当电子在浮置栅极中累积时，浮置栅极变为负向充电，并且存储器元件的阈值电压提升，从而存储器元件被看作处于被编程状态。
仍成问题的一个事项是编程精度。编程处理需要精确，从而能够以高保真度读回数据。例如，将阈值电压范围靠近在一起的多电平器件为误差留下很少空间。许多变量，包括产生电容耦合的其它未被选择的存储元件的被编程数据状态，可导致对选择的存储元件编程时不精确。相应地，需要改善编程精度的技术。
发明内容
本发明通过提供一种用于通过在多趟次编程处理(multi-pass programmingprocess)期间补偿电容耦合以改进非易失性存储中的编程精度的方法，解决上述及其它问题。
在一个实施例中，一种用于操作非易失性存储的方法包括：对串联存储元件的集合中的特定存储元件执行编程和验证操作，以将该特定存储元件的阈值电压提升到第一验证电平，并且在该验证操作期间，将第一趟次电压(passvoltage)施加到所述串联存储元件的集合中的特定存储元件的相邻存储元件。该方法还包括：随后，对所述相邻存储元件执行编程和验证操作，以提升所述相邻存储元件的阈值电压。该方法还包括：随后，对所述特定存储元件执行进一步的编程和验证操作，以将所述特定存储元件的阈值电压提升到所述第一验证电平之上的第二验证电平，在所述进一步的验证操作期间，将与所述第一趟次电压不同的第二趟次电压施加到所述相邻存储元件。
在另一实施例中，一种用于操作非易失性存储的方法包括执行一多趟次编程处理中的一个趟次，包括：对串联存储元件的集合中的特定存储元件交替地进行编程和验证，所述验证包括将第一验证电压集合施加到所述特定存储元件，而将第一趟次电压施加到所述串联存储元件的集合中的该特定存储元件的相邻存储元件。该方法还包括：随后，执行该多趟次编程处理中的另一趟次，包括对所述特定存储元件交替地进行编程和验证，对所述另一趟次的验证包括：将与第一验证电压集合至少部分不同的第二验证电压集合施加到所述特定存储元件，而将与所述第一趟次电压不同的第二趟次电压施加到所述相邻存储元件。在另一实施例中，一种用于操作非易失性存储的方法包括执行一多趟次编程处理中的一趟次，包括：将编程电压施加到字线集合中的特定字线，随后对其施加第一验证电压集合，并且在施加该第一验证电压集合时将第一趟次电压施加到所述特定字线的相邻字线，该字线集合与存储元件的集合通信。该方法还包括：随后，执行该多趟次编程处理的另一趟次，包括将编程电压施加到所述特定字线，随后对其施加第二验证电压集合，并且在施加所述第二验证电压集合时将第二趟次电压施加到相邻字线，所述第二验证电压集合至少部分与所述第一验证电压集合不同。
在另一实施例中，非易失性存储装置包括存储元件集合和至少一个控制电路。所述至少一个控制电路对串联存储元件的集合中的特定存储元件执行编程和验证操作，以将所述特定存储元件的阈值电压提升到第一验证电平，并且在所述验证操作期间，将第一趟次电压施加到所述串联存储元件的集合中的特定存储元件的相邻存储元件。所述至少一个控制电路随后对所述相邻存储元件执行编程和验证操作，以提升所述相邻存储元件的阈值电压。所述至少一个控制电路随后对该特定存储元件执行进一步的编程和验证操作，以将该特定存储元件的阈值电压提升到所述第一验证电平之上的第二验证电平，在所述进一步的验证操作期间，将与所述第一趟次电压不同的第二趟次电压施加到所述相邻存储元件。
还可以提供具有用于执行在此提供的方法的可执行代码的相应方法、系统和计算机或处理器可读的存储器件。
附图说明
图1a是NAND串的俯视图。
图1b是图1a的NAND串的等效电路图。
图1c是NAND闪速存储元件阵列的框图。
图2描述NAND串的截面图。
图3描述存储元件集合和相关联的字线的编程顺序。
图4a描述在编程期间施加到存储元件的控制栅极的第一示例脉冲训练。
图4b描述在编程期间施加到存储元件的控制栅极的第二示例脉冲训练。
图5a描述使用较低验证电压的第一编程技术的第一部分。
图5b描述使用较高验证电压的第一编程技术的第二部分。
图6a描述使用中间验证电压的第二编程技术的第一部分。
图6b描述使用较低验证电压的第二编程技术的第二部分。
图6c描述使用较高验证电压的第二编程技术的第三部分。
图6d描述使用中间验证电压和用于C状态的较低验证电压的第三编程技术的第一部分。
图6e描述使用用于A状态和B状态的较低验证电压的第三编程技术的第二部分。
图6f描述使用较高验证电压的第二编程技术的第三部分。
图7a-图7c描述在所有比特线编程操作期间的存储元件的集合。
图7d-图7h描述在偶奇编程操作期间的存储元件的集合。
图8a描述在编程期间用于示例状态的阈值电压分布。
图8b针对大耦合器件和小耦合器件描述示出不同编程趟次之间验证电压的最优变化量的曲线图。
图8c针对大耦合器件和小耦合器件描述在编程期间用于示例状态的阈值电压分布。
图9a描述在WLn上的第一编程趟次期间的存储元件的集合，其中在WLn+1上提供更低的趟次电压。
图9b描述在WLn上的第二编程趟次期间的存储元件的集合，其中在WLn+1上提供更高的趟次电压。
图9c描述在WLn上的第一编程趟次期间的存储元件的集合，其中在WLn+1上提供更低的趟次电压，作为图9a的替换方式。
图9d描述在WLn上的第二编程趟次期间的存储元件的集合，其中在WLn+1上提供更高的趟次电压，作为图9b的替换方式。
图10a在比特线方向上以横截面图示出从WLn+1到WLn的编程期间的存储元件的耦合。
图10b描述基于WLn+1上的不同趟次电压在编程期间关于WLn上的示例状态的有效实际阈值电压分布。
图11描述示例编程处理。
图12a是NAND闪速存储元件的阵列的框图。
图12b是使用单个行/列解码器和读取/写入电路的非易失性存储器的框图。
图13是描述感测块的一个实施例的框图。
图14示出针对全比特线存储器架构或针对奇偶存储器架构将存储器阵列组织成块的示例。
具体实施方式
本发明提供一种用于通过在多趟次编程处理期间补偿电容耦合而改进非易失性存储中的编程精度的方法。
适合于实现本发明的存储器系统的一个示例使用NAND闪速存储器结构，其包括在两个选择栅极之间串联多个晶体管。串联的晶体管和所述选择栅极被称为NAND串。图1a是示出一个NAND串的俯视图。图1b是其等效电路。NAND串包括串联且夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120门控NAND串与比特线126的连接。选择栅极122门控NAND串与源极线128的连接。通过将适当的电压施加到控制栅极120CG控制选择栅极120。通过将适当的电压施加到控制栅极122CG控制选择栅极122。晶体管100、102、104和106中的每一个具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到(或者是)字线WL3(其中，WL表示“字线”)，控制栅极102CG连接到字线WL2，控制栅极104CG连接到WL1，且控制栅极106CG连接到WL0。在一个实施例中，晶体管100、102、104和106均是存储元件，也被称为存储器单元。在其它实施例中，存储元件可包括多个晶体管，或者可以与描述的不同。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。
图1c是描述三个NAND串的电路图。使用NAND结构的闪速存储器系统的典型架构会包括若干NAND串。例如，在具有多得多的NAND串的存储器阵列中示出三个NAND串320、340和360。NAND串中的每一个包括两个选择栅极和四个存储元件。虽然为了简明示出四个存储元件，但现代NAND串可具有例如多达三十二或六十四个存储元件。
例如，NAND串320包括选择栅极322和327以及存储元件323-326，NAND串340包括选择栅极342和347以及存储元件343-346，NAND串360包括选择栅极362和367以及存储元件363-366。每一NAND串通过其选择栅极(例如选择栅极327、347或367)连接到源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串320、340和360通过选择栅极322、342、362等中的选择晶体管连接到相应的比特线321、341和361。这些选择晶体管受漏极选择线SGD控制。在其它实施例中，选择线不一定需要共用NAND串；也就是说，对于不同NAND串可提供不同选择线。WL3连接到用于存储元件323、343和363的控制栅极。WL2连接到用于存储元件324、344和364的控制栅极。WL1连接到用于存储元件325、345和365的控制栅极。WL0连接到用于存储元件326、346和366的控制栅极。可见，每一比特线及相应的NAND串构成该阵列或存储元件集合的列。字线(WL3、WL2、WL1和WL0)构成该阵列或集合的行。每一字线连接该行中每一存储元件的控制栅极。或者，字线自身可以提供控制栅极。例如，WL2提供用于存储元件324、344和364的控制栅极。实际上，字线上可以存在几千个存储元件。
每一存储元件能够存储数据。例如，当存储一比特数字数据时，存储元件的可能阈值电压(VTH)的范围划分为两个范围，这两个范围被分配给逻辑数据“1”和“0”。在NAND类型闪速存储器的一个示例中，在存储器单元被擦除之后，VTH是负值，并且定义为逻辑“1”。在编程操作之后，VTH是正值，并且定义为逻辑“0”。当VTH是负值并且尝试读取时，存储元件会导通，以表示存储有逻辑“1”。当VTH是正值并且尝试读取操作时，存储元件不会导通，这表示存储有逻辑“0”。存储元件也可以存储多电平的信息，例如数字数据的多个比特。在此情况下，VTH的范围划分为数据的电平的数量。例如，如果存储四个级别的信息，则将存在分配给数据值“11”、“10”、“01”和“00”的四个VTH范围。在NAND型存储器的一个示例中，在擦除操作之后VTH是负值，并且定义为“11”。正的VTH值用于“10”、“01”和“00”状态。被编程至存储元件的数据与该存储元件的VTH范围之间的特定关系取决于存储元件采用的数据编码方案。
当对闪速存储元件编程时，编程电压施加到该存储元件的控制栅极，且与该存储元件关联的比特线接地。来自沟道的电子被注入浮置栅极。当电子在浮置栅极中累积时，浮置栅极变为负向充电，并且存储元件的VTH提升。为了将编程电压施加到正被编程的存储元件的控制栅极，该编程电压被施加在适当的字线上。如上所述，NAND串中的每一个的一个存储元件共享同一字线。例如，当对图1c的存储元件324编程时，编程电压也会被施加到存储元件344和364的控制栅极。
图2描述NAND串的截面图。该视图是简化的并且未按比例绘制。NAND串200包括在衬底290上形成的源极侧选择栅极206、漏极侧选择栅极224、以及八个存储元件208、210、212、214、216、218、220和222。这些部件可形成在p阱区域292上，该p阱区域292自身形成在衬底的n阱区域294中。而n阱可形成在p衬底296中。电源线202和203可以分别与p阱区域292和n阱区域294通信。除了具有VBL电势的比特线226之外，还提供具有V源极电势的电源线204。VSGS施加到选择栅极206，VSGD施加到选择栅极224。字线或非易失性存储元件的源极侧指的是面对NAND串的源极端(例如在电源线204)的那一侧，而字线或非易失性存储元件的漏极侧指的是面对NAND串的漏极端(例如在比特线226)的那一侧。在一种方法中，在WL0开始，编程逐个字线地进行。
如开始所述，重要的是，能够将数据精确地编程到存储器器件中的存储元件。通常，由于诸如NAND器件等的非易失性存储器器件已经缩小为越来越小的尺度，因此邻近存储元件之间的间隔也缩小。这导致更大的电容耦合，这意味着来自邻近存储元件的干扰更大。电容耦合包括比特线与比特线耦合以及字线与字线耦合。在典型的全比特线编程方案中，给定字线WLn上的所有存储元件被编程为相应的状态，随后在下一字线WLn+1上编程。在这样的编程方案中，由于来自作为比特线邻居、字线邻居和对角线邻居的存储元件的干扰，WLn存储元件的VTH分布加宽。在这些作用当中，由于相邻字线的存储元件的干扰作用可能是VTH加宽的最大贡献因素。通过使用全比特线编程方案，能够减少由于相邻比特线的存储元件的干扰作用。
此外，在典型的奇偶比特线编程方案中，给定字线WLn上的偶数存储元件被编程为相应的状态，随后对WLn上的奇数存储元件编程。接下来，对WLn+1上的偶数存储元件编程，随后对WLn+1上的奇数存储元件编程，以此类推。此外，奇、偶存储元件可被一起编程，但被单独验证，如结合图4b讨论的那样。在奇偶比特线编程中，至少由于来自作为字线邻居的存储元件的干扰，针对WLn存储元件的VTH分布可类似地加宽。
为了使VTH分布更窄，必须补偿干扰作用。一些可能的方法使用多趟次编程，其中，存储元件在一个趟次中被编程为其最终期望状态之下的偏置电平，随后在另一趟次中实现直至其最终期望状态的剩余部分的编程。被部分编程的状态可被看作初始或“模糊”状态，而被最终编程的状态可被看作“精细”或最终状态。下文讨论了一种示例性多趟次编程技术。
图3描述针对存储元件集合及关联的字线的编程顺序。在此，存储元件的集合(每个存储元件均由正方形表示)与字线WLn-1至WLn+4的集合以及比特线BLi-1至BLi+1的集合通信。所示组件可以是大得多的存储元件、字线和比特线的集合的子集。带圆圈的数字示出编程顺序，包括左手列中的第一编程趟次和右手列中的第二编程趟次。注意，第一或第二趟次表示关于给定字线的顺序。对于与WLn-1(见带圆圈的“1”)关联的被选择的存储元件执行第一编程趟次然后对于与WLn(见带圆圈的“2”)关联的被选择的存储元件执行第一编程趟次。然后对于WLn-1(见带圆圈的“3”)执行第二编程趟次。然后对于WLn+1(见带圆圈的“4”)执行第一编程趟次。然后对于WLn(见带圆圈的“5”)执行第二编程趟次。该处理相应地进行，直到已使用第一趟次和第二趟次二者对最后字线的存储元件进行了编程。该编程顺序可被称为字线前瞻或Z字形序列。
可选地，在例如结合图6a-c讨论的所示第一和第二编程趟次之前，可执行附加的初始编程趟次。
如所述的那样，可使用全比特线编程，其中，无论存储元件是与奇数比特线还是偶数比特线关联，对字线上所有比特线的存储元件编程。然而，也可能存在其它方法，包括以下方法，在该方法中，偶比特线经历编程和验证操作而被编程，随后奇比特线经历编程和验证操作而被编程。在另一方法中，偶比特线和奇比特线二者接收编程脉冲而被一起编程，在此之后，验证偶比特线，并且在此之后验证奇比特线。随后施加下一编程脉冲，处理相应地进行。
图4a描述在编程期间施加到存储元件的控制栅极的第一示例脉冲训练400。该脉冲训练包括在幅度上递增的编程脉冲402、404、406、408、410......、以及在各编程脉冲之间的验证脉冲的集合，包括示例验证脉冲403(例如VVA-PW1、VVB-PW1和VVC-PW1或VVA-PW2、VVB-PW2和VVC-PW2)，以下进一步讨论。脉冲幅度是VPGM1、VPGM2等。脉冲可以在幅度上是固定的，或者，它们例如可以按固定的速率或变化的速率递增。通常，当使用m个数据状态时，使用m-1个验证脉冲。在一种方法中，对于每一编程趟次使用相同的脉冲训练。然而，也可以在不同编程趟次中使用不同的脉冲训练。例如，第二编程趟次相比第一趟次可以使用以更高的初始VPGM开始的脉冲训练。
在一个实施例中，编程脉冲的电压VPGM1以12V开始并且对于每一相继的编程脉冲增加一增量(例如0.5V)，直至达到最大值例如20-25V。在一些实施例中，对于数据被编程至的每一状态(例如状态A、B和C)可具有验证脉冲。在其它实施例中，可以存在更多或更少的验证脉冲。
例如，脉冲训练400可用于全比特线编程期间，或者用于偶奇编程期间。在一种类型的偶奇编程期间，通过重复施加脉冲训练400对偶数比特线的存储元件进行编程和验证，然后通过重复施加脉冲训练400对奇数比特线的存储元件进行编程和验证。
在另一类型的偶奇编程中，如图4b所示，偶数比特线和奇数比特线的存储元件被一起编程，但验证是分开执行的。例如，脉冲训练460包括幅度递增的编程脉冲442、444、446、448、450......、以及在各编程脉冲之间两个集合的验证脉冲，包括示例集合443和445。例如，在一种可能的方法中，在编程脉冲442和444之间，验证脉冲的集合443可以用于验证偶数比特线的存储元件，验证脉冲的集合445可以用于验证奇数比特线的存储元件。
图5a描述使用较低验证电压的被称为完全序列编程的第一编程技术的第一部分。作为示例，存在四个数据状态，包括被擦除状态(E)和三个更高状态A、B和C。可以使用任何数量的状态，包括两个、四个、八个、十六个或更多。存储元件初始处于E状态。第一编程趟次分别对于状态A、B和C使用第一较低的验证电压集合VVA-PW1、VVB-PW1和VVC-PW1。PW1表示多“趟次写入”(PW)编程处理的第一趟次。在第一编程趟次之后，与给定字线关联的存储元件例如具有由虚线表示的VTH分布。具体地说，存储元件被编程为相比用于每一状态的最终电平更低的电平。
图5b描述使用较高验证电压的第一编程技术的第二部分。在图5a的第一趟次之后，第二编程趟次分别对于状态A、B和C使用第二较高的验证电压集合VVA-PW2、VVB-PW2和VVC-PW2。PW2表示多“趟次写入”(PW)编程处理的第二趟次。在第二编程趟次之后，存储元件具有由实线表示的VTH分布。具体地说，存储元件已经被编程为它们的最终期望状态。因此，第二验证电压集合中的每一第n验证电压比第一验证电压集合中的每一第n验证电压更高。
图6a描述使用中间(INT)验证电压的第二编程技术的第一部分。在此，编程处理以三个阶段进行。初始阶段包括对于期望被编程为最终状态B或C的存储元件使用VVINT的编程。期望被编程为最终状态A的存储元件保持为被擦除状态下。该初始阶段可以包括对下数据页面编程。
图6b描述使用较低验证电压的第二编程技术的第二部分。在图6a的初始阶段之后，第一“趟次写入”编程趟次分别对于状态A、B或C使用第一较低验证电压集合VVA-PW1、VVB-PW1和VVC-PW1。期望被编程为最终状态A的存储元件从状态E开始被编程，期望被编程为最终状态B或C的存储元件从状态INT开始被编程。如图5a中那样，存储元件被编程为比最终状态更低的电平。该编程阶段可以是对上数据页面编程的第一趟次。
图6c描述使用较高验证电压的第二编程技术的第三部分。在图6b的第一“趟次写入”编程趟次之后，第二“趟次写入”编程趟次分别对于状态A、B和C使用第二较高验证电压集合VVA-PW2、VVB-PW2和VVC-PW2。期望被编程为由实线表示的最终状态A、B或C的存储元件从由虚线表示的相应较低偏移状态开始被编程。还描述分别用于状态A、B和C的示例性控制栅极读取电压VCGR-A、VCGR-B和VGCR-C，以用于参照。该编程阶段可以是对上数据页面编程的第二趟次。接下来讨论示例性多趟次编程技术的其它细节。
在一个示例性实现中，非易失性存储元件使用四个数据状态在每个存储元件存储两比特数据。例如，假设状态E是被擦除状态，且状态A、B和C是被编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非格雷编码的示例，因为在相邻状态A与B之间这两个比特均发生变化。也可以使用将数据编码至物理数据状态的其它编码方式。每一存储元件存储两个数据页面。为了参照的目的，这些数据页面将被称为上页面和下页面；然而，它们可以被给予其它标记。关于状态A，上页面存储比特0，下页面存储比特1。关于状态B，上页面存储比特1，下页面存储比特0。关于状态C，两个页面皆存储比特数据0。
在初始编程趟次中，下页面被编程。如果下页面要保持数据1，则存储元件状态保持在状态E。如果要将数据编程为0，则存储元件的阈值电压升高，从而存储元件被编程为状态INT。在一个实施例中，在存储元件从状态E被编程为状态INT之后，其在NAND串中的邻居存储元件(WLn+1)然后被关于其下页面进行编程。例如，回顾图1b，在关于存储元件106的下页面被编程之后，关于存储元件104的下页面会被编程。在对存储元件104编程之后，如果存储元件04具有从状态E提升至状态INT的VTH，则浮置栅极对浮置栅极耦合作用将提升存储元件106的表观VTH。这将具有加宽状态INT的VTH分布的作用。当对上页面编程时，VTH分布的这种明显加宽将大部分被补偿。
如果存储元件在状态E下并且上页面保持于1，则存储元件将保持在状态E下。如果存储元件在状态E下并且其上页面数据要被编程为0，则存储元件的VTH将提升，使得存储元件在状态A下。如果存储元件处于INT阈值电压分布中，并且上页面数据保持于1，则存储元件将被编程为最终状态B。如果存储元件在INT阈值电压分布下，并且上页面数据将要变为数据0，则存储元件的VTH将提升，使得存储元件在状态C下。交替状态编码的示例是当上页面数据为1时从分布INT移到状态C，并且当上页面数据是0时移到状态B。
虽然图6a-c提供关于四个数据状态和两个数据页面的示例，但所公开的构思可以应用于具有任何数量的状态和页面的其它实现。
接下来讨论另一编程选择。图6d描述使用中间验证电压和用于C状态的较低验证电压的第三编程技术的第一部分，图6e描述使用用于A状态和B状态的较低验证电压的第三编程技术的第二部分，图6f描述使用较高验证电压的第二编程技术的第三部分。该编程选择也可以减少干扰的影响和邻居单元干扰作用。其主要减少比特线对比特线干扰和编程干扰。这种编程技术的一个示例是“C第一”，其中，C状态表示四个数据状态多电平实现中的最高状态。该技术可以扩展到八个、十六个或其它数量的状态。这些技术包括：在将下状态单元编程为它们的期望的状态之前，将所有最高状态单元编程为它们的期望状态。通常，执行两个或更多趟次，其中，在每一编程趟次中重复编程脉冲序列。例如，在每一趟次中可以应用逐步递增的编程脉冲序列。
在初始编程趟次(图6d)中，使用VVINT作为验证电平对B状态存储元件编程，且使用VVC-PW1作为验证电平对C状态存储元件编程。因此，B状态存储元件和C状态存储元件到达分布INT，此时，B状态存储元件被锁定不进行进一步编程，而C状态存储元件继续被编程至更高。在图6e所示的下一编程趟次中，分别使用较低验证电平VVA-PW1和VVB-PW1对A状态存储元件和B状态存储元件编程。此时，在一种可能的方法中，C状态存储元件被锁定不进行编程。在图6f所示下一编程趟次中，分别使用更高验证电平VVA-PW2、VVB-PW2和VVC-PW2对A、B和C状态存储元件编程。
从图7a至7c关于全比特线操作进行示例性编程序列。所示组件可以是存储元件、字线和比特线的大得多的集合的子集。在全比特线编程操作中，对于选择的字线，所有比特线的存储元件可以被一起编程。
在图7a中，在针对状态“R”(表示任何随机选择的状态)的第一编程趟次中对WLn-1上的存储元件(例如存储元件702、704和706)编程。它们的状态对于WLn上的耦合不重要。该步骤由带圆圈的“1”表示。接下来，参照带圆圈的“2”，在第一编程趟次中对WLn上的存储元件(例如存储元件712、714和716)编程。例如，该趟次可以与图5a、图6b或图6e对应。存储元件712和716被编程为状态“～A”，表示这些存储元件712和716当前处于状态A，但是可以随后到达更高状态；存储元件714被编程为状态“A-PW1，其表示基于其较低验证电平VVA-PW1的状态A。作为示例说明，以存储元件714被编程为状态A作为目标。在该示例中，当选择了子线用于编程时，在每一编程脉冲之后进行验证操作，如先前结合图4讨论的那样。在关于WLn的验证操作期间，由VVA-PW1、VVB-PW1和VVC-PW1表示的较低的验证电压集合中的一个或多个验证电压被施加到WLn，而由VREAD-PASS表示的标称趟次电压被施加到其余字线(包括WLn-1和WLn+1)。该趟次电压用于使未选择的存储元件导通(使其导电)，使得能够对于选择的字线进行感测操作。在WLn+1上，由于存储元件722、724和726尚未被编程，因此它们处于E状态下。
此时，VTH分布相对窄，如图8a中的初始状态所示。图8a示出在编程期间示例状态“X”的VTH分布，例如，其中X是A、B或C状态。x轴表示关于示例目标状态X在选择的字线上的存储元件的VTH。未指出所有状态。y轴表示关于对应VTH的存储元件的个数。针对每一目标状态X，每一存储元件的VTH被编程刚好超过VVX-PW1。
接下来参照图7b和带圆圈的“3”，WLn-1上的存储元件在第二编程趟次中被编程为它们各自的状态“R”。接下来参照带圆圈的“4”，WLn+1上的存储元件在第一编程趟次中被编程为它们各自的状态“R”。此时，VVA-PW1、VVB-PW1和VVC-PW1施加到WLn+1，VREAD-PASS施加到其余字线，包括WLn-1和WLn。由于WLn+1上的编程，WLn上的存储元件受耦合影响，该耦合往往使这些存储元件关于每个状态的VTH分布提升且加宽，从而VTH分布处于每一目标状态的“模糊”或加宽的状态(图8a)下。例如，在图7b中，存储元件714处于“A-模糊”状态下。存储元件712和716可以在任何状态下。
接下来参照图7c和带圆圈的“5”，使用包括例如VVA-PW2、VVB-PW2和VVC-PW2的第二较高的验证电压集合在第二编程趟次中将WLn上的存储元件编程为它们的最终各自状态。该趟次可与例如图5b、图6c或图6f对应。因此，存储元件714被提升到状态A-PW2，该状态A-PW2表示最终A状态。此时，VTH分布也相对窄，如图8a中的最终状态所示。如指示的那样，对于每一目标状态X，WLn上的每一选择的存储元件的VTH被编程刚好到VVX-PW2以上。
在奇偶编程期间，对于选择的字线，偶数比特线上的存储元件可以与奇数比特线上的存储元件分开编程和验证，或者被同时编程但单独验证。作为示例，在图7d-图7h描述的偶奇编程操作中，偶数比特线上的存储元件与奇数比特线上的存储元件被分开编程和验证。此外，编程操作包括其中对下页面编程的初始趟次、对上页面编程的第一趟次、以对该上页面编程的第二趟次，如结合图6a-图6c讨论的那样。
在图7d中，WLn-1上偶比特线BLi上的存储元件704已在初始趟次中被朝向某个状态R编程，在此之后，关于WLn-1的分别在奇比特线BLi-1和BLi+1上的存储元件702和706已经在初始趟次中被朝向某个状态R编程，如带圆圈的“1”表示的那样。此外，如带圆圈的“2”表示的那样，WLn上偶比特线BLi上的存储元件714在初始趟次中编程。在该示例中，我们假设要将存储元件714编程为目标状态A，因此其在初始趟次期间保持在E状态下(因为在初始趟次中仅对要被编程为较高的B状态和C状态的存储元件编程)。在用于WLn的验证操作期间，VINT施加到WLn，VREAD-PASS施加到其它字线。
在图7e中，对WLn上分别在奇比特线BLi-1和BLi+1上的存储元件712和716编程，也如带圆圈的“2”表示的那样。在该示例中，我们假设存储元件712和716分别要被编程为目标状态B和C，从而它们在初始趟次期间被编程为INT状态。同样，在用于WLn的验证操作期间，VINT施加到WLn，VREAD-PASS施加到其它字线。
在图7f中，WLn-1上在偶比特线BLi上的存储元件704已经在第一趟次被朝向某个状态R编程，在此之后，WLn-1的奇比特线BLi-1和BLi+1上的存储元件702和706已经在第一趟次中被朝向某个状态R编程，如带圆圈的“3”表示的那样。随后，WLn+1上在偶比特线BLi上的存储元件724已经在初始趟次被朝向某个状态R编程，在此之后，关于WLn+1的分别在奇比特线BLi-1和BLi+1上的存储元件722和726已经在初始趟次中被朝向某个状态R编程，如带圆圈的“4”表示的那样。随后，WLn上在偶比特线BLi上的存储元件714在第一趟次中被编程为状态A-PW1，在此之后，关于WLn的奇比特线BLi-1和BLi+1上的存储元件712和716在第一趟次被分别朝向状态B-PW1和C-PW1编程，如带圆圈的“5”表示的那样。在关于WLn的验证操作期间，VVA-PW1、VVB-PW1和VVC-PW1施加到WLn，VREAD-PASS施加到其它字线。
在图7g中，WLn+2(未示出)上在偶比特线BLi上的存储元件(未示出)在初始趟次已被朝向某个状态R编程，在此之后，关于WLn+2在奇比特线BLi-1和BLi+1上的存储元件已经在初始趟次被朝向某个状态R编程，要是示出WLn+2则如带圆圈的“7”将表示的那样。随后，WLn+1上在偶比特线BLi上的存储元件724已经在第一趟次被朝向某个状态R编程，在此之后，关于WLn+1在奇比特线BLi-1和BLi+1上的存储元件722和726在第一趟次中被朝向某个状态R编程，如带圆圈的“8”表示的那样。该编程产生对WLn上存储元件的电容耦合，导致存储元件712、714和716分别转移到B-模糊、A-模糊和C-模糊状态。在关于WLn+1的验证操作期间，VVA-PW1、VVB-PW1和VVC-PW1施加到WLn+1，VREAD-PASS施加到其它字线。
在图7h中，WLn上在偶比特线BLi上的存储元件714在第二趟次中被编程为A-PW2，即其最终的期望状态，在此之后，关于WLn在奇比特线BLi-1和BLi+1上的存储元件712和716在第二趟次中分别被编程为B-PW2和C-PW2，即它们的最终的期望状态，如带圆圈的“9”表示的那样。在关于WLn的验证操作期间，VVA-PW2、VVB-PW2和VVC-PW2施加到WLn，VREAD-PASS施加到其它字线。
在全比特线或偶奇编程方法中，通过第二编程趟次使多数干扰作用无效。此外，虽然接着在第二编程趟次中再次对WLn+1编程，但是，由于与第一编程趟次相比，在第二编程趟次中WLn+1上的存储元件的阈值电压提升较小的量，因此WLn作为结果而经历的耦合的量相对小。在该示例中，在WLn上的第二编程趟次的验证操作期间，当将较高的验证电压集合施加到WLn时，由VREAD-PASS表示的与第一编程趟次中相同的标称趟次电压被施加到其余字线，包括WLn-1和WLn+1。
在编程期间，施加到存储元件的编程脉冲(VPGM)将使该存储元件的阈值电压(VTH)增加某一量，该量是该存储元件的VPGM和初始VTH的函数。更高的VPGM导致更高的VTH增加或跳跃，而更高的初始VTH导致较小的VTH增加或跳跃。因此，对于具有给定VPGM的编程脉冲，具有较高VTH的存储元件将比具有较低VTH的存储元件具有更慢的增加或跳跃。此外，在第二编程趟次(PW2)期间，由于存储元件已在第一编程趟次(PW1)期间被编程为特定VTH电平，因此该编程脉冲导致的存储元件VTH的增加较小。存储元件的VTH比VPGM步长大小移动得慢得多，这使得VTH分布更窄。该效应被称为趟次写入效应。因此，因为干扰作用的补偿以及由于趟次写入效应，所以双趟次编程方法使得最终VTH分布更窄。
在这样的多趟次编程方案中，重要参数是用于PW1和PW2的验证电平差。对于给定的字线，在最终VTH分布最窄的PW1验证电平与PW2验证电平之间存在最优验证电平差(ΔVVX)。在一种方法中，ΔVVX＝VVX-PW2-VVX-PW1，使得该同一电平差用于每一状态。然而，还可以根据不同的状态或状态集合而定制将ΔVVX。
图8b所示曲线图示出针对大耦合器件和小耦合器件在不同编程趟次之间验证电压的最优变化量。x轴表示ΔVVX，y轴表示最终VTH分布宽度(在编程完成之后)。此外，示出了两个图线：实线800表示具有相对少量耦合的存储器器件的关系，虚线802表示具有较多量耦合的存储器器件的关系。每一曲线包括最小值，在该最小值处，VTH分布宽度最小。对应的ΔVVX是优化的。通常，由于制造差异、所经历的编程周期的数量、年龄以及其它因素，例如在字线或块中，在编程期间经历的电容耦合的量可能随不同的存储器器件和不同的存储元件或存储元件的集合而变化。
每一曲线具有三个区域。对于图线800而言示出区域I、II和III。在区域I中，ΔVVX小于最优值。换句话说，PW2验证电平(VVX-PW2)非常靠近PW1验证电平(VVX-PW1)。在此情况下，多数存储元件在最初数个编程脉冲内被锁定不进行进一步编程，因此，它们的VTH未明显增加。仅仅对于其VTH落入PW1验证与PW2验证之间的存储元件才经历VTH增加。因此，总VTH分布仍保持非常宽。随着PW2验证电平增加(因此ΔVVX增加)，越来越多的存储元件使它们的VTH落入PW1验证与PW2验证之间，因此，更多存储元件受到PW作用。因此，总VTH分布变窄，直到达到最优ΔVVX的点。在最优ΔVVX，存储元件中的大部分受到PW作用，该PW作用使得VTH宽度最小。
在区域II中，ΔVVX大于最优值，最终VTH分布宽度随ΔVVX变化。随着ΔVVX增加到最优值之上，一些存储元件(主要是靠近模糊状态分布的较低尾部的存储元件)开始失去趟次写入效应，并且随着每一编程脉冲而开始相对大地增加VTH。这些存储元件到达稳定状态，因此它们的VTH以与VPGM步长大小相同的速率增加。这使得VTH分布开始再次加宽。
在区域III中，ΔVVX到达最终VTH分布宽度保持基本恒定(即使在ΔVVX增加时)的点。在存储元件到达PW2验证电平时，几乎所有这些存储元件失去PW作用并且达到稳定状态。然后，它们以与VPGM步长大小相同的速率步进。因此，VTH分布结束时比在大部分存储元件受到PW作用(其在最优ΔVVX处出现)时更宽。
图8c针对大耦合器件和小耦合器件示出在编程期间关于示例状态的阈值电压分布。短虚线和长虚线分别描述具有小量耦合或大量耦合的存储器器件的模糊状态。最优ΔVVX是模糊状态的VTH宽度的函数。如果模糊状态相对更宽，则最优ΔVVX相对更高。对于窄的模糊状态，最优ΔVVX相对更低。通常在模糊VTH分布的中心附近选取最优PW2验证电平VVX-PW2。示出的电平VVX-PW2对于具有大量耦合的器件是最优的。因此，由于从中选取VVX-PW2的模糊VTH分布的中心沿着VTH轴移动到右边，所以，如果模糊状态VTH分布较宽，则最优PW2验证电平也将更高。
模糊状态VTH分布的宽度取决于来自邻近存储元件的干扰量。对于具有较高耦合(例如字线对字线耦合、比特线对比特线耦合或对角线到对角线耦合)的器件，所选择的存储元件的VTH会更多地受到邻近存储元件上的VTH状态的影响，因此导致更多耦合。对于这种器件，相比对于具有较小耦合作用的器件，模糊状态VTH分布将宽得多。结果，最优ΔVVX对于这两个器件也将不同。具有较低耦合的器件往往具有比具有较高耦合的器件更低的最优ΔVVX。
在大规模制造中，从一批次到另一批次或从一单元到另一单元，可能有明显的耦合差异。即使在一个单元内，不同的字线或块可能具有不同的耦合量。因此，从一批次到另一批次、从一器件到另一器件、从一字线到另一字线，等等，最优ΔVVX可不同。因此，在各存储器器件上使用相同ΔVVX不会在所有器件上导致最窄的VTH分布。在这里，提供了一种用于通过动态使用字线耦合而优化用于每一器件的ΔVVX的技术。在该技术中，能够使不同器件之间的最优ΔVVX电平差异小得多，从而能够在各存储器器件上可以使用相同的ΔVVX，同时仍然能够获得窄的最终VTH分布。该技术不需要对于每一器件修整验证电压或ΔVVX电平。或者，如果例如对于不同状态使用不同ΔVVX电平，则能够对于给定状态而在每一存储器器件上使用相同的电平。
如上所述，使用固定的验证电平可以导致每一存储器器件上恒定的ΔVVX，该ΔVVX可能是最优的或者不是最优化。该方法可导致一些器件上较宽的VTH分布。相反，在此提供的技术可以减少关于不同器件的最优PW-验证电平之间的差，使得能够对于每一器件使用相同ΔVVX，同时仍然接近实现最优VTH分布。
在此提供的技术使用字线耦合作用创建随着耦合变化的、PW1验证与PW2验证之间的有效附加偏移，从而当耦合较高时，该作用较高。如所讨论的那样，对于具有较高耦合的器件，最优ΔVVX较大。因此，这种额外偏移帮助我们达到最优电平。通过与第二编程趟次(PW2)相比针对第一编程趟次(PW1)在WLn上的编程验证操作期间将不同电压偏置施加到WLn+1，使用字线耦合作用。
图9a描述在WLn上的第一编程趟次期间的存储元件的集合，其中在该期间在WLn+1上提供较低趟次电压。所示的组件可以是存储元件、字线和比特线的大得多的集合的子集。在示例性编程序列中，对WLn-1的存储元件执行由带圆圈的“1”表示的第一编程趟次。接下来，对WLn的存储元件执行由带圆圈的“2”表示的第一编程趟次。在WLn上的编程期间，执行验证操作，其中，较低验证电压(例如VVA-PW1、VVB-PW1和VVC-PW1)施加到WLn，而同时，对应的较低趟次电压VREAD-PW1施加到WLn+1。标称趟次电压VREAD-PASS可以施加到其余字线，包括WLn-1和WLn+2。
图9b描述在WLn上的第二编程趟次期间的存储元件的集合，其中在该期间，在WLn+1上提供较高趟次电压。继续图9a的示例编程序列，对WLn-1的存储元件执行由带圆圈的“3”表示的第二编程趟次。接下来，对WLn+1的存储元件执行由带圆圈的“4”表示的第一编程趟次。接下来，对WLn的存储元件执行由带圆圈的“5”表示的第二编程趟次。在WLn上的编程期间，执行验证操作，其中，较高验证电压(例如VVA-PW2、VVB-PW2和VVC-PW2)施加到WLn，而同时，对应的较高趟次电压VREAD-PW2施加到WLn+1。标称趟次电压VREAD-PASS可以再次施加到其余字线，包括WLn-1和WLn+2。
注意，由于可能存在其它示例，因此所示编程序列仅是一个可能的示例。通常，当使用多趟次编程时，所提供的技术是最有用的。此外，如上所述，所述的第一和第二编程趟次可出现在初始编程趟次(例如到中间状态)之后，在此情况下，使用三个编程趟次。此外，因为在WLn被完全编程之前对WLn+1编程，所以出现由WLn+1对WLn引起的耦合。在该示例中，在编程序列中，WLn+1在WLn之后。
总之，在WLn上的PW1验证期间，我们在WLn+1上使用VREAD-PW1，且在WLn上的PW2验证期间，我们在WLn+1上使用VREAD-PW2，其中，VREAD-PW1＜VREAD-PW2。此外，我们也可以设置VREAD-PW2＝VREAD-PASS，即在读取和编程验证期间用于未选择的字线的标称或默认电压偏置。在另一方法中，VREAD-PW2＞VREAD-PASS。在示例性实现中，VREAD-PW1是大约3V，VREAD-PW2是大约6-8V。可以基于测试或理论计算而设置VREAD-PW1的最优值。VREAD-PW1可以是VREAD-PW2的大约1/3-2/3，例如为VREAD-PW2的大约1/2。通常，VREAD-PW1或VREAD-PASS的最大值是受限的，从而避免对未选择的存储元件的编程。
与PW2验证相比，对于PW1验证在WLn+1上使用不同的电压偏置，这使得WLn上存储元件的表观VTH在PW1与PW2之间偏移。WLn上存储元件的VTH在PW1验证期间显现为比在PW2验证期间更高。这产生有效PW1和PW2验证电平的附加差异。对于具有更高耦合的器件产生更大的差。这往往自动地减少具有来自WLn+1的较高耦合和较低耦合的器件之间的最优ΔVVX的变化，从而所有器件有效地具有最优ΔVVX。
图9c描述在WLn上的第一编程趟次期间的存储元件的集合，在该期间中，在WLn+1上提供较低趟次电压，作为图9a的替换方式。在此，在上页面的第一和第二编程趟次之前，执行下页面的初始编程趟次。
图9d描述在WLn上的第二编程趟次期间的存储元件的集合，其中在WLn+1上提供较高趟次电压，作为图9b的替换方式。如在图9c中那样，在上页面的第一和第二编程趟次之前，执行下页面的初始编程趟次。
图10a在比特线方向上以截面图形式示出在从WLn+1到WLn的编程期间的存储元件的耦合。其中示出示例存储元件1000和1010。其中每个在浮置栅极之上具有控制栅极。例如，存储元件1000包括浮置栅极FGn之上的控制栅极CGn，存储元件1010包括浮置栅极FGn+1之上的控制栅极CGn+1。
通过在与PW2验证相比的PW1验证期间使用不同的WLn+1电压偏置或趟次电压，WLn上存储元件的表观VTH对于PW1对PW2验证不同。具体地说，当使用较低的WLn+1趟次电压时，由于控制栅极与浮置栅极的耦合，WLn上存储元件的表观VTH显现为较高。另一方面，当WLn+1被偏置得较高时，相同的控制栅极与浮置栅极的耦合提升FGn的电势，因此帮助导通存储元件，因此使其VTH显现为较低。通常，WLn+1与FGn的耦合和FGn与FGn+1的耦合成比例，这允许所述技术对于与不同尺寸成比例的不同代的存储器器件有效。
通常，例如，在感测到存储元件时，当每一个验证电压经由所选择的字线施加到该存储元件的控制栅极时，确定该存储元件是否处于传导状态。如果验证电压超过存储元件的VTH，则存储元件将是传导的(例如导通的)。
在图10a中，Crn是CGn与FGn的耦合比率，Crn+1是CGn+1与FGn+1的耦合比率，其中，Cr＝CFG-CG/CFG(TOTAL)，r1是FGn+1与FGn的耦合比率，其中，r1＝CFG-FG/CFG(TOTAL)，r2是CGn+1与FGn的耦合比率，其中，r2＝CCG-FG/CFG(TOTAL)。符号Cx-y表示x与y之间的电容。因此，CFG-CG表示浮置栅极(FG)与控制栅极(CG)之间的电容，且CFG-FG表示FG与另一FG之间的电容。在VREAD-PW1＜VREAD-PW2的情况下，WLn的存储元件的VTH在PW1期间显现为比在PW2期间更高。PW1验证电平实际上比在外部对其设置的电平更低。这可描述如下：
(1)如果VREAD-PW1＝VREAD-PW2，则有效ΔVVX＝(VVX-PW2-VVX-PW1)。
(2)如果VREAD-PW1＜VREAD-PW2，则有效ΔVVX＝(VVX-PW2-VVX-PW1)+(VREAD-PW2-VREAD-PW1)*(r2+r1*Crn+1)/Crn。
因此，通过使用情况(2)，我们结合r1来在确定ΔVVX。由于邻居干扰或耦合，同一因子(r1)负责VTH加宽。以下结合图10b描述以上公式的影响。
图10b描述基于WLn+1上的不同趟次电压，关于编程期间在WLn上的示例状态的不同VTH分布。x轴表示用于示例目标状态X的VTH。图中未示出所有状态。y轴表示用于相应VTH的存储元件的编号。针对在第一编程趟次中使用WLn+1上的较低趟次电压(VREAD-PW1)以及针对在该第一编程趟次中使用WLn+1上的较高趟次电压(VREAD-PW2)的情况描述VTH分布。
具体地说，VTH分布1024表示当在WLn+1使用比在第二编程趟次中更低的趟次电压时在第一编程趟次之后达到的初始状态。随后，由于当在其第一编程趟次中对WLn+1编程时产生的耦合，实现模糊状态1026。此外，还示出在第二编程趟次之后达到的最终状态的VTH分布1028。当在WLn+1上使用更高的趟次电压时，在第一编程趟次之后达到模糊状态VTH分布1022。通过在WLn+1上使用较高的VREAD-PW2，该模糊状态实际上向下偏移。随后，在WLn上的第二编程趟次之后达到最终状态1028。要表明的是：耦合使得有效模糊状态偏移得更低，这进而增加有效VVVX。
通过使用VREAD-PW1＜VREAD-PW2(而不是它们相等)，有效VVX-PW1向下偏移。因此，使得有效ΔVVX高于外部设置的ΔVVX。较高耦合器件会比较低耦合器件具有更高的有效ΔVVX。因此，通过相同的ΔVVX(实际)设置，我们仍能够为具有不同耦合量的器件获得接近于各自的最优ΔVVX值的有效ΔVVX。结果，能够对于具有不同耦合量的存储器器件实现窄VTH分布和高编程精度。
注意，以上方法能够与其它耦合补偿技术(例如比特线与比特线耦合补偿技术)一起使用。
图11描述示例编程处理。编程操作以步骤1100开始。在步骤1105，索引i被初始为零。步骤1110包括：在选择的字线上使用中间验证电压VVINT并且在未选择的字线上使用标称趟次电压VREAD-PASS对WLi编程。例如，见图6a-图6c。如上文所述的那样，由于一些编程方案不使用该初始趟次，因此这是可选的。如果在判断步骤1115中i＞0，则步骤1120包括：使用更低的验证电压VVX-PW1对WLi-1编程，而在相邻的更高字线WLi上施加更低的趟次电压VREAD-PW1。如果在判断步骤1125中i＞1，则步骤1130包括：使用更高验证电压VVX-PW2对WLi-2编程，而在相邻的更高字线WLi-1上施加更高的趟次电压VREAD-PW2，并且在其余未选择的字线上施加标称趟次电压VREAD-PASS。在步骤1135中索引i递增。
当i＝0时判断步骤1115为否，当i＝1时判断步骤1125为否，在这种情况下，处理继续进入到步骤1135。
判断步骤1140确定索引i是否已经达到k，其中，k是字线的数量，k-1是最后字线或称最高字线。例如，在k＝64的情况下，字线标号从0到63。如果判断步骤1140为否，则处理继续进入步骤1110。如果i＝k，则步骤1145包括：使用更低验证电压VVX-PW1对WLk-1(即最高字线)编程，同时将VREAD-PASS施加到其它字线。在此情况下，不存在更高的字线。步骤1150包括：使用更高验证电压VVX-PW2对WLk-2编程，同时将VREAD-PW2施加到更高字线WLk-1并且将VREAD-PASS施加到其它字线。步骤1155包括：使用更高验证电压VVX-PW2对WLk-1编程，同时将VREAD-PASS施加到其它字线。
图12a示出诸如图1a和图1b所示的NAND存储元件的阵列1100示例。沿着每一列，比特线1106耦合至NAND串1150的漏极选择栅极的漏极端子1126。沿着NAND串的每一行，源极线1104可以连接NAND串的源极选择栅极的所有源极端子1128。
存储元件的阵列划分为大量存储元件块。存储元件块是擦除的单位，这对于闪速EEPROM系统是很普通的。也就是说，每个块包含被一起擦除的最小数量的存储元件。每个块通常划分为多个页面。页面是编程的最小单位。在一行存储元件中通常存储一个或多个数据页面。例如，行通常包含若干交织的页面，或者可以包括一个页面。页面的所有存储元件会被一起读取或编程。此外，页面可以存储来自一个或多个扇区的用户数据。扇区是由主机作为方便的用户数据单位使用的逻辑概念，其通常不包含开销数据，开销数据限于控制器。开销数据可包括从扇区的用户数据计算出的纠错码(ECC)。控制器的一部分(以下描述)当数据正在被编程到阵列中时计算ECC，并且还在数据正在从阵列中被读取时对ECC进行检查。或者，ECC和/或其它开销数据被存储在与用户数据所属的不同的页、甚至不同的块中。
用户数据扇区通常是512字节，对应于磁盘驱动器中扇区的大小。开销数据通常是附加的16-20字节。大量页面形成块，例如从8个页面直至32、64、128或更多个页面中的任何数量。在一些实施例中，一行NAND串构成块。
在一个实施例中，通过将p阱提升到擦除电压(例如14-22V)达到足够的时间段并且在源极和比特线浮置的同时将所选块的字线接地，擦除存储器存储元件。由于电容耦合，未选择的字线、比特线、选择线和c源极也被提升到擦除电压的相当大的部分。因此，所选择的存储元件的隧道氧化物层被施加强电场，并且随着浮置栅极的电子通常通过Fowler-Nordheim隧穿机制被发射到衬底侧，所选择的存储元件的数据被擦除。随着电子从浮置栅极被传送到p阱区域，被选择的存储元件的VTH降低。可以对整个存储器阵列、单独的块或另一单位的存储元件执行擦除。
图12b是使用单个行/列解码器和读取/写入电路的非易失性存储器的框图。该示图示出根据本发明一个实施例的具有用于对存储元件的页面并行读取和编程的读取/写入电路的存储器器件1296。存储器器件1296可以包括一个或多个存储器管芯1298。存储器管芯1298包括存储元件的二维阵列1100、控制电路1210和读取/写入电路1265。在一些实施例中，存储元件的阵列可以是三维的。存储器阵列1100可经由行解码器1230通过字线寻址以及经由列解码器1260通过比特线寻址。读取/写入电路1265包括多个感测块1200，并且允许存储元件页面被并行读取或者编程。通常，控制器1250与一个或多个存储器管芯1298包括在相同的存储器器件1296(例如可移除存储卡)中。命令和数据经由线路1220在主机与控制器1250之间传递以及经由线路1218在控制器与一个或多个存储器管芯1298之间传递。
控制电路1210与读取/写入电路1265协作，以对存储器阵列1100执行存储器操作。控制电路1210包括状态机1212、片上地址解码器1214和功率控制模块1216。状态机1212提供存储器操作的芯片级控制，并且可以包括ECC解码引擎。片上地址解码器1214提供主机或存储器控制器使用的地址与解码器1230和1260使用的硬件地址之间的地址接口。功率控制模块1216控制在存储器操作期间提供给字线和比特线的功率和电压。
在一些实现中，图12b的一些组件可以组合。在不同的设计中，所述组件中除了存储元件阵列1100之外的一个或多个(单独的或组合在一起)可以被认为是管理电路。例如，一个或多个管理电路可以包括控制电路1210、状态机1212、解码器1214/1260、功率控制1216、感测块1200、读取/写入电路1265、控制器1250等中的任何一个或其组合。
在另一方法中，非易失性存储器系统使用双行/列解码器和读取/写入电路，其中，通过各种外围电路对存储器阵列200的存取是在该阵列的相对两侧以对称方式实现的，从而每一侧的存取线路和电路的密度减少一半。因此，两个行解码器、两个列解码器、读取/写入电路从底部连接到比特线，读取/写入电路从阵列1100的顶部连接到比特线。
图13是描述感测块的一个实施例的框图。单个感测块1200划分为芯部分(被称为感测模块1280)和公共部分1290。在一个实施例中，对于每一比特线会具有单独的感测模块1280，且对于多个感测模块1280的集合会具有一个公共部分1290。在一个示例中，感测块会包括一个公共部分1290和八个感测模块1280。一个组中的每一感测模块会经由数据总线1272与关联的公共部分通信。对于更多的细节，参照2006年6月29日公开的题为“Non-Volatile Memory andMethod with Shared Processing for an Aggregate of Sense Amplifiers”的U.S.2006/0140007，通过其引用而全部并入本文。
感测模块1280包括感测电路1270，其确定所连接的比特线中的传导电流是大于还是小于预定阈值电平。感测模块1280还包括比特线锁存器1282，其用于设置所连接的比特线上的电压条件。例如，比特线锁存器1282中锁存的预定状态将导致所连接的比特线被拉到指出编程禁止的状态(例如1.5-3V)。
公共部分1290包括处理器1292、数据锁存器1294的集合和I/O接口1296，该I/O接口耦合在数据锁存器1294的集合与数据总线1220的集合之间。处理器1292执行计算。例如，其功能之一在于：确定被感测到的存储元件中存储的数据，并且将确定的数据存储在数据锁存器集合中。数据锁存器1294的集合用于在读取操作期间存储由处理器1292确定的数据比特。其还用于在编程操作期间存储从数据总线1220导入的数据比特。导入的数据比特代表要被编程到存储器中的写入数据。I/O接口1296在数据锁存器1294与数据总线1220之间提供接口。
在读取或感测期间，系统的操作在状态机1212的控制之下，该状态机222控制将不同控制栅极电压供应给寻址到的存储元件。随着逐步经过与存储器所支持的各种存储器状态对应的各种预定控制栅极电压，感测模块1280可以在这些电压之一处跳变，并且将从感测模块1280经由总线1272提供输出给处理器1292。此时，处理器1292通过考虑感测模块的跳变事件以及关于从状态机经由输入线1293施加的控制栅极电压的信息确定所得的存储器状态。然后计算用于存储器状态的二进制编码，并且将所得的数据比特存储在数据锁存器1294中。在芯部分的另一实施例中，比特线锁存器1282具有双重职责，既作为用于对感测模块1280的输出进行锁存的锁存器，又作为如上所述的比特线锁存器。
可以想到，一些实现方式将包括多个处理器1292。在一个实施例中，每一处理器1292将包括输出线(未示出)，从而每一输出线是线或(wired-OR)在一起的。在一些实施例中，输出线在被连接到线OR的线之前反转。因为接收线OR的线的状态机可以确定正被编程的所有比特何时达到期望的电平，所以这种配置使得能够在编程验证处理期间快速地确定编程处理何时已完成。例如，当每一比特均已达到其期望的电平时，用于该比特的逻辑零会被发送到线OR的线(或者数据1反转)。当所有比特输出数据0(或反转的数据1)时，于是状态机获知要终止编程处理。因为每一处理器均与八个感测模块通信，所以状态机需要八次读取线OR的线，或者向处理器1292添加逻辑以累加关联的比特线的结果，从而状态机仅需读取线OR的线一次。类似地，通过正确地选取逻辑电平，全局状态机可以检测何时第一比特改变其状态并且相应地改变算法。
在编程或验证期间，待编程的数据从数据总线1220存储在数据锁存器1294的集合中。在状态机的控制之下的编程操作包括施加到寻址到的存储元件的控制栅极的一系列编程电压脉冲。每一编程脉冲之后紧跟着读回(验证)，以确定是否已将存储元件编程为期望的存储器状态。处理器1292相对于期望的存储器状态监视读回的存储器状态。当二者吻合时，处理器1292设置比特线锁存器1282，以使比特线被拉到指出编程禁止的状态。这禁止耦合到比特线的存储元件被进一步编程，即使在其控制栅极上出现编程脉冲时也是如此。在其它实施例中，处理器在初期加载比特线锁存器1282，并且感测电路在验证处理期间将其设置为禁止值。
数据锁存器栈1294包含与感测模块对应的数据锁存器的栈。在一个实施例中，每感测模块1280存在三个数据锁存器。在一些实现方式中(但不要求)，数据锁存器被实现为移位寄存器，从而其中存储的并行数据被转换为用于数据总线1220的串行数据，反之亦然。在优选实施例中，与m个存储元件的读取/写入块对应的所有数据锁存器可以链接在一起，以形成块移位寄存器，从而数据块可以通过串行传送而输入或输出。具体地说，调整一排读取/写入模块，从而其数据锁存器集合中的每一个会仿佛它们为整个读取/写入块的移位寄存器的一部分那样将数据依次移入或者移出数据总线。
图14示出对于全比特线存储器架构或对于奇偶存储器架构将存储器阵列组织成为块的示例。下面描述存储器阵列1100的示例性结构。作为一个示例，NAND闪速EEPROM被描述为划分为1,024个块。每一块中存储的数据可被同时擦除。在一个实施例中，块是同时擦除的存储元件的最小单位。在该示例中，在每一块中存在与比特线BL0、BL1、......、BL8511对应的8,512个列。在一个被称为全比特线(ABL)架构(架构1410)的实施例中，在读取和编程操作期间可以同时选择块的所有比特线。在公共字线上且连接到任何比特线的存储元件能够被同时编程。
在提供的示例中，四个存储元件串联以形成NAND串。虽然示出四个存储元件被包括于每一NAND串中，但可以使用多于四个或少于四个(例如16、32、64个或另一数量)。NAND串的一个端子经由漏极选择栅极(其连接到选择栅极漏极线SGD)连接到对应的比特线，另一端子经由源极选择栅极(其连接到选择栅极源极线SGS)连接到c源极。
在另一被称为奇偶架构(架构1400)的实施例中，比特线划分为偶比特线(BLe)和奇比特线(BLo)。在奇/偶比特线架构中，在一个时间对沿着公共字线且连接到奇数比特线的存储元件进行编程，而在另一时间对沿着公共字线且连接到偶数比特线的存储元件进行编程。在该示例中，在每一块中存在划分为偶列和奇列的8,512个列。在该示例中，示出四个存储元件串联以形成NAND串。虽然示出每一NAND串中包括四个存储元件，但可以使用多于四个或少于四个的存储元件。
在读取和编程操作的一个配置期间，同时选择4,256个存储元件。选择的存储元件具有相同字线和相同种类的比特线(例如奇或偶)。因此，形成逻辑页面的532字节数据可被同时读取或编程，并且存储器的一个块可存储至少八个逻辑页面(四个字线，每一字线具有奇页面和偶页面)。对于多状态存储元件，当每一存储元件存储两个数据比特时(其中，这两个比特中的每一个存储在不同页面中)，一个块存储十六个逻辑页面。也可以使用其它大小的块和页面。
对于ABL或奇偶架构，通过将p阱提升到擦除电压(例如20V)并且将选择的块的字线接地，可以擦除存储元件。源极和比特线浮置。可以对整个存储器阵列、单独的块或作为存储器器件一部分的另一单位的存储元件执行擦除。电子从存储元件的浮置栅极传递到p阱区域，从而存储元件的VTH变为负值。
在读取和验证操作中，选择栅极(SGD和SGS)连接到范围2.5-4.5V中的电压，未选择的字线(例如当WL2是所选择的字线时为WL0、WL1和WL3)提升到读取趟次电压VREAD(通常是在从4.5V到6V的范围中的电压)以使晶体管作为传递栅极操作。选择的字线WL2被连接到一电压，对于每一读取和验证操作指定该电压的电平，以确定所关注的存储元件的VTH是在该电平之上还是之下。例如，在关于双电平存储元件的读取操作中，选择的字线WL2可以接地，从而检测出VTH是否高于0V。在关于双电平存储元件的验证操作中，选择的字线WL2连接到例如0.8V，从而验证VTH是否已经达到至少0.8V。源极和p阱为0V。选择的比特线(其假设为偶比特线(BLe))被预充电到例如0.7V的电平。如果VTH高于字线上的读取或验证电平，则由于非传导的存储元件，所以与感兴趣的存储元件关联的比特线(BLe)的电势电平保持该高电平。另一方面，如果VTH低于读取或验证电平，则因为传导的存储元件使比特线放电，所以所关注的比特线(BLe)的电势电平下降到低电平，例如小于0.5V。由此通过连接到比特线的电压补偿器感测放大器可以检测存储元件的状态。
上述的擦除、读取和验证操作根据现有技术执行。因此，本领域技术人员可以改变很多所述细节。也可以使用本领域已知的其它擦除、读取和验证技术。
上文中提供了对本发明的具体描述以用于进行阐述和说明。但并非要穷举或者将本发明限于所公开的精确形式。根据以上教导，可实现很多修改和变型。上述实施例被选取用于最佳地解释本发明的原理及其实际应用，从而使得本领域技术人员能够以不同的实施例并利用适于特定预期用途的不同变型来最佳地利用本发明。本发明的范围要由所附权利要求来定义。

Claims (15)

1.一种用于操作非易失性存储的方法，包括：
(a)对串联存储元件的集合(200)中的特定存储元件(714)执行编程和验证操作，以将该特定存储元件的阈值电压提升到第一验证电平(Vva-pw1、Vvb-pw1、Vvc-pw1、Vvx-pw1)，以及在所述验证操作期间，将第一趟次电压(Vread-pw1)施加到所述串联存储元件的集合中的所述特定存储元件的相邻存储元件(724)；
(b)随后，对所述相邻存储元件执行编程和验证操作，以提升所述相邻存储元件的阈值电压；
(c)随后，对所述特定存储元件执行进一步的编程和验证操作，以将所述特定存储元件的阈值电压提升到所述第一验证电平之上的第二验证电平(Vva-pw2、Vvb-pw2、Vvc-pw2、Vvx-pw2)，且在所述进一步的验证操作期间，将与所述第一趟次电压不同的第二趟次电压(Vread-pw2)施加到所述相邻存储元件。
2.如权利要求1所述的方法，其中，步骤(b)将所述相邻存储元件的阈值电压提升到所述第一验证电平，所述方法还包括：
(d)在步骤(c)之后，对所述相邻存储元件执行进一步的编程和验证操作，以将所述相邻存储元件的所述阈值电压提升到所述第二验证电平。
3.如权利要求1或2所述的方法，其中：
所述第一趟次电压小于所述第二趟次电压。
4.如权利要求1所述的方法，还包括：
在步骤(a)中将所述第一趟次电压施加到所述相邻存储元件时，以及在步骤(c)中将所述第二趟次电压施加到所述相邻存储元件时，将相同的趟次电压(Vread-pass)施加到所述存储元件的集合中的至少一个其它存储元件。
5.如权利要求1所述的方法，其中，
所述相邻存储元件按编程顺序在所述特定存储元件之后。
6.权利要求1所述的方法，其中，
在步骤(a)的开始，所述特定存储元件的阈值电压处于被擦除状态(E)。
7.权利要求1所述的方法，其中，
在步骤(a)的开始，所述特定存储元件的阈值电压处于在所述第一验证电平之下且在被擦除状态(E)之上的中间电平(INT)。
8.一种非易失性存储装置，包括：
串联存储元件的集合(200)；以及
至少一个控制电路(1210、1250)，该至少一个控制电路用于：(a)对串联存储元件的集合中的特定存储元件(714)执行编程和验证操作，以将该特定存储元件的阈值电压提升到第一验证电平(Vva-pw1、Vvb-pw1、Vvc-pw1、Vvx-pw1)，且在所述验证操作期间，将第一趟次电压(Vread-pw1)施加到所述串联存储元件的集合中的所述特定存储元件的相邻存储元件(724)；(b)随后，对所述相邻存储元件执行编程和验证操作，以提升所述相邻存储元件的阈值电压；以及(c)随后，对所述特定存储元件执行进一步的编程和验证操作，以将该特定存储元件的阈值电压提升到在所述第一验证电平之上的第二验证电平(Vva-pw2、Vvb-pw2、Vvc-pw2、Vvx-pw2)，且在所述进一步的验证操作期间，将与所述第一趟次电压不同的第二趟次电压(Vread-pw2)施加到所述相邻存储元件。
9.如权利要求8所述的非易失性存储装置，其中，对所述特定存储元件执行的所述进一步的编程和验证操作将所述相邻存储元件的阈值电压提升到所述第一验证电平，且在对所述特定存储元件执行所述进一步的编程和验证操作之后，所述至少一个控制电路对所述相邻存储元件执行进一步的编程和验证操作，以将所述相邻存储元件的阈值电压提升到所述第二验证电平。
10.如权利要求8或9所述的非易失性存储装置，其中：
所述第一趟次电压小于所述第二趟次电压。
11.如权利要求8所述的非易失性存储装置，其中：
在NAND串中设置所述串联存储元件的集合。
12.如权利要求8所述的非易失性存储装置，其中：
在将所述第一趟次电压施加到所述相邻存储元件时，以及在将所述第二趟次电压施加到所述相邻存储元件时，所述至少一个控制电路将相同的趟次电压(Vread-pass)施加到所述存储元件的集合中的至少一个其它存储元件。
13.如权利要求8所述的非易失性存储装置，其中：
所述相邻存储元件按编程顺序在特定存储元件之后。
14.如权利要求8所述的非易失性存储装置，其中：
当所述至少一个控制电路对所述特定存储元件开始执行编程和验证操作时，所述特定存储元件的阈值电压处于被擦除状态(E)。
15.如权利要求8所述的非易失性存储装置，其中：
当所述至少一个控制电路对所述特定存储元件开始执行编程和验证操作时，所述特定存储元件的阈值电压处于在所述第一验证电平之下且在被擦除状态(E)之上的中间电平(INT)。
CN2009801414317A 2008-10-16 2009-09-23 使用字线耦合的用于存储器的多趟次编程 Active CN102187399B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/252,727 US7839687B2 (en) 2008-10-16 2008-10-16 Multi-pass programming for memory using word line coupling
US12/252,727 2008-10-16
PCT/US2009/057984 WO2010044993A1 (en) 2008-10-16 2009-09-23 Multi-pass programming for memory using word line coupling

Publications (2)

Publication Number Publication Date
CN102187399A CN102187399A (zh) 2011-09-14
CN102187399B true CN102187399B (zh) 2013-12-11

Family

ID=41314562

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801414317A Active CN102187399B (zh) 2008-10-16 2009-09-23 使用字线耦合的用于存储器的多趟次编程

Country Status (7)

Country Link
US (1) US7839687B2 (zh)
EP (1) EP2345038B1 (zh)
JP (1) JP5396481B2 (zh)
KR (1) KR101595045B1 (zh)
CN (1) CN102187399B (zh)
TW (1) TWI480878B (zh)
WO (1) WO2010044993A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8064252B2 (en) 2008-11-21 2011-11-22 Micron Technology, Inc. Multi-pass programming in a memory device
KR101015758B1 (ko) * 2009-05-29 2011-02-22 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이를 이용한 프로그램 동작 방법
US8310870B2 (en) * 2010-08-03 2012-11-13 Sandisk Technologies Inc. Natural threshold voltage distribution compaction in non-volatile memory
US8472280B2 (en) * 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
KR101798013B1 (ko) * 2010-12-30 2017-11-16 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US8681562B2 (en) 2011-01-10 2014-03-25 Micron Technology, Inc. Memories and methods of programming memories
KR20130034919A (ko) * 2011-09-29 2013-04-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20130071686A (ko) * 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US8988942B2 (en) 2012-07-02 2015-03-24 Sandisk Technologies Inc. Methods for extending the effective voltage window of a memory cell
KR20140076128A (ko) * 2012-12-12 2014-06-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 동작 방법과, 이를 포함하는 데이터 처리 시스템
US9047970B2 (en) 2013-10-28 2015-06-02 Sandisk Technologies Inc. Word line coupling for deep program-verify, erase-verify and read
US9251903B2 (en) 2014-03-13 2016-02-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof
US9767894B2 (en) 2014-06-09 2017-09-19 Micron Technology, Inc. Programming memories with stepped programming pulses
US9423961B2 (en) 2014-09-08 2016-08-23 Apple Inc. Method to enhance programming performance in multilevel NVM devices
US9548124B1 (en) 2015-10-14 2017-01-17 Sandisk Technologies Llc Word line dependent programming in a memory device
US9711211B2 (en) 2015-10-29 2017-07-18 Sandisk Technologies Llc Dynamic threshold voltage compaction for non-volatile memory
JP6502880B2 (ja) 2016-03-10 2019-04-17 東芝メモリ株式会社 半導体記憶装置
US11238933B2 (en) 2018-02-26 2022-02-01 Samsung Electronics Co., Ltd. Non-volatile memory device including a verify circuit to control word and bit line voltages and method of operating the same
US10510413B1 (en) 2018-08-07 2019-12-17 Sandisk Technologies Llc Multi-pass programming with modified pass voltages to tighten threshold voltage distributions
US10937512B2 (en) 2019-01-22 2021-03-02 International Business Machines Corporation Managing programming errors in NAND flash memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007143399A2 (en) * 2006-06-02 2007-12-13 Sandisk Corporation Nand flash verify method with different compensated pass voltages
CN101199022A (zh) * 2005-04-05 2008-06-11 桑迪士克股份有限公司 对非易失性存储设备中的耦合的补偿

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210259B2 (ja) * 1996-04-19 2001-09-17 株式会社東芝 半導体記憶装置及び記憶システム
US6134140A (en) * 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
JPH11163173A (ja) * 1997-09-26 1999-06-18 Sony Corp 不揮発性半導体記憶装置と、その読み出し方法、及び書き込み方法
JP3886673B2 (ja) 1999-08-06 2007-02-28 株式会社東芝 不揮発性半導体記憶装置
KR100463194B1 (ko) 2001-02-16 2004-12-23 삼성전자주식회사 낸드형 플래쉬 메모리 장치의 프로그램 방법
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6781877B2 (en) 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
JP4329703B2 (ja) * 2005-02-16 2009-09-09 セイコーエプソン株式会社 照明装置、電気光学装置、電子機器
US7196928B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
ITRM20050310A1 (it) * 2005-06-15 2006-12-16 Micron Technology Inc Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash.
KR100691379B1 (ko) 2005-06-24 2007-03-09 삼성전자주식회사 프로그램 동작 안정성이 향상된 불휘발성 반도체 메모리장치 및 이에 대한 프로그램 구동방법
US7355889B2 (en) 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US7447094B2 (en) * 2005-12-29 2008-11-04 Sandisk Corporation Method for power-saving multi-pass sensing in non-volatile memory
US7486561B2 (en) 2006-06-22 2009-02-03 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7616505B2 (en) 2006-12-28 2009-11-10 Sandisk Corporation Complete word line look ahead with efficient data latch assignment in non-volatile memory read operations
US7616506B2 (en) 2006-12-28 2009-11-10 Sandisk Corporation Systems for complete word line look ahead with efficient data latch assignment in non-volatile memory read operations
US7606070B2 (en) 2006-12-29 2009-10-20 Sandisk Corporation Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
US7616500B2 (en) 2007-02-20 2009-11-10 Sandisk Corporation Non-volatile storage apparatus with multiple pass write sequence
US7652929B2 (en) * 2007-09-17 2010-01-26 Sandisk Corporation Non-volatile memory and method for biasing adjacent word line for verify during programming
KR101403337B1 (ko) * 2008-07-08 2014-06-05 삼성전자주식회사 메모리 장치의 작동 방법
US8130552B2 (en) * 2008-09-11 2012-03-06 Sandisk Technologies Inc. Multi-pass programming for memory with reduced data storage requirement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101199022A (zh) * 2005-04-05 2008-06-11 桑迪士克股份有限公司 对非易失性存储设备中的耦合的补偿
WO2007143399A2 (en) * 2006-06-02 2007-12-13 Sandisk Corporation Nand flash verify method with different compensated pass voltages

Also Published As

Publication number Publication date
KR20110084256A (ko) 2011-07-21
WO2010044993A1 (en) 2010-04-22
JP5396481B2 (ja) 2014-01-22
JP2012506103A (ja) 2012-03-08
US20100097861A1 (en) 2010-04-22
KR101595045B1 (ko) 2016-02-17
US7839687B2 (en) 2010-11-23
TWI480878B (zh) 2015-04-11
EP2345038A1 (en) 2011-07-20
TW201032235A (en) 2010-09-01
EP2345038B1 (en) 2016-10-26
CN102187399A (zh) 2011-09-14

Similar Documents

Publication Publication Date Title
CN102187399B (zh) 使用字线耦合的用于存储器的多趟次编程
CN102177554B (zh) 补偿在非易失性存储器中的读操作期间的耦合
CN102160119B (zh) 非易失性存储器中感测期间的基于数据状态的温度补偿
CN102037516B (zh) 用于增加非易失性存储器中的沟道升压的增强的位线预充电方案
CN102138181B (zh) 非易失性存储器以及其操作方法
CN101796590B (zh) 具有源极偏压全位线感测的非易失性存储器
CN102292775B (zh) 存储器的适应性擦除和软编程
CN101095199B (zh) 非易失性存储系统和用于编程非易失性存储器的方法
CN101006519B (zh) 非易失性存储器系统及其编程的方法
CN102906820B (zh) 用同步耦合编程非易失性存储器
CN102077298B (zh) 在非易失性存储器中的读取干扰减轻
CN102667948B (zh) 减小存储器沟道与浮置栅极耦合的数据状态相关沟道升压
CN102150216B (zh) 具有降低的数据存储要求的存储器的多遍编程
CN102160118B (zh) 非易失性存储器阵列的最后字线的数据保持的改进
CN101405812B (zh) 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作
CN102057439B (zh) 使用下拉到调压的源极电压以移除系统噪声的非易失性存储器中的感测
CN101584004B (zh) 使用早期源极侧升压减少非易失性存储装置中的编程干扰
CN101796591B (zh) 使用针对改进感测的不同参考电平的非易失性存储器中的粗略/精细编程验证
CN102985976B (zh) 包括减小其他存储单元的影响的对非易失性存储器的编程
CN103814408A (zh) 用于非易失性存储器的部分编程块的读取补偿
CN101199024B (zh) 利用改变字线条件来补偿较慢擦除的存储器单元以擦除非易失性存储器
CN101779247B (zh) 在非易失性存储器中的读取操作期间减小功耗
CN107112047A (zh) 用于在非易失性存储器中区块编程的部分区块擦除
CN105190763A (zh) 在编程期间降低非易失性存储装置的nand串选择栅极电压
CN102549673A (zh) 用较小通道电压干扰和浮栅极到控制栅极泄漏对存储器编程

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SANDISK CORPORATION

Free format text: FORMER OWNER: SANDISK CORP.

Effective date: 20120629

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; TO: 75024

TA01 Transfer of patent application right

Effective date of registration: 20120629

Address after: Seventy-five thousand and twenty-four Texas Plano Parkway north of Dallas No. 6900 legacy Town Center

Applicant after: Sandisk Corp.

Address before: American California

Applicant before: Sandisk Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP03 Change of name, title or address

Address after: texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: Texas Plano Parkway north of Dallas No. 6900 legacy Town Center

Patentee before: Sandisk Corp.