CN102203872B - 用于可逆电阻转换存储材料的设置和重置检测电路 - Google Patents

用于可逆电阻转换存储材料的设置和重置检测电路 Download PDF

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Abstract

一种用于对存储器件中的可逆电阻转换存储元件执行设置或重置处理的电路。施加斜坡变化电压到存储单元并且恒定地监控电压状态，使得可以一完成设置或重置处理就释放电压，避免对存储单元的可能扰动。一个设置电路利用电流源使电压斜坡变化，同时利用运算放大回路检测电流峰值。一个重置电路利用运算放大回路使电压斜坡变化，同时通过持续引出在峰值电流的电流来检测电流峰值，以保持输出信号稳定。另一设置电路利用运算放大回路和源跟随器构造使电压斜坡变化。另一重置电路利用运算放大回路和源跟随器构造以及电平变换使电压斜坡变化，以降低功率消耗。实现了更快的检测和切断以及稳定的操作。

Description

用于可逆电阻转换存储材料的设置和重置检测电路
相关申请的交叉引用
本申请要求享有在2008年10月6日提交的美国临时专利申请No.61/103,225的权益，将其通过引用结合于此。
技术领域
本发明涉及数据存储的技术。
背景技术
多种材料显示出可逆电阻转换性能。这些材料包括硫族化物、碳聚合物(carbon polymer)、钙钛矿以及某些金属氧化物和氮化物。具体地，存在仅包括一种金属且表现出可靠的电阻转换性能的金属氧化物和氮化物。该类金属氧化物包括，例如，NiO、Nb2O5、TiO2、HfO2、Al2O3、MgOx、CrO2、VO、BN和AlN，如由Pagnia和Sotnick在Phys.Stat.Sol.(A)108，11-65(1988)的“Bistable Switching in ElectroformedMetal-Insulator-Metal Device”中所述的。这些材料的其中之一的层可以形成为例如相对低电阻状态的初始状态。在施加足够的电压后，该材料转换为稳定的高电阻状态。这种电阻转换是可逆的，使得随后适当的电流或电压的施加可以用于使电阻转换材料返回到稳定的低电阻状态。这种变换可以重复多次。对于一些材料，初始状态是高电阻而不是低电阻。设置过程(set process)可以涉及将材料从高电阻转换到低电阻，而重置过程(resetprocess)可以涉及将材料从低电阻转换到高电阻。
这些可逆电阻转换材料在用于非易失性存储器阵列方面受到关注。例如，一种电阻状态可以对应于数据“0”，而另一种电阻状态对应于数据“1”。这些材料中的一些可以具有两种以上的稳定电阻状态。
存储元件或单元由可逆电阻转换材料形成的非易失性存储器是已知的。例如，2005年5月9日提交且发明名称为“Rewriteable Memory CellComprising A Diode And A Resistance-Switching Material”的公开号为2006/0250836的美国专利申请，在此通过引用结合其全部内容，描述了包括与可逆电阻转换材料(诸如金属氧化物或金属氮化物)串联耦接的二极管的可重写非易失性存储单元。
然而，控制转换过程是个难题。例如，如果施加不充足的电压，则单元可能不改变状态。另一方面，如果将不必要的高电压施加到一个单元，则其它单元可能被料想不到地扰乱并改变状态。此外，由于制造变化，不同的存储单元可以在不同的施加电压转换。
发明内容
提出了用于检测存储器件中的可逆电阻转换元件的设置和重置过程的装置。
在一个实施例中，一种用于检测存储器件中可逆电阻转换元件的设置过程的装置包括耦接到可逆电阻转换元件的位线。还提供电流源。位线连接为电流源的电流镜，并且电流源使得位线的电压斜坡上升直到位线的电压足够将可逆电阻转换元件的电阻转换到更低级别。峰值检测器耦接到位线。当可逆电阻转换元件的电阻转换时，该峰值检测器进行检测。
在另一实施例中，用于检测存储器件中的可逆电阻转换元件的重置过程的装置包括运算放大器，其中斜坡上升的电压被输入到运算放大器的第一输入端子。位线耦接到可逆电阻转换元件。运算放大器在位线中生成电压，该电压对应于斜坡上升的电压而增加直到位线中的电压达到足够将可逆电阻转换元件的电阻转换到更高级别的电平。还提供感测线，其中运算放大器在感测线中生成电流，该电流对应于斜坡上升的电压而增加直到电阻转换元件的电阻转换到更高级别。峰值检测器耦接到感测线。当电阻转换元件的电阻转换时，峰值检测器进行检测，并且峰值检测器包括在电阻转换元件转换之前和之后从感测线引出电流的电路。
在另一实施例中，一种用于检测设置过程的装置包括运算放大器，其中斜坡上升的电压被输入到运算放大器的第一输入端子。第一晶体管具有耦接到运算放大器的栅极。运算放大器在栅极处提供电压，并且在第一晶体管的源极处的电压跟随在栅极处的该电压。位线耦接到可逆电阻转换元件并耦接到第一晶体管的源极。比较器具有耦接到第一晶体管的漏极的第一输入端子以及接收固定参考电压的第二输入端子。
在另一实施例中，一种用于检测重置过程的装置包括运算放大器，其中斜坡上升的电压被输入到运算放大器的第一输入端子。第一晶体管具有耦接到运算放大器的栅极。运算放大器在栅极处提供电压，并且在第一晶体管的源极处的电压跟随在栅极处的该电压。位线耦接到可逆电阻转换元件并耦接到第一晶体管的源极。感测线连接为位线的镜像。峰值检测器耦接到感测线以当可逆电阻转换元件的电阻转换到更高级别时进行检测。
还可以提供对应的方法、系统和具有用于执行在此提供的方法的可执行代码的计算机可读存储器件或处理器可读存储器件。
附图说明
图1是具有可逆电阻转换元件的存储单元的一个实施例的简化透视图；
图2是由多个图1的存储单元形成的第一存储级的一部分的简化透视图；
图3是三维存储器阵列的一部分的简化透视图；
图4是三维存储器阵列的一部分的简化透视图；
图5是具有可逆电阻转换元件的存储单元的另一实施例的简化透视图；
图6是存储器系统的一个实施例的方框图；
图7是描绘可逆电阻转换元件的I-V特性的曲线图；
图8描述了用于读取存储单元的状态的电路；
图9a是用于控制存储单元的设置过程的电路的一个实施例的示意图，而图9b提供了相关的信号电平与时间的关系；
图9c描绘了n型MOSEFT的漏电流与栅源电压特性；
图9d描绘了p型MOSEFT的漏电流与栅源电压特性；
图9e描绘了MOSEFT的漏电流与漏源电压特性；
图10a是用于控制存储单元的重置过程的电路的一个实施例的示意图，而图10b提供了相关的信号电平与时间的关系；
图11a是用于控制存储单元的设置过程的电路的另一实施例的示意图，而图11b提供了相关的信号电平与时间的关系；
图12a是用于控制存储单元的重置过程的电路的另一实施例的示意图，而图12d提供了相关的信号电平与时间的关系；
图12b描绘了在操作的第一阶段图12a的电路；
图12c描绘了在操作的第二阶段图12a的电路。
具体实施方式
提供一种存储器系统，其包括具有可逆电阻率转换元件的存储单元。公开了用于控制可逆电阻转换元件的电阻的设置的多种电路和方法。
图1是存储单元100的一个实施例的简化透视图，该存储单元100包括与第一导体106与第二导体108之间的转向元件104串联耦接的可逆电阻转换元件102。
可逆电阻转换元件102包括可逆电阻率转换材料130，该可逆电阻率转换材料130具有可以在两种或更多种状态之间可逆地转换的电阻率。例如，可逆电阻率转换材料在制造时可以处于初始高电阻率状态，其在施加第一电压和/或电流时可转换到低电阻率状态。施加第二电压和/或电流可以使可逆电阻率转换材料返回到高电阻率状态。可替代地，可逆电阻转换元件在制造时可以处于初始低电阻状态，其在施加适当的一个或多个电压和/或一个或多个电流时可逆地可转换到高电阻状态。当在存储单元中使用时，一种电阻状态可以表示二进制的“0”，而另一种电阻状态可以表示二进制的“1”。然而，可利用两种以上的数据/电阻状态。例如，在之前结合于此的公开号为2006/0250836的美国专利申请中描述了许多可逆电阻率转换材料和采用可逆电阻转换材料的存储单元的操作。
在一个实施例中，使电阻从高电阻率状态转换到低电阻率状态的过程被称为设置可逆电阻转换元件102。使电阻从低电阻率状态转换到高电阻率状态的过程被称为重置可逆电阻转换元件102。高电阻率状态与二进制数据“0”相关联，而低电阻率状态与二进制数据“1”相关联，在其它实施例中，可以使设置和重置和/或数据编码互换。可以对存储单元执行设置或重置处理以将其编程到期望的状态，来代表二进制数据。
在一些实施例中，可逆电阻转换材料130可以由金属氧化物形成。可以使用多种不同的金属氧化物。在一个示例中，使用镍氧化物。
在至少一个实施例中，通过使用选择性沉积工艺，镍氧化物层可以用于可逆电阻转换材料中而不蚀刻镍氧化物层。例如，可逆电阻转换元件可以通过采用沉积工艺诸如电镀、无电镀沉积等形成，以仅在形成于衬底上方的导电表面上选择性沉积含镍层。以这种方式，仅衬底上的导电表面被图案化和/或蚀刻(在沉积含镍层之前)而含镍层不被图案化和/或蚀刻。
在至少一个实施例中，可逆电阻转换材料130包括通过选择性沉积镍然后氧化该镍层而形成的镍氧化物层的至少一部分。例如，Ni、NixPy或镍的另外的类似形式可以使用无电镀沉积、电镀或类似的选择性工艺被选择性地沉积然后被氧化以形成镍氧化物(例如，使用快速热氧化或另外的氧化工艺)。在其它实施例中，镍氧化物本身可以被选择性地沉积。例如，包含NiO、NiOx或NiOxPy的层可以使用选择性沉积工艺而被选择性地沉积在转向元件104上方，然后被退火和/或氧化(如果需要)。
根据本发明，可以选择性沉积其它材料，然后如果需要可以进行退火和/或氧化，以形成在存储单元中使用的可逆电阻率转换材料。例如，Nb、Ta、V、Al、Ti、Co、钴镍合金等的层可以通过例如电镀被选择性地沉积并被氧化以形成可逆电阻率转换材料。
关于利用可逆电阻转换材料制造存储单元的更多信息可以在2009年1月1日公开的发明名称为“Memory Cell That Employs a SelectivelyDeposited Reversible Resistance Switching Element and Methods ofForming The Same”的US 2009/0001343中找到，在此通过引用结合其全部内容。
可逆电阻转换元件102包括电极132和134。电极132位于金属氧化物可逆电阻率转换材料130与导体108之间。在一个实施例中，电极132由铂制成。电极134位于金属氧化物可逆电阻率转换材料130与二极管104之间。在一个实施例中，电极134由钛氮化物制成，用作阻挡层。
转向元件104可以是二极管或通过选择性地限制可逆电阻转换元件102两端的电压和/或流经可逆电阻转换元件102的电流而表现出非欧姆导电的其它适当的转向元件。以这种方式，存储单元100可用作二维存储器阵列或三维存储器阵列的一部分，数据可被写到存储单元100和/或从存储电压100读取而不影响阵列中其它存储单元的状态。二极管104可以包括任何适当的二极管如竖直多晶p-n或p-i-n二极管，不管是二极管的n区在p-区上的上指(upward pointing)二极管或二极管的p-区在n-区上的下指(downward pointing)二极管。
在一些实施例中，二极管104可以由多晶半导体材料诸如多晶硅、多晶硅锗合金、多晶锗或任何其它适当的材料形成。例如，二极管104可包括重掺杂n+多晶硅区142、在n+多晶硅区142上方的轻掺杂或本征(非故意掺杂)多晶硅区144以及在本征区144上方的重掺杂p+多晶硅区146。在一些实施例中，薄的(例如，数百埃或更少)锗和/或硅锗合金层(未示出)，当使用硅锗合金层时具有大约10％或更多的锗，可以形成在n+多晶硅区142上以防止和/或减少从n+多晶区142到本征区144中的杂质迁移，例如，如在2005年12月9日提交且发明名称为“DepositedSemiconductor Structure To Minimize N-Type Dopant Diffusion AndMethod Of Making”的公开号为No.2006/0087005的美国专利申请中所描述的，在此通过引用结合其全部内容。将理解n+区和p+区的位置可以互换。
当二极管104由沉积的硅(例如，非晶或多晶)制造时，硅化物层可以形成在二极管上以将所沉积的硅置于低电阻率状态，如所制造的。这样的低电阻率状态允许更容易编程存储单元，因为不需要用于将所沉积的硅转换到低电阻率状态的大电压。
如在美国专利No.7,176,604“Memory Cell Comprising aSemiconductor Junction Diode Crystallized Adj acent to a Silicide”中所述的，在此通过引用结合其全部内容，在退火期间硅化物形成材料诸如钛和/或钴与所沉积的硅反应以形成硅化物层。钛硅化物和钴硅化物的点阵间距与硅接近，这表现出当所沉积的硅结晶时，这样的硅化物层可以用作相邻的所沉积的硅的“结晶模板”或“籽晶”(例如，在退火期间硅化物层增强硅二极管的结晶结构)。从而提供更低电阻率的硅。对于硅锗合金和/或锗二极管，可以获得类似的结果。
导体106和108包括任何适当的导电材料诸如钨、任何适当的金属、重掺杂的半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等等。在图1的实施例中，导体106和108是轨道状的并沿不同方向(例如，基本上彼此垂直)延伸。可以使用其它导体形状和/或构造。在一些实施例中，阻挡层、粘接层、抗反射涂层和/或类似物(未示出)可与导体106和108一起使用以改善器件性能和/或帮助器件制造。
虽然在图1中可逆电阻转换元件102被示为位于转向元件104之上，但是将理解在替选实施例中，可逆电阻转换元件102可以位于转向元件104之下。
图2是由多个图1的存储单元100形成的第一存储级114的一部分的简化透视图，为了简化，没有分离地示出可逆电阻转换元件102、二极管104和阻挡层113。存储器阵列114是包括多个存储单元耦接到的多条位线(第二导体108)和字线(第一导体106)的“交叉点”阵列(如所示)。可以使用其它存储器阵列构造，如可以成倍增加存储级。
图3是单片三维阵列116的一部分的简化透视图，该单片三维阵列116包括位于第二存储级120之下的第一存储级118。在图3的实施例中，每个存储级118和120包括交叉点阵列中的多个存储单元100。将理解在第一存储级118与第二存储级120之间可以存在附加的层(例如，级间电介质)，但是为了简化在图3中没有示出。可以使用其它存储器阵列构造，如可以有附加的存储级。在图3的实施例中，所有的二极管可以“指向”相同方向，诸如根据采用具有在二极管底部还是顶部的p掺杂区的p-i-n二极管，上指或下指，从而简化二极管制造。
在一些实施例中，可以如在美国专利6,952,030“High-DensityThree-Dimensional Memory Cell”中所述地形成存储级，在此通过引用结合其全部内容。例如，第一存储级的上导体可用作第二存储级的下导体，该第二存储级位于第一存储级上方，如图4所示。在这样的实施例中，在相邻存储级上的二极管优选地指向相反方向，如在2007年8月16日公开且发明名称为“Large Array Of Upward Pointing P-I-N Diodes HavingLarge And Uniform Current”的US 2007/0190711中所描述的，在此通过引用结合其全部内容。例如，第一存储级118的二极管可以是由箭头A1指示的向上指向二极管(例如，p区在二极管的底部)，而第二存储级120的二极管可以是如箭头A2指示的向下指向二极管(例如，n区在二极管底部)，或反之亦然。
单片三维存储器阵列是其中多个存储级形成在单个衬底诸如晶片上的阵列，没有居间衬底。形成一个存储级的层直接沉积或生长在现有一个或多个级的层上。相反，已经通过在分离的衬底上形成存储级并一个在另一个上面附着存储级来构造层叠的存储器，如在Leedy的美国专利No.5,915,167“Three Dimensional Structure Memory”中一样。衬底可以在接合之前变薄或从存储级去除衬底，但是由于存储级初始形成在分离的衬底上，所以这样的存储器不是真正的单片三维存储器阵列。
图5示出了存储单元150，其是图1的存储单元100的变型。存储单元150与图1的存储单元100不同，因为交换了电极132和134的位置。也就是说，铂电极132位于金属氧化物可逆电阻率转换材料130与二极管104之间，而钛氮化物电极134位于金属氧化物可逆电阻率转换材料130与导体108之间。存储单元150还由于n+区142和p+区146的位置互换而与图1的存储单元100不同。重掺杂n+多晶硅区142在本征区144之上并且重掺杂p+多晶硅区146在之下。当二极管104如以下更详细解释地反向偏压时，该布置有益于设置可逆电阻转换元件。
图1-5示出了根据所公开布置的圆柱形状的存储单元和轨道形状的导体。然而，在此所述的技术不限于用于存储单元的任何一个特定结构。其它结构也可以用于形成包括可逆电阻率转换材料的存储单元。例如，以下的专利提供可以适于使用可逆电阻率转换材料的存储单元的结构的示例：美国专利6,952,043；美国专利6,951,780；美国专利6,034,882；美国专利6,420,215；美国专利6,525,953和美国专利7,081,377。另外，其它类型的存储单元也可以与在此所述的本发明一起使用。
图6是描绘了存储器系统300的一个示例的方块图，存储器系统300可以实施在此所描述的技术。存储器系统300包括存储器阵列302，存储器阵列302可以是如上所述的二维或三维存储单元阵列。在一个实施例中，存储器阵列302是单片三维存储器阵列。存储器阵列302的阵列端子线包括组织为行的一层或多层字线，以及被组织为列的一层或多层位线。然而，也可以实施其它取向。
存储器系统300包括行控制电路320，其输出308连接到存储器阵列302的各字线。行控制电路320接收来自系统控制逻辑电路330的一组M行寻址信号和一个或多个各种控制信号，并且典型地可以包括诸如行解码器322、阵列端子驱动器324和块选择电路326的电路用于读取和编程(例如，设置和重置)操作。存储器系统300还包括其输入/输出306连接到存储器阵列302的各位线的列控制电路310。列控制电路306接收来自系统控制逻辑330的一组N列寻址信号以及一个或多个各种控制信号，并且典型地可以包括诸如列解码器312、阵列端子接收器或驱动器314、块选择电路316以及包括感测放大器318和I/O复用器的读/写电路。系统控制逻辑330接收来自主机的数据和命令并将输出数据提供到主机。在其它实施例中，系统控制逻辑330接收来自分离的控制器电路的数据和命令并将输出数据提供到该控制器电路，控制器电路与主机通信。系统控制逻辑330可以包括一个或多个状态机、寄存器和用于控制存储器系统300的操作的其它控制逻辑。例如，可以提供以下进一步讨论的写电路460、读电路461和箝位控制电路464。
在一个实施例中，在图6中描绘的所有部件布置在单个集成电路上。例如，系统控制逻辑330、列控制电路310和行控制电路320可以形成在衬底的表面上，并且存储器阵列302是形成在衬底上方(因此，在系统控制逻330、列控制电路310和行控制电路320上方)的单片三维存储器阵列。在一些情形下，控制电路的一部分可以与一些存储器阵列形成在同一层上。
结合存储器阵列的集成电路通常将阵列再分成许多子阵列或块(block)。块可以进一步被一起组合成包含例如16、32或不同数量的块的分区(bay)。如经常使用的，子阵列是具有连续字线和位线的连续的存储单元组，其中字线和位线通常不被解码器、驱动器、感测放大器和输入/输出电路打断。这对于多种原因中的任意原因均适用。例如，由这样的字线和位线的电阻和电容引起的信号延迟通过字线和位线(即，RC延迟)在大阵列中会非常重要。可以通过将更大的阵列再分成更小子阵列的组使得每条字线和/或每条位线的长度减小来减小这些RC延迟。作为另一示例，与访问一组存储单元相关的功率可以将上限规定为在给定存储器循环期间可以同时被访问的存储单元的数量。因此，大存储器阵列经常被再分为更小的子阵列以减小同时被访问的存储单元的数量。但是，为了便于描述，阵列也可以与子阵列同义地使用来指代具有通常不被解码器、驱动器、感测放大器和输入/输出电路打断的连续字线和位线的连续的存储单元组。集成电路可以包括一个或一个以上的存储器阵列。
如上所述，可逆电阻转换元件102可以在两个或更多个状态之间被可逆地转换。例如，可逆电阻率转换材料可以在制造时是初始的高电阻率状态，其在施加第一电压和/或电流时可转换到低电阻率状态。施加第二电压和/或电流可以使可逆电阻率转换材料返回到高电阻率状态。图7是对于金属氧化物可逆电阻转换元件的一个示例实施例的电压与电流的关系曲线图。线400代表当可逆电阻转换元件处于高电阻率状态(RHIGH)时的I-V特性。线402代表当可逆电阻转换元件处于低电阻率状态(RLOW)时的I-V特性。
为了确定可逆电阻转换元件处于哪种状态，施加电压并测量所得的电流。较高的测量电流(见线402)表示可逆电阻转换元件处于低电阻率状态。较低的测量电流(见线400)表示可逆电阻转换元件处于高电阻率状态(RHIGH)。注意到具有不同I-V特性的可逆电阻转换元件的其它变型也可以与此处的技术一起使用。
图8描绘了示出用于读取存储单元的状态的一个实施例的电路。存储器阵列的一部分包括存储单元450、452、454和456，所有的存储单元450、452、454和456都基于图1-5的实施例。描绘了多条位线中的两条以及多条字线中的两条。位线459耦接到单元450和454，位线457耦接到单元452和456。位线459是被选择的位线且可以在例如2V。位线457是未被选择的位线且可以例如接地。字线447是被选择的字线且可以在例如0V。字线449是未被选择的字线且可以在例如2V。
其中一条位线459的读电路被描绘为经由晶体管458连接到位线，该晶体管458由列解码器312供应的栅电压控制以便选择或取消选择对应的位线。晶体管458将位线连接到数据总线463。写电路460(其是系统控制逻辑330的一部分)连接到数据总线。晶体管462连接到数据总线并工作为由箝位控制电路464(其是系统控制逻辑330的一部分)控制的箝位器件。晶体管462还连接到感测放大器466，感测放大器466包括数据锁存468。感测放大器466的输出连接到数据输出端子(连接到系统控制逻辑330、控制器和/或主机)。写电路460也连接到感测放大器466和数据锁存468。
当试图读取可逆电阻转换元件的状态时，所有的字线都在VREAD(例如，大约2V)被首次偏压并且所有的位线都接地。然后被选择的字线被拉到地。例如，该讨论将假设选择存储单元450用于读取。一条或多条被选择的位线459通过数据总线(通过开启晶体管458)和箝位器件(晶体管462，其接收～2V+VTH，VTH是晶体管462的阈值电压)被拉到VREAD。箝位器件的栅极在VREAD以上，但是被控制以保持位线接近VREAD。在一种方法中，电流由被选择的存储单元450经由晶体管462被从感测放大器中的感测节点拉出。感测节点可以接收在高电阻率状态电流与低电阻率状态电流之间的参考电流。感测节点对应于单元电流与参考电流之间的电流差移动。感测放大器466通过比较被感测的电压与参考读取电压而生成数据输出信号。如果存储单元电流比参考电流大，则存储单元处于低电阻率状态且感测节点处的电压将低于参考电压。如果存储单元电流小于参考电流，则存储单元处于高电阻率状态且感测节点处的电压将高于参考电压。来自感测放大器466的输出数据信号被锁存在数据锁存468中。
返回参见图7，当处于高电阻率状态(见线400)时，如果施加电压VSET和足够的电流，则可逆电阻转换元件将被设置成低电阻率状态。线404示出施加VSET时的性能。电压将保持略微不变且电流将朝ISET_LIMIT增加。在某一点，可逆电阻转换元件将被设置且器件性能将基于线402。注意到第一次设置可逆电阻转换元件时，需要VF(形成电压)来设置器件。之后，可以使用VSET。形成电压VF可以大于VSET。
当处于低电阻率状态(见线402)时，如果施加电压VRESET和足够的电流(IRESET)，则可逆电阻转换元件将被重置到高电阻率状态。线406表示施加VRESET时的性能。在某一点，可逆电阻转换元件将被重置且器件性能将基于线400。
在一个实施例中，VSET大约是5V，VRESET大约是3V，ISET_LIMIT大约是5μA且IRESET可以达到30μA。
如果电流在设置操作期间变得过高，则可逆电阻转换元件有可能被设置且然后由于高电流而立即重置。在一些情形下，可逆电阻转换元件将在设置和重置之间摆动。也可能发生其它不可预知的性能。
对于与二极管一起使用的一些重写材料，如果施加固定电压以使电阻从高转换到低(设置过程)，则一些暂时峰值电流可以在转换时流经材料，这可以给材料提供足够的功率以改变到一些未知状态并产生一些扰动。
另外，如果我们仅施加固定电压以引起存储单元从低转换到高(在重置过程中)，则当转换时存储单元上的电压可能由于较高的电阻而猛增，较高的固定电压将提供较高的能量以使得材料突变到一些不期望的状态并且还产生扰动。
一种方法是对于设置过程对所有的存储单元施加固定电压。然而，需要用来执行设置过程的电压可以由于制造变化、操作条件等而在存储单元之间以及存储器件之间变化。例如存储单元的工艺/电源/温度(PVT)变化和不同位置可能是因素。虽然可以施加覆盖所有变化和边界(corner)情形的足够高的电压，但是这不是最优的，因为在转换时流经材料的峰值电流将因此变得更大，这将使材料更易受到不必要干扰的影响。
因此，提出了施加尽可能低的电压到存储单元并同时检测材料电阻转换。如果检测到电阻转换，则存储单元将立即放电。这样的方案可以最小化在转换时流经材料的峰值电流，并避免任何进一步的不必要的材料特性改变。
另外，如以下所述的，通过利用斜坡脉冲(ramping pulse)，可以仅提供足够的电压到存储单元，适应于PVT和单元位置变化，以减少存储单元的不必要改变的可能性。
图9a是用于控制存储单元的设置过程的一个实施例的示意图，图9b提供相关信号电平与时间的关系。在此提供的设置和重置电路可以选择性地耦接到存储器件中的存储单元。
电路在节点901处接收电势为VSUPPLY的电源。电流906源在路径903中提供固定电流ILIMT，路径903经由pMOS(p沟道MOSFET)晶体管902和904被镜像到路径905。pMOS由在栅节点处具有小圆圈的晶体管符号表示。nMOS由在栅节点处不具有小圆圈的晶体管符号表示。pMOS晶体管902和904的漏节点耦接到电源节点901，它们的栅节点彼此耦接。漏节点和源节点可以通过电流的方向区分开，对于pMOS晶体管是从源极到漏极而对于nMOS晶体管是从漏极到源极。在图中，一般地，对于pMOS，源极在上部，漏极在下部。对于nMOS，源极在下部，漏极在上部。pMOS晶体管902的漏节点耦接到电流源906，pMOS晶体管904的漏节点耦接到位线915。源节点耦接到节点901。
作为对MOSFET的操作的观察，图9c描绘了n型MOSFET(nMOS)的漏电流(ID)与栅源电压(VGS)的特性。栅极控制电流的量。在耗尽模式的操作中，VGS＜0V，而在增强模式中，VGS＞0V。图9d描绘了p型MOSFET(pMOS)的漏电流与栅源电压(VGS)的特性。该特性本质上与nMOS的特性相反。在耗尽模式的操作中，VGS＞0V，而在增强模式中，VGS＜0V。图9e描绘了对于pMOS或者nMOS的MOSFET的漏电流与漏源电压特性。每条线关于恒定值的VGS，其中在nMOS的情形下，VGS从较低线处的负值增加到在较高线处的正值。在pMOS的情形下，VGS从较高线处的负值增加到在较低线处的正值。源极、漏极和栅极的电压以及从源极到漏极的电流限定晶体管的给定操作点并因此其相关者限定晶体管的给定操作点。
位线915耦接到被选择的存储单元，该被选择的存储单元由可变电阻926(RCELL)、二极管924和电容928(CCELL)表示。位线的电阻和电容分别由RBL930和CBL932表示。预充电节点918在设置操作的预充电阶段期间接收电压VPRECHARGE，而节点920在整个设置操作过程中接收恒定电压如2V。节点918耦接到nMOS晶体管922和916的栅极以在节点917处对位线预充电，并对在电流峰值检测器900中的线913预充电。运算放大器(op-amp)910，如运算放大回路跨阻放大器，包括耦接到位线915的正(未反向)端子935和耦接到线913的负(反向)端子936。
运算放大器910的输出被经由晶体管912反馈到输入936，晶体管912在一侧耦接到端子911处的VSUPPLY以及在另一侧耦接到电容器C1(914)。运算放大器的输出还耦接到反相器908，该反相器908将控制信号“Set_done”输出到适当的控制电路，如图6中的系统控制逻辑330，以表明完成了设置过程。当运算放大器的输出从高转变到低时，即，当到负端子936的输入转变到超过到正端子935的输入的电平时，设置“Set_done”。虽然在示例实施例中描绘了MOSFET，但是也可使用其它FET晶体管或其它晶体管或其它开关部件。
在设置程序期间，电流源906用于限制当对存储单元充以电压时流经存储单元的电流，同时峰值检测器900保持被选择的位线(或选择线)的电压的最高电压VBL。一旦RCELL从高转换到低，其意味着已经发生了设置过程，则VBL将开始下降。运算放大器910将感测该下降，而Set_done将从低变到高。Set_done经由路径937耦接到放电晶体管934以立即对位线915放电从而避免被编程的存储单元或其它存储单元的任何扰动。
再参考图9b，在一个示例实施例中设置过程可以如下进行。在t0与t1之间的预充电期间，通过施加VPRECHARGE至节点918以及施加例如2V到节点920，我们将VBL942预充电至VPRECHARGE940。VPRECHARGE可以稍微高于2V以考虑到晶体管922和916的阈值电压，例如，VPRECHARGE＝2V+VTH+Δ，其中Δ是附加增量以确保晶体管922和916在预充电期间保持导电状态。
在t1与t2期间，我们利用限流器(ILIMIT)使VBL从预充电电平斜坡上升。ILIMIT 944提供固定电流，但是由pMOS 904提供的电流将导致VBL942以斜坡状方式(a ramp-like manner)在t1与t2之间逐渐增加，原因在于ILIMIT＞ICELL。该斜坡上升可以是不断的增加、连续的上升或递增的阶梯(staircase)上升。VSUPPLY固定为例如3V。由于ICELL＝VBL/RCELL，所以ICELL 946也将在t1与t2之间斜坡上升，并且在该段时间内，RCELL 948近似恒定。还是在t1与t2之间，峰值检测器900将保持最高的VBL。即，将渐增的VBL提供到运算放大器910的正端子935，同时在运算放大器910的负端子936处维持固定电压(例如，2V)。
在t2处，当VBL超过被称为设置电压VSET的特定电压时，RCELL 948将从高转换到低。这导致在t2与t3之间ICELL暂时增加并变得大于ILIMIT。注意时间段不一定是按比例的。VBL停止斜坡上升并开始下降。检测电路900在t3处检测到VBL中的下降并将Set_done设置成高，这用于通过nMOS放电晶体管934下拉VBL。通过切断电流ILIMIT而不再提供电流输出，系统控制逻辑330对Set_done响应。
具体地，VBL的下降导致运算放大器910的输出从正极性(高)反转到负极性(低)或者接近零电平，使得反相器908的输出也将从负或零输出(低)反转到正输出(高)。这表示Set_done 950正被设置，其导致放电晶体管934变得导电，将位线放电到地(VBL＝0V)。由于VBL 942下降，所以ICELL946也下降。
在图9a中以及在以下讨论的其它电路中，可以在系统控制逻辑电路330的控制下提供输入，且输出也可以被电路330接收并处理。
有利地是，存储单元一转换，位线就放电，从而避免引起扰动如单元的重置。此外，因为该过程适于每个存储单元，所以对于每个单独的存储单元，设置过程以最低的可能值完成。
图10a是用于控制存储单元的重置过程的电路的一个实施例的示意图，图10b提供了相关的信号电平与时间的关系。运算放大器1004包括接收输入电压VIN的正输入1021，以及经由线1007接收反馈电压的负端子1023，从而形成运算放大回路。运算放大器在线1005上的输出被提供到pMOS 1006。pMOS 1006的源极侧经由节点1002接收VSUPPLY，而pMOS 1006的漏极侧耦接到位线1025。VIN实质上经由运算放大回路放大电路被传送到VBL。位线1025耦接到由可变电阻1022(RCELL)、二极管1020和电容1024(CCELL)表示的被选择的存储单元。位线的电阻和电容分别由RBL 1026和CBL 1028表示。
运算放大回路经由pMOS 1006生成位线1025上的单元电流ICELL。当开关1010闭合时(使其导电)，运算放大回路还经由pMOS 1008生成感测线1011上的单元电流ICELL。pMOS 1008的源极侧经由节点1002接收VSUPPLY，而pMOS 1008的漏极侧经由开关1010耦接到感测线1011。
电流峰值检测器1014包括经由路径1031耦接到晶体管1016的栅极的二极管1018以及其输出是信号“Reset_done”的反相器1012，该信号“Reset_done”被提供到系统控制逻辑电路330并经由路径1013被提供到放电晶体管1030。
与设置过程一样，重置过程将最低的可能电压施加到存储单元以实现重置，使得对存储单元的扰动的可能性更小。
在一个示例实施例中，重置过程如下进行。还参考图10b，VIN(1040)在t0处开始从初始电平例如1.5V斜坡上升。在t0处，VBL 1041和ICELL1044对应于VIN开始斜坡上升。
在t1处，开关1010闭合使得也在感测线1011上提供ICELL。可以实现在闭合开关1010期间在t0与t1之间的延迟，以使得运算放大回路稳定。可以在一个可能的实施例中使用0.1μsec(微秒)的示例延迟。开关信号1042被设置为高，表示开关闭合(或导电)。VIN的初始电平刚够当开关1010闭合时使得二极管1018导电。感测线的电压VSENSE 1048在t1与t2之间基本不变。由于二极管1018的导电性，电荷开始积聚在线1031上，该线1031耦接到晶体管1016的栅极。线1031上的电压V1 1050和对应的电流I1 1043也开始斜坡上升，其中电流I1 1043与t1和t2之间的ICELL相同。
一旦VRL和ICELL增加到RCELL 1046从低转换到高的点，在t2处，ICELL1044下降，但是电流峰值检测器1014保持从感测线1011引出ICELL的峰值。这有助于维持输出信号(Reset_done)稳定。VSENSE 1048也从高降到0V或接近0V的低电平，使得Reset_done被从低设置为高。Reset_done经由路径1013被提供到放电晶体管1030以使位线1025立即放电，从而避免设置存储单元。具体地，当Reset_done使nMOS 1030导电时，线1005被上拉至与VSUPPLY相同的电平以断开pMOS 1006。注意到VIN在t3可以继续增加或变得固定，只要线1005被上拉到VSUPPLY。
具体地，二极管1018和nMOS 1016形成峰值电流检测器。当流经感测线1011的电流增加时，V1也增加。当电流达到峰值级别并开始变低时，V1保持不变，原因在于在二极管1018与晶体管1016之间电荷被俘获。结果，nMOS 1016继续从感测线引出峰值电流。该峰值电流大于渐减的ICELL，从而随着VSENSE下降，Reset_done变高。
图11a是用于控制存储单元的设置过程的电路的另一实施例的示意图，而图11b提供了相关的信号电平与时间的关系。该实施例在此可以提供更快的检测和切断，原因在于其不使用预充电阶段。另外，因为运算放大回路不用于检测，所以不存在稳定性问题。运算放大回路可能变得不稳定，特别是如果在被选择的位线中存在急剧的电流变化。这里，源跟随器构造用于nMOS晶体管1106和1114。运算放大回路包括运算放大器1104、nMOS 1106和反馈路径1115。在运算放大器1104的正输入1129处提供VIN，将线1115提供到运算放大器1104的负输入1140。
运算放大器1104在路径1108上在nMOS 1106和1114的栅极处提供公共电压，使得晶体管的源极处的电压跟随栅极处的电压VSFG。漏极在晶体管的相对侧。电流源1116提供与流经nMOS 1114的电流处于相似级别的流经nMOS 1106的电流。这允许两个nMOS的栅源电压VGS类似，并允许线1115上的电压基本上等于VIN和VBL。位线1117上的VBL跟随路径1108上的源跟随器栅电压VSFG，其进而跟随VIN。nMOS晶体管1106的漏极经由路径1132耦接到节点1102处的VSUPPLY。nMOS晶体管1114的漏极经由路径1111耦接到电流源1110。电流源1110提供参考电流IREF，并耦接到节点1102。位线1117耦接到被选择的存储单元，该被选择的存储单元由可变电阻1122(RCELL)、二极管1120和电容1124(CCELL)表示。位线的电阻和电容分别由RBL 1118和CBL 1126表示。
比较器1112包括接收固定参考电压VREF的正输入1135以及接收路径1113上的感测电压VSENSE的负输入。比较器1112的输出是Set_done信号，其表示已经完成了设置过程。Set_done信号经由路径1127提供到放电nMOS晶体管1128。
还参考图11b，VIN 1140在t0与t1之间斜坡上升。VSFG 1141、VBL 1142和ICELL 1146跟随VIN。VSFG可以比VBL大nMOS 1114的阈值电压。VSENSE1144基本上不变。RCELL 1148处于相对高的电平。在t1发生设置之前，当RCELL转换到低电平时，ICELL由于RCELL的高电平而小于IREF。结果，VSENSE接近VSUPPLY并高于VREF。这使比较器1112的输入保持为低，因为当负输入1146在量值上大于正输入1135时输出低。当在t1发生设置时，RCELL降低，导致ICELL增加到超过IREF的级别。
在t2，VSENSE下降到VREF以下，导致Set_done信号1150变高。当Set_done变高时，使得放电晶体管1128导电以立即将位线1117放电到VBL＝0V，从而可以不发生扰动。注意到流经nMOS 1114的电流理想地由其VGS控制，而无论漏源电压VDS如何变化。
图12a是用于控制存储单元的重置过程的电路的一个实施例的示意图，而图12d提供相关的信号电平与时间的关系。如之前描述的，因为运算放大回路不用于检测，所以不存在稳定性问题。电路利用源跟随器构造使得存储单元上的电压斜坡上升而没有任何回路稳定性问题。另外，我们使用电容器C1 1216来电平转换(level-shift)电流镜(其包括pMOS晶体管1208和1212)的栅电压，以使得所需电源电压更低。此外，发生两个阶段的过程，其包括电容器电压降的初始化过程。电压降可以在量值上与pMOS阈值电压类似，使得VSENSE可以更强壮，从而当pMOS 1208和1212用作电流镜时处理变化以检测第二阶段中的重置。
运算放大回路包括运算放大器1220、nMOS 1222和反馈路径1221。在运算放大器1220的正输入1253处提供VIN，线1221被提供到运算放大器1220的负输入1255。
运算放大器1220在nMOS 1222和1226的栅极处、在路径1224上提供公共电压，使得晶体管的源极处的电压跟随栅极处的电压VSFG。电流源1228提供与流经nMOS 1226的电流处于类似级别的流经nMOS 1222的电流。这使得两个nMOS的栅源电压VGS类似，并使得线1221上的电压基本等于VIN和VBL。位线1227上的VBL跟随路径1224上的源跟随器栅电压VSFG，其进而跟随VIN。nMOS晶体管1222的漏极经由路径1203耦接到节点1202处的VSUPPLY。nMOS晶体管1226的漏极当开关1204A闭合(使其导电)时经由路径1215耦接到VSUPPLY，或者耦接到pMOS 1208的源极并耦接到电容器C1 1216。pMOS 1208的漏极经由开关1206B耦接到节点1202。线1210上pMOS的栅极耦接到pMOS 1212的栅极(以形成一对镜像晶体管)并耦接到电容器1216的一侧。电容器1216还经由开关1218A耦接到pMOS 1212的漏极，并耦接到感测线1213。
感测线1213可以经由nMOS晶体管1230和1232、路径1233、开关1234A和开关1236B耦接成电流源1214的镜像。感测线1213还可以经由开关1238B耦接到电流峰值检测器1241，该电流峰值检测器1241与图10a的峰值检测器1014相似。电流峰值检测器1241包括经由路径1257耦接到晶体管1244的栅极并经由开关1246A耦接到地的二极管1242，以及其输出是信号“Reset_done”的反相器1240，该信号“Reset_done”被提供到系统控制逻辑电路330并经由路径1243被提供到放电晶体管1248。
位线1227耦接到被选择的存储单元，该被选择的存储单元由可变电阻1258(RCELL)、二极管1256和电容1254(CCELL)表示。位线的电阻和电容分别由RBL 1250和CBL 1252表示。
重置过程可以在两个阶段发生，其中由结尾是“A”的参考标号表示的开关在第一阶段是闭合(导电)的，而在第二阶段是打开(不导电)的。类似地，由结尾是“B”的参考标号表示的开关在第一阶段是打开(不导电)的，而在第二阶段是闭合(导电)的。
图12b描绘了在操作的第一阶段的图12a的电路。VIN 1260被提供到运算放大回路以在线1224上生成VSFG 1262用于源跟随器nMOS 1226的栅电压，使得VBL 1264跟随VSFG 1262。VSFG比VBL大nMOS 1226的阈值电压和附加增量(Δ)。因而，VBL跟随VIN。
再参考图12d，在重置过程的第一阶段，在t0与t1之间，“A”开关控制信号1276表示我们使“A”开关导电，“B”开关控制信号1278表示我们使“B”开关不导电。通过控制这些开关，我们可以将VSENSE11270上拉到电源电压VSUPPLY，使线1210上的VPBIAS 1271跟随VSUPPLY，该VSUPPLY在等于VSUPPLY而小于pMOS 1212的阈值电压与附加增量(Δ)的和的电平。VSENSE2 1272在该阶段等于VPBIAS。C11216两端发生电压降，其等于pMOS 1212的阈值电压加上附加增量(Δ)。此外，电流源1214的参考电流IREF经由nMOS晶体管1230和1232被镜像到线1213。
图12c描绘了在操作的第二阶段的图12a的电路。再参考图12d，在重置过程的第二阶段，在t1之后，“A”开关控制信号1276表示我们使“A”开关不导电，“B”开关控制信号1278表示我们使“B”开关导电。
输入电压VIN 1260斜坡上升。由于nMOS 1226的源跟随器布置，VBL也将斜坡上升，如ICELL 1266将斜坡上升一样。另外，pMOS 1208将提供渐增的ICELL并将其复制到pMOS 1212作为电流镜以在线1213上提供ICELL作为到电流峰值检测器1241的输入，该pMOS 1208具有作为电平转换器的C1。该电流将被电流峰值检测器1241追踪。一旦存储单元被重置，在t2处，RCELL 1268猛增到更高电平，而ICELL 1266从I1的峰值下降。该电流峰值检测器1241感测反转点并将信号Reset_done 1280设置为高。Reset_done经由路径1243提供到nMOS放电晶体管1248以立即对位线1227放电(见图12d中的曲线1264的VBL)从而避免任何进一步的扰动。峰值检测器1241如同关于图10a的峰值检测器1014所述地操作。
特别地，VIN的初始电平刚够当开关1238B闭合时使得二极管1242导电。感测线VSENSE2 1272处的电压在t1与t2之间基本不变。由于二极管1242的导电性，电荷开始积聚在线1257上，该线1257耦接到晶体管1244的栅极。线1257上的电压V1 1272(见图12d)以及对应的电流I1 1265也开始斜坡上升，该电流I1 1265在t1与t2之间与ICELL相同。一旦VBL和ICELL增加到RCELL1258从低转换到高的点，在t2，ICELL 1266下降，但是电流峰值检测器1241保持从感测线1213引出ICELL的峰值。VSENSE21272也从高下降到0V或接近0V的低电平，使得Reset_done通过反相器1240被从低设置成高。
为了理解通过电路实现的功率降低，注意到对于pMOS晶体管1208和1212，栅电压VG可以低于源电压VS＝VSUPPLY。也就是说，VGS(＝VG-VS)＜0，在该情形下pMOS晶体管以耗尽模式的操作进行操作。
具体地，VG＝VSUPPLY-VTH，其中VTH是pMOS 1212的阈值电压。为了实现这样，我们选择C1使得VC1＝VTH。在实践中，VG可以比VS低附加增量(Δ)以确保pMOS 1212保持导电。因而，VC1＝VTH+Δ。这允许我们避免VSUPPLY增加，否则如果使用需要VGS＞0的nMOS晶体管，将需要VSUPPLY增加以保持晶体管处于导电状态。
为了示出和描述的目的，已经呈现了上述本发明的详细描述。其并不意在详尽的或将本发明限制于所公开的精确形式。根据以上教示，许多改进和变型是可能的。为了最好地解释本发明的原理及其实际应用，选择了所描述的实施例，从而使本领域的其它技术人员能够以适于特定使用预期的各种实施例和各种改进最好地利用本发明。其旨在通过在此所附的权利要求来限定本发明的范围。

Claims (3)

1.一种用于检测存储器件中可逆电阻转换元件的设置过程的装置，包括：
位线(915，1117)，其耦接到所述可逆电阻转换元件(924，926，928；1120，1122，1124)；
斜坡变化装置(906，1104)，用于使所述位线的电压斜坡上升直到所述位线的所述电压足够将所述可逆电阻转换元件的电阻转换到更低级别；
检测装置(900，1112)，其耦接到所述位线，用于当所述可逆电阻转换元件的所述电阻转换时进行检测，所述检测装置包括峰值检测器(900)，所述峰值检测器包括运算放大器(910)，所述运算放大器的第一输入端子(935)耦接到所述位线，并且当所述可逆电阻转换元件的所述电阻被转换时所述运算放大器的输出信号被反转(908)；以及
预充电电路(916，918，920，922)，其在所述位线的所述电压斜坡上升之前对所述位线预充电，所述预充电电路对所述运算放大器的第二输入端子(936)预充电，同时对所述位线预充电。
2.根据权利要求1所述的装置，其中：
所述斜坡变化装置包括电流源(906)，其中所述位线连接为所述电流源的电流镜(902，904)。
3.根据权利要求1或2所述的装置，还包括：
放电晶体管(934)，其响应于所述峰值检测器，当所述峰值检测器的输出信号被反转时所述放电晶体管对所述位线放电。
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