CN102386173B - 边缘连接晶片级叠置微电子封装及其制造方法 - Google Patents

边缘连接晶片级叠置微电子封装及其制造方法 Download PDF

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Abstract

根据本发明的一个方面，提供了一种叠置微电子封装(280)，其可以包括多个子组件(210)，例如，第一子组件和位于第一子组件之下的第二子组件。所述第二子组件的正面可以面对所述第一子组件的背面。所述第一和第二子组件中的每者可以包括多个在所述正面露出的正面触点(2668)、至少一个边缘以及围绕相应的所述至少一个边缘延伸的多条正面迹线(2666)。所述第二子组件可以具有多个在所述背面露出的背面触点(2968)。所述第二子组件还可以具有多条从所述背面触点围绕所述至少一个边缘延伸的背面迹线(2966)。所述背面迹线可以延伸至所述第一或第二子组件的至少其中之一的多个正面触点中的至少一些。

Description

边缘连接晶片级叠置微电子封装及其制造方法
本申请是2007年10月9日提交的申请号为“200780045542.9”、发明名称为“边缘连接晶片级叠置”的分案申请。
相关申请的交叉引用
本国际申请要求2007年4月13日提交的美国申请No.11/787209、2007年2月9日提交的美国申请No.11/704713、以及2006年10月10日提交的美国临时专利申请No.60/850850的优先权。2007年4月13日提交的所述美国申请No.11/787209是2007年2月9日提交的美国申请No.11/704713的部分继续申请，而后者又要求2006年10月10日提交的美国临时专利申请No.60/850850的申请日的权益。在此将所述申请的公开文本引入以供参考。
技术领域
本发明总体上涉及叠置微电子封装，包括以晶片级制造的叠置微电子封装，并且涉及制作这样的封装的方法。
背景技术
半导体芯片是具有设置在正表面上的触点的扁平体，所述触点连接至芯片本身的内部电路。通常，使半导体芯片与衬底封装起来，以形成具有电连接至芯片触点的端子的微电子封装。然后，可以将所述封装连接至测试设备，以确定经过封装的器件是否符合预期的性能标准。一旦通过了测试，就可以将所述封装连接至较大的电路，例如，诸如计算机或蜂窝电话等电子产品中的电路。
对用于对半导体芯片进行封装的衬底材料加以选择，从而实现所述衬底材料与用于形成所述封装的工艺的兼容性。例如，在焊接或其他键合操作当中，可能向衬底施加高热。相应地，已经将金属引线框架用作衬底。 也已采用层压衬底对微电子器件进行封装。这样的衬底可以包括两个到四个交替的玻璃纤维和环氧树脂层，其中，可以沿横向(traversing)方向，例如，沿正交方向设置相继的玻璃纤维层。任选地，可以将诸如双马来酰亚胺三嗪(BT)等的绝热化合物添加到这样的层压衬底当中。
已经将带料(tape)用作衬底，来提供更薄的微电子封装。通常以薄层或者薄层卷的形式提供这样的带料。例如，通常采用由聚酰亚胺上铜构成的单面或双面薄层。基于聚酰亚胺的膜提供了良好的热和化学稳定性以及低介电常数，而具有高抗张强度、延展性和柔性的铜则已被有利地应用到了柔性电路和芯片尺寸封装应用当中。但是，这样的带料价格相对昂贵，尤其是与引线框架和层压衬底相比。
微电子封装还包括为在所述管芯仍然处于晶片的形式时所制备的半导体部件提供封装的晶片级封装。所述晶片受到若干其他的处理步骤，以形成封装结构，之后对所述晶片进行划片，以形成独立的管芯。晶片级处理可以提供节约成本的优点。此外，封装占用面积可以等于管芯尺寸，从而实现对所述管芯最终附着的印刷电路板(PCB)的面积的非常有效的利用。由于这些特征，通常将通过这种方式封装的管芯称为晶片级芯片尺寸封装(WLCSP)。
为了节约空间，某些常规设计具有在封装内叠置的多个微电子芯片。这允许所述封装在衬底上占据的表面积小于所述叠置体内的芯片的总表面积。但是，常规的叠置封装在复杂性、成本、厚度和可测试性方面存在缺点。
尽管存在上述进步，但是仍然需要改进的晶片尺寸封装，尤其是可靠、厚度薄、可测试而且制造成本低廉的叠置晶片尺寸封装。
发明内容
根据文中描述的本发明的实施例，提供了用于制造集成电路器件的方法，以建立适于晶片级处理的叠置微电子封装，从而制造具有更低的成本、更小的尺寸、更轻的重量和增强的电性能的集成电路。
根据本发明的一个方面，提供了一种用于制造集成电路器件的方法。在这样的方法中，通过将包括多个微电子元件的第一子组件叠置到包括多 个微电子元件的第二子组件上形成微电子组件，其中，所述微电子元件具有延伸至其边缘的迹线，之后，形成部分贯穿所述微电子组件的槽口，以露出所述迹线，接下来在所述槽口的侧壁上形成引线，从而在所述组件的平面表面上提供电接触。接下来，对所述组件进行划片，以形成根据本发明的优选实施例的独立电子元件。所述的形成仅部分贯穿至少一个子组件延伸的槽口的步骤允许对所述元件进行连续的晶片级处理。
根据本发明的具体方面，所述叠置组件结合了衬底，从而在处理过程中和处理之后为所述组件提供额外的机械完整性。所述衬底可以结合释放腔，所述释放腔在开槽工艺中降低了应力集中。已经发现，在没有这样的腔的情况下，衬底倾向于在开槽工艺期间发生断裂。
根据本发明的具体方面，采用粘合剂将微电子子组件的各个层层压起来。由于叠置方法的原因，每一子组件的迹线都受到下面紧挨着的层的粘合剂的支撑和保持，由此避免受到损坏。
在本发明的一个实施例中，对每一层进行初始开槽，以露出所述迹线，之后，在层压过程中采用粘合剂填充所述槽口，针对所述子组件层中的每者重复这一开槽和填充模式。通过这种方式，在发生了将对各个微电子元件加以区分的开槽操作时，所述开槽操作将整个贯穿所述粘合层和所述迹线发生，从而在开槽过程中，通过粘合剂对所述迹线提供机械支撑并使其绝缘。
可以通过诸如蚀刻等的非机械手段执行初始开槽过程，从而保护迹线的机械完整性，由此使所述迹线保持完好。
根据本发明的具体方面，包括四个子组件层和衬底层的叠置微电子封装可以具有不超过155微米的总体封装厚度，并且可以通过降低衬底的厚度而将这一厚度降低至不超过125微米的叠置厚度。
所述叠置电子封装可以具有形成到顶部和底部表面二者上的迹线，从而能够依次叠置所述叠置封装，因为这样能够使所述封装的顶层和底层上的相应触点对准。
一种叠置微电子封装的制作方法，可以包括下述步骤：a)通过将包括多个微电子元件的第一子组件叠置到衬底上，将包括多个微电子元件的第二子组件叠置到所述第一子组件上而形成微电子组件，所述第一子组件和 第二子组件的多个微电子元件中的至少一些具有延伸至所述微电子元件的相应边缘的迹线；b)在所述微电子组件内形成槽口，以露出所述多个微电子元件中的至少一些的迹线；以及c)在所述槽口的侧壁上形成引线，所述引线与至少一些迹线电连通。就这一实施例的另一方面而言，所述的形成槽口的步骤任选包括至少在所述第一子组件内形成初始槽口，以露出所述迹线，并采用粘合剂填充所述初始槽口，以覆盖所述迹线，以及至少在所述第二子组件内形成初始槽口，以露出所述迹线，并采用粘合剂填充所述初始槽口，以覆盖所述迹线，以及在所述粘合剂内形成槽口，以露出所述多个微电子元件中的至少一些的迹线。
一种根据本发明的实施例的微电子子组件的制作方法，可以包括下述步骤：a)在包括多个微电子元件的第一子组件内形成初始槽口，所述子组件具有延伸至所述微电子元件的相应边缘的迹线，由此露出所述迹线；b)采用粘合剂填充所述初始槽口，以覆盖所述迹线；以及c)在所述粘合剂内形成槽口，以露出所述多个微电子元件中的至少一些的迹线。
根据本发明的具体方面，一种叠置微电子封装可以包括具有叠置关系的四个子组件和衬底，每一子组件包括至少一个微电子芯片，其中，所述封装具有不超过155微米的叠置体厚度。这样的不具有衬底的封装具有不超过125微米的叠置体厚度。
根据本发明的具体方面，提供了一种叠置微电子封装的制作方法，所述方法可以包括以下步骤：a)通过将包括多个微电子元件的第一子组件叠置到衬底的粘合层上形成微电子组件，所述第一子组件的所述多个微电子元件中的至少一些具有延伸至所述微电子元件的相应边缘的迹线；之后b)在所述第一子组件内形成初始槽口，以露出所述迹线，并在所述第一子组件上涂覆粘合层，从而采用粘合剂填充所述初始槽口，并覆盖所述迹线；之后c)将包括多个微电子元件的第二子组件叠置到所述第一子组件的粘合层上，所述第一子组件的所述多个微电子元件中的至少一些具有延伸至所述微电子元件的相应边缘的迹线；之后d)在所述第二子组件内形成初始槽口，以露出所述迹线，并在所述第二子组件上涂覆粘合层，从而采用粘合剂填充所述初始槽口，并覆盖所述迹线；之后e)在所述粘合层内形成槽口，以露出所述多个微电子元件中的至少一些的迹线；以及f)在所述槽口的侧 壁上形成引线，所述引线与至少一些迹线电连通。
在本发明的一个实施例中，提供了一种叠置封装的制造方法。在这样的方法中，可以使第一晶片的锯线(saw lane)与第二晶片的锯线对准，从而使一个晶片的锯线位于另一个晶片的锯线之上。所述第一和第二晶片中的每者可以包括多个在所述锯线处附着到一起的微电子元件。每一微电子元件还可以具有多条朝向所述锯线延伸的迹线。可以形成与所述第一晶片和第二晶片的锯线对准的多个开口。每一开口可以露出至少一个微电子元件的单条迹线。之后，可以使引线与露出的多条迹线中的至少一些电连接。
每一开口可以露出所述第一晶片的微电子元件的单条迹线。同一开口还可以露出第二晶片的微电子元件的单条迹线。每一开口可以露出第一晶片的一个或者不只一个微电子元件的单条迹线。相同的开口可以露出第二晶片的一个或者不只一个微电子元件的单条迹线。
在一个实施例中，可以在使两个晶片的锯线对准之后，使所述第一晶片附着至所述第二晶片。
在一个实施例中，所述引线可以包括位于所述第一和第二晶片之一的面上的第一末端。所述引线的第一末端可以包括导电凸块。
在一个实施例中，可以沿所述锯线将所述第一和第二晶片分割成多个组件，其中，每一组件包括多个叠置微电子元件和露出的引线。
可以使至少一个包括多个额外微电子元件的额外晶片的锯线在锯线处与所述第一和第二晶片的锯线附着到一起。
所述多个微电子元件可以具有朝向所述锯线延伸的额外迹线。可以在形成开口的步骤中使所述额外微电子元件的至少其中之一的额外迹线中的单条迹线露出。
根据本发明的一个方面，提供了一种叠置微电子组件，其包括第一叠置子组件和位于所述第一叠置子组件的部分上的第二叠置子组件。每一叠置子组件可以包括具有面的第一微电子元件。具有面的第二微电子元件可以位于所述第一微电子元件的所述面上并与之平行。所述第一和第二微电子元件中的每者可以具有从所述相应的面延伸开的边缘。处于相应的面上的多条迹线可以围绕至少一个相应的边缘延伸。所述第一和第二叠置子组 件中的每者可以包括连接至所述多条迹线中的至少一些的触点。键合线可以使所述第一叠置子组件的触点与所述第二叠置子组件的触点导电连接。
在一个实施例中，所述第一和第二子组件中的每者可以具有面。可以使所述多个触点中的至少一些在所述第一和第二子组件的所述面的至少其中之一上露出。
所述第一和第二叠置子组件中的每者可以具有面和从所述面延伸开的边缘。所述第一叠置子组件的面可以延伸到所述第二叠置子组件的面之外，从而使所述第一叠置子组件上的触点在所述第二叠置子组件的面的范围之外露出。
根据本发明的一个方面，提供了一种叠置微电子封装，其可以包括多个子组件，例如，第一子组件和位于第一子组件下面的第二子组件。每一子组件可以具有正面和远离所述正面的背面。所述第二子组件的正面可以面对所述第一子组件的背面。所述第一和第二子组件中的每者可以包括多个在所述正面露出的正面触点、至少一个边缘以及围绕所述的至少一个边缘延伸的多条正面迹线。所述第二子组件可以具有多个在所述背面露出的背面触点。所述第二子组件还可以具有多条从所述背面触点围绕所述至少一个边缘延伸的背面迹线。所述背面迹线可以延伸至所述第一或第二子组件的至少其中之一的多个正面触点中的至少一些。
在一个实施例中，所述多个子组件中的每者包括至少一个微电子芯片。一种包括微电子封装的组件还可以包括具有端子的电路面板，所述端子导电连接到至少一些(例如)选自由所述第二子组件的背面触点和所述多个子组件中的一个子组件的正面触点构成的集合的封装触点。
可以将额外的微电子芯片接合到所述叠置微电子封装或组件。在一个实施例中，所述额外的微电子芯片的面面对所述第一和第二子组件之一的面。所述组件还可以包括将所述额外微电子芯片的触点导电连接至所述电路面板的端子的键合线。
可以将所述额外微电子芯片的触点引线键合至所述一个子组件的正面触点。可以通过导电物质将所述额外微电子芯片的触点接合到所述一个子组件的正面触点。在一个实施例中，所述额外微电子芯片可以包括微控制器。
在一个实施例中，可以采用所述额外的微电子芯片替代所述多个子组件中的一个或多个微电子芯片。例如，可以将组件的微电子芯片从所述一个子组件的正面触点中的一些上断开，之后将所述额外微电子芯片连接至所述一些正面触点，由此替代所述微电子芯片。
所述组件还可以包括将所述一个子组件的正面触点导电连接至所述电路面板的端子的键合线。
在一个实施例中，可以通过导电物质将所述额外微电子芯片的触点接合到所述一个子组件的正面触点。
在一个实施例中，可以通过导电物质将所述电路面板的端子接合到所述一个子组件的露出的正面触点。
可以将额外的微电子芯片接合到所述第二子组件的背面。在这样的组件中，所述额外的微电子芯片可以具有导电连接至所述电路面板的端子的触点。
可以通过键合线将所述额外微电子芯片的触点接合到所述电路面板的端子。
在一个实施例中，可以通过导电物质将所述电路面板的端子接合到所述第二子组件的背面触点。
在实施例中，额外的微电子芯片可以具有与所述一个子组件的正面触点导电连通的触点。
附图说明
图1A是根据本发明的一个实施例的子组件的顶视图；
图1B是图1A的子组件的截面图；
图2是多个相互附着以形成叠置组件的多个子组件的截面图；
图3是图2所示的叠置组件在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图4A是图3所示的叠置组件在根据本发明的一个实施例的稍后制造阶段中的截面图；
图4B是图4A的叠置组件的部分的截面放大图；
图5是在将图4A所示的叠置组件划片成独立的单元之后的该叠置组件 的截面图；
图6是根据本发明的实施例的叠置组件的备选实施例的截面图；以及
图7A是根据本发明的一个实施例的子组件的顶视图；
图7B是图7A的子组件的截面图；
图7C是图1A的子组件的底视图；
图8是利用衬底形成叠置组件的本发明的另一实施例中所采用的衬底的截面图；
图9是图8所示的衬底在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图10是图9所示的衬底在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图11是在根据本发明的一个实施例的稍后制造阶段中在图10所示的衬底的顶部叠置了图7A-C所示的子组件的叠置组件的截面图；
图12是图11所示的叠置组件在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图13是图12所示的叠置组件在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图14是图13所示的叠置组件在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图15是图14所示的叠置组件在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图16是图15所示的叠置组件在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图17是图16所示的叠置组件在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图18是图17所示的叠置组件在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图19是图18所示的叠置组件在根据本发明的一个实施例的制造方法的稍后阶段中的截面图；
图20是基于图19所示的组件的叠置组件的备选实施例的截面图；
图20A是示出了一种叠置微电子组件的截面图，在所述叠置微电子组件中，将各个叠置组件进一步一个压一个地叠置起来，并使其相互导电连接；
图21是在将图19所示的叠置组件划片成独立的单元之后的该叠置组件的截面图；
图22是由图21所示的划片过程得到的用于引线键合的独立元件的截面图；
图23是用于采用焊球键合的根据图21所示的独立元件的截面图。
图24是图21所示的叠置组件的变型的底视图。
图25A和25B是文中讨论的叠置组件的制造中通常采用的设备的图示。
图26是根据本发明的实施例的附着至电路面板的叠置组件的截面图。
图27是根据图26所示的实施例的变型的附着至电路面板的叠置组件的截面图。
图28是根据图26所示的实施例的另一变型的附着至电路面板的叠置组件的截面图。
图29是根据本发明的另一实施例的附着至电路面板的叠置组件的截面图。
图30是根据图29所示的实施例的变型的附着至电路面板的叠置组件的截面图。
图31是根据图29所示的实施例的另一变型的附着至电路面板的叠置组件的截面图。
图32是根据本发明的另一实施例的附着至电路面板的叠置组件的截面图。
具体实施方式
现在参考图1-4B，其示出了用于叠置微电子部件的方法和设备。如图1A-1B所示，第一晶片或子组件10的部分包括多个微电子元件12，每一微电子元件并排设置，并且彼此相邻。第一晶片或子组件10优选包括很多行沿X轴和Y轴对准的微电子元件12。采用常规半导体加工技术将所述微电子元件形成为相互一体。显然，子组件10可以是晶片的一部分。图1A中 虚线表明，所述子组件可以具有附着至其上的额外元件，而且可以处于圆形晶片的形状内。
每一微电子元件12包括正面14和朝向相反的背面16。微电子元件12还包括第一边缘18、第二边缘20、第三边缘19和第四边缘21，所有的边缘都从微电子元件12的正面14延伸到背面16。如图1A-1B所示，一个微电子元件12的第一边缘18附着至相邻的第二微电子元件12的第二边缘20。类似地，一个微电子元件12的第三边缘19附着至相邻的微电子元件的第四边缘21。因而，如图1A所示，处于第一子组件10的中间的微电子元件12以处于所有的四个边缘上的相邻微电子元件12为边界。处于晶片的第一末端11、第二末端13、第三末端15或第四末端17处的微电子元件12的至少一个边缘不受额外的微电子元件的妨碍。尽管为了进行清楚的说明，在图中示出了所述边缘，但是在实践当中，所述边缘可能是不可见的。更确切地，在这一阶段，相邻微电子元件12相互接触的边缘或带(strip)是锯线或锯带，在该处能够在不损伤各个微电子元件的情况下对所述晶片加以切割。例如，如图1B所示，微电子元件12’的第二边缘20’邻接微电子元件12”的第一边缘18”，并形成了锯线23。类似地，在整个晶片10上，锯线23处于微电子元件12相互邻接的位置。第一晶片/子组件10可以包括任何数量的微电子元件12，少则两个，多则根据具体需要而定。
所述微电子元件12中的每者还包括暴露在所述微电子元件12的相应正面14上的多个触点22。此外，迹线24从触点22中的每者向外延伸至各个微电子元件12的相应的第一、第二、第三或第四边缘18、20、19和21。例如，参考图1B，迹线24从触点22’向外朝向微电子元件12’的第二边缘20’延伸。迹线24’延伸至从触点22”向外延伸的迹线24”并与之接触。因而，迹线24’和24”在微电子元件12’和12”的附着点处相遇，并且可以实际形成在触点22’和触点22”之间延伸的单条迹线。但是，不要求所述迹线实际相互接触。对于所有相邻的微电子元件12而言，可以包括类似的结构。同样地，位于第一子组件10的相应的末端上的触点22不具有延伸至不同微电子元件上的相邻触点的迹线24，相反，这些迹线24只是简单地延伸至所述第一组件10的相应末端。
如图2所示，为了创建叠置组件30，将第一子组件10设置于第二晶片 /子组件10A和第三晶片/子组件10B之上。按照与第一子组件10类似的方式构建第二子组件和第三子组件10A、10B，因而将采用类似的附图标记表示类似的元件，除非另作说明。图2的叠置组件30包括三个按照一个处于另一个的上方的方式叠置的独立的晶片/子组件，但是，在备选实施例中，叠置组件30可以包括更多或更少的一个位于另一个的顶部上的晶片/子组件。
如图2所示，使第一子组件10的微电子元件12与第二子组件10A的微电子元件12A和第三子组件10B的微电子元件12B对准。因而，相应的子组件10、10A、10B的微电子元件12、12A、12B中的每者的相应的第一、第二、第三和第四边缘也沿纵轴对准。因此，每一子组件的相应的锯线23、23A和23B也相互对准。叠置组件30由多个沿各个行和列取向并对准的微电子元件12、12A、12B构成。
为了使各个子组件10、10A、10B相互对准，使粘合层32位于第一子组件10的正面14和第二子组件10A的背面16A之间。类似地，还使粘合层33位于第二子组件10A的正面14A和第三子组件10B的背面16B之间。还使额外的粘合层35设置在第三子组件10B的正面14B上，以保护第三子组件10B的触点22B和迹线24B。可以由环氧树脂等形成所述粘合层32、33、35。
一旦组装完毕，使粘合层32、33、35固化，从而使相应的子组件10、10A、10B相互附着，并形成包括多个彼此相邻并且一个压一个地叠置的微电子元件12、12A、12B的叠置组件30。
接下来，参考图3，可以在叠置组件30内切割多个槽口46。优选采用图中未示出的机械切割器具形成所述槽口46。可以在美国专利No.6646289和No.6972480中找到这样的机械切割器具的例子，在此引入其公开内容以供参考。在邻近各个子组件10、10A、10B的相应微电子元件12、12A、12B的相应的第一边缘18、18A、18B、第二边缘20、20A、20B、第三边缘19、19A、19B以及第四边缘21、21A、21B的位置上从叠置组件30上切割出槽口46。槽口46是由处于锯线23、23A和23B处的切割缝隙47形成的。由于子组件10、10A、10B中的每者的锯线23、23A和23B贯穿叠置组件30对准，因而可以采用单次切割在多个子组件之间形成缝隙47。优选地，槽 口46未整个贯穿叠置组件30延伸。例如，如图3所示，第一子组件10的微电子元件12保持相互附着，因为各槽口46未整个贯穿所述第一子组件延伸。但是，槽口46延伸得足够远，从而横断第一子组件10的迹线24，所述被横断的迹线24在暴露于相邻微电子元件处的触点22之间延伸。类似地，槽口46不仅分割了使子组件10、10A、10B相互连接的粘合层32、33、35，而且分割了每一组件的相邻微电子元件12A、12B以及相应的迹线24、24A、24B。尽管图中将槽口46示为具有倾斜的侧壁48、50，但是所述侧壁也可以是直的。
例如，图3的槽口46A横断第二子组件10A的微电子元件52和微电子元件54。槽口46A横断两个微电子元件52、54，从而通过缝隙47分隔每一微电子元件的先前相互附着并且形成了锯线23的各个边缘。由槽口46A建立的缝隙47暴露出与槽口46A相邻的迹线56和58。对于贯穿叠置组件30的各个微电子元件的所有边缘而言，优选包括类似的结构。所述暴露的迹线24、24A、24B为微电子元件12、12A、12B中的每者形成了接触表面。当然，未必一定要对所述叠置组件30的第一边缘60和第二边缘62进行机械切割，因为朝向这些相应边缘延伸的迹线已经暴露了出来。尽管图3中未示出，但是也可以对第一和第二边缘60、62进行机械切割，以建立更为对称的构造。类似地，也不必对图中未示出的叠置组件30的边缘进行机械切割，尽管可能希望对其进行切割。
一旦在叠置组件30上形成了各个槽口46，就可以在槽口46的倾斜侧壁48、50上形成引线66。如图4A和4B所示，通过槽口46建立的倾斜侧壁48、50贯穿各个第一、第二和第三子组件10、10A、10B的至少部分延伸。可以通过任何适当的金属沉积技术，例如，通过包括溅射、三维光刻和电镀的工艺形成引线66。也可以采用额外的工艺。在美国专利No.5716759中公开了一种这样的工艺，在此将其公开内容引入以供参考。引线66在各个槽口46内延伸，并与迹线24、24A和24B建立电接触。优选地，引线66经过槽口46的倾斜侧壁48、50延伸，并在处于第三子组件10B之下的粘合层35的第一表面70上露出。因此，引线66包括远离槽口46并且在粘合层35的表面上暴露出的末端75。可以在引线66的末端75处形成焊盘或者焊接凸块74。由于三条迹线24、24A、24B在相应的倾斜侧壁48 或50处对准并露出，因此每条引线66均与所述三条迹线接触。但是，引线66可以在相应的倾斜侧壁48或50处仅接触迹线24、24A、24B中的一者或两者。这样的取向可能是将迹线24、24A、24B放置到从读者的角度来看进出页面的不同的平面内的结果。例如，如果按照三维取向观察，图4B所示的迹线24可以偏离迹线24A，从而更加接近读者。与迹线24对准的引线66也偏离了迹线24A，且不与迹线24A接触。因此，尽管在图4B的二维视图中所述迹线24、24A可能看起来附着至引线66，但是可能只有一条迹线实际附着至所述引线。
如图5所示，在叠置组件30内形成了槽口46和包括引线66的各导电元件之后，可以通过贯穿第一子组件10的微电子元件12的晶片10进行机械切割而形成独立的封装80。在邻近槽口46的位置对第一子组件10的微电子元件12进行切割，从而允许槽口46整个贯穿叠置组件30延伸。一旦执行了切割，就形成了多个叠置独立单元80，其中，每一叠置独立单元80含有多个按照一个处于另一个之上的方式叠置的微电子元件。如图5所示，可以通过焊接凸块74将所述叠置独立单元80电连接至诸如衬底83、电路板或电路面板的微电子元件。
可以将所述叠置独立单元80结合到微处理器以及RF单元以及其他组件当中，但是，其可能尤其适用于闪速存储器和DRAM单元。
在备选实施例中，如图6所示，叠置组件130可以包括诸如封装层180的额外衬底。按照与上文参考图1-5讨论的叠置组件30类似的方式构建叠置组件130，叠置组件130即使不包括针对叠置组件30讨论的所有相同特征，也至少包括其大部分特征。此外，可以遵循上文针对叠置组件30讨论的步骤构建叠置组件130。与叠置组件30相比，唯一增加的特征在于，在叠置组件130的制造过程中，优选在叠置组件130中制作槽口之前，将封装层180置于顺应层135之下。所述封装层180优选由玻璃、硅或类似材料形成。一旦使封装层180邻近粘合层135设置之后，就采用切割器具形成多个槽口146，如准对叠置组件30的讨论所述。由此使迹线124、124A、124B在槽口146的倾斜侧壁148、150处露出。此外，之后，可以在倾斜侧壁148、150上形成多条引线166，并使所述引线与在所述槽口146的倾斜侧壁148、150上露出的各条迹线124、124A、124B电接触，如针对叠置组 件30的讨论所述。所述各条引线166优选延伸到所述槽口146之外，并延伸到所述封装层180的正表面182上。所述引线166的露出的末端175可以包括焊盘或焊接凸块174。尽管图6中未示出，但是一旦形成了各个槽口和导电元件，就可以使所述槽口贯穿所述第一子组件110的微电子元件112的行延伸，从而建立独立的叠置单元180。
在备选实施例中，如图7-22所示，叠置组件230可以包括诸如封装层201的额外衬底。按照与上文参考图1-7讨论的叠置组件30和130类似的方式构建叠置组件230，并且包括很多针对叠置组件30和130讨论的相同的特征，只是，叠置组件230开始于衬底层201。此外，可以遵循针对叠置组件30和230讨论的步骤构建叠置组件230。
如图7A-7C所示，第一晶片或子组件210的部分包括多个微电子元件212，每一微电子元件212并排设置并且彼此相邻。第一晶片或子组件210优选包括很多行沿X轴和Y轴对准的微电子元件212。采用常规半导体加工技术将所述微电子元件形成为相互一体。显然，子组件210可以是晶片的一部分，而且各种部件是在所述晶片的范围内重复复制的。图7A-7C表明，所述子组件可以具有附着至其上的额外元件，而且可以处于圆形晶片的形状内。
每一微电子元件212包括正面214和朝向相反的背面216。微电子元件212还包括第一边缘218、第二边缘220、第三边缘219和第四边缘221，所有的边缘均从微电子元件212的正面214延伸至背面216。如图7A-7C所示，使一个微电子元件212的第一边缘218附着至相邻的第二微电子元件212的第二边缘220。类似地，使一个微电子元件212的第三边缘219附着至相邻微电子元件的第四边缘221。因而，如图7A所示，处于第一子组件210的中间的微电子元件212以处于所有的四个边缘上的相邻微电子元件212为边界。处于晶片的第一末端211、第二末端213、第三末端215或第四末端217处的微电子元件212的至少一个边缘不受额外的微电子元件的妨碍。尽管为了进行清楚的说明，在图中示出了所述边缘，但是在实践当中，所述边缘可能是不可见的。更确切地，在这一阶段，相邻微电子元件212相互接触的边缘或带是锯线或锯带，在该处能够在不损伤各个微电子元件的情况下对所述晶片加以切割。例如，如图7B所示，微电子元件212’ 的第二边缘220’与微电子元件212”的第一边缘218”相邻，并形成了锯线223。类似地，在整个晶片210上，锯线223处于微电子元件212相互邻接的位置。第一晶片/子组件210可以包括任何数量的微电子元件212，少则两个，多则根据具体需要而定。
所述微电子元件212中的每者还包括多个在微电子元件212的相应正面14上露出的触点222，图7C对此给出了最佳的图示。此外，迹线224从触点222中的每者向外延伸至各个微电子元件212的相应的边缘218、220、219和221。迹线224可以在微电子元件212’和212”的附着点处相遇，并且可以实际形成在触点222’和触点222”之间延伸的单条迹线。但是，不要求所述迹线实际相互接触。对于所有相邻的微电子元件212而言，可以包括类似的结构。同样，位于第一子组件210的相应末端处的触点222不具有延伸至不同微电子元件上的相邻触点的迹线224，相反，这些迹线224只是简单地延伸至所述第一组件210的相应的末端。
与结合图1-6讨论的实施例形成对比的是，图7-22的实施例被示为从衬底向上按照叠置的方式构建而成。因此，各部件和工艺中的很多是按照相对于先前的附图的倒转方式示出的。
图8示出了用于这一实施例的叠置组件的具有衬底202的封装支撑晶片或层201。衬底202优选由玻璃、硅或者类似的材料形成，所述材料提供了足够的机械强度，以支撑和加固所述叠置组件的后续的层。出于这一原因，衬底202可以比后续的层厚。当不再需要支撑时，可以在后面的处理步骤中通过蚀刻或者机械抛光对衬底层202的材料进行减薄，甚至将其去除。所述衬底具有延伸至左侧表面203和右侧表面204的下表面205和上表面206。如图9所示，在上表面206内建立多个释放腔208和208’。使这些腔208与用于分割所述叠置封装的锯线的预期位置对准。利用上文所述的用于叠置组件30和130的机械切割器具来建立腔208、208’。释放腔208、208’起着应力释放的作用，从而避免叠置组件在后续操作中因衬底202的槽口的原因而断裂。因此，优选将所述腔208形成为具有角半径，以缓解应力的集中。在形成腔208、208’之后，如图10所示，将粘合层209施加到上表面206和腔208、208’上。优选地，所述粘合层在上表面206上具有2.5-4.0微米的厚度。
如图11所示，为了建立叠置组件，将第一子组件212置于衬底层201之上。如图所示，使触点222、222’和迹线224、224’与相应的腔208、208’对准，进而与锯线218和222对准。将有源下表面214和迹线224、224’施加到衬底层201的粘合层209上，并使粘合剂固化。将包括迹线224和224’的子组件210键合到衬底层201上并由其支撑。
如果希望，可以将子组件210的上表面216减薄，以建立新的表面216’，并降低所述子组件的高度，如图12所示。如果希望得到紧凑的叠置封装，那么优选地，所述子组件的降低了的高度为22.4-25.4微米。
接下来，参考图13，可以在所述子组件210内形成多个初始槽口240、240’，以露出迹线224、224’。优选采用非机械技术，例如，采用选择性化学蚀刻形成槽口240、240’，以保护易损的迹线240、240’。在这一步骤中，将迹线240、240’附着至衬底201的粘合剂209并由其支撑。使初始槽口240、240’与触点222、222’、迹线224、224’、腔208、208’以及锯线218和222对准。将初始槽口40、41的轮廓设置成向之后的槽口提供间隙，在下文中将对此予以说明。
在形成初始槽口240、240’之后，将粘合层243施加到上表面216或216’以及初始槽口40、40’上，如图14所示。优选地，所述粘合层在上表面216或216’之上具有大约2.5-4.0微米的厚度。
如图15和16所示，将分别被表示为210A、210B和210C的第二、第三和第四子组件与子组件210对准，并且从子组件210和衬底层201向上顺次对其进行叠置和层压。采用先前所遵循的用来层压子组件210的相同步骤序列层压子组件210A、210B和210C中的每者。对于建立叠置组件230的每一步骤而言，顺次遵循包括对准、层压、固化、减薄、初始槽口的建立和粘合剂的施加的步骤。因而，使第一子组件210的微电子元件212与第二子组件210A的微电子元件212A、第三子组件210B的微电子元件212B和第三子组件210C的微电子元件212C对准。因此，使初始槽口240、240’、240A、240A’、240B、240B’、240C、240C’分别与触点222、222’、222A、222A’、222B、222B’、222C、222C’、迹线224、224’、224A、224A’、224B、224B’、224C、224C’、腔208、208’以及锯线218和222对准。总之，叠置组件230由多个沿各个行和列取向和对准的叠置并附着的微电子元件12、 12A、12B、12C构成。
在邻近各个子组件10、10A、10B、10C的相应的微电子元件12、12A、12B、12C的相应的第一边缘218、218A、218B和218C、第二边缘220、220A、220B和220C、第三边缘219、219A、219B、219C以及第四边缘221、221A、221B、221C的位置从叠置组件230上切割出槽口246。通过针对先前的实施例描述的方法在锯线220、218处形成槽口246、247。从图17中可以看出，与先前的实施例的一个显著区别在于，贯穿粘合层243、243A、243B、243C切割出了多个槽口246。优选地，槽口246并没有完全贯穿叠置组件230延伸，而是仅部分延伸到了释放腔208、208’内。因而，衬底202仍然保持完好，从而起到连接叠置微电子元件的作用，并且保护衬底202不会发生断裂，因为只是对粘合剂209进行了切割，而没有对衬底进行切割。尽管图中将槽口246示为具有倾斜的侧壁248、250，但是所述侧壁也可以是直的。
图17的叠置组件230包括四个按照一个处于另一个的上方的方式叠置的独立的晶片/子组件，但是，在备选实施例中，叠置组件230可以包括更多或更少的一个位于另一个之上的晶片/子组件。同样如图17所示，可以通过机械抛光或蚀刻完成任选的对衬底202的减薄。可以在所述工艺的各个步骤之间，优选在形成槽口246之后执行这一步骤。
一旦在叠置组件230内形成了各个槽口246，就可以在所述槽口246的倾斜侧壁248、250上形成引线266。如图17和18中所示，因所述槽口246而形成的所述倾斜侧壁248、250至少贯穿各个第一、第二、第三和第四子组件210、210A、210B、210C的部分延伸。可以通过针对前述实施例描述的任何适当的金属沉积技术形成引线266。引线266在各个槽口246内延伸，并且与迹线224、224A、224B和224C建立电接触。
优选地，引线266经过槽口246的倾斜侧壁248、250延伸，并附着至处于第三子组件210C的上表面216C’上的粘合层243C。因此，引线266包括远离槽口246并暴露于粘合层243C的表面上的末端275。
由于迹线与相应的倾斜侧壁248或250对准并在其上露出，因而每条引线266均与四条迹线224、224A、224B、224C接触。但是，引线266可以在相应的倾斜侧壁48或50上与不到四条迹线224、224A、224B、224C 电连接。如针对前述实施例的讨论所述，这样的取向可能是将迹线224、224A、224B放置到从读者的角度来看进出页面的不同的平面内的结果。
可以在引线266的末端275上形成焊盘或焊料凸块。出于这一目的，如图19所示，可以在粘合层216C和引线266的表面上对焊料掩模277进行构图，从而实现导线或焊料凸块的附着。
在图20所示的另一任选实施例中，可以使引线266延伸至衬底202的底表面。引线266经过槽口246的倾斜侧壁248、250延伸，并进入位于第一子组件210下面的释放腔208内的粘合层209。在进一步减薄衬底202的同时，使引线266的底部露出，并且可以通过前面讨论的方法使所述引线延伸，从而建立底部引线286。可以在衬底202的底表面上对焊料掩模227进行构图，以实现导线或焊料凸块的附着，从而在末端288处形成焊盘或凸块。
这一布局的具体优点在于，可以通过利用(例如)焊接凸块对准并连接相应的顶部末端275和底部末端288而使叠置组件230或者各个封装按照一个处于另一个之上的方式依次叠置并电互连。在图示的例子中，使有待连接的顶部末端275和底部末端288在x-y平面内的适当图案中对准，以实现互连。
由于引线266允许测试探头访问元件，因而可以检测到存在缺陷的子组件层，并将其隔离，从而允许分拣和返工。叠置组件230的能力促进了更高级别的集成以及晶片级返工。因而，可以将如图20所示的设置在单元的底表面上的引线通过导电物质，例如，由诸如焊料等的导电材料构成的球或凸块连接至设置在相邻单元的顶表面上的引线。尽管具有更大的总体厚度，但是在功能上修复了这样的经过叠置的叠置组件的元件，从而使其等效于无缺陷的叠置组件230，并且可以通过晶片级返工经济地恢复功能层210的价值。
如图21所示，在叠置组件230内形成了槽口246以及包括引线266的各导电元件之后，可以贯穿引线266、粘合剂209和衬底202进行机械切割，以分割各个封装，由此形成独立的封装280。在邻近槽口246的位置使所述切割与划片线218和220对准，从而允许槽口246完全贯穿所述叠置组件230延伸。一旦执行了切割，就形成了多个叠置独立元件280，其中，每一 叠置独立单元280含有多个按照一个处于另一个之上的方式叠置的微电子元件。如图23所示，可以通过引线键合或焊盘275或焊料凸块274将图22所示的叠置独立单元280电连接至诸如衬底、电路板或电路面板的微电子元件。
在具体的例子(图20A)中，可以使具有图20或图21所示的类型的三个叠置组件230叠置并互连。连接所述叠置组件的连接盘(land)2204、2204’和2204”的键合线2202、2202’、2202”提供了与电路面板2210的端子2206的互连。可以将所述键合线布置为连接相邻级的连接盘，如图20A所示，或者每条键合线可以将叠置组件直接连接至电路面板。或者，可以将连接至具体叠置组件的键合线中的一些连接至不与所述具体叠置组件相邻的另一叠置组件。
从图20A显然可以看出，叠置组件230”的面2220”和其上的连接盘2204”延伸到了叠置组件230’的面2220’和边缘2222’以及叠置组件230’上的连接盘2204’之外，因而允许采用键合线2202’使连接盘2204’和2204”互连。类似地，叠置组件230’的面2220’和其上的连接盘2204’延伸到了叠置组件230的面2220和边缘2222以及叠置组件230上的连接盘2204之外，因而允许采用键合线2202使连接盘2204’和2204互连。
由上述实施例(图7-23)得到通过晶片级封装制造的薄元件280。由于能够制造具有大约25微米的厚度的各个层，因而采用30微米厚的衬底的总的管芯封装的厚度可能不小于155微米。如前所述，可以对所述衬底进行进一步的减薄，以降低封装厚度，使其低于125微米。
在如上所述的叠置封装的制造方法中(图7-23)，在叠置组件230内形成槽口246(图17)。所述槽口通常沿每一微电子元件212、212’的与锯线218、220等对准的边缘延伸，从而使每一微电子元件的一系列迹线224(图7C)在所述边缘处的槽口内露出。所述槽口可以延伸所述叠置组件230的相应锯线的整个长度，或者可以是一系列开口，每一开口只延伸与所述开口对准的相应锯线的长度的部分。如图7C所示，可以使所有的从微电子元件212的触点222”延伸的迹线224以及所有从微电子元件212’的触点222’延伸的迹线224在一个槽口246内露出(图17)。之后，可以沿所述子组件210的在所述槽口内露出的边缘沉积初级金属层，例如，通过溅射、无电沉 积等手段进行沉积，从而形成引线266(图18)。之后，可以将所述初级金属层光刻构图成独立的引线，随后进行电镀，以增加引线的厚度，而且，如果希望，可以形成具有多个不同金属层的引线。
参考图24，在上述实施例的变型中，在形成了叠置组件230(图16-17)之后，并未形成与每一微电子元件212、212’等的锯线218、220(图7C)对准的暴露所有迹线224的槽口，而是形成了与所述锯线218、220等对准的开口228、228’、228”。但是，与上述实施例中的槽口246(图17)不同，开口228、228’、228”等中的每者至多只暴露每一相应的微电子元件的单条迹线224、224’、224”。通常，连接至相邻微电子元件212、212’的触点的迹线224在开口228内露出。类似地，连接至相邻微电子元件的触点的迹线224’在所述开口中的另一个开口228’内露出，连接至相邻微电子元件的触点的迹线224在所述开口中的另一个开口228”中露出。在叠置组件230中，可以使连接至叠置子组件的微电子元件的相应迹线224在单个开口内露出，但是每个微电子元件至多有一条迹线在每一个开口内露出。
为了形成连接至迹线224、224’和224”等当中的各条迹线的引线266(图18)，可以采用导体同时填充叠置组件中的所有开口228、228’、228”等，以形成连接至每一微电子元件的单条迹线的导电通孔。例如，可以通过诸如溅射或无电沉积等沉积手段沉积初级金属，从而采用金属填充所述开口，以形成导电通孔，之后对所得到的结构进行电镀。可以去除电镀步骤残留的处于所露出的粘合剂或电介质层243C(图18)的表面上的金属，从而在每一开口228内露出各导电通孔的表面。或者，可以通过光刻将所得到的位于最上面的粘合层243C上的金属层图案化成从所述通孔延伸到在层243C上的各条引线266(图18)。如图23所示，并且如上参考图23所述，之后可以在所述引线的末端形成导电凸块。
现在，参考图25A和25B，其示出了本文讨论的类型的组件的制造中所采用的设备的图示。从图25A和25B中可以看出，常规的晶片制造设施680提供了完整的晶片681，其具有如图1A和1B给出了局部图示的类型。通过键合设备685将各个晶片682经由其有源表面键合到保护层683上，所述键合设备685优选具有用于旋转晶片682、层683和环氧树脂的设施，以获得环氧树脂的均匀分布。
通过研磨设备684，利用磨料687在经键合的晶片686的非有源表面上对所述键合晶片686进行减薄。之后，优选采用掩模曝光机692通过光刻技术，例如，采用常规旋涂光刻胶在晶片的非有源表面对所述晶片进行蚀刻，之后采用溶液699在槽693内对硅进行蚀刻，其中所述掩模曝光机692用于通过掩模691对光敏光刻胶690进行曝光。通过基本上可以与设备685相同的键合设备694使经蚀刻的晶片经由其非有源面键合至保护层686，以生成双面键合晶片夹层结构。此时，可以将所述晶片键合至第二晶片或更多的晶片。
开槽设备695按照上文参考图1-6描述的形成叠置封装的方法对经键合的晶片进行部分切割。之后，在含有铬酸盐处理溶液698的槽696内对经开槽的晶片进行抗腐蚀处理。或者，可以根据上文参考图7-24描述的制造方法采用化学蚀刻设备(未示出)来形成暴露一条或多条迹线的槽口，或者形成暴露相应的微电子元件的单条迹线的开口。
采用借助真空沉积技术工作的导电层沉积设备700在所述晶片的每一管芯的一个或多个表面上生成导电层。可以在将两个晶片组装到一起之前采用所述导电层沉积设备700。优选利用常规的电沉积光刻胶701实施对接触条或引线桥的构造。在光刻胶槽组件702内将光刻胶701施加到叠置晶片707上。优选采用掩模705通过可以等同于系统692的UV曝光系统704对光刻胶701进行光构形，以界定适当的蚀刻图案。之后，在显影槽706内对光刻胶进行显影，之后在位于蚀刻槽710内的金属溶液708中对所述晶片进行蚀刻，从而提供导体构造。
之后对所露出的导电条进行镀覆，优选通过无电镀覆设备712实施所述镀覆。之后，将叠置的晶片划片成个体的经过预封装的集成器件。优选地，所述划片刀片应当是厚度为4-12密耳的金刚石熟树脂刀片，其中，所述厚度对应于锯线的厚度。
参考图26，其示出了叠置组件280(图22)，叠置组件280的背面2602(例如)通过粘合剂(未示出)附着至互连元件2610或电路面板。键合线2604将引线2666的末端2668电连接到互连元件2610的内面2601上的触点2606上。接着，将触点2606通过通孔2608连接至在所述互连元件的外面2611上露出的导电凸块或球2612，例如，焊料球。进一步如图26所示， 可以通过导电物质2624(例如焊料球等)将诸如半导体芯片等的微电子元件连接至在叠置组件280的微电子元件210的正面2622上延伸的引线2666。在具体实施例中，所述叠置组件中包括的微电子元件210包括存储装置，所述存储装置包括但不限于动态随机存取存储器(DRAM)；静态随机存取存储器(SRAM)；可擦除可编程只读存储器(EPROM)，例如，可以通过暴露于辐射下对这样的存储器进行擦除，或者可以通过电学手段对所述存储器进行擦除和重新编程；或者闪速存储器，这是一种形式的非易失性随机存取存储器，在所述存储器中，能够在不必对芯片重新编程的情况下存储、修改和重写数据。
在具体的例子中，芯片2620包括处理器，例如微处理器或微控制器元件等，所述处理器能够结合叠置组件280中含有的存储资源的使用访问并执行程序。在另一个例子中，芯片2620可以含有在功能或电路上与微电子元件210中的一个或多个的电路匹配的电路。在这样的情况下，芯片2620可以充当通过引线2666连接至其他微电子元件210的替换单元，其中，所述芯片2620通过键合线2604连接至所述互连元件。为了将芯片2620设置成具有存在缺陷的微电子元件210的组件的修复替换单元，可以通过(例如)机械或激光技术使从所述存在缺陷的微电子元件延伸的引线与处于正面2622上的触点电断开。或者，可以激活芯片2620或者存在缺陷的元件210的电可熔元件(例如，电熔断器或抗熔断器(antifuse))。可以将修复芯片2620电连接为替代所述叠置组件的存在缺陷的芯片。
图27示出了图26所示的实施例的变型，其中，将芯片2720安装成使其正面2722的朝向远离相邻微电子元件210的正面2622。键合线2704将芯片的焊盘2716连接至所述互连元件的触点2706。在图28所示的另一变型中，将连接至芯片2720的焊盘2704的键合线2804连接至在所述叠置组件上露出的触点2806。可以通过引线2666将所述的露出的触点2806连接至所述叠置组件的微电子元件中的一个或多个。或者，或此外，可以通过其他键合线2814将所述露出的触点2806连接至所述互连元件。
在图29所示的另一变型中，通过导电物质(例如焊料球等)将在叠置组件230(如上文参考图20所述)的背面2902上露出的引线2966的末端2968连接至互连元件2910的触点2906。图30示出了图29所示的实施例 的变型，其中，通过从芯片2720上的焊盘延伸至所述互连元件的触点3006的键合线3004将安装到所述叠置组件的正面3001上的芯片2720直接电连接到所述互连元件3010。在图31所示的另一变型中，芯片2620被倒装到所述叠置组件的正面3001上露出的引线2666的末端或其他触点上。在图32所示的另一变型中，叠置组件280被倒装到互连元件2610上，其中，所述叠置组件的正面3201面对所述互连元件的正面2601。
在下述带有编号的段落中将说明根据本发明的具体实施例的特征。
一种叠置微电子封装的制作方法，所述方法包括如下步骤：通过将包括多个微电子元件的第一子组件叠置到包括多个微电子元件的第二子组件上而形成微电子组件，所述第一子组件的和所述第二子组件的所述多个微电子元件中的至少一些具有延伸至所述微电子元件的相应边缘的迹线；在所述微电子组件内形成槽口，从而露出所述多个微电子元件中的至少一些的迹线；以及在所述槽口的侧壁上形成引线，所述引线与所述迹线中的至少一些电连通。
根据段落1所述的方法，其中，所述第一子组件和第二子组件包括锯线，其中，在形成所述微电子组件的步骤中，使所述第一子组件的锯线与所述第二子组件的锯线对准，并且在相应的组件的锯线处形成槽口。
根据段落1所述的方法，其中，所述槽口仅部分通过所述第一子组件延伸。
根据段落3所述的方法，还包括完全贯穿所述第一组合件的锯线进行划片，以形成独立的叠置封装的步骤。
根据段落1所述的方法，其中，所述第一和第二子组件的多个微电子元件中的至少一些包括在其相应的正面露出的触点，其中，所述迹线中的至少一些与所述触点中的至少一些电连接。
根据段落1所述的方法，其中，在形成微电子组件的步骤中，通过粘合剂将所述第一子组件的第一面粘附至所述第二子组件的第二面。
根据段落1所述的方法，其中，使所述第一子组件的迹线中的一些与所述第二组件的迹线中的一些偏离，并且使形成于所述槽口的侧壁上的引线与所述子组件之一的迹线接触，但是不与其他子组件的迹线接触。
一种叠置封装的制造方法，包括如下步骤：使第一晶片的锯线与第二 晶片的锯线对准从而使一个晶片的锯线位于另一个晶片的锯线之上，所述第一和第二晶片中的每者具有朝向所述锯线延伸的多条迹线；通过至少部分切开所述第一晶片和所述第二晶片的锯线而露出所述多条迹线；以及使引线与所露出的多条迹线中的至少一些电连接。
根据段落8所述的方法，其中，所述第一和第二晶片包括多个与所述多条迹线电接触的微电子元件。
根据段落9所述的方法，还包括在使第一晶片和第二晶片的锯线对准之后，将所述第一晶片附着至所述第二晶片。
根据段落9所述的方法，其中，所述引线包括延伸至所述晶片之一的正面的第一末端。
根据段落11所述的方法，其中，所述引线的第一末端包括用于附着至额外的微电子器件的焊料凸块。
根据段落8所述的方法，还包括使至少一个额外晶片的锯线与所述第一和第二晶片的锯线对准，其中，在使所述第一和第二晶片的多条迹线露出的步骤中，还使至少一个额外晶片的多条迹线露出。
一种叠置微电子封装，包括：相互耦合的第一子组件和第二子组件，所述第一和第二子组件中的每者包括至少一个边缘和在相应的至少一个边缘处露出的多条迹线；附着至所述第一子组件和第二子组件的多条迹线中的至少一些的多条引线，其中，所述多条引线围绕所述第一子组件和第二子组件二者的至少一个边缘延伸。
根据段落14所述的叠置微电子封装，其中，所述第一子组件和第二子组件中的每者包括至少一个微电子芯片。
根据段落15所述的叠置微电子封装，其中，所述第一子组件和第二子组件的微电子芯片中的每者包括正面、朝向相反的背面和在所述微电子芯片的正面中的每者上露出的多个触点，其中，所述第一子组件和第二子组件的多条迹线从在所述微电子芯片的正面上露出的多个触点向外延伸。
根据段落16所述的叠置微电子封装，其中，所述第一子组件和第二子组件中的每者包括至少一个额外边缘，其中，所述第一和第二子组件中的每者的多条迹线中的至少一些延伸至所述第一和第二组件的所述至少一个额外边缘。
根据段落17所述的叠置微电子封装，其中，所述多条引线中的至少一些围绕所述第一和第二子组件的所述至少一个额外边缘延伸。
根据段落18所述的叠置微电子封装，其中，所述第二子组件包括正表面，其中，所述多条引线具有在所述第二子组件的正表面露出的第一末端。
根据段落19所述的叠置微电子封装，还包括附着至所述第一和第二子组件的至少一个额外子组件，其中，所述至少一个额外子组件与所述多条引线中的至少一些电连通。
一种叠置微电子封装的制作方法，所述方法包括如下步骤：通过将包括多个微电子元件的第一子组件叠置到衬底上、将包括多个微电子元件的第二子组件叠置到所述第一子组件之上而形成微电子组件，所述第一子组件的和所述第二子组件的所述多个微电子元件中的至少一些具有延伸至所述微电子元件的相应边缘的迹线；在所述微电子组件内形成槽口，从而露出所述多个微电子元件中的至少一些的迹线；以及在所述槽口的侧壁上形成引线，所述引线与所述迹线中的至少一些电连通。
根据段落21所述的方法，其中，所述衬底、第一子组件和第二子组件包括锯线，其中，在形成所述微电子组件的步骤中，使所述第一子组件的锯线与所述衬底的锯线对准，使所述第二子组件的锯线与所述第一子组件的锯线对准，并且在相应的子组件的锯线处形成槽口。
根据段落22所述的方法，其中，部分通过所述衬底形成与所述衬底的锯线对准的释放沟道。
根据段落21所述的方法，其中，所述引线包括延伸至所述第二子组件的上面的第一末端。
根据段落24所述的方法，其中，所述引线包括延伸至所述衬底的上面的第二末端。
根据段落23所述的方法，其中，所述的形成槽口的步骤不包括在所述衬底内形成槽口。
根据段落22所述的方法，还包括贯穿所述衬底的锯线进行划片，以形成独立的叠置封装的步骤。
根据段落21所述的方法，其中，在形成微电子组件的步骤中，通过粘合剂将所述第一子组件的第一面粘附至所述衬底的第二面。
根据段落21所述的方法，其中，所述第一子组件和所述第二子组件的多个微电子元件中的至少一些具有跨越所述第一子组件和所述第二子组件的所述锯线延伸的迹线。
根据段落21所述的方法，其中，所述的形成槽口的步骤包括至少在所述第一子组件内形成初始槽口，以露出所述迹线，并采用粘合剂填充所述初始槽口，以覆盖所述迹线，以及至少在所述第二子组件内形成初始槽口，以露出所述迹线，并采用粘合剂填充所述初始槽口，以覆盖所述迹线，以及在所述粘合剂内形成所述槽口，以露出所述多个微电子元件中的至少一些的迹线。
一种微电子子组件的制作方法，所述方法包括如下步骤：在包括多个微电子元件的第一子组件内形成初始槽口，所述子组件具有延伸至所述微电子元件的相应边缘的迹线，由此露出所述迹线；采用粘合剂填充所述初始槽口，以覆盖所述迹线；以及在所述粘合剂内形成槽口，以露出所述多个微电子元件中的至少一些的迹线。
根据段落30所述的方法，其中，通过蚀刻形成所述初始槽口。
根据段落31所述的方法，其中，在蚀刻所述槽口之后，所述迹线基本上保持原样。
一种叠置微电子封装，包括：相互叠置的四个子组件和衬底，每一子组件包括至少一个微电子芯片；所述封装具有不超过155微米的叠置体厚度。
一种叠置微电子封装，包括：相互叠置的四个子组件，每一子组件包括至少一个微电子芯片；所述封装具有不超过125微米的叠置体厚度。
一种叠置微电子封装的制作方法，所述方法包括如下步骤：通过将包括多个微电子元件的第一子组件叠置到衬底的粘合层上来形成微电子组件，所述第一子组件的多个微电子元件中的至少一些具有延伸至所述微电子元件的相应边缘的迹线；之后，在所述第一子组件内形成初始槽口，以露出所述迹线，并在所述第一子组件上涂覆粘合层，从而采用粘合剂填充所述初始槽口，并覆盖所述迹线；之后，将包括多个微电子元件的第二子组件叠置到所述第一子组件的所述粘合层上，所述第一子组件的多个微电子元件中的至少一些具有延伸至所述微电子元件的相应边缘的迹线；之后， 在所述第二子组件内形成初始槽口，以露出所述迹线，并在所述第二子组件上涂覆粘合层，从而采用粘合剂填充所述初始槽口，并覆盖所述迹线；之后，在所述粘合层内形成槽口，以露出所述多个微电子元件中的至少一些的迹线；以及在所述槽口的侧壁上形成引线，所述引线与所述迹线中的至少一些电连通。
根据段落36所述的方法，其中，所述衬底、第一子组件和第二子组件包括锯线，其中，在叠置所述微电子组件之后，使所述衬底、第一子组件和第二子组件的锯线对准，并且，当在所述第二子组件上涂覆粘合层之后，在相应的子组件的锯线处形成所述槽口。
根据段落37所述的方法，其中，在将所述第一子组件叠置到所述衬底的粘合层上之前，部分通过所述衬底形成与所述衬底的锯线对准的释放通道。
根据段落37所述的方法，还包括贯穿所述衬底的锯线进行划片，以形成独立的叠置封装的步骤。
根据段落36所述的方法，其中，所述的形成槽口的步骤不包括在所述衬底内形成槽口。
根据段落38所述的方法，其中，所述的形成槽口的步骤不包括在所述衬底内形成槽口。
根据段落36所述的方法，其中，所述第一子组件和所述第二子组件的多个微电子元件中的至少一些具有跨越所述第一子组件和所述第二子组件的所述锯线延伸的迹线。
尽管已经参考具体实施例描述了本发明，但是应当理解，这些实施例只是对本发明的原理和应用进行了举例说明。因此，应当理解，在不背离权利要求界定的本发明的精神和范围的情况下，可以对所述示范性实施例做出很多修改，也可以设想很多其他布置。

Claims (13)

1.一种叠置微电子组件，包括：
第一叠置子组件和位于所述第一叠置子组件的部分上的第二叠置子组件，每一叠置子组件至少包括具有面的相应第一微电子元件和具有位于所述第一微电子元件的面上并与之平行的面的相应第二微电子元件，所述第一微电子元件和所述第二微电子元件中的每者具有从相应的面延伸开的边缘，并且所述边缘分别由所述第一微电子元件和所述第二微电子元件的导电迹线的接触表面的暴露面形成，所述第一微电子元件的边缘与所述第二微电子元件的边缘对准，所述第一叠置子组件和所述第二叠置子组件中的每者具有在所述第一叠置子组件和所述第二叠置子组件中的每者的面处暴露的连接盘以及通过电镀形成的引线，所述引线耦合至所述连接盘，并且所述引线沿着所述第一叠置子组件和所述第二叠置子组件中的每者的所述面并且连续地围绕其所述第一微电子元件和所述第二微电子元件的所述边缘从所述第一叠置子组件和所述第二叠置子组件中的每者的所述面延伸，从而接触所述导电迹线的所述暴露面；以及
使所述第一叠置子组件的连接盘与所述第二叠置子组件的连接盘导电连接的键合线。
2.如权利要求1所述的叠置微电子组件，其中，所述第一叠置子组件和所述第二叠置子组件中的每者具有从其面延伸开的边缘，其中，所述第一叠置子组件的所述面延伸到所述第二叠置子组件的所述面之外，从而使所述第一叠置子组件的所述面上的连接盘在所述第二叠置子组件的所述面之外露出。
3.根据权利要求1所述的叠置微电子组件，通过所述键合线将具有端子的电路板导电连接至所述第一叠置子组件或所述第二叠置子组件中的至少一个叠置子组件的所述连接盘。
4.根据权利要求1所述的叠置微电子组件，所述第一叠置子组件和所述第二叠置子组件中的每一个具有倾斜壁。
5.根据权利要求1所述的叠置微电子组件，还包括：
第三叠置子组件，所述第三叠置子组件位于所述第二叠置子组件的部分上，并且至少包括具有面的相应第一微电子元件和具有位于所述第一微电子元件的面上并与之平行的面的相应第二微电子元件，以及从所述第三叠置子组件的所述第一微电子元件和所述第二微电子元件的相应面延伸开的边缘，
所述第三叠置子组件具有在其面处暴露的连接盘以及通过电镀形成的引线，所述第三叠置子组件的所述引线耦合至所述第三叠置子组件的所述连接盘并且沿着所述第三叠置子组件的所述面并且围绕所述第三叠置子组件的所述第一微电子元件和所述第二微电子元件的所述边缘延伸；
使所述第三叠置子组件的所述连接盘与所述第一叠置子组件或所述第二叠置子组件中的至少一个叠置子组件的所述连接盘导电连接的键合线。
6.根据权利要求5所述的叠置微电子组件，其中，所述第二叠置子组件和所述第三叠置子组件中的每一个具有从其面延伸开的边缘，其中，所述第二叠置子组件的所述面延伸到所述第三叠置子组件的所述面之外，从而使所述第二叠置子组件的所述面上的所述连接盘在所述第三叠置子组件的所述面之外露出。
7.一种叠置微电子组件，包括：
多个叠置子组件，除最底部叠置子组件之外，每一个叠置子组件位于所述多个叠置子组件中的另一叠置子组件的部分上，每一叠置子组件至少包括具有面的相应第一微电子元件和具有位于所述第一微电子元件的面上并与之平行的面的相应第二微电子元件，所述第一微电子元件和所述第二微电子元件中的每者具有从相应的面延伸开的边缘，并且所述边缘分别由所述第一微电子元件和所述第二微电子元件的导电迹线的接触表面的暴露面形成，所述第一微电子元件的边缘与所述第二微电子元件的边缘对准，所述多个叠置子组件中的每者具有在所述子组件的面处暴露的连接盘以及通过电镀形成的引线，所述引线耦合至所述连接盘，并且所述引线沿着所述子组件的所述面并且连续地围绕其所述第一微电子元件和所述第二微电子元件的所述边缘从所述子组件的所述面延伸，从而接触所述导电迹线的所述暴露面；以及
使所述多个叠置子组件中的给定一个叠置子组件的所述连接盘与所述多个叠置子组件中的至少另一叠置子组件的所述连接盘导电连接的键合线。
8.根据权利要求7所述的叠置微电子组件，其中，所述多个叠置子组件中的每者具有从其面延伸开的边缘，其中，所述多个叠置子组件中的给定一个叠置子组件的所述面延伸到紧邻其上的叠置子组件的所述面之外，从而使所述给定一个叠置子组件的所述面上的所述连接盘在所述紧邻其上的叠置子组件的所述面之外露出。
9.根据权利要求7所述的叠置微电子组件，其中，所述键合线将所述多个叠置子组件中的所述给定一个叠置子组件的所述连接盘与紧邻其上的叠置子组件的所述连接盘导电连接。
10.根据权利要求7所述的叠置微电子组件，其中，所述键合线将所述多个叠置子组件中的给定一个叠置子组件的所述连接盘与紧邻其下的叠置子组件的所述连接盘导电连接。
11.根据权利要求7所述的叠置微电子组件，所述键合线将所述多个叠置子组件中的所述给定一个叠置子组件的所述连接盘与所述多个叠置子组件中除了紧邻其上和紧邻其下的叠置子组件之外的另一叠置子组件的所述连接盘导电连接。
12.根据权利要求1所述的叠置微电子组件，其中所述第一微电子元件和所述第二微电子元件中的每者进一步包括衬底，所述第一微电子元件和所述第二微电子元件位于所述衬底上。
13.根据权利要求7所述的叠置微电子组件，其中所述第一微电子元件和所述第二微电子元件中的每者进一步包括衬底，所述第一微电子元件和所述第二微电子元件位于所述衬底上。
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