CN102576731A - 高驱动电流mosfet - Google Patents

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Abstract

一种用于形成具有非对称源极和漏极的半导体器件100的方法。在一个实施例中，该方法包括在具有第一导电性的阱35的衬底5的第一部分上形成栅极结构15。在与其上存在所述栅极结构的衬底的第一部分邻近的衬底的部分中形成位于第一导电性的阱35内的第二导电性的源极区域20和第二导电性的漏极区域25。在漏极区域中形成第二导电性的掺杂区域30以在半导体器件的漏极侧提供集成双极晶体管，其中通过第一导电性的阱提供集电极，通过第二导电性的漏极区域提供基极并且通过存在于漏极区域中的第二导电性的掺杂区域提供发射极。还提供了通过上述方法形成的半导体器件。

Description

高驱动电流MOSFET
技术领域
本发明一般地涉及半导体器件，更具体地说，涉及半导体器件中的驱动电流修改。
背景技术
近10年来，芯片制造者通过小型化半导体器件使半导体器件更快速。而且，出现了许多提高半导体器件的电荷载流子迁移率的技术。应力线(stress-line)工程是能够影响半导体器件的性能以产生高沟道电流的一个方面。在一些实例中，可以通过提高器件缩放或通过降低沟道掺杂剂提高驱动电流或沟道电流。另外，可以减薄栅极介电层以及可以提高栅极介电层的介电常数。减少沟道掺杂以提高漏极电流典型导致不适合电源管理的高待机泄漏电流。另外，减薄栅极介电层和并入高K介电常数增加了工艺的复杂性和成本。
发明内容
在一个实施例中提供了一种半导体器件，该器件包括与半导体器件的漏极区域和衬底集成的双极晶体管。在一个实施例中，半导体器件包括位于具有第一导电性的衬底的沟道部分顶上的栅极结构。第二导电性的源极区域存在于所述衬底的所述沟道部分的第一末端。具有不同于第一导电性的第二导电性的漏极区域位于衬底的沟道部分的第二末端。漏极区域还包括第一导电性的掺杂区域，其中第一导电性的掺杂区域通过第二导电性的漏极区域的剩余部分与沟道区域隔离。与半导体器件的漏极区域集成的双极晶体管包括由第一导电性的掺杂区域提供的发射极、由第二导电性的所述漏极的剩余部分提供的基极以及由所述第一导电性的所述沟道提供的集电极。
另一方面，提供了一种半导体器件的制造方法，其中半导体器件的漏极侧包括在其中集成的双极晶体管。在一个实施例中，该方法包括，在具有第一导电性的阱的衬底的第一部分上形成栅极结构。在与其上存在所述栅极结构的衬底的第一部分邻近的所述衬底的部分中形成位于所述第一导电性的阱内的第二导电性的源极区域和第二导电性的漏极区域。在所述漏极区域中形成第二导电性的掺杂区域，以在半导体器件的漏极侧提供集成双极晶体管。所述集成双极晶体管包括集电极、基极以及发射极。所述集电极由所述第一导电性的阱提供，所述基极由第二导电性的漏极区域提供以及所述发射极由存在于所述漏极区域中的第二导电性的掺杂区域提供。
附图说明
结合附图，将更好的理解通过实例给出且不旨在限制本发明的详细描述，其中相似的标号表示相似的元件和部件，其中：
图1为示出了根据本发明的一个实施例的具有集成到半导体器件的漏极区域中的双极晶体管的半导体器件与衬底的侧面截面图；
图2为示出了根据本发明的一个实施例的在图1中示出的半导体器件的电路的示意图；
图3为示出了根据本发明的用于制造具有集成到器件的漏极区域中的双极晶体管的半导体器件的初始工艺步骤的一个实施例的侧面截面图，包括形成覆盖衬底中的第一导电性的阱区域的栅极结构；
图4为示出了根据本发明的一个实施例的向衬底注入掺杂剂以提供第二导电性的源极和漏极区域的侧面截面图；以及
图5为示出了根据本发明的一个实施例的在漏极区域中形成第二导电性的掺杂区域以在半导体器件的漏极侧提供集成双极晶体管的实施例的侧面截面图。
特定实施方式
这里将公开本发明的详细实施例；然而，应该明白，公开的实施例仅是可以各种形式特定化的本发明的示例。另外，关于本发明的各种实施例给出的每个实例旨在说明而不是限制。另外，附图不必按比例，可以放大一些特征以示出特定部件的细节。因此，这里公开的特定的结构和功能的细节不应被理解为限制，而是仅作为典型代表以教导本领域的技术人员变化地采用本发明。
本发明涉及例如场效应晶体管的半导体器件，该器件包括控制器件的输出电流的栅极结构，其中在一些实施例中，集成到半导体器件的漏极侧中的双极晶体管产生增加的漏极电流而没有依赖于器件缩放或减小沟道掺杂。当描述这里公开的结构和方法时，下面的术语具有下面的意义，除非有其它说明。
这里使用的“场效应晶体管(FET)”是单极半导体器件，其中多数载流子类型，即，电子或空穴，提供电荷流并且输出电流，即，源极-漏极电流，受栅极结构控制。场效应晶体管具有三个端子，即，栅极、源极和漏极。
“栅极结构”指一种通常用于通过电或磁场控制半导体器件的输出电流(即，沟道中的载流子的流动)的结构。
如这里所使用的，术语“沟道部分”是在栅极结构下并且在半导体器件的源极区域和漏极区域之间的衬底区域，在开启半导体器件时源极区域和漏极区域导通。
如这里所使用的，术语“漏极”指在半导体器件中的位于沟道的末端的掺杂区域，其中载流子通过漏极从晶体管流出。
如这里所使用的，术语“源极”指来自半导体器件的掺杂区域，其中多数载流子流入沟道。
如这里所使用的，术语“导电性类型”指p-型或n-型的掺杂剂区域。
“双极晶体管”是指其操作包括电子和空穴电荷载流子的半导体器件。电流源于从高浓度发射极向基极注射的电荷载流子的流动，在基极处该电荷载流子是向集电极扩散的少数电荷载流子。
术语“直接物理接触”指两个结构接触而没有任何中间导电、绝缘或半导电结构。
术语“上伏”、“下伏”、“顶部”和“邻接”限定了结构关系，其中两个结构接触，在两个结构的界面处可以存在或不存在导电、绝缘或半导电材料的中间结构。
为了下文的描述，术语“上”、“下”、“右”、“左边”、“垂直”、“水平”、“顶部”、“底部”以及其派生将涉及本发明，正如在附图中所定向的。
说明书中对“一个实施例”、“实施例”、“实例”等的引用表示所描述的实施例或实例可以包括特定特性、结构或特征，但是每个实施例可以不必包括该特定特性、结构或特征。另外，这样的用语不必指相同的实施例。而且，当联系实施例描述特定特性、结构或特征时，旨在本领域的技术人员了解到这样的特性、结构或特征可以联系其它实施例，无论是否被明确描述。
图1示出了半导体器件100的一个实施例，其中栅极结构15控制半导体器件100的输出电流(即，沟道中的载流子的流动)，并且存在与具有半导体器件100的衬底5的上半导体层4的漏极区域25集成的双极晶体管。在一个实施例中，半导体器件100是场效应晶体管。虽然接下来的描述将提及半导体器件100是场效应晶体管，注意，任何具有控制器件输出电流的栅极结构的半导体器件(其中通过电子或空穴中的一种提供电荷载流子)都适合在本发明中使用。通过集成，意味着半导体器件100的漏极区域25提供双极晶体管的发射极和基极，并且半导体器件100的沟道部分40提供集成双极晶体管的集电极。在一个实例中，作为漏极区域25的相反导电性的掺杂区域30提供集成双极晶体管的发射极。在一个实施例中，集成双极晶体管的存在促进了场效应晶体管中不依赖器件缩放或减少沟道掺杂的高驱动电流的产生。
场效应晶体管的栅极结构15位于衬底5的沟道部分40上。栅极结构15典型地包括栅极导体14和至少一个栅极介质层13。源极区域20典型地位于衬底5的沟道部分40的第一末端，并且漏极区域25位于衬底5的沟道部分40的第二末端。在一个实施例中，衬底5的沟道部分40具有通过在源极和漏极区域20，25形成前执行的到衬底5中的阱注入所提供的导电性。源极和漏极区域20，25为典型地具有与阱区域相反的导电性的掺杂区域。隔离物42典型地与栅极结构15的侧壁接触，其中使用隔离物42以有助于源极和漏极区域20，25的定位和离子注入。
提及沟道部分40具有第一导电性并且提及源极和漏极区域20，25具有第二导电性。在一个实施例中，场效应晶体管是n-型场效应晶体管(nFET)，其中第一导电性是p-型并且第二导电性是n-型，其中衬底5由含-Si材料构成。“P-型”指向本征半导体添加产生价电子不足的三价杂质，例如向本征含-Si衬底添加硼、铝或镓。“N-型”指向本征半导体添加促进自由电子的五价杂质，例如向本征含-Si衬底添加锑、砷或磷。
在一个实例中，用p-型掺杂剂，即，第一导电性，掺杂衬底5的沟道部分40，以提供在从1×1015原子/cm3到1×1018原子/cm3的范围内的掺杂剂浓度。在另一个实例中，用p-型掺杂剂掺杂衬底5的沟道部分40，以提供在从1×1016原子/cm3到1×1017原子/cm3的范围内的掺杂剂浓度。如上所示，衬底5的沟道部分40提供集成双极晶体管的集电极。
源极和漏极区域20，25具有与衬底5的沟道部分40相反的导电性。在一个实例中，其中半导体器件100是n-型场效应晶体管(nFET)，源极和漏极区域20，25以n-型掺杂剂掺杂并且具有从1×1017原子/cm3到1×1020原子/cm3的范围内的掺杂剂浓度。在另一个实例中，其中半导体器件100是p-型场效应晶体管(pFET)，源极和漏极区域20，25以n-型掺杂剂掺杂并且具有从1×1018原子/cm3到1×1019原子/cm3的范围内的掺杂剂浓度。
仍参考图1，场效应晶体管的漏极区域25包括提供集成双极晶体管的发射极的第一导电性的掺杂区域30。漏极区域25的掺杂区域30具有与衬底5的沟道部分40相同的导电性，并且提供集成双极晶体管的发射极。典型地，集成双极晶体管的发射极和集电极具有相同的导电性。衬底5的沟道部分40中的掺杂剂浓度低于漏极区域25的掺杂区域30中的掺杂剂浓度。在本发明的实施例中，其中沟道部分40具有第一导电性，并且源极和漏极区域20，25具有第二导电性，掺杂区域30具有第一导电性。在一个实施例中，其中半导体器件100是n型场效应晶体管(nFET)，掺杂区域30典型地为p-型导电性。在另一个实施例中，其中半导体器件100是p型场效应晶体管(pFET)，掺杂区域30典型地为n-型导电性。
典型地，第一导电性的掺杂区域30通过第二导电性的漏极区域25的剩余部分与衬底5的沟道部分40分离。具有与衬底5的沟道部分40相反的导电性的漏极区域25的剩余部分以及漏极区域25的掺杂区域30提供集成双极晶体管的基极。在一个实施例中，漏极区域25的剩余部分可以位于衬底5的沟道部分40和掺杂区域30之间，漏极区域25的剩余部分位于掺杂区域30的基底。
在一个实施例中，第一导电性的掺杂区域30包括n-型掺杂剂并且具有从1×1019原子/cm3到1×1021原子/cm3的范围内的掺杂剂浓度。在另一个实施例中，第一导电性的掺杂区域30包括p-型掺杂剂并且具有从1×1019原子/cm3到1×1021原子/cm3的范围内的掺杂剂浓度。
在绝缘体上半导体(SOI)结构的衬底5上形成图1示出的场效应晶体管，但是诸如体半导体衬底的其它衬底结构也在本公开的范围内。在一个实施例中，绝缘体上半导体(SOI)衬底5包括上半导体层4、下半导体层2和位于其间的掩埋绝缘层3。上半导体层4可包括与掩埋绝缘层3接触的沟槽隔离区域6。可以通过穿过层间介质51的互连2提供与端子，即，栅极导体14、源极区域20和漏极区域25的接触。硅化物接触50可以位于互连52和端子即栅极导体14、源极区域20和漏极区域25的上表面之间。
图2是具有集成在器件的漏极区域25中的如图1所示的双极晶体管的n-型场效应晶体管(nFET)的电路图的一个实施例。此器件的操作或偏置方案类似于不包括集成双极晶体管的常规场效应晶体管的操作或偏置方案。例如，可以向栅极结构15(即，栅极导体14)提供正电荷，并且可以向漏极区域25提供正电荷，而源极区域20接地或处于更低的偏置。然而，与场效应晶体管通过掺杂区域30(即，位于器件漏极区域(即，n-型漏极区域)中的p型掺杂的区域25)集成且衬底5的上半导体层作为集电极的双极晶体管(即，PNP双极晶体管)产生增加的漏极电流。
更具体地说，参考图1，当n-型场效应晶体管偏置到“开”模式时，向漏极区域25和栅极结构15施加正电荷，而源极区域20接地。响应于在“开”模式期间施加的偏置，栅极结构15产生电荷载流子的沟道电流70，该沟道电流将源极区域20(即，n-型源极区域)与具有第二导电性的漏极区域25的剩余部分(即，漏极区域25的剩余n型部分)电连接。位于第二导电性的漏极区域25中的第一导电性(即，p型)的掺杂区域30(即，集成双极晶体管的发射极)，向漏极25和衬底5的上半导体层4的沟道部分40(即，集成双极晶体管的集电极)注入正电荷空穴，其中从掺杂区域30注入的一些空穴与来自场效应晶体管的操作的漏极电流的电子复合。
位于衬底5的上半导体层4的沟道部分40中的注入空穴提高了器件的电势，并且降低了衬底5的上半导体层4的沟道部分40和源极区域20之间的能量势垒。当在源极区域20和衬底5的上半导体层4的沟道部分40之间的能量势垒下降时，更多的电子将穿过衬底5的上半导体层4的沟道部分40流入具有第二导电性(即，n型)的漏极区域25的剩余部分。因为，具有第二导电性(即，n型)的漏极区域25的剩余部分是集成双极晶体管的基极，并且位于漏极区域25中的第一导电性(即，p型)的掺杂区域30是集成双极晶体管的发射极，向基极注入空穴以匹配从沟道流入基极的电子，并且剩余空穴被注入衬底5的上半导体层4。结果是第一导电性(即，p型)的掺杂区域30向衬底5的上半导体层4的沟道部分40注入增加的电流。在一个实施例中，此正回路连续以增加MOSFET的沟道电流。不同于不包括在场效应晶体管的漏极侧的集成双极晶体管的常规场效应晶体管，本器件可以获得更高的漏极电流而没有缩小器件尺寸或通过降低沟道掺杂而降低器件的阈值电压。
虽然上述器件操作针对n-型场效应晶体管，半导体器件100还可以是p-型场效应晶体管。在p-型场效应晶体管中，多数载流子是空穴，与在n-型场效应晶体管中的电子相反，并且少数载流子是电子，与在n-型场效应晶体管中的空穴相反。
在此实施例中，衬底5的沟道部分40和漏极区域25的掺杂区域30被掺杂至n型导电性，即，第一导电性，并且源极和漏极区域20，25被掺杂至p型导电性，即，第二导电性。在一个实施例中，源极和漏极区域20，25的掺杂剂浓度在从1017原子/cm3到1020原子/cm3的范围内。在一个实施例中，衬底5的沟道部分40的掺杂剂浓度在从1015原子/cm3到1018原子/cm3的范围内。在一个实施例中，提供集成双极晶体管的发射极的漏极区域25的掺杂区域30的掺杂剂浓度在从1019原子/cm3到1021原子/cm3的范围内。
图1和3-5示出了可以应用于半导体器件100的制造方法的一个实施例中的一些基本工艺步骤，其中半导体器件100的漏极侧包括集成在其中的双极晶体管。在一个实施例中，该方法包括在具有第一导电性的阱35的衬底5的第一部分上形成栅极结构15。
图3示出了在衬底5上形成栅极结构15的一个实施例。衬底5可以包括但不限于，含硅材料、GaAs、InAs以及其它类似的半导体。通常用于提供衬底5的含硅材料包括但不限于，Si、体Si、单晶Si、多晶Si、SiGe、非晶Si、绝缘体上硅衬底(SOI)、绝缘体上SiGe(SGOI)、应变绝缘体上硅、退火多晶Si以及多晶Si线结构。在一个实施例中，其中衬底5是绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)衬底，在掩埋绝缘层3顶部的上半导体层4(也称为SOI层)可以具有大于10nm的厚度，掩埋绝缘层3可以由如氧化硅的氧化物构成，并且可以具有从10nm到100nm范围内的厚度。在掩埋绝缘层3之下的下半导体层2可以具有从10nm到500nm范围内的厚度。可以使用热接合工艺或通过离子注入工艺制造SOI或SGOI衬底。
衬底5还可以包括沟槽隔离区域6。可以通过利用如反应离子蚀刻(RIE)或等离子体蚀刻的干蚀刻工艺在含硅层4中蚀刻沟槽形成沟槽隔离区域6。可选地，可以用如氧化物的衬里材料加衬沟槽，并且随后采用CVD或其它类似的沉积工艺，用从原硅酸四乙酯(TEOS)前驱体、高密度氧化物或其它类似的沟槽介质材料生长的氧化物填充沟槽。在填充沟槽介质后，对该结构进行平面化处理。
在一个实施例中，衬底5包括阱区域35。阱区域35是p型或n型导电区域，可以被离子注入到衬底5或在衬底5的半导体材料的生长期间原位(in-situ)掺杂的区域。在一个实例中，在衬底5的半导体材料的外延生长期间进行原位掺杂。在一个实施例中，其中在衬底5上形成的半导体器件100是n型场效应晶体管(nFET)，用p型掺杂剂掺杂阱区域35。在另一个实施例中，其中在衬底上形成的半导体器件100是p型场效应晶体管(pFET)，用n型掺杂剂掺杂阱区域35。在一个实施例中，其中通过离子注入形成阱区域35，使用从10KeV到150KeV范围内的注入能量和从5×1013原子/cm2到1×1015原子/cm2范围内的注入剂量引入阱区域35的掺杂剂。典型地，阱区域35的导电性决定衬底5的沟道部分40的导电性。
仍参考图3，可以利用沉积、光刻或蚀刻工艺在衬底5顶上形成栅极结构15。可选地，可以使用替代栅极工艺形成栅极结构15。更具体地说，在一个实施例中，可以在衬底5顶上提供栅极结构15，通过均厚沉积栅极叠层中的层然后构图并蚀刻栅极叠层以提供栅极结构15。例如，形成栅极叠层可以包括均厚沉积包括栅极介质层13和位于栅极介质层13上的栅极导体14的材料层。
可以使用光刻和蚀刻构图栅极叠层以制造栅极结构15。在一个实例中，在沉积栅极介质层13和栅极导体14后，在栅极叠层的最上层的顶上形成蚀刻掩模。典型地，蚀刻掩模保护提供栅极结构15的分层的层叠部分，其中通过如反应离子蚀刻的各向异性蚀刻工艺移除被蚀刻掩模暴露的部分。反应离子蚀刻(RIE)是等离子体蚀刻的一种形式，其中被蚀刻的表面被设置在RF功率电极上并且提供电势以加速从等离子体提取到被蚀刻表面的蚀刻核素(species)，其中在垂直于被蚀刻表面的方向发生化学蚀刻反应。在一个实施例中，可以通过构图的光致抗蚀剂层提供蚀刻掩模。
栅极结构15的栅极介质层13可以由氧化物材料构成。可以用作栅极介质层13的氧化物的合适实例包括但不仅限于：SiO2、Al2O3、ZrO2、HfO2、Ta2O3、钙钛矿型氧化物以及其组合和多层。栅极介质层13可以由具有大于约4.0在一些实施例中大于7.0的介电常数的高k介质构成。高k介质可以包括但不限于氧化物、氮化物、氧氮化物和/或包括金属硅酸盐和氮化的金属硅酸盐的硅酸盐。在一个实施例中，高k介质由例如HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及其混合物构成。适合在本方法中用作栅极介质层13的其它高k介质的实例包括硅酸铪和铪硅氧氮化物。
可以通过如，例如氧化、氮化和氧氮化的热生长工艺形成栅极介质层13。还可以通过如，例如化学气相沉积(CVD)、等离子体辅助CVD、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积和其它类似的沉积工艺的沉积工艺形成栅极介质层13。还可以利用上述工艺的任意组合形成栅极介质层13。典型地，栅极介质层13具有从1nm到10nm的范围内的厚度。在一个实例中，栅极介质层13具有从2nm到5nm的范围内的厚度。在一个实施例中，栅极介质层13与衬底5的表面(例如，上表面)直接物理接触。
栅极导体14可以由单晶Si、SiGe、SiGeC或其组合构成。在另一个实施例中，栅极导体14还包括金属和/或硅化物。在另外的实施例中，栅极导体14由上述提及的导电材料的多层组合构成。在一个实例中，栅极导体14由多晶硅的单层构成。可以通过化学气相沉积(CVD)或物理气相沉积(PVD)形成栅极导体14。在一个实施例中，栅极导体14被掺杂为p型导电性。例如，可以用元素周期表中的如硼的ⅢA族元素掺杂栅极导体14，离子注入剂量范围从1E15cm-2到约5E16cm-2。
适合形成栅极导体14的各种CVD工艺包括但不限于：常压CVD(APCVD)、低压CVD(LPCVD)和等离子体增强CVD(EPCVD)、金属有机CVD(MOCVD)及其组合。典型地，栅极导体14具有从1nm到20nm的范围内的厚度。在一个实例中，栅极导体14具有从5nm到10nm的范围内的厚度。
图4示出了向衬底5注入掺杂剂以提供源极和漏极区域20，25。在邻近其上存在栅极结构15的衬底5的第一部分的衬底5的部分中的第一导电性的阱35内形成第二导电性的源极区域20和第二导电性的漏极区域25。
可以使用例子注入工艺形成源极和漏极的扩展区域。更具体地说，在一个实例中，当形成源极和漏极扩展区域时，掺杂剂元素可以是硼或BF2。可以利用在0.2keV到3.0keV范围内的注入能量以从5×1014原子/cm2到5×1015原子/cm2范围内的注入剂量注入硼。可以利用在1.0keV到15.0keV范围内的注入能量以从5×1014原子/cm2到5×1015原子/cm2范围内的注入剂量注入BF2。
仍参考图4，形成与栅极结构15的侧壁直接物理接触的隔离物42。隔离物42可以由氧化物，即SiO2，构成但是还可以包括氮化物或氧氮化物材料。每个隔离物42可以具有从50.0nm到100.0nm范围内的宽度。可以通过沉积和蚀刻工艺形成隔离物42。例如，可以使用包括但不限于化学气相沉积(CVD)、等离子体辅助CVD和低压化学气相沉积(LPCVD)的沉积工艺沉积保形介质层。沉积之后，接着使用如反应离子蚀刻的各向异性等离子体蚀刻工序蚀刻保形介质层以限定隔离物42的几个形状(geometry)。
可以向衬底5注入源极和漏极区域20，25，即，深源极和漏极区域。典型地，掺杂源极和漏极区域20，25以提供第二导电性，并且衬底的沟道部分40具有第一导电性。典型地，源极和漏极区域20，25具有与源极和漏极扩展区域相同的导电性。用于具有p型导电性的源极和漏极区域20，25的典型注入元素可以包括硼或BF2。可以利用从1.0keV到8.0keV范围内的注入能量以从1×1015原子/cm2到7×1015原子/cm2范围内的剂量用硼注入源极和漏极区域20，25。还可以利用从5.0keV到40.0keV范围内的注入能量以从1×1015原子/cm2到7×1015原子/cm2范围内的剂量用BF2注入源极和漏极区域20，25。可以利用从约3.0keV到15.0keV的能量以从约1×1015原子/cm2到约7×1015原子/cm2的剂量用磷注入具有n型导电性的源极和漏极区域20，25。可以通过反向掺杂衬底5的阱区域35形成源极和漏极区域20，25，其中反向掺杂区域提供源极和漏极区域20，25并且在源极和漏极区域20，25之间的阱区35的剩余部分提供衬底的沟道部分40。在一个实施例中，其中处理半导体器件100以提供n型场效应晶体管100，用p型掺杂剂掺杂衬底的沟道部分40并且用n型掺杂剂掺杂源极和漏极区域20，25。
图5示出了在漏极区域25内形成第一导电性的掺杂区域30以在半导体器件100的漏极侧上提供集成双极晶体管。在漏极区域25中但不在源极区域20中形成第一导电性的掺杂区域30，从而提供非对称源极和漏极配置。在一个实施例中，通过离子注入提供掺杂区域30。在第二导电性的漏极区域25中有选择地注入第一导电性的掺杂区域30，注入掩模80可以与离子注入工艺结合使用。注入掩模80可以由光致抗蚀剂材料构成。在另一个实施例中，可以通过由介质层构成的硬掩模提供注入掩模80。在一个实施例中，注入掩模80暴露漏极区域25的要形成掺杂区域30的部分，并且位于其上并保护器件和衬底5的剩余部分。
可以通过利用如，例如CVD、PECVD、蒸发或旋涂的沉积工艺，在至少栅极结构15、源极区域20和漏极区域25上沉积的光致抗蚀剂材料的均厚层提供注入掩模80。利用包括将光致抗蚀剂材料曝光到辐射图形，并且利用抗蚀剂显影剂显影曝光的光致抗蚀剂材料的光刻工艺将光致抗蚀剂材料的均厚层构图成注入掩模80以提供暴露漏极区域25的要被注入第一导电性的掺杂区域的部分的开口。
仍参考图5，在形成注入掩模80后，进行离子注入以向漏极区域25的暴露部分引入掺杂剂。提供漏极区域25的掺杂区域30的注入掺杂剂典型地具有与漏极区域25相反的导电性。掺杂区域30典型地具有与衬底5的沟道部分40相同的导电性。第一导电性的掺杂区域30提供集成双极晶体管的发射极区域，具有第二导电性的漏极区域25的剩余部分提供集成双极晶体管的基极区域。
用于具有p型导电性的掺杂区域30的典型注入核素可以包括硼或BF2。可以利用从1.0keV到8.0keV范围内的能量以从1×1015原子/cm2到7×1015原子/cm2范围内的剂量用硼注入掺杂区域30。还可以利用从5.0keV到40.0keV范围内的注入能量以从1×1015原子/cm2到7×1015原子/cm2范围内的剂量用BF2注入掺杂区域30。可以利用从约3.0keV到15.0keV的能量以从约1×1015原子/cm2到约7×1015原子/cm2的剂量用磷注入具有n型导电性的掺杂区域30。
在一个实施例中，其中处理半导体器件100以提供n型场效应晶体管100，用p型掺杂剂掺杂掺杂区域30，用p型掺杂剂掺杂衬底，并且用n型掺杂剂掺杂源极和漏极区域20，25。在一个实施例中，其中处理半导体器件100以提供p型场效应晶体管100，用n型掺杂剂掺杂掺杂区域30，用n型掺杂剂掺杂衬底，并且用p型掺杂剂掺杂源极和漏极区域20，25。在形成第一导电性的掺杂区域30之后，接着使用氧灰化移除注入掩模80。
在一个实施例中，在所有的注入工艺步骤完成后进行退火处理步骤以减少制造工艺的热预算。在源极和漏极注入后，对该结构退火以促进掺杂剂核素的扩散。可以通过如快速热退火的退火处理活化源极和漏极区域。在一个实例中，使用从750℃到1200℃范围内的温度用从1.0秒到20.0秒范围内的时间周期进行快速热退火温度。可以在所有的注入工艺步骤完成后进行退火处理以减少制造工艺的热预算。
将硅化物接触50形成到栅极结构15以及源极和漏极区域20，25。硅化物形成典型地要求在含-Si材料的表面上沉积如Ni、Co或Ti的难熔金属。沉积后，接着使用如快速热退火的热处理对该结构进行退火步骤。在热退火期间，沉积的金属与Si反应形成金属半导体合金，例如硅化物。
可以在保形介质材料51的顶上沉积层间介质52。层间介质52可以选自如SiO2、Si3N4、SiOxNy、SiC、SiCO、SiCOH和SiCH化合物的含硅材料组成的组；上述含硅材料可以用Ge；碳掺杂氧化物；无机氧化物；无机聚合物；聚合物混合物；如聚酰胺或SiLKTM的有机聚合物；其它含碳材料；如旋涂玻璃和基于倍半硅氧烷材料的有机-无机材料；以及类金刚石碳(DLC，还公知为非晶氢化碳，α-C:H)替代部分或全部Si。层间介质52的附加选择包括：多孔形式的任意前述材料，或处于在处理期间变为多孔或可渗透或从多孔和/或可渗透变为非孔和/或非可渗透的形式的任意前述材料。
可以通过各种沉积形成层间介质层52，包括但不限于：溶液旋涂、溶液喷涂、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、溅射沉积、反应溅射沉积、离子束沉积和蒸发。然后构图并蚀刻介质材料51的保形层和层间介质层52以形成到衬底5的各源极和漏极以及栅极导体区域的过孔。形成过孔后，接着通过使用如CVD或镀敷的沉积工艺向过孔中沉积导电金属形成互连53。导电金属可以包括但不限于钨、铜、铝、银、金及其合金。最终结构在图1中示出。
虽然结合其优选实施例具体示出并描述了本发明，本领域的技术人员应该明白，在不脱离本发明的精神和范围内可以进行形式和细节上的前述和其它改变。因此，旨在本发明不限于描述和示出的特定形式和细节，而是落入附加权利要求的范围内。
工业适用性
本发明可以工业应用于并入在集成电路中的高性能半导体场效应晶体管(FET)器件的设计和制造以及应用于各种电子器件和电子装置。

Claims (20)

1.一种半导体器件100，所述器件包括：
栅极结构15，存在于具有第一导电性的衬底5的沟道部分40的顶上；
第二导电性的源极区域20，存在于所述沟道部分40的第一末端；以及
第二导电性的漏极区域25，位于所述沟道的第二末端并包括所述第一导电性的掺杂区域30，其中所述第一导电性的掺杂区域30通过具有所述第二导电性的所述漏极区域的剩余部分与所述沟道区域40隔离，其中存在与所述半导体器件的所述漏极区域集成的双极晶体管区域，其中所述双极晶体管区域包括由所述第一导电性的所述掺杂区域提供的发射极、由具有所述第二导电性的所述漏极的所述剩余部分提供的基极以及由所述第一导电性的所述沟道提供的集电极。
2.根据权利要求1的半导体器件，其中所述第一导电性是p型并且所述第二导电性是n型，并且所述半导体器件是n型半导体器件，其中所述衬底由含-Si材料构成。
3.根据权利要求2的半导体器件，其中提供所述第一导电性的掺杂剂选自由硼、铝、镓及其组合组成的组，并且提供所述第二导电性的掺杂剂选自由锑、砷、磷及其组合组成的组。
4.根据权利要求2的半导体器件，其中提供所述第一导电性的所述沟道部分中的掺杂剂浓度小于所述漏极区域中的所述第一导电性的所述掺杂区域中的掺杂剂浓度。
5.根据权利要求2的半导体器件，其中所述第二导电性的所述源极区域中的掺杂剂浓度在从1×1017原子/cm3到1×1020原子/cm3的范围内。
6.根据权利要求5的半导体器件，其中提供所述第一导电性的所述沟道区域中的掺杂剂浓度在从1×1015原子/cm3到1×1018原子/cm3的范围内。
7.根据权利要求6的半导体器件，其中所述第一导电性的所述掺杂区域中的掺杂剂浓度在从1×1019原子/cm3到1×1021原子/cm3的范围内。
8.根据权利要求1的半导体器件，其中所述第一导电性是n型并且所述第二导电性是p型，并且所述半导体器件是p型半导体器件，其中所述衬底由含Si材料构成。
9.根据权利要求8的半导体器件，其中所述第二导电性的所述源极区域中的掺杂剂浓度在从1017原子/cm3到1020原子/cm3的范围内。
10.根据权利要求9的半导体器件，其中提供所述第一导电性的所述沟道部分中的掺杂剂浓度在从1015原子/cm3到1018原子/cm3的范围内。
11.根据权利要求10的半导体器件，其中所述第一导电性的所述掺杂区域中的掺杂剂浓度在从1017原子/cm3到1020原子/cm3的范围内。
12.一种形成半导体器件100的方法，所述方法包括：
在具有第一导电性的阱35的衬底5的第一部分上形成栅极结构15；
在邻近其上存在所述栅极结构15的所述衬底的所述第一部分的所述衬底的部分中形成位于所述第一导电性的阱35内的第二导电性的源极区域20和第二导电性的漏极区域25；以及
在所述漏极区域25内形成第二导电性的掺杂区域30，以在所述半导体器件100的漏极侧提供集成双极晶体管，其中所述集成双极晶体管包括由所述第一导电性的所述阱提供的集电极、由所述第二导电性的所述漏极区域提供的基极以及由存在于所述漏极区域中的所述第二导电性的所述掺杂区域提供的发射极。
13.根据权利要求12的方法，其中所述第一导电性是p型并且所述第二导电性是n型，并且所述半导体器件是n型半导体器件。
14.根据权利要求13的方法，其中所述衬底由含Si材料构成，并且形成所述第一导电性的所述阱区域包括离子注入选自由硼、铝、镓及其组合组成的组的掺杂剂和外延生长用选自由硼、铝、镓及其组合组成的组的掺杂剂原位掺杂的含硅层中的至少一种。
15.根据权利要求14的方法，其中形成所述第二导电性的所述源极区域和所述第二导电性的所述漏极区域包括向邻近其上存在所述栅极结构的所述衬底的所述第一部分的所述衬底的所述部分中离子注入选自由锑、砷、磷及其组合组成的组的掺杂剂。
16.根据权利要求15的方法，其中在所述漏极区域内形成所述第二导电性的所述掺杂区域包括离子注入选自由硼、铝、镓及其组合组成的组的掺杂剂，以提供具有比所述第一导电性的所述阱区域的掺杂剂浓度大的掺杂剂浓度的掺杂区域。
17.根据权利要求12的方法，其中所述第一导电性是n型并且所述第二导电性是p型。
18.根据权利要求17的方法，其中所述衬底由含Si材料构成，并且形成所述第一导电性的所述阱区域包括离子注入选自由锑、砷、磷及其组合组成的组的掺杂剂和外延生长用选自由锑、砷、磷及其组合组成的组的掺杂剂原位掺杂的含硅层中的至少一种。
19.根据权利要求18的方法，其中形成所述第二导电性的所述源极区域和所述第二导电性的所述漏极区域包括向邻近其上存在所述栅极结构的所述衬底的所述第一部分的所述衬底的所述部分中离子注入选自由硼、铝、镓及其组合组成的组的掺杂剂。
20.根据权利要求19的方法，其中在所述漏极区域内形成所述第二导电性的所述掺杂区域包括离子注入选自由锑、砷、磷及其组合组成的组的掺杂剂，以提供具有比所述第一导电性的所述阱区域的掺杂剂浓度大的掺杂剂浓度的掺杂区域。
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