CN103151074A - 可兼容双重功能的非易失性存储器装置 - Google Patents

Abstract

本发明提供一种和异步操作以及同步串行操作可兼容的双重功能存储器装置架构。双重功能存储器装置架构包括具有两个不同功能分配的一组物理端口。在存储器装置的物理端口和内核电路之间耦合的是异步和同步输入和输出信号路径或者电路。信号路径包括耦合到该端口的共享或者专用缓存器、异步和同步命令译码器、切换器网络和模式检测器。模式检测器根据端口确定双重功能存储器装置的操作模式，并且提供合适的切换选择信号。切换器网络响应于切换选择信号将输入或者输出信号通过异步或者同步电路发送。合适的命令译码器解释该输入信号并且为命令控制逻辑提供用于初始化对应操作的必要信号。

Description

可兼容双重功能的非易失性存储器装置

本申请为申请号为200880114400.8、申请日为2008年12月11日、发明名称为“可兼容双重功能的非易失性存储器装置”的申请的分案申请。

相关申请的交叉引用

本申请要求2007年12月20日提交的美国临时专利申请No.61/015366的优先权的权益，其内容通过引用全部包括在本申请中。

技术领域

本发明总的涉及非易失性存储器，更具体地，本发明涉及闪速存储器系统。

背景技术

所披露的技术涉及能够多模式操作和多连接模式操作的非易失性半导体存储器装置。能够多模式操作和多连接模式操作的非易失性半导体存储器装置适用于具有和非易失性半导体存储器装置通信的存储器控制器的系统。

电子设备使用诸如易失性和非易失性存储器装置的半导体装置。这些存储器装置可以包括用于保存数据或者信息的随机存取存储器（RAM）和闪速存储器（例如，NAND闪速装置，NOR闪速装置）。

由于在系统板上运行的应用程序的需要，系统板上的存储器系统被设计为引入更高的密度和更快的操作。可以将更高密度的存储器系统引入到系统板上的两种设计技术包括：1）以诸如级联的串行连接配置的存储器装置；和2）以诸如多点（multi-dropping）的并行互连配置的存储器装置。这些设计技术可以被用来克服确定硬盘和存储器系统之间的存储器交换的成本和操作效率的密度问题。

发明内容

根据第一方面，提供了一种用于设置存储器装置的操作模式的方法。该方法包括：将存储器装置上电；在存储器装置已经完成上电之后，响应于端口的电压提供响应；并且响应于该响应，设置存储器装置的电路的操作模式。在第一实施例中，所述设置步骤包括：基于该响应，选择对应于所述操作模式的信号供存储器装置中的电路使用。所述选择的步骤包括：检测该电压不存在，以提供电压响应作为所述响应，该电压响应在未检测到该电压不存在的情况中对应于该响应的补码。所述设置步骤还包括：响应于该响应的补码，将该电路的操作模式设置为另一种操作模式。该存储器装置具有至少一个其它端口，并且所述设置的步骤还包括：在所述至少一个其它端口处接收包含信息的信号；并且响应于所述响应和所述响应的补码中的一个，将所述至少一个其它端口配置为接收包含在所述信号中的所述信息，该电路响应于所述信息进行操作。所述接收步骤包括：在至少一个其它端口处接收包含信息的所述信号，该信息对应于控制信息和数据信息中的至少一个。

在这一方面的另一实施例中，将所述存储器装置上电包括检测电源电压是否达到预定电平，其中，该电压是电源电压。在所述电源电压达到预定电平时检测该端口的电压，且该端口包括在第一操作模式中使用的而在第二操作模式中不使用的现有端口。在此实施例中，当电源电压已经达到预定电平时，锁存现有端口的低逻辑电平。在锁存低逻辑电平之后，所述现有端口可以在高和低逻辑电平之间切换。在此方面的又一实施例中，在锁存低逻辑电平之后，所述现有端口可以在高和低逻辑电平之间切换。所述设置的步骤包括当在该端口检测到所述电压时将模式信号驱至第一逻辑电平，当在该端口没有检测到所述电压时将模式信号驱至第二逻辑电平。所述设置步骤包括响应于模式信号的第一逻辑电平来将存储器装置的控制和数据端口耦合到异步电路，并且响应于该模式信号的第二逻辑电平来将存储器装置的控制和数据端口耦合到同步电路。可选地，响应于模式信号的第一逻辑电平，将电源电压和同步电路断开连接，并且响应于模式信号的第二逻辑电平，将电源电压和异步电路断开连接。在此实施例中，所述异步电路包括用于提供译码后的异步命令信号的异步命令译码器，和用于提供译码后的同步命令信号的同步命令译码器。所述设置步骤还包括：响应于所述模式信号，将译码后的异步命令信号和译码后的同步命令信号的其中一个传递到控制逻辑。所述译码后的异步命令信号和译码后的同步命令信号是互相相同的。

在第二方面中，提供了一种可配置为在第一模式和第二模式中操作的存储器装置。该存储器装置包括端口、接口和控制电路和模式检测器。端口接收对应于第一模式的第一功能分配和对应于第二模式的第二功能分配的其中一个。接口和控制电路从至少一个所述端口接收命令并且可配置为用于在第一模式和第二模式中之一内译码该命令。该命令被译码来控制存储器装置的内核电路。模式检测器连接到所述端口中一个所选端口，用于配置接口和控制电路，使其当检测到电压源时在第一模式中译码该命令，并且当未检测到电压源时在第二模式中译码该命令。在此实施例中，所述接口和控制电路包括：同步电路、异步电路、控制逻辑和选择器。同步电路耦合到所述端口用于当所述模式检测器没有检测到电压源时接收该命令并且用于产生译码后的同步命令信号。异步电路耦合到所述端口，用于当所述模式检测器检测到电压源时接收该命令并且用于产生译码后的异步命令信号。控制逻辑响应于译码后的同步命令信号和译码后的异步命令信号来产生相同的内部控制信号。选择器响应于检测到的电压源的状态将译码后的异步命令信号和译码后的同步命令信号的其中一个选择性地传递到控制逻辑的选择器。

在此实施例中，所述模式检测器包括电压检测器和模式逻辑。所述电压检测器在电压源已经达到预定电平时提供状态信号。模式逻辑耦合到所选端口，用于当所选端口偏置到不同于电压源的电压电平时响应于该状态信号将模式信号从第一逻辑电平驱至第二逻辑电平。所述同步电路包括同步命令译码器和耦合到每一端口的同步缓存器，并且所述异步电路包括耦合到异步命令译码器和耦合到每一端口的异步缓存器。所述第一功能分配和第二功能分配中具有相同类型的每个端口具有用作所述同步缓存器和所述异步缓存器的公共缓存器，其中该类型可以是输入类型和输出类型中之一。所述接口和控制电路还包括信号路径切换器，用于响应于模式信号的第一逻辑电平通过同步缓存器将每一个端口选择性地耦合到同步命令译码器，并且用于响应于模式信号的第二逻辑电平通过异步缓存器将每一个端口选择性地耦合到异步命令译码器。所述接口和控制电路还包括：第一功率开关和第二功率开关。第一功率开关响应于模式信号的第二逻辑电平将电压源与同步电路解耦合，而第二功率开关响应于模式信号的第一逻辑电平将电压源和异步电路解耦合。在另一个可选实施例中，所述模式逻辑包括用于响应于状态信号维持模式信号的第二逻辑电平的锁存器。所选端口是在第一模式和第二模式之一中的正常操作期间所使用的功能端口。所选端口是在第一模式和第二模式二者的正常操作期间均未使用的专用端口。

在第三方面，提供了一种存储器系统，其包括存储器控制器和多个存储器装置。所述存储器控制器提供具有第一信号功能分配和第二信号功能分配的控制信号。多个存储器装置的每一个被配置为用于响应于在上电序列期间偏置到电源电压的端口来接收第一信号功能分配和第二信号功能分配中之一。当该端口在上电序列期间被偏置到另一个电源电压时所述多个存储器装置的每一个被配置为用于接收第一信号功能分配和第二信号功能分配中的另一个。第三方面还有几个实施例。所述端口是部分所述第一信号功能分配并且在第二功能分配中不使用。所述端口在第一信号功能分配和第二信号功能分配二者中都不使用。所述端口物理连接到电源电压。所述端口通过电路静态保持在电源电压。

对于本领域内的普通技术人员通过阅读结合附图的本发明的特定实施例的随后描述，本发明的其它方面和特征将变得明显。

附图说明

现在仅通过示例，并参考附图对本发明的实施例进行描述，其中：

图1A是非易失性存储器系统的框图；

图1B是图1A中所使用的闪速存储器装置的示意图；

图2A是串行存储器系统的框图；

图2B是图2A中所使用的串行接口闪速存储器装置的示意图；

图3是异步存储器装置的框图；

图4A是同步串行存储器的框图；

图4B是图4A的输入串行到并行寄存器块的框图；

图5是根据本发明的实施例的双重功能存储器装置的框图；

图6A是示出双重功能存储器装置与同步闪速存储器控制器的互连示例的示意图；

图6B是示出双重功能存储器装置与异步闪速存储器控制器的另一个互连示例的示意图；

图7是图5中所示模式检测器与接口和控制电路块的实施例的框图；

图8是图7的模式检测器的电路原理实例；

图9A是示出由图7的模式检测器检测到异步操作模式的时序图；

图9B是示出由图7的模式检测器检测到同步操作模式的时序图；

图10是图5中所示的模式检测器与接口和控制电路块的另一个实施例的框图；

图11是图7和10的实施例中所示的接口和控制电路块中的控制器和命令译码器之间的信号路径布置的框图；

图12是用于双重功能存储器装置的时钟端口CK的缓存器电路的电路原理图；

图13是用于双重功能存储器装置中的输入数据端口Dn和输出数据端口Qn的缓存器的电路原理图；

图14是示出用于操作具有双重功能存储器装置的存储器系统的方法的流程图。

具体实施方式

总的来说，本发明提供一种和诸如异步操作模式以及同步操作模式的两种不同操作模式可兼容的双重功能存储器装置架构。

闪速存储器是常用的一类非易失性存储器，其广泛用作诸如数字照相机和便携数字音乐播放器的消费电子设备的大容量存储装置。当前可用的包括2个层叠的晶片（die）的闪速存储器部件的密度可以达到32G比特（4GB），由于通常一个闪速部件的尺寸是很小的，其适合用在流行的USB闪速驱动器中。

八百万像素的数字照相机和具有音乐和视频能力的便携数字娱乐设备的出现促进了对于存储大量数据的超高容量的要求，而这种要求是单个闪速存储器设备不能满足的。因此，将多个闪速存储器设备一起组合在一个系统中，来有效增加可用的存储容量。例如，这样的应用可能需要20GB的闪速存储密度。

图1A为与主机系统12集成的非易失性存储器系统10的框图。系统10包括和主机系统12通信的存储器控制器14以及多个非易失性存储器设备16-1、16-2、16-3和16-4。例如，非易失性存储器装置16-1到16-4可以是异步闪速存储器装置。主机系统12包括诸如微控制器、微处理器或者计算机系统的处理设备。图1A的系统10被组织为包括一个通道18，其中存储器设备16-1到16-4并行连接到通道18。本领域的普通技术人员应该理解系统10可以具有与其连接的、多于或者少于四个的存储器设备。在当前所示实施例中，存储器装置16-1到16-4是异步的并且互相并行连接。

通道18包括一组公用总线，其包括连接到所有其对应的存储器设备的数据和控制线。每一存储器设备可以由存储器控制器14提供的相应的芯片选择（启用）信号CE#1、CE#2、CE#3和CE#4来启用或停用。在当前和以下的实施例中，“#”指示信号为有效的低逻辑电平信号。在此方案中，通常一次选择芯片选择信号中的一个，用来启用对应的非易失性存储器装置16-1到16-4的其中一个。存储器控制器14负责响应于主机系统12的操作经由通道18发出命令和数据到所选择的存储器设备。来自存储器设备的读出数据输出经通道18被传送返回至存储器控制器14和主机系统12。系统10通常认为包括多点（multi-drop）总线，其中所述存储器设备16-1到16-4对于通道18并行连接。

图1B是可以用在图1A的存储器系统中的闪速存储器装置16-1到16-4的其中一个的框图。该闪速存储器装置包括多个输入和输出端口，其包括例如电源引脚、控制引脚和数据引脚。电源引脚包括用于将电源施加到闪速存储器装置的所有电路的VCC和VSS。附加的电源引脚被提供用于仅施加到输入和输出缓存器，如本领域内所公知的。下表1提供的列表包括控制和数据引脚、对应的说明、定义和示例逻辑状态。注意到这些引脚是端口的一个示例的物理表示，被用于将封装装置的信号或者电压互连到板上。这些端口可以包括其它类型的连接，诸如用于嵌入式和系统级封装（SIP）的系统的端子和接触点。

表1

除了片使能CE#，所有的其他引脚都耦合到组成通道18的相应的全局线路。各个片使能信号通过存储器控制器14提供给每一闪速存储器装置。

图1A的存储器系统10的问题是每个非易失性存储器装置具有一个用于接收和提供数据的专用数据接口。在图1A的例子中，这是在异步闪速存储器装置中公用的并行数据接口。可以知道，并行提供多位数据的标准并行数据接口易遭受公知的通信退化效应，诸如串扰、信号偏斜和信号衰减，例如其运行在超过它们额定操作频率时这将损害信号质量。

为了增加数据吞吐量（throughput），在共有的美国专利公开No.20070076479中已经披露了具有串行数据接口的存储器装置，其在例如200MHz的频率处串行接收和提供数据。如在2007年2月16日提交的共有美国临时专利申请中所描述的，美国专利公开No.20070076479中所描述的存储器装置可以用在互相串行连接的存储器装置的系统中，该申请的内容通过引用全部包含于此。

图2A是示出串行存储器系统的概念性原理的框图。在图2A中，串行环形拓扑的存储器系统20包括具有至少一个输出端口Sout和输入端口Sin的存储器控制器22，和串联的存储器设备24、26、28和30。存储器装置可以是例如串行接口闪速存储器装置。虽然在图2A中未示出，但每个存储器设备具有Sin输入端口和Sout输出端口。输入和输出端口包括联接存储器设备到该存储器设备作为其中一部分的系统的一个或多个物理引脚或连接。在一个实施例中，存储器设备可以是闪速存储器设备。可替代地，存储器设备可以是DRAM、SRAM或任意其它类型的存储器设备，只要其具有与特定命令结构兼容的输入/输出接口，用于执行命令或用于传递命令和数据直到下一存储器设备。图2A的当前示例包括4个存储器设备，但是替代的实施例可以包括单个存储器设备，或任意合适数量个存储器设备。因此，如果存储器设备24因其连接到Sout而成为系统20的第一设备，而存储器设备30因其连接到Sin而成为第N个或最后一个设备，其中N是大于零的整数。存储器设备26至28是在第一个和最后一个存储器设备之间的中间串联的存储器设备。在图2A的例子中，存储器装置26到28是同步的，并且和存储器控制器22互相串行连接。

图2B是可以用在图2A的存储器系统中的串行接口闪速存储器装置（例如24到28）的示意图。该示例的串行接口闪速存储器装置包括电源引脚、控制引脚和数据引脚。电源引脚包括用于将电源施加到闪速存储器装置的所有电路的VCC和VSS。附加的电源引脚可以提供用于仅施加到输入和输出缓存器，如本领域内所公知的。下表2提供的列表包括控制和数据引脚、对应的说明和示例逻辑状态。

表2

在图2A中所示的示例配置中，除了并行提供给所有存储器装置的CE#，所有的信号从存储器控制器22被串行传递到每个存储器装置。

在2008年2月15日提交的共有美国专利申请No.12/032249中披露了图2的串联存储器系统的更多细节，该申请描述了其中每个存储器装置接收并行时钟信号的串行存储器系统，和其中每个存储器装置接收源同步时钟信号的串行存储器系统。

图1B中的异步闪速存储器装置和最近出现的图2B中的串行接口闪速存储器装置这二者一般都可以得到，这允许存储器系统制造商提供两种类型的存储器系统。然而，由于两种不同类型的存储器装置必须被提供和被采购，这给存储器系统制造商带来更高的成本。本领域内的普通技术人员可以理解当大量购置时，存储器装置的单价会下降，从而可通过大量购置来最小化存储器系统的成本。因此，当制造商可以提供两种类型的存储器系统时，会有这样的风险：由于一种存储器装置市场需求很高使得另一种存储器装置市场需求减少甚至不再有需求。这会使得所购买的存储器装置不能被利用。

如图1B和2B所示，异步和串行接口闪速存储器装置的功能引脚分配或者定义大体上互相不同，并且因此互相不兼容。这意味着图2B的串行接口闪速存储器装置不能用在多点存储器系统中，相应地图1B的异步闪速存储器装置也不能用在串联环形拓扑存储器系统中。

根据本发明，提供了可以用在两种不同操作模式（诸如同步模式和异步模式）中的双重功能存储器装置。更具体地，双重功能存储器装置和异步和同步功能或者操作相兼容。出于示出异步和同步操作模式之间的差异的目的，以下实施例示出和对应存储器控制器并行连接的异步闪速存储器装置，和用于和对应存储器控制器串行连接的同步闪速存储器装置。此处示出的架构和电路实施例适用于其他存储器装置，而不限制与另一个装置的并行或者串行互联。

本发明的实施例提供一种和异步操作以及同步串行操作可兼容的双重功能存储器装置架构。双重功能存储器装置架构包括具有两种不同引脚分布定义或者功能的一组端口。在存储器装置的这些端口和内核电路之间耦合的是异步和同步输入和输出信号路径或者电路。信号路径包括耦合到这些端口的共享的或者专用的缓存器、异步和同步命令译码器、转换器网络和模式检测器。模式检测器根据一个端口确定双重功能存储器装置的操作模式，并且提供合适的转换选择信号。转换器网络响应于转换选择信号将输入或者输出信号通过异步或者同步电路发送。合适的命令译码器解释该输入信号并且为公共控制逻辑提供用于初始化对应操作的必要信号。

以下描述典型的异步存储器装置和同步存储器装置之间的差异和相似性。图3是异步存储器装置的框图，而图4是同步串行存储器装置的框图。

图3的异步闪速存储器装置包括两个主要电路块。第一主要电路块是包括I/O缓存器42、44和46，寄存器48、50和52以及控制电路54的接口和控制电路块。本领域内普通技术人员应该理解接口和控制电路块的电路的功能，并且为了简化示意图而没有示出许多细节。例如，互联电路块的线路仅示出所连接的块之间的功能关系，而没有详细描述所使用的特定的信号。输出缓存器42驱动R/B#输出端口，控制缓存器44包括每个连接到相应的输入控制端口的输入缓存器，并且数据缓存器46包括用于接收和驱动数据到相应的I/O端口中的双向缓存器。在本例中，控制缓存器44包括用于CE#、CLE、ALE、WE#、RE#和WP#输入控制端口的输入缓存器。在本例中存在八个数据I/O端口，从而存在八个双向缓存器。异步输入缓存器和输出缓存器电路在本领域内公知，并且不需要进一步详细描述。

为了在异步闪速存储器装置40中执行诸如擦除、编程和读出的操作，经由数据I/O端口提供命令。基于所执行的操作，该命令可以包括对应于特定操作的操作码（OP码）、地址信号和数据。注意到由于地址和写（编程）数据可以在长度上多于8位，在所有的地址和写数据位锁存在正确的寄存器中之前，需要多次输入迭代或者循环。OP码数据锁存在命令寄存器48中，并且用于读出和编程操作的地址信息锁存在地址寄存器50中。OP码数据提供给控制电路54，该控制电路54包括用于译码OP码的逻辑，诸如命令译码器或者解释器。控制电路54还包括产生具有所需时序的内部控制信号的控制逻辑，用于操作接口和控制电路块的电路和第二主电路块的电路。

第二主电路块是包括高电压发生器56、行预译码器58、行译码器60、列预译码器62、列译码器64、页面缓存器66和存储器阵列68。这些电路对于熟悉闪速存储器的技术人员是公知的。高电压发生器56可以用于编程和擦除操作。以下电路描述涉及读出操作。行预译码器58接收来自地址寄存器50的行地址，而列预译码器62接收来自地址寄存器50的列地址。预译码的行信号由行译码器60用来驱动存储器阵列68的字线，用于存取数据页面。保存在连接到所选择的字线的存储器单元中的数据经由位线感测并且保存在页面缓存器66中。预译码的列信号由列译码器64使用来选择来自页面缓存器66的一组8位数据以输出到数据缓存器46。应该注意到，响应于所接收的OP码，确立有效的控制信号的序列和时序源自控制电路54。

类似地，图4A的同步串行存储器100包括两个主要电路块。第一主要电路块是包括控制接口102、串行接口104、输入串行到并行寄存器块106和输出并行到串行寄存器块108的接口和控制电路块。控制接口102包括输入缓存器电路，并且产生分别对应于CS#、SCLK和RST#的内部片选信号chip_sel、内部时钟信号sclki和内部复位信号reset。虽然信号chip_sel主要由串行接口104所使用，但reset和sclki由遍及存储器100的多个电路所使用。第二主电路块是包括存储器阵列110、感测放大器和页面缓存电路112、行译码器114、列译码器116和高电压发生器118的内核电路。通常，内核电路的电路可以和图3的异步闪速存储器装置40中所示的相同，这意味着它们响应于从同步串行存储器100的接口和控制电路块接收到的相同的地址、数据和控制信号。异步闪速存储器装置40和同步串行存储器100之间的主要区别在于这些控制信号如何接收并且提供给内核电路。虽然图3的异步闪速存储器装置40的接口和控制电路块是公知的，但是同步串行存储器100中的相同名称的电路块存在很大的差别。

串行接口104包括用于接收串行输入数据D[n]、命令选通输入CSI和数据选通输入DSI的输入缓存器，和用于提供串行输出数据Q[n]、命令选通输出CSO（CSI的回应）和数据选通输出DSO（DSI的回应）的输出缓存器。这些信号在对应的输入/输出端口接收和提供，如之前所描述的这些端口可以是物理引脚、端子或者连接器。串行接口104的输入和输出缓存器可以使用本领域内公知的、用于缓存输入信号并且用于驱动输出信号的电路来实现。然而，注意到，输入缓存器执行除了将所接收到的数据传递到输入串行到并行寄存器块106之外的功能。更具体地，串行接口104的每个输入缓存器可以将其接收的输入信号传递到对应的输出缓存器，来提供全功能性（through functionality）的数据流。例如，用于CSI的输入缓存器将所接收到的CSI信号传递到用于CSO的输出缓存器。类似地，用于D[n]的输入缓存器将所接收的数据信号传递到用于Q[n]的输出缓存器，并且用于DSI的输入缓存器将所接收到DSI信号传递到用于DSO的输出缓存器。该接口允许具有可兼容串行接口的多个存储器装置互相串行连接，如图2A的存储器系统所示。

对于本领域内的普通技术人员应该清楚，存储器装置100和图3的存储器装置40之间的主要不同在于所有的命令、数据和地址信息经由存储器装置100中的串行位流来接收。串行输入D[n]接收该串行数据流，其中，可以存在“n”个串行输入和对应数量的“n”个串行输出以实现更高吞吐量装载和数据输出。从而，整数n可以是大于零的整数，但是出于简化本发明描述的目的，假设n=1。

串行接口104提供缓存的串行输入数据SER_IN并且从输出并行到串行寄存器块108接收串行输出数据SER_OUT。输入串行到并行寄存器块106接收SER_IN并且将其转换为一组并行信号PAR_IN。如下详细描述的，输入串行到并行寄存器块106包括用于将OP码命令、数据和地址位信息转换为并行格式的串行到并行寄存器，和用于产生对于控制内核逻辑所需的内部控制信号的命令译码逻辑。因此，PAR_IN包括输入数据DIN、列地址C_ADDR、行地址R_ADDR和用于以特定序列和/或时序激活内核电路的其他控制信号（未示）。输出并行到串行寄存器块108接收一组并行输出数据DOUT并且将其转换为串行输出数据SER_OUT，其随后通过串行接口104提供为数据流Q[n]。图4B中示出的输入串行到并行寄存器块106的细节用来说明SER_IN位流如何转换为并行地址、命令和数据信号。

图4B是示出图4A中所示输入串行到并行寄存器块106的示例配置的示意图。如之前提及的，该电路接收输入数据流SER_IN，并且将SER_IN转换为并行数据组。更具体地，SER_IN可以被转换为提供命令CMD、列地址C_ADD、行地址R_ADD和输入数据DATA_IN。输入串行到并行寄存器块106包括命令寄存器130、临时寄存器132和串行数据寄存器134。由于串行输入数据流的数据结构是预先确定的，所以输入数据流的特定数量的位被分配到前述寄存器中。例如，对应于命令的位可以保存在命令寄存器130中，对应于行和列地址的位可以保存在临时寄存器132中，并且对应输入数据的位可以保存在串行数据寄存器134中。串行输入数据流的位的分配还可以由其他电路以和本发明的实施例不相关的方式来控制。

输入串行到并行寄存器块106包括从命令寄存器130接收命令信号并且产生译码的命令CMD的命令解释器136。命令解释器136是使用能译码所接收命令的互连逻辑门或者固件实现的标准电路。虽然在图4A或者4B中没有示出，但译码的命令CMD通过控制逻辑来接收，该控制逻辑负责用于根据所执行的操作来以特定序列和/或使用特定时序启用内核电路的特定电路。

转换控制器138从CMD接收一个或者多个信号来控制简单的转换电路140。转换电路140并行接收保存在临时寄存器132中的所有数据，并且将根据所译码的命令CMD将数据载入列地址寄存器142和行/体寄存器144中之一或二者。由于临时寄存器不会一直包括列和行/体地址数据，所以优选进行该译码操作。例如，具有块擦除命令的串行输入数据流将仅使用行地址，在该情况中，仅有保存在临时寄存器132中的相关位载入行/体寄存器144。数据寄存器146在命令解释器136的控制下从串行数据寄存器134直接接收转换后的并行数据。注意到，图4B中所示的所有电路可以通过命令解释器136来控制，但是为了保持示意图的清楚而没有示出这些信号。列地址寄存器142提供并行信号C_ADDR，行/体地址寄存器144提供并行信号R_ADDR，并且数据寄存器146提供并行信号DIN，用于编程操作。CMD、C_ADDR、R_ADDR和DIN集合在一起形成并行信号组PAR_IN。由于对于特定设计或者架构而言期望的位宽是可以自定义或者定制的设计参数，所以用于并行信号的每一个的位宽还没有指定。

如之前讨论可以看到的，异步闪速存储器40和同步串行存储器100的接口和控制电路块互相之间存在固有的区别。该区别是由于在这两种存储器装置的引脚处接收的输入控制信号不同，为了正确操作相应的存储器装置，每组信号遵循特定的信令协议。然而，由于这两个存储器装置都使用相同的内核电路，所以用于控制每个存储器装置的内核电路的最终信号在功能上相同。从而，基于对每个存储器装置的内核电路和端口之间的输入和输出信号路径差别的理解可形成双重功能存储器装置。

图5是根据本发明的实施例的双重功能存储器装置的架构示意图。双重功能存储器装置200选择性地在两个模式的其中一个中进行操作，其中每个模式响应于特定一组外部信号。在当前描述实施例的例子中，一个模式是对应于异步闪速存储器装置40的操作的异步模式，而第二模式是对应于同步串行存储器100的操作的同步串行模式。

双重功能存储器装置200具有多个专用输入、输出和双向I/O端口202，这些仅示出一个来表示在存储器的封装中形成的引脚的汇总（collective）集合。特定的单个端口202设计为接收两个不同的信号，例如意味着双重功能存储器装置200的物理封装包括的一组引脚可以耦合到源自存储器控制器的两组不同信号。从而，存储器装置200至少包括与具有较多数量端口的一类存储器装置相对应的所有端口。双重功能存储器装置200包括三个主要的电路块，其中第一是内核电路204，第二是接口和控制电路块206，第三是模式检测器208。内核电路204例如可以和图3和图4A中所示的核心电路相同。接口和控制电路块206包括内核电路204和端口202之间的两个信号路径，其中对于所选择的操作模式，仅有一个信号路径有效。模式检测器208检测其中一个端口202的电压电平，并且启用对应于施加到端口202的该组外部信号的信号路径。

在本实施例中，接口和控制电路块206包括接口电路210、选择器212和控制逻辑214。接口电路210包括选择性地耦合到端口202的同步电路218和异步电路220，每一个电路对应于同步信号路径和异步信号路径。通常，同步串行信号路径包括同步电路218和选择器212。同步电路218包括输入/输出缓存器、数据寄存器、地址寄存器和对于调节（condition）提供给或者接收自内核电路204的输入或者输出信号必要的任一其它电路。例如，同步电路218可以包括图4A的输入串行到并行寄存器块106的所有元件，包括同步命令解释器。

异步信号路径包括异步电路220和选择器212。异步电路220可以包括图3中所示的缓存器42、44、46和寄存器48、50和52，用于调节提供给或者接收自内核电路204的输入或者输出信号。同步电路218和异步电路220的每一个提供译码后的命令信号和内核电路信号，并且可以从存储器阵列接收读出数据。译码后的命令信号S_DEC由同步电路218的命令译码器来提供，而译码后的命令信号A_DEC由异步电路220的命令译码器来提供。S_DEC和A_DEC二者都提供给选择器212，选择器212仅将一个传递给控制逻辑214。控制逻辑214产生对于操作内核电路204进行所有操作所需的信号，这些操作包括读出、编程和擦除操作。内核电路信号包括输入数据、存储器地址信息或者待写到存储器阵列的数据，以及内核电路204所使用的其他控制信号。这些信号集合起来示为图5中的信号DATA/CTRL。这些信号未被控制逻辑所使用，并且因此直接提供给内核电路204。DATA/CTRL还包括来自存储器阵列提供给同步电路218或者异步电路220的输出缓存器的读出数据。

切换信号MODE由模式检测器208提供，其监控其中一个端口202。信号MODE提供给接口电路210，用于通过同步电路218或者异步电路220选择性地发送外部输入信号或者输出信号。如下描述的，接收两个不同外部信号的一些端口202共享相同的电路，并且缓存的信号随后响应于MODE通过异步或者同步信号路径发送。为了容纳不同的外部信号，其它端口202具有不同的专用电路，因此端口202响应于MODE直接耦合到所选择的缓存器电路。共享的缓存器电路因此用作同步和异步缓存器电路这两者。

注意到图5意于示出用于同步串行信号路径和异步信号路径的通用信号路径。应该理解，同步电路218和异步电路220提供的一些信号直接传递给选择器212或者会直接传递给内核电路204，诸如数据和地址信号，或者用于产生其它下行信号的对应控制逻辑不需要的任一其它信号。相应地，内核电路204提供的读出数据可以直接传递给或者经由选择器212传递给电路218和220。同步串行信号路径和异步信号路径二者可以包括单向和双向信号。单向信号包括从端口202到控制逻辑214提供的地址信号和控制信号，该控制逻辑214用于控制内核电路204。双向信号包括承载读出数据和编程数据的数据线或者数据总线。

模式检测器208提供切换信号MODE，其由接口电路210使用来控制切换装置，该切换装置通过同步电路218或者异步电路220发送信号。模式检测器208响应于在端口202的其中一个上检测到的静态电压电平而静态地将MODE设置为特定的逻辑电平。更具体地，模式检测器208在上电序列期间监控特定端口202的电压电平，并且确定该特定端口是否电偏置到特定的电压电平，诸如电压源电平。如果特定端口202偏置到特定电压源电平，则MODE设置为特定逻辑电平。否则，MODE设置为不同的逻辑电平。因此，应用到特定端口202的电压电平对应于应用到其它端口202的该组外部信号。

图6A是示出示例存储器系统300中具有图5的双重功能存储器装置实施例的闪速存储器控制器的互连的示意图。在图6A中，存储器系统300包括连接到一个双重功能存储器装置304的同步闪速存储器控制器302，其中双重功能存储器装置304可以具有图5中所示的架构。该双重功能存储器装置304默认包括之前在表2中列出的输入/输出端口。VCC和VSS电源物理连接到同步闪速存储器控制器302和双重功能存储器装置304的对应的VCC和VSS端口。在图6A的例子中，RST#端口由图5的模式检测器208监控，该模式检测器连接到同步闪速存储器控制器302的对应RST#端口。双重功能存储器装置304的RST#端口可以是确定双重功能存储器装置304的操作模式的联接选项。在本例中，RST#在上电期间保持在VSS电压电平，来将双重功能存储器装置304配置为在同步串行模式中操作。从而端口耦合到同步串行信号路径。

图6B是示出示例存储器系统310中具有图5的双重功能存储器装置的闪速存储器控制器的互连的示意图。在图6B中，存储器系统310包括连接到图6A的相同的双重功能存储器装置304的异步闪速存储器装置312。异步闪速存储器控制器312包括用于提供和接收之前表1中所列信号的端口。VCC和VSS电源物理连接到异步闪速存储器控制器312和双重功能存储器装置304的对应的VCC和VSS端口。图6B示出由异步闪速存储器控制器312提供给双重功能存储器装置304的端口的信号的示例分配。如图6A的例子中所示，由图5的模式检测器208来监控RST#端口，模式检测器当前物理连接到VCC电源。此外，RST#可以通过另一个电路静态保持在VCC电平，而不是物理连接到VCC。注意到双重功能存储器装置304的数据输入端口D[n]没有连接到异步闪速存储器控制器312的任一端口，并且可以选择地连接到VSS。在本例中，RST#在上电信号期间连接到VCC电源，使得双重功能存储器装置304在异步串行模式中操作。从而，这些端口可以耦合到异步串行信号路径。在对于示例存储器系统300和310的替代配置中，可以存在串行连接到存储器装置304的任一数量个双重功能存储器装置，其中最后一个双重功能存储器装置的输出连接到存储器控制器302或者312的对应的输入。

图7是图5中所示模式检测器208和接口和控制电路块206的实施例的框图。互连各电路块的线路仅说明了所连接块之间的功能关系，而没有详细描述所使用的具体信号。模式检测器208包括诸如VCC检测器400的电源检测器和模式逻辑402。VCC检测器400提供指示电源VCC已经达到正确电平的状态信号VCC_OK。模式逻辑402响应于VCC_OK和缓存的复位信号RST#来产生切换信号MODE。在本例中，缓存的复位信号RST#和外部复位信号RST#相关，并且是通过附于信号名之后的“#”符号指示的低逻辑电平有效信号。根据本实施例，一旦VCC_OK确立有效，如果RST#保持在VCC，则MODE的逻辑电平具有一个逻辑电平；当RST#保持在VSS，则具有另一个逻辑电平。这意味着，当VCC_OK处于指示电源处于正确电平的逻辑电平时，MODE的逻辑状态被感测并且因此由施加到外部端口RST#的电压来确定。更具体地，对于特定例子，如果RST#连接到VCC，则MODE处于对应于异步操作模式的逻辑电平。否则，MODE处于对应于同步串行操作模式的逻辑电平。虽然讨论了两个具体的操作模式，但是本领域内的普通技术人员可以理解该技术可以用于确定任意两种不同的操作模式。

该接口和控制电路块206包括RST#输入缓存器404、示为控制缓存器块406的一组控制信号缓存器、示为数据缓存器块408的一组数据输入和输出缓存器、全局命令译码器410和控制逻辑412。RST#输入缓存器404是用于外部信号RST#的专用输入缓存器并且由于双重功能存储器装置200同步操作模式期间响应于信号RST#的逻辑电平的改变而认为RST#输入缓存器404是图5的同步电路218的一部分。控制缓存器块406包括用于同步串行模式信号CE#、CK、CK#、CSI、DSI的单个输入缓存器和用于同步串行模式信号CSO和DSO的单个输出缓存器。对于本实施例，包括RST#的这些同步串行模式行信号被认为是分配给耦合到接口和控制电路块206的端口的默认信号。如图7中所示，特定的端口具有分配到它们的次级信号，其出现在括号中。例如，在同步串行操作模式中，接收CK的端口在异步操作模式中接收WE#。

可以将次级信号任意地分配到已分配给现有默认信号的端口。然而，为了最小化控制缓存器块406和数据缓存器块408中的附加缓存器电路，可以将次级信号分配给相同类型的现存的默认信号。该端口可以是输入类型端口或者是输出类型端口。因此，次级输入信号分配给默认输入信号端口并且次级输出信号分配给默认输出信号端口。这意味着同样的输入或者输出缓存器电路对于同步串行和异步操作模式是共享的。然而在一些环境中，当异步和同步串行操作模式每一个使用不同数量的输入和输出信号时，则不可能使得默认信号端口与所有次级信号共享缓存器电路。在本例中，由于分配给默认输出信号CSO的端口被分配给次级输入信号WP#，因而附加的输入缓存器耦合到CSO端口。类似地，分配给默认数据输出信号Q[n]的端口被分配给次级数据输入/输出信号I/O[n]。从而，至少一个附加输入缓存器耦合到每个Q[n]端口，以在异步操作模式中启用数据输入功能性。

因此，当异步模式期间所应用的一些次级信号通过共享缓存器发送时，其它次级信号通过专用的附加缓存器来发送。除了图5的例子，共享缓存器被认为是同步电路218和异步电路220二者的一部分，而用于默认信号的专用缓存器是同步电路218的一部分，用于次级信号的专用缓存器是异步电路220的一部分。如下所示并且根据本实施例，控制缓存器块406和数据缓存器块408包括用于将所缓存的信号通过包括同步电路218的同步串行信号路径或者通过包括异步电路220的异步信号路径发送的路径切换电路。

全局命令译码器410负责用于译码从数据输入端口经由数据缓存块408接收的命令，其包括在同步串行和异步操作模式期间读出、编程和擦除OP码命令。虽然两种操作模式可以共享相同类型的命令，但是还存在一些排除在一个模式之外的命令。因此，全局命令译码器410包括专用的译码器，一种是同步命令译码器414且另一个是异步命令译码器416。根据本实施例，两个命令译码器414和416的每一个包括用于译码用于对应操作模式的所有有效命令的逻辑和电路。为了最小化电路的重复，两个命令译码器414和416可以共享用于对在两个操作模式中使用的表示相同命令的相同位模式进行译码的公共逻辑和电路。一旦由命令译码器414和416的其中一个译码了命令，全局命令译码器410提供对应的命令信号给控制逻辑412，其随后激活负责执行该命令所需的电路。注意到，命令译码器414和416二者从端口接收对应于相同操作的不同信号，但是提供相同的命令信号给控制逻辑412。例如，对于同步和异步操作模式，用于编程操作的命令是不相同的，但是命令译码器414和416产生用于启用控制逻辑412来执行编程操作的相同的命令信号。

控制逻辑412负责用于响应于对应译码出的命令的命令信号和RST#缓存器404和控制缓存器406提供的一个或者多个外部控制信号来提供用于激活双重功能存储器装置200的特定电路的内部控制信号。在编程操作例子中，控制逻辑412确保字线和位线使用合适的电压电平并且以正确的序列来驱动。

在图5、6A、6B和7所示的实施例和例子中，通过将复位端口RST#联接到诸如VSS或者VCC的电源电压，或者将RST#静态保持在VSS或者VCC，来设置双重功能存储器装置的操作模式。在图7的实施例中，模式检测器208估计在VCC检测期间RST#端口的电压电平，用于设置操作模式，其可以联接到电源电压或者被控制为复位信号。图8是图7的模式检测器208的示例性的电路原理图。

图8示出用于图7的模式检测器208的VCC检测器400和模式检测器402的示例电路。VCC检测器400连接到VCC和VSS电源，用于在VCC达到预定电压电平之后将中间输出信号VCC_OK驱至高逻辑电平。VCC检测器400包括和PMOS晶体管452的漏极串行连接的电容器450，该晶体管的源极连接到电源电压VCC，该晶体管的栅极接地（VSS）。一对交叉耦合的反相器454和456连接到电容器450和晶体管452的公共端子，并且连接到反相器458的输入。电容器460连接在VCC和反相器458的输入之间。反相器458的输出驱动输出信号VCC_OK。可选地，VCC译码器400的电路可以修改为检测预定电压而不是VCC。例如，电路可以检测低于VCC的参考电压。本领域内的普通技术人员可以理解，存在用于检测低于VCC的预定电压的公知电路技术。

在操作中，在上电期间，当节点A处的电压上升时，来自VCC的电流传递通过晶体管452。当VCC上升时，电容器460从VCC获得电流。然而，由于晶体管452的PMOS阈值电压，处于节点B的电压高于处于节点A的电压。交叉耦合的反相器454和456放大节点A和节点B之间的电压中的势差，并且锁存逻辑状态。此时，节点B处于高逻辑电平，并且由于反相器458的反转，VCC_OK处于低逻辑电平。随着VCC持续增加，晶体管452传导电流。由于晶体管452通常大小设计成使得当其传导电流时，其迫使交叉耦合的反相器454和456翻转（flip）逻辑状态。节点A随后升为VCC并且节点B下降为VSS，并且结果是VCC_OK上升到高逻辑电平。

本例中的模式检测器402包括一对交叉耦合的NAND逻辑门462和464以及反相器466。NAND逻辑门462具有从VCC检测器402接收VCC_OK的第一输入和接收NAND逻辑门464的输出的第二输入。NAND逻辑门464具有接收NAND逻辑门462的输出的第一输入和接收缓存的复位信号RST#的第二输入。交叉耦合的NAND逻辑门462和464用作在VCC检测期间用于锁存处于低逻辑电平的RST#的设置-复位锁存器。反相器466的输出是切换信号MODE。根据RST#的逻辑电平，MODE可以具有两种不同的逻辑电平。在一个逻辑电平中，MODE以信号通知内部电路该双重功能存储器装置在异步模式中操作。在另一个和相反的逻辑电平中，MODE以信号通知内部电路该双重功能存储器装置在同步串行模式中操作。这些内部电路例如包括图7的接口和控制电路块206。模式检测器402的操作参考图9A和图9B的时序图来说明。

在图9A和9B的示例操作中，假设复位端口RST#可以联接到电源电压VCC或者通过诸如存储器控制器的外部电路动态控制。图9A是示出如何检测同步串行操作模式的时序图。在上电期间，RST#信号维持在低逻辑电平，而施加到VCC端口的电压从接地上升到VCC。最终，在VCC达到预定目标电平之后，输出信号VCC_OK由VCC检测器400驱至高逻辑电平。模式逻辑402随后比较VCC_OK和输出信号RSTf#，其中RSTf#的电平跟随RST#的电平。由于当VCC_OK达到高逻辑电平时RSTf#处于低逻辑电平，则MODE上升到高逻辑电平来设置图7的接口和控制电路块206在同步串行模式中操作。由于NAND逻辑门462的输出处于低逻辑电平，则锁存该MODE的逻辑电平，从而允许RST#上升到失活的高逻辑电平，来允许存储器装置的正常操作。

图9B是示出如何检测异步操作模式的时序图。在上电期间，RST#维持在VCC电源电平。这可以通过将RST#物理联接到VCC或者通过将RST#静态保持在对应于VCC的高逻辑电平来实现。在每一种情况中，由于假设维持RST#处于VCC的电路接收同样的全局电源电压，则RST#和RSTf#跟随VCC。施加到VCC端口的电压从接地上升到VCC，并且在VCC达到预定目标电平之后，输出信号VCC_OK由VCC检测器400最终驱至高逻辑电平。模式逻辑402随后比较VCC_OK和输出信号RSTf#。由于当VCC_OK达到高逻辑电平时RSTf#处于高逻辑电平，则MODE保持在低逻辑电平来设置图7的接口和控制电路块206在异步模式中操作。在图9a和9b二者中，在上电期间，片使能端口可以静态保持在VCC，在该情况中，其信号轨迹遵循跟随VCC变化的虚线。否则，在VCC_OK上升到高逻辑电平之后，CE#可以驱至高逻辑电平。

在之前描述的例子和实施例中，使用诸如复位端口RST#的现有端口来设置双重功能存储器装置的操作模式。从而不需要附加新的端口。使用RST#端口的益处在于其是仅由两个操作模式的其中一个所使用的信号。因此，之前描述的实施例不限于使用RST#端口，而是可以是仅用在两个操作模式的其中一个中的任一端口。然而，还可以将用于选择操作模式的专用端口增加到双重功能存储器装置用来设置操作模式。

图10是示出图7的模式检测器208和接口和控制电路块206的替代实施例的框图，其中专用端口MODE用于在同步串行和异步操作模式之间选择。在当前所示替代实施例中，模式检测器208包括耦合到MODE端口、用于提供内部模式信号MODE的MODE输入缓冲器480和基本上和图7具有相同标号的接口和控制电路块206相同的接口和控制电路块206。主要区别在于图10的控制缓存器块482包括用于复位端口RST#的输入缓存器电路。如对于图7之前所描述的，每个端口可以具有共享的缓存器或者专用的缓存器。在图10中，RST#端口由于其可以在同步串行操作模式中正常使用但是其在异步操作模式中不能使用而被使用。MODE缓存器480包括标准输入信号调节电路，其和用于其他输入信号的控制缓存器块482中所使用的那些电路类似或者相同。图10中的MODE的功能和图7中的相同，其中MODE的逻辑电平设置接口和控制电路块260的电路，使其在异步模式或者同步串行模式中操作。如使用图7中的复位端口RST#那样，MODE端口可以物理联接到VDD或者VSS，或者静态保持在VDD或者VSS，用来设置双重功能的存储器装置的操作模式。使用这两种技术，MODE均可设为VDD或者VSS。

在图7和图10的实施例中，全局命令译码器410包括两个不同的控制信号路径。和图5的实施例相关的，同步命令译码器414包括在同步电路218中。类似地，异步命令译码器416包括在异步电路220中。尽管在图7和图10中没有示出，但是全局命令译码器410可以包括集成在其中的图5的选择器212，使得合适的命令信号组耦合到控制逻辑412。

图11是示出前述同步信号路径和异步信号路径中的电路块的框图。同步控制信号路径包括同步命令译码器414和选择器216，并且该异步控制信号路径包括异步命令译码器416和选择器216。同步命令译码器414接收来自数据缓存器块408的、对应于也称为OP码的同步模式命令的一组信号S_CMD。译码后的命令信号S_DEC提供给选择器212的一个输入。

类似地，异步命令译码器416接收来自数据缓存器块408的、对应于也称为OP码的异步模式命令的一组信号A_CMD。译码后的命令信号A_DEC提供给选择器212的第二输入。选择器212响应于切换信号MODE将A_DEC或者S_DEC耦合到控制逻辑412。控制逻辑412产生必要的内部控制信号，在图11中集总地标为CORE_CTRL，其由内核电路204中的特定电路所使用。该组信号CORE_CTRL可以是用于执行具体操作所需的一组任意激活的信号。本领域内普通技术人员应该理解，例如编程操作需要与读出操作不同的内部控制信号。

如前所述，图7和图10的控制缓存器块406/482和数据缓存器块408具有带有共享缓存器电路或者专用缓存器电路的端口。用于默认信号的输入或者输出缓存器电路可以在分配给该端口的次级信号是相同类型信号时被共享。例如，默认和次级信号都是输入类型或者都是输出类型。

图12是同步串行操作模式中双重功能存储器装置所使用的时钟端口CK的缓存器电路的电路原理图。在本例中，用于异步操作模式的次级信号WE#分配给CK端口。用于CK的缓存器包括公知的输入缓存器500和包括传输门502和504的信号路径切换器。输入缓存器50接收在端口506接收到的信号，并且在其输出提供对应的缓存的信号。传输门502和504的输入并行接收缓存的信号，并且响应于MODE的逻辑电平和其互补MODE#选择性地将其传递，作为内部时钟信号CKf或者内部WEf#信号。根据之前描述的例子，MODE处于高逻辑电平，以将双重功能存储器装置设置为在同步串行模式中操作。从而，信号CK连接到端口506并且传输门502导通，而传输门504截止。内部信号CKf随后传递到其他电路，诸如图7和图10的同步控制逻辑。另一方面，如果MODE处于低逻辑电平，则双重功能存储器装置设置为在异步模式中操作。从而，信号WE#连接到CK端口506并且传输门502截止而传输门504导通。内部信号WEf#随后传递到其他电路，诸如图7和图10中的异步控制逻辑420。如在图12中可以看到的，输入缓存器500由信号CK和WE#共享。

可以有某一类型的次级信号，其可以被分配给另一类型的默认信号。在这样的情况中，端口可以包括用于容纳同步和异步模式信号的专用缓存器。图13是用于输入数据端口Dn和输出数据端口Qn的缓存器的电路原理图。在本例中，不分配异步次级信号给Dn端口，但是分配异步数据输入/输出信号I/On到Qn端口。Dn缓存器包括串行输入块510和可选的功率节省装置，包括功率开关512。串行输入块510包括其他的电路，诸如从图4A的串行接口105连接到Dn端口并且用于提供串行输入数据SER_IN的输入缓存器，和图4A的用于接收SER_IN并且提供并行信号组PAR_IN的输入串行到并行寄存器块106。如图4B中所示，PAR_IN包括命令信息CMD，其被提供给图7和10的同步命令译码器414。在同步操作模式中，双重功能存储器装置将在其Dn输入端口接收的数据通过其Qn输出端口传递到随后的装置。从而，串行输入块510提供由Qn端口的缓存器接收的直通（flow through）数据F_DATA。

Qn缓存器包括单向数据输出路径和双向数据路径。单向数据输出路径在同步串行操作模式期间启用，并且双向数据路径在异步操作模式期间启用。单向数据输出路径包括串行输出块516、传输门518、传输门520和功率开关522。传输门518、串行输出块516和传输门520串行连接，用于在同步串行操作模式期间将双重功能存储器装置的内核电路提供的读出数据DOUT耦合到Qn端口524。在本例中，DOUT提供作为并行信号组，并且串行输出块516可以包括图4的输出并行到穿行寄存器块和输出缓存器。如前描述的，输出并行到串行寄存器块108转换DOUT并且转换为串行输出数据SER_OUT。在同步串行操作模式中，Qn对应于从串行输入块510提供的F_DATA或者从内核电路提供的读出数据DOUT。图7和10的同步控制逻辑418基于所执行的操作来控制选择哪个数据源输出。

因为Qn端口524默认为单向输出端口，所以提供双向数据路径来容纳输入/输出数据信号I/On的次级分配。双向数据路径包括传输门526、I/O缓存器528、传输门530和功率开关532。传输门526、I/O缓存器528和传输门530串行连接，用于将输入/输出数据DI/O双向耦合到Qn端口524。I/O缓存器528包括用于将读出数据驱至Qn端口524的输出缓存器和用于接收施加到Qn端口524的数据的输入缓存器。例如，I/O缓存器528可以包括和图3中的数据缓存器46相同的电路。在本例中，DI/O可以是来自内核电路的读出数据或者包括OP码、读出地址、写地址和可选的写数据的命令信息。DI/O的OP码部分提供给异步命令译码器416

功率开关512、522和532将VCC功率耦合到串行输入块510、串行输出块516和I/O缓存器528中的所有电路。在同步串行操作模式中，MODE为高逻辑电平，以关断功率开关532和传输门526和530。通过关断这些装置，I/O缓存器528和DI/O以及Qn端口524隔离，并且由于其不再接收VCC而停用。换句话说，双向数据路径在同步串行操作模式期间停用，并且因为由于逻辑门切换而不再有功耗，所以实现了功率节省。在异步操作模式中，MODE处于低逻辑电平。从而，功率开关512和522以及传输门518和520关断，来停用串行输入块510和单向数据输出路径。因此，串行输出块516和DOUT以及Qn端口524隔离。

虽然在图11中没有示出，但是异步命令译码器416和异步控制逻辑420可以通过类似于图12和13中所示的功率开关的至少一个功率开关由VCC供电，使得它们仅在双重功能存储器装置设为在异步模式中操作时接收VCC功率。类似地，同步命令译码器414和同步控制逻辑418可以通过至少一个功率开关由VCC供电。因此，在一个模式中没有使用的电路可以关断，来降低功耗。

图14是概述根据本发明实施例用于设置双重功能存储器装置的操作模式的方法的流程图。假设存储器系统包括和至少一个包括之前描述实施例的双重功能存储器装置以环形拓扑串行连接的存储器控制器。例如，存储器系统可以配置为如图6A或者6B中所述。本方法在步骤600开始，存储器系统上电，意味着VCC功率施加到用于馈电所有双重功能存储器装置和存储器控制器的VCC端子。每个双重功能存储器装置的指定模式端口，其可以是诸如RST#的现有端口或者诸如MODE的专用端口，由其相应的模式检测器来监控。模式检测器可以例如是图7或者图10的模式检测器208。在步骤604，每个双重功能存储器装置的模式检测器确定其模式端口是否偏置到电源电压。当前描述的例子假设模式端口可以偏置到VCC，用于设置异步操作模式。如果模式端口偏置到VCC，则其内部切换信号MODE设置为VSS，指示双重功能存储器装置在异步操作模式中操作。因此，该方法进行到步骤606并且每个双重功能存储器装置的接口和控制电路块206动态配置为在其端口接收异步信号并且使用根据所接收的异步信号产生的内部控制信号来操作内部电路。

返回步骤604，如果在上电期间存储器控制器将模式端口保持在VSS，则MODE设为VCC。因此，该方法进行到步骤608并且每个双重功能存储器装置的接口和控制电路块206动态配置为在其端口接收同步信号并且来使用根据所接收的同步信号产生的内部控制信号来操作内部电路。

之前描述的实施例在上电期间通过将存储器装置封装的端口偏置到特定电压电平，来启用存储器装置（诸如闪速存储器装置），以在同步串行模式中和更公知的异步模式中操作。特定电压电平可以是电源电压，或者存储器装置可以检测到的任一预定电压电平，并且当检测时，提供具有对应逻辑电平的内部切换信号。由于不同的信号根据所设置的操作模式而分配给存储器装置的端口，因而路径切换电路响应于内部切换信号确保对应于每一操作模式的信号被提供给对应的控制器电路。控制器电路提供具有合适的时序参数的一组控制信号，用于根据所设置的操作模式来正确的控制存储器装置的内核电路。

在之前描述中，出于解释的目的，为了提供对本发明的实施例的全面理解而描述了大量细节。但是，对于本领域内的普通技术人员来说清楚的是为了实现本发明并不一定需要这些具体细节。在其它情况中，以框图形式示出公知的电结构和电路以免混淆本发明。例如，对于此处所述的本发明的实施例是否被实现为软件程序、硬件电路、固件或其组合，没有提供具体细节。

在上述实施例和例子中，简单起见，装置元件如图所示互相连接。在本发明应用到装置的实际应用中，器件、元件、电路等可以互相直接连接。同样，如果对于装置的操作有必要，器件、元件和电路等也可以通过其他器件、元件和电路等间接互相连接。因此，在实际配置中，电路元件和器件等互相直接或者间接耦合或者连接。

本发明的上述实施例仅用于示例，对于本领域技术人员，在不脱离所附的权利要求所唯一限定的本发明保护范围之内，可以对具体实施例进行各种替换、修改和变更。

Claims (15)

1.一种可配置为在第一模式和第二模式中操作的存储器装置，包括：

用于接收对应于第一模式的第一功能分配和对应于第二模式的第二功能分配的其中一个的端口；

用于从至少一个所述端口接收命令并且可配置为用于在第一模式和第二模式之一中译码该命令的接口和控制电路，该命令被译码来控制存储器装置的内核电路；和

连接到所述端口中一个所选端口的模式检测器，用于配置接口和控制电路使其当检测到电压源时在第一模式中译码该命令，并且当未检测到电压源时在第二模式中译码该命令。

2.权利要求1的存储器装置，其中，所述接口和控制电路包括：

耦合到所述端口的同步电路，用于当所述模式检测器没有检测到电压源时接收该命令并且用于产生译码后的同步命令信号；

耦合到所述端口的异步电路，用于当所述模式检测器检测到电压源时接收该命令并且用于产生译码后的异步命令信号；

响应于译码后的异步命令信号和译码后的同步命令信号来产生相同的内部控制信号的控制逻辑；和

响应于检测到的电压源的状态将译码后的异步命令信号和译码后的同步命令信号的其中一个选择性地传递到控制逻辑的选择器。

3.权利要求2的存储器装置，其中，所述模式检测器包括：

用于在电压源已经达到预定电平时提供状态信号的电压检测器；和

耦合到所选端口的模式逻辑，用于当所选端口偏置到不同于电压源的电压电平时响应于该状态信号将模式信号从第一逻辑电平驱至第二逻辑电平。

4.权利要求3的存储器装置，其中，所述同步电路包括同步命令译码器和耦合到每一端口的同步缓存器，并且所述异步电路包括耦合到异步命令译码器和耦合到每一端口的异步缓存器。

5.权利要求4的存储器装置，其中，所述第一功能分配和第二功能分配中具有相同类型的每个端口具有用作所述同步缓存器和所述异步缓存器的公共缓存器，其中该类型是输入类型和输出类型二者之一。

6.权利要求5的存储器装置，其中，所述接口和控制电路还包括用于响应于模式信号的第一逻辑电平通过同步缓存器将每一个端口选择性地耦合到同步命令译码器，并且用于响应于模式信号的第二逻辑电平通过异步缓存器将每一个端口选择性地耦合到异步命令译码器的信号路径切换器。

7.权利要求6的存储器装置，其中，所述接口和控制电路还包括：

响应于模式信号的第二逻辑电平将电压源与同步电路解耦合的第一功率开关，和

响应于模式信号的第一逻辑电平将电压源和异步电路解耦合的第二功率开关。

8.权利要求3的存储器装置，其中，所述模式逻辑包括用于响应于状态信号维持模式信号的第二逻辑电平的锁存器。

9.权利要求1的存储器装置，其中，所选端口是在第一模式和第二模式之一的正常操作期间所使用的功能端口。

10.权利要求1的存储器装置，其中，所选端口是在第一模式和第二模式二者的正常操作期间均未使用的专用端口。

11.一种存储器系统，包括：

存储器控制器，用于提供具有第一信号功能分配和第二信号功能分配的控制信号；和

多个存储器装置，其每一个被配置为用于响应于在上电序列期间偏置到电源电压的端口来接收第一信号功能分配和第二信号功能分配之一，当该端口在上电序列期间被偏置到另一个电源电压时所述多个存储器装置的每一个被配置为用于接收第一信号功能分配和第二信号功能分配中的另一个。

12.权利要求11的系统，其中，所述端口是部分所述第一信号功能分配并且在第二功能分配中不使用。

13.权利要求11的系统，其中，所述端口在第一信号功能分配和第二信号功能分配中都不使用。

14.权利要求11的系统，其中，所述端口物理连接到电源电压。

15.权利要求11的系统，其中，所述端口通过电路静态保持在电源电压。

Images