CN1034533C - 超大规模集成电路静态随机存储器 - Google Patents

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Abstract

在氮气氛中对暴露的壕和栅极区作自对准硅化时全面形成导电的氮化钛层。对该层制作图形以提供有数量级为每方10欧姆的薄膜电阻的局部互连并允许接触与壕边界有偏差。因局部互连层能从壕向上叠加到场氧化物以对接触孔提供底部接触和扩散阻挡层，该孔在以后被穿蚀过层间氧化物。局部互连可实现隐埋接触所能实现的全部及其它功能。在提供快速紧凑的SRAM单元和含有亚微米的、不带有隐埋构造的P-沟道器件的CMOS方面有优越性。

Description

本申请是一份在美国的在先申请的部分继续申请，该在先申请是在1986年1月5日递交的，申请号为729,318，尚处于待批状态，(本公司对该申请的编号为TI-11029)，这两个申请为相互有关的申请。
本发明涉及超大规模集成电路及其制造方法。
互连技术在日益成为超大规模集成电路(下文称VLSI)的主要阻碍，特别是采用多个制有图形的多晶硅层或者金属层作互连给蚀刻接触孔和使层间电介质平面化的工艺技术带来很大的压力。然而，由任一附加的互连层所提供的附加的线路安排能力又往往向电路设计人员提供了选择的余地，使其可将电路的布局变得更加紧凑，可将电路特性变得更加完善，和/或可将电路的设计变得更为简便。
由于这些原因，人们作了很大的努力来改进工艺方法，以便引入一隐埋接触。隐埋接触法是这样一种工艺，即在该工艺中采用的多晶硅层或金属层为单层，该层不仅可以形成金属氧化物半导体(下文称为MOS)栅极，而且还可以通过采用同一层上的制有图形的其他部分来形成与金属氧化物半导体晶体管(下文称MOS晶体管)的源极区/漏极区的接触。也就是说，同一多晶硅或多晶硅化物(Polycicle)薄膜层在某些部位必须通过一非常薄的、高度完整的栅极氧化物与沟(moat)分开，而在另一些部位必须与重掺杂的沟区形成欧姆接触。这样，就会在加工方法中产生一些问题，主要分三个方面：第一，栅极氧化物的完整性变得更加难于保持。第二，由于在多晶硅材料和硅之间的相互扩散使规模受到限制。也就是说，用于使多晶硅导电而掺入的磷通常在接触部位向外扩散到硅衬底上。然而，当器件按比例缩小到一个较小的几何尺寸时，磷扩散会对沟道截止掺杂的大部分进行补偿掺杂，导致有源区域之间的漏电。第三，在互补金属氧化物半导体(下文称CMOS)工艺中，第一接触是非常需要的，但在目前的工艺方法中，未提供任何用于形成与P1沟区的接触的制造方法。不仅有如何避免在N1多晶硅和P1衬底之间出现一个二极管的问题，而且类似于掺杂物向外扩散之类的问题也会在P1衬底的第一接触处引起多晶硅和P沟道金属氧化物半导体(下文称PMOS)衬底之间发生短路。
已经有人发表了有关在对源极/漏极作硅化物处理的自对准硅化钛工艺过程中提供一局部互连层的方法的建议，这种自对准硅化钛源极/漏极硅化工艺是在一份美国专利申请中披露的，该申请是在1983年6月5日递交的，申请号为429,0691(本公司对该申请的编号为TI-9596)。为便于参照起见，特在此处引证这项申请。在这种工艺过程中，在全面淀积金属钛后，在氮气氛中对其加热，从而使钛与诸如源/漏区之类的暴露的硅表面起化学反应，或者与暴露的多晶硅线条的上表面起化学反应以形成硅化钛。然后，将不起形成硅化物反应的那部分钛剥去(作为一种例子，可采用湿蚀刻法)。这提供了一种不需任何图形制作步骤的自对准硅化工艺。这种自对准硅化工艺已在集成电路的制造中得到了广泛的运用。
先前，根据这种方法提出的局部互连的方案采用附加的制有图形的硅，从而可按需要在场氧化物上提供延伸的导电的硅化物区域，也就是说，在由休伊特·帕卡德公司(Hewlett Packard)研制出来的，发表于1984年的IEDM会刊的第118页上的这种方法中(为便于参照起见，特在此处引述这个方法)，在全面淀积钛金属后和在对其加热以便引起硅化反应之前，先在钛金属的上面对一薄的硅层(多晶或非晶体的)作图形化处理。在加上这种硅层的地方，在反应过程中就将形成硅化物，从而就能形成在栅极侧壁氧化物上或场氧化物区域上延伸的硅化物，在得克萨斯仪器公司以前所研制出的一种类似的方法中，使用制成图形的硅带，这种硅带是在加上钛金属之前加上的。
然而，所有这些方法都具有局限性，即都需要淀积一层附加层。因此，所有这些方法在工艺方法上都过于复杂。
其它的与本申请的审查有关的公开文章，可以在下列论文中找到：C.Y.提(C.Y.Ting)撰写的论文，刊登在1984年的IEDM会刊的110页中特别是113页；M.阿尔泼瑞等人(M.Alperin)撰写的论文“大规模集成电路中应用的自对准TiSi2工艺”，发表在美国电机电子工程师学会的会刊“电子器件”上的、1985年2月号的第141页中。
本发明在用于源极/漏极(最好还有栅极)硅化处理的自对准直接反应硅化钛工艺中，提供了一种更为简便的形成局部互连的方法。
已发现：在氮气氛中进行直接反应硅化钛工艺时，在场氧化物上的钛金属层中形成了一层氮化钛(TiN)。因此，在发生硅化物反应之后，没有与硅源接触的、因此也就是没有形成硅化物的那部分淀积钛金属层不象先前人们所认为的那样仅仅是没有起反应的钛金属，还包括大量氮化钛。本发明利用这种新发现的氮化钛层来提供一种新的和具有优越性的局部互连方法及结构。
在硅化步骤之后，氮化钛层形成图案，然后有选择地，即在不需要的地方，从硅化钛和氧化硅区域中除去氮化层。此后，在较高的温度中(例如是800℃)进行最终的热处理以使硅化钛层中的最终的薄层电阻降低到每方一欧姆以下。
在集成电路领域中众所周知氮化钛是导电的，把氮化钛作为接触之中的导电扩散屏障的技术也早已公开，但是在原始申请的申请日之前没有一篇公开发表的文章如同本发明那样，讨论过采用氮化钛来提供局部互连。
本发明提供一种结构，其中，沟对沟的互连利用一非常薄的(例如1000埃)氮化钛层制成。本发明至少具有下述优点：
1.本工艺过程比上面讨论过的制作硅化钛局部互连的方法简单。
2.因为氮化钛是非常好的扩散屏障，所以避免了经由硅化物相互扩散的问题。这一点对在CMOS工艺中采用局部互连层连接p1沟区与n1多晶硅栅极或者n1沟区是特别有利的。
3.按照本发明的氮化钛，用来在n1多晶硅栅极和p型沟区之间提供局部互连是具有极大优越性的。因为从栅极到沟的距离一般来说大大小于从n1到p1的间隔，所以互扩散在此处就是特别突出的问题。
4.因为能把氮化钛局部互连层制作得非常非常薄，故后继的非平面化的层所引入的附加的垂直方向构造是微乎其微的。
5.因为氮化钛层是如此之薄，所以用来将其除去的蚀刻就不需要是各向异性的，这就进一步简化了工艺过程。
6.即便是一非常薄的氮化钛层也能够具备非常低的薄层电阻值，其数量级约为每方5至10欧姆。
7.氮化钛局部互连层还能够被用来在接触部位提供一扩散屏障。也就是说，做沟接触的金属能够淀积在氮化钛的顶部而不是直接淀积在硅上，从而有效地阻止了金属和硅之间的互扩散。这样就简化了对互连金属化的选择。特别是，非铝金属化的使用在当前变得越来越普遍了。
8.氮化钛叠加在场氧化物上意味着不需要将接触孔与沟的边缘对得很准，接触孔可以叠加到位于场氧化物边缘上表面的氮化钛上。
9.本发明提供一种导电性能是如此之好的局部互连层，以至于能够在一些应用中不必再用条带，从而就使本发明能在某些工艺中省去双层金属(简称DLM)工艺步骤，而不必牺牲速度和面积。
10.在线路设计中可以减少第二接触的数目。因为穿过TiN层的独立的互连能够取代一些金属互连。
11.本发明中的工艺本身适合于共用接触，也就是共用在两个互连层和同一部位的衬底之间的接触。这样就给设计人员带来额外的灵活性。
12.采用硅条件局部互连的方法容易在硅条跨越栅极底部的角的地方产生断路，因此为了避免这一点，需要将硅条制得比较厚一点，其厚度在某些工艺中达到2500埃，这样就会降低构形质量及产量。与此相对照，本发明中的TiN条就不存在这样的问题，因此也就不需要制得如此之厚。
13.较之于硅化钛，氮化钛对于氧化物蚀刻更具有耐蚀性能，从而在采用平面化的多层氧化物的工艺中，可以减少在接触蚀刻步骤中，由于对多层氧化物进行过蚀刻而引起的损失。
14.将沟接触叠加到氧化物上的能力意味着在沟中的源区/漏区可以采用最小的几何形状。
15.本发明能使各CMOS逻辑级之间的连接在不需要任何接触孔的条件下实现，这样就使本发明具备了在面积、速度和产量上的优点。
16.本发明能完成隐埋接触的所有功能，而不会象隐埋接触工艺通常所导致的那样破坏栅极氧化物的完整性。
17.本发明能完成隐埋接触的所有功能，而不会有通常由隐埋接触工艺所引起的p1欧姆接触的串联电阻的重复性降低的缺点。
18.本发明能完成隐埋接触的所有功能，而不会有在有多晶硅到p1源/漏区的局部连接的地方与下面n1区域短路的问题。
19.本发明能制造其中n-沟道器件和p-沟道器件都是表面沟道器件的亚微米CMOS器件，并且不会牺牲面积。
20.本发明能制造其中n-沟道器件和p-沟道器件都是表面沟道器件的亚微米CMOS器件，而不需要采用一金属层来把n1多晶硅栅极层连接到p1多晶硅栅极层上。
21.本发明能制造具有两种导电类型多晶硅栅极的亚微米CMOS器件，而且不必增加面积或降低速度，所采用的方法是，在电路布局中原来是没有用的地方，跨过井的边界，把p1连接到n1栅极。
22.本发明能制造具有两种导电类型多晶硅栅极的亚微米CMOS器件，而不需要任何额外的淀积、掩蔽、蚀刻、或者注入步骤(假定不采用源极/漏极的补偿掺杂的话)，而它们在提供一具有局部连接的那些覆盖沟工艺中无任如何是需要的(如在原始申请中所公开并提出权利要求的那样)。
23.本发明能制造具有两种导体类型多晶硅栅极的亚微米CMOS器件，而不需要任何新的，在CMOS制造中还没有被很好地加以证明的工艺参数。
24.就已知的设计规则来说，本发明提供了一种较之于其他能可靠地加以制作的单元更为紧凑的全-CMOS静态随机存取存贮器(下文称SRAM)单元。
25.就已知的设计规则来说，本发明提供了一种较之于采用金属跨接线或隐埋接触的先有技术单元更为紧凑的全-CMOS SRAM)单元。
26.就已知的设计规则来说，本发明提供了一种较之于其他能可靠地加以制作的单元更为紧凑的全-CMOS SRAM)单元。
27.本发明提供了一种能可靠地加以制造的、除电源和信号总线连接之外不采用金属层的全-CMOS SRAM单元，这样就有利于设计人员自由地将SRAM块加入到定型或半定型逻辑电路中去。
28.在一些实施例中，在TiN形成之前加上制成图形的硬掩模(hardmasking)能够(在实际上)将具有氮化钛所有优点的局部互连形成图案，而不必采用一种非标准的蚀刻工艺来对氮化钛进行有选择的蚀刻。
29.在TiN形成前加硬掩模的实施例允许(在实际上)在一种可排列的工艺中形成局部互连(这种互连具有氮化钛的所有优点)的图案，这是因为限制几何形状的步骤只不过是氧化物的蚀刻。
在IEDM1985年的论文中，体伊特·帕卡德公司(下文称为HP)的研究人员建议，在直接反应钛硅化工艺中，在反应步骤之前，在淀积的钛金属上加一层溅射的硅层以提供制成图形的硅化钛局部连接。当时，显然有人认为这些局部的互连可提供可以与本发明中的氮化钛互连相匹敌的优点，然而，这不仅需要更进一步的工艺复杂性，而且也不具有本发明的关键优点：硅化钛给硼和磷提供了高效扩散途径，从而使互扩散和补偿掺杂的问题依然十分严重。与此相对照，在本发明中，氮化钛是一个非常好的扩散屏障，从而也就不会出现这些问题。HP在1985年的论文中提到的工艺方法中磷的补偿掺杂问题可以从最近HP的论文加以证实。这篇论文描述了一个16K的静态随机存取存贮器，该存贮器是采用他们的TiSi2带的方法加以制作的，但是采用这种方法仅仅是为了把p-型结和N-结连接在一起。也就是说HP的研究者没有采用局部的互连来把栅极连接到结上。在验证本发明的优点的设计中，得克萨斯仪器公司的研究人员设计了一种完全按照HP设计的静态随机存取存贮器单元，也就是说，该单元之中，用局部互连来连接，采用金属条加第二接触来将栅极交叉耦合。在这种HP工艺中，不能通过局部互连对栅极和结进行互连，采用1微米的设计规则结果是单元的尺寸比采用TiN作局部互连，并采用同样的设计规则的几何形状的单元大75％。这一点表明了在执行局部互连的功能时TIN具有超过TiSi2的优点。
本发明具备隐埋接触结构的全部电路优点，但不需要增加相应的费用。例如，本发明还能提供比不采用隐埋接触所能达到的更紧凑(更小型)的SRAM单元。此外，通过本发明达到的紧凑度(密集度)上的改进甚至还超过了先有技术隐埋接触所能达到的程度：因为本发明还能够把沟接触叠加到场氧化物上，能将沟区制成最小的几何形状，进一步节约了面积。并且，在通常的隐埋接触工艺中，隐埋接触之下的沟区必须利用多晶硅对源极/漏极注入进行屏蔽，以致于使通常的隐埋接触方法必须依赖于互扩散的作用，以确保隐埋接触没有太大的分布电阻。这一点对于本发明来说，则不成为问题，从而本发明在规模方面也就胜过前者。本发明的又一个优点是：由本发明提供的氮化钛局部互连层比先有技术的隐埋接触所采用的多晶硅互连薄一些，因而，由局部互连层所引入的构造偏差也是本发明的比较少。
原始发明描述了一种新型的、用于VLSI集成电路的氮化钛局部互连技术并且对该技术提出了权利要求。本发明则更进一步给出了对两个重要的实例的附加的细节，其中采用氮化钛局部互连技术来制作：1)一种小得多和快得多的SRAM单元，2)具有n1和p1多晶硅栅极的(可避免隐埋沟道问题的)亚微米的CMOS电路，其中从n1到p1多晶硅的条带是用氧化钛局部互连形成的。
先有技术中的SRAM的主要限制一直是封装密度和速度。之所以会产生封装密度问题是由于下列事实：如果按照图5所示的那样，将单元按不采用隐埋接触的通常的方式加以设计的话，必须使用跨接线，这样就会耗费很多面积。另一方面，如果采用隐埋接触的话，在对栅极氧化物进行图形处理时会出现工艺上的困难。此外，第一接触提供了从多晶硅栅极层到沟的扩散途径，因此在全CMOS的工艺过程中，第一接触是不可靠的，这是由于扩散途径使得多晶硅栅极层的n1能够对p1源/漏区作补偿掺杂。
有关按比例缩小的CMOS中的隐埋沟道PMOS(p-沟道)器件的问题讨论了好多年。问题的产生是由于所用的n1多晶硅栅极的逸出功之故。当CMOS器件继续按比例缩小时，漏极引起的击穿问题变得更为严重。必须采用高井掺杂浓度来防止源极到漏极之间的击穿现象的发生。对于栅极长度为0.5微米的晶体管来说，需要IE17cm左右的浓度。较高的衬底掺杂对反相晶体管来说，通常将导致阀值电压的数据增大。当把n1POCl3掺杂的多晶硅用于栅极时(正如通常所做的那样)，对于n-沟道的晶体管来说这种增加了的阀值电压不会产生什么问题，因为在n1多晶硅和p-型井之间逸出功的差异使原来由于高井浓度要产生的高的VT降低。然而，在p-沟道晶体管中，在n1多晶硅和n-型井之间却不存在这种逸出功的差异，所以阀值电压的数值就是非常之大：为了获得0.8V左右的阀值电压，通常添加一种硼改变阀值注入，但这样会形成一种浅的隐埋沟道晶体管。这样就增加了器件的亚阀值漏电。无论在什么情况下，一般都认为这样一种隐埋沟道的设计对0.5微米的晶体管都将是不能令人满意的。
换句话说，在通常的按比例缩小的N-沟道金属氧化物半导体器件(下文中简称为NMOS器件)中，这种沟道(例如可以是掺杂成4E16p-型)将有一个接近于价带边缘的费米能级，而重掺杂的n-型多晶硅栅极具有大体位于导带边缘或位于导带边缘之上的费米能级。因此，这两种费米能级之间的差(或者说它们的逸出功之间的差别一逸出功是费米能级和真空电位之差)形成了一个大约为0.9伏的平带电压。如果不存在平带电压(即不存在逸出功的差)，n-沟道的器件的阀值将大约为1.8伏(这是就250埃的栅极氧化物和4E16cm的沟道掺杂而言的)，这就太高了。但是0.9伏的平带电压(逸出功的差值)意味着n-沟道的阀值电压减少到0.9伏左右，而这是有利的。然而，在通常的按比例缩小的PMOS器件中不存在这样一种逸出功的差值(因为栅极和沟道的费米能级都近于导带边缘)，因此平带电压大约为零。这就意味着，高的p-沟道阀值电压(例如1.8伏)没有被平带电压减小，从而必须通过注入来使PMOS器件发挥功效。这种注入必定会产生一隐埋沟道的器件，这种器件的特性是比较低劣的，特别是在断开特性上更为低劣。
这个问题已经讨论了好多年，长期以来所建议的用于避免这种问题的方法是在多晶硅的单一淀积层中，采用n1多晶硅来形成NMOS器件的栅极层，采用p1多晶硅来形成PMOS器件的栅极层。在任何一种此类方法中，都要进行某种类型的掩蔽或注入或掩蔽淀积步骤，以便使多晶硅具有性质不同的n1和p1区域，但是这一点并不困难一例如，能对此采用源极/栅极注入，问题是在于在n1多晶硅层和p1多晶硅层之间将如何进行连接，而这点往往就是此类方法失败的地方。例如，有人建议采用硅化物来实现这种连接，但因此就再一次出现通过硅化物产生掺杂剂的补偿扩散问题，以致于使得在n1/硅化物/p1接触的邻接处多晶硅的薄层电阻被补偿掺杂增大了。另一方面，如果将金属跨接线用于这种互连，那么就面积的使用角度来看，代价是非常昂贵的。
除了缩小晶体管栅极的长度，有必要缩小其他尺寸才能获得高的密度。因此，在(1)具有n1多晶硅的n-沟道晶体管和(2)具有p1多晶硅的p-沟道晶体管之间的距离变得极端微小。由这种缩小所引起的问题在于，可能发生在两种类型的晶体管栅极之间的n1和p1掺杂剂的互扩散。当栅极是由二硅化钛覆盖时，这种问题将变得更加严重，因为硼和磷的扩散是很快的。这种互扩散将引起栅极的补偿掺杂，使得对多晶硅栅极中的费米能级的控制难于做到。
本发明的优点之一在于对补偿掺杂问题给出了解决办法，即通过使用TiN使多晶硅与多晶硅相连或者使多晶硅与沟相连，以防止经过局部互连产生互扩散，这种局部互连起到了扩散屏障的作用。
下面是此实施例的试验工艺流程：
1.淀积不掺杂的多晶硅，接着再刻出图形，(也可以采用硅化物或多晶硅化物(polycidc)，或者任何一种含有硅的多晶物质来制作栅极层)。
2.接着进行透过注入以提供低密度掺杂区(下文称LDD)。
3.把侧壁氧化物淀积到栅极上，按图形对源极/漏极进行注入。此注入也使多晶硅掺杂。
4.淀积Ti(1000埃)(例如可在室温下进行溅射并在675℃温度下进行炉内直接反应)以便在栅极和沟上产生TiSi2以及在其他地方产生TiN。
5.将TiN刻出图形，并将不需要的TiN除去。
6.将TiSi2和TiN层在800℃中进行退火处理。
实施本发明的另一方法是采用等离子体氧化物层(也就是通过等离子体增强的化学汽相淀积(下文称CVD)来淀积的低密度氧化硅)，以便在实行氮气氛退火处理之前，在希望有局部互连的地方有选择地掩蔽掉已淀积的钛金属部分。以后将不需要的氮化钛进行剥离时，氧化物掩膜保留在原处，保护它下面的钛和钛的反应产物。这样一种方法对于实施本发明不一定是一种最佳的方式，但它是另一种可以实施的方案。
如上所述，TiN是极为有用的，它可以用作减少MOS器件的串联电阻的沟覆盖层，用作减少多晶硅线条的电阻的多晶硅覆盖层，用作局部互连材料以及作为各种掺杂剂的一种良好的扩散屏障。然而，这样一些众多的用途在工艺条件上却产生了一些互相矛盾的需要：在目前的全部最佳实施方式中，TiN是直接反应的TiSi2工艺中的副产品，它的厚度是由淀积的Ti的厚度决定的；但是这一厚度又受到器件本身对硅化物厚度的要求的制约，而硅化物厚度是由诸如连接深度、TiSi2薄膜的应力、电流截面以及电场截面之类的因素决定的。当CMOS器件继续缩小和使用浅的源极/漏极结时，必须采用厚度较薄的TiSi2，因此也就需淀积较薄的Ti。这样就意味着将产生较薄的TiN。这种较薄的TiN具有较高的薄层电阻，这种薄层电阻使TiN不太符合人们把它作为一种互连材料的愿望。此外，较薄的TiN层在用作接触孔底部的蚀刻阻挡层时不太有效。其次，如果TiN层是足够薄的话，它在用作接触孔底部的扩散屏障以起到防止在接触金属和硅之间的硅、金属或掺杂剂的扩散的作用时效果也差一些。
本发明的实施例通过提供一种将TiN的厚度增加到所希望有的任何数值而又不影响TiSi2的厚度的这样一种工艺来解除上述这些制约。这种用来制作较厚的TiN层的附加的工艺步骤是简单的，并具备与目前的CMOS制造技术的相容性。
通过在第一层钛在氮气氛中加热后淀积第二层钛或者其他适当的金属的方式，在由第一次反应所形成的合成物的表面处的TiN将形成一扩散屏障，该阻挡层确保第二次反应的产物几乎全部都是TiN。
所发明的这种用来增加TiN的厚度的方法至少具有下列优点：
1.该方法与现有的CMOS制造技术充分相容，因此不需要新的制造技术。
2.TiSi2和TiN的厚度是相互独立地受到逐次淀积的Ti和热反应的控制，从而为对工艺进行优化提供了更大的自由度。这一点对于浅的源极/漏极结和满足对TiN薄层电阻的要求来说是重要的。
3.在一种能得到TiN局部互连的所有优点的工艺中，能够将在源极/漏极表面上的TiSi2层的厚度选择成人们所希望达到的那样微薄，而又不会牺牲TiN局部互连线条上的薄层电阻值。
4.在一种能得到TiN局部互连的所有优点的工艺中，包括在接触孔底部处采用TiN层，源极/漏极表面上的TiSi2层的厚度能够选择成人们所希望达到的那样微薄，而又不会牺牲在接触孔底部的TiN层的蚀刻阻挡特性。
5.在一种能得到TiN局部互连的所有优点的工艺中，包括在接触孔底部处采用的TiN层，源极/漏极表面上的TiSi2层的厚度能够选择成人们所希望达到的那样微薄，而又不会牺牲在接触孔底部的TiN的扩散阻挡特性。
按照本发明，提供了一种用于制造集成电路的方法，该方法的工艺步骤包括：
在位于衬底的一个表面上的一预定图形中提供器件隔离区，以便将硅沟区限定在预定位置；
在一沟区上制作一个由硅组成的电极，以在上述沟区的一个预定位置限定一个晶体管；
沉积一种主要由钛组成的金属；
在氮气氛中对上述衬底和上述钛金属加热，以便使上述钛金属与暴露在外的硅部分起反应，从而形成硅化钛，而述钛金属不与硅接触的部分与上述氮气氛起反应，从而形成一其中含有大量氮化钛的残缺层；
除去上述残缺层中的选中部分，从而使残缺层的剩余部分提供作一预定图形中的局部互连。
按照本发明还提供了一种形成于一衬底的一半导体表面上的集成电路器件，该器件包括：
限定上述表面的沟区的器件隔离区，设置在一沟区上以在其中限定一个有源器件的一个电极；基本由氮化钛构成的，与上述沟区之一相接触，并在上述器件隔离区之一的上面延伸的一个局部互连。
本发明提供了一种静态随机存取存贮器单元的阵列，该阵列包括：
·多个静态随机存取存贮器单元，每个单元包括
——第一和第二交叉耦合的倒相器
——上述每个倒相器含有
*一上拉晶体管
*和一下拉晶体管
——上述单元中的每个单元内的上述各个下拉晶体管彼此都由一场氧化区隔开，
按照本发明还提供了一种静态随机存取存贮器单元，该单元包括：
·第一和第二交叉耦合的倒相器，上述每个倒相器含有：
——上拉晶体管
——和一下拉晶体管
——上述每个上拉晶体管和上述每个下拉晶体管
*具有一晶体沟道，其源极与一基本上是恒定的电压相连
*和具有一绝缘栅，它电容性地耦合到上述沟道上
*和具有一漏极，上述第一倒相器的上述上拉晶体管和下拉晶体管中至少一个晶体管的上述栅极通过一局部互连层连接到上述第二倒相器的上述上拉晶体管和下拉晶体管中至少一个晶体管的漏极上，
——上述局部互连层具有比上述第一倒相器的上述上拉晶体管的上述栅极的厚度为小的最小厚度，
——并与上述栅极和上述漏极直接形成欧姆接触。
按照本发明还提供了一种静态随机存取存贮器单元，该单元包括：
·第一和第二交叉耦合的倒相器，上述每个倒相器包括
——一上拉晶体管
——和一下拉晶体管
·第一和第二存取晶体管，它们可选择地将上述第一倒相器的输出连接到第一位线，并将上述第二倒相器的上述晶体管的输出连接到第二位线；
·其中，上述单元中每个单元里的所有上述各个下拉晶体管都制在一公共衬底中，并通过场隔离区彼此离开，
·其中，上述单元中每个单元里的所有上述各个上拉和下拉晶体管都制在一公共衬底中，并通过场隔离区彼此隔开，
·其中，与上述单元之中每个单元相连接的上述各个存取晶体管都
——制在一公共衬底中
——并且由隔离区将其
*相互隔开
*与上述单个单元里的上述下拉晶体管中的每一个隔开
*与在上述单个单元里的上述下拉晶体管中的每一个隔开
本发明将参照附图加以描述，其中
图1表示一部分沟区，在淀积钛和起反应以后，在硅暴露的地方形成了硅化钛区，而在其他地方形成了氮化钛区；
图2表示本发明的下一步状况，其中对氮化钛制作了图形以便按照期望提供局部互连和接触区；
图3表示采用本发明新颖的器件构思的一种CMOS反相器的布局设计；
图4表示一种二级倒相器的断面图，作为本发明用于更加复杂的CMOS逻辑结构的一种实例；
图5a表示通常的、双金属的、由六个晶体管组成的CMOS SRAM单元，
图5b表示一种采用与图5a中的单元相同的儿何尺寸加以设计的CMOS SRAM单元，但是其中是采用氮化钛局部互连，提高了25％的封装密度；
图6a至图6e是采用氮化钛作互连的第二个6TCMOS SRAM的相应覆盖层，其中由于发挥了氮化钛互连的优点，减少了寄生电容并由此而增加了速度；
图7表示图5a、图5b和图6的结构的等效电路图；
图8表示一作为例子的亚微米CMOS电路的结构，其中PMOS晶体管具有p-型多晶硅栅极，NMOS晶体管具有n-型多晶硅栅极，通过跨越井边界的氮化钛局部互连在p-和n-型栅极之间提供了电气连接，在所表示的这个实例中，它是用来制作一个SRAM单元的；以及
图9A至图9E表示另一实施例的一系列步骤，其中采用了两个氮气氛反应步骤来增加氮化物的厚度而又不增加硅化物的厚度。
现在将对本发明的最佳实施例的制作和使用作最为详细的描述。然而，应当理解的是，本发明具有应用范围广泛的发明构思，这种发明概念可以体现在极为多种多样的具体内容中，这里讨论的具体实施例仅仅是作为例子说明了制作和使用本发明的具体方法，而不是对本发明的范围加以限制。
图1表示本发明的一种尝试实施例。一硅衬底[10]具有器件隔离区(在本例中为场氧化物区域[26])，在这种隔离区上制作图形从而限定出沟区[28]，在沟区中将制作有源器件。在图1中所示的实施例中，这种场氧化物[26]具有硅的局部氧化(下文中称LOCOS)场氧化物的特征形状，但是本发明理所当然地能采用诸如侧壁掩蔽隔离或者直接沟区隔离之类的其它的隔离技术来加以实施。
在沟区[28]中表示出一晶体管。这种晶体管含有/漏区[12]，源/漏区包括轻掺杂的源极/漏极扩展区[14]，(通常将其称作为LDD区)。多晶硅的栅极[24]通过栅极氧化物[30]电容性地耦合到沟道[16]上。源/漏区[12]在其表面具有硅化钛层[20]，硅化钛层[20]的其它部分也位于多晶硅栅极[24]的顶面上。侧壁氧化物丝[18]把位于源/漏区[12]上的多晶硅的栅极[24]与硅化物区域[20]分开。
在图1中所示的工艺步骤中，氮化钛层[22]基本上覆盖在整个集成电路的所有部位上。这种氮化钛层[22]是通过把钛金属沉积在所有部位并接着在氮气氛中对这种集成电路进行加热而加以制作的。这种氮化钛层[22]一般来说在任何部位都是薄的，但是在硅化物区[20]上的氮化钛层将比在场氧化物[26]上的氮化钛层更薄一些。
例如，在本发明的最佳实施例中，这种钛金属是通过在室温条件下的溅射使其在任何部位淀积到900埃的厚度。接着在1个大气压力的氮气和氩气的环境中将这种衬底加热到675℃，时间约30分钟。这样就使得钛金属与硅接触的部位形成硅化钛区。这还会产生氮化钛层[22]。
钛的氮化反应的化学过程目前还没有很好了解。人们认为，尽管硅的氮化过程和硅化过程是互相竞争的反应过程，但是氮化过程本身是自我约束的，这一点是因为TiN具有扩散阻挡特性，而硅化反应并不影响氮化物的非常显著的再转换。
此外，人们发现氧化物上进行的钛的线条的氮化过程对所采用的氧化物的具体掺杂剂比较敏感。在暴露于不同源极/漏极注入剂的场氧化物上，氮化物层抗蚀刻的程度是不同的。对于某些工艺来说。本发明的局部互连的工艺还可能涉及到对所采用的层间氧化物进行选择。
正如这种敏感性所表明的那样，本发明中的“氮化钛”层几乎肯定不是纯净的氮化钛，而是还含有其它的钛的化合物。在本申请所采用的“氮化钛层”这个词是与这样一种薄膜层有关的，即该薄膜层不必要是纯净的氮化钛，但它可以是：1)，在它们的厚度的10％以上内含有超过30％的氮原子和超过20％的钛原子。或者2)，包括一具有高浓度氮化钛的表层，并具有超过5％原子氮的体浓度。
类似地，还应当注意到，在最佳实施例中所采用的用于产生TiSi2和TiN的钛金属并不需要很纯净的钛。把合金成分掺入到用作被淀积的金属中以便在产生硅化物和氮化物的过程中使其具备更中优良的物理性质这一点也许是符合人们需要的，凡是反应的化学过程和产生的结构的特性与采用Ti时所发生的情况大致相同的，也属于本发明的范围之内的。
在本发明的最佳实施例中，将钛金属沉积到超过600埃和低于2000埃这样的厚度，硅化物的反应步骤是在500℃和大约750℃的温度范围内进行的，时间则在15分钟到90分钟的范围内，如果时间范围是在15分钟到40分钟之间的话则更为有利。
还应当注意到的是，根据硅化反应条件的不同，在这一阶段中的氮化钛层[22]的化学配比可以不是完全理想的。也就是说，层[22]所包含的钛原子可以超过或低于50％。在某些实施例中，正如下文中将要加以讨论的，这一点也是正是人们所希望的。在本申请中涉及到的氮化钛不必是纯净的TiN，更准确地说，它可以被写成TixNy。在另一种类型的实施例中，可以通过一附加的淀积和反应步骤来增加TiN层的厚度。注意：在第一和第二金属淀积步骤中的合金成分不一定必须是相同的。
下面是用来增加TiN层的厚度的工艺的一个实例。图9A至图9E表示了这些步骤：
1.在图9A中，将钛沉积到第一厚度d1，这种厚度根据由浅源极/漏极结的需要确定。TiSi2厚度将由d1确定，一般来说是d1的一到二倍，具体视反应条件而定，而所消耗的硅的深度也是由d1确定，一般来说是d1的一倍半到二倍，具体视反应条件而定。
2.如图9B所示接着在一氮气氛中执行硅化物反应过程(例如通过加热炉在675℃加热30分钟或通过快速热处理)以便在氧化物上形成TiN和在沟区上形成一堆积式TiN/TiSi2层。
3.在图9C中，执行第二次Ti沉积，使其达到厚度d2，d2的厚度是按所希望得到的TiN的附加厚度的0.5到1倍这样的范围加以选择的。
4.正如图9D所表示的那样，在一容有氮气的气氛中对这种结构再一次加热，因为位于TiSi2顶部的TiN层将阻止硅原子向外扩散以形成TiSi2，第二Ti层将与氮气起反应并在所有的部位形成TiN。氧化物上的TiN层的最终厚度由d1d2来确定。
5.正如图9E所表示的那样，现在已形成了较厚的TiN层，并对TiN层制作图形和进行蚀刻以便根据人们的需要来提供局部互连和/或蚀刻阻挡和/或其它的结构物。蚀刻条件在下文中充分加以描述。
6.现在能执行高温退火，例如象上文中所讨论的那样在800℃的温度上进行，通过退火来降低TiSi2的薄层电阻。作为可供选择的另一方式是，这一步骤可与前述的步骤结合起来进行，以便使第二钛层与氮气气氛起反应，在对硅作物进行退火的同时形成附加的TiN。
在硅化步骤之后，对氮化钛层[22]制作图形，从而产生出如图2所示的结构。在本发明的一个实施例中，该实施例不是本发明的最佳实施例，把一种氧化物的硬掩蔽层淀积在起反应的TiN上并对其制作图形，这也就是说，对一种薄的氧化物层制作图形，作为一种例子，该氧化物层可以是10000埃的四乙脂基硅烷(tetraethylorhosilane，下文中称为TEOS)的氧化物层，这种氧化物是从含有TEOS的气流中淀积出来的，或者该氧化物层可以是1000埃的等离子体氧化物层，这种氧化物是在例如300℃的辉光放电中沉积出来的。接着，这种薄的氧化物层在下一步的TiN蚀刻中被用作为掩蔽膜。请注意这个实施例和下面所讨论的另一个实施例之间的区别，在另一个实施例中是在形成TiN和TiSi2的加热步骤之前对钛金属加硬掩膜的，紧接着将这种硬掩膜留在TiN层的适当部位以防止该部位被蚀刻。接着采用诸如CF4＋5％O2之类的气体成分的蚀刻剂对这一薄的氧化物层制作图形。接着采用第二蚀刻步骤，例如是采用在H2O2加NH4OH中的湿蚀刻，按照制作在氧化物硬掩膜中的图形对TiN层[22]制作图形，该步骤不把硅化物层[20]或侧壁氧化物层[18]蚀刻掉。
作为一种替换，为了有更好的粘着力，还可以采用一种硬化的光致抗蚀剂，因而该光致抗蚀剂能抵抗TiN湿蚀刻溶液的腐蚀或剥离，而不需要氧化物硬掩蔽层，这一实施例的成功也是得到实验证明的。
作为又一种替换，可以对没有起反应的钛或者对起了反应的互连层采用图形化的注入(例如，氧注入)，以便获得对剥落的不同抵抗力。在这种情况中，为了使注入物质在化学上更好地结合，可能要求进行另一次退火。例如已经发现，任何因疏忽而引起的氧气污染会使已经起反应的氮化钛层难于剥落，所以我们相信图形化的氧注入在实现对起反应的层的选择蚀刻方面应当是非常有效的。
作为又一种替换，可以使用相对于氧化硅和硅化钛对TiN表现出选择性的蚀刻剂，代替采用氧化物硬掩膜。一般来说氯基和氟基物质的化学组成和性质对于这种蚀刻是最适合的，在下文中将以非常详细的方式来描述若干碳氟化合物基的蚀刻剂的化学组成和性质。
对于TiN层来说，一种在目前实行的蚀刻工艺是采用一种干湿结合的蚀刻，干蚀刻剂是CF4(200标准立方厘米)He(50标准立方厘米)，在一块单片的反应器中进行。这种反应器具有0.3英寸的电极距离，200瓦特(W)的功率，一乇(Torr)的压强，并且衬底加热到50℃。湿蚀刻是在具有H2O2和NH4OH的稀释溶液的超声(Mcgasonic)槽中进行的。超声搅拌的工作循环比标准的超声剥落工艺低。在目前使用的干/湿工艺中，大约有80％的TiN是通过干蚀刻来加以蚀刻的，其余的部分是通过湿蚀刻去除的。TiN相对YiSi2的干蚀刻选择性接近于2.5∶1。因此，在干蚀刻期间大约有200埃到300埃的TiSi2被蚀刻掉，在氮气氛反应步骤期间被制作在TiSi2顶部的TiN为400埃左右，这样就会导致硅化物的薄层电阻率下降15％至20％。通过对标准的超声剥落工艺进行修改，即通过采用稀释溶液和有荷因数减少的办法来降低它对光致抗蚀剂的侵袭。
实验结果表明，在湿蚀刻剂中蚀刻15分钟后，抗蚀剂没有消除。在干/湿TiN温刻工艺中采用9分钟的湿蚀刻。随着干蚀刻剂的选择性的改进，湿蚀刻的作用将降低到丝蚀刻的地位。
下面是对TiN进行蚀刻的、一组作为例子的试验条件。
1.1干蚀刻
·70℃的衬底
·试剂：CF4(200sccm)He(50sccm)
·硅电极反应器
·0.3英寸的电极间隔
·200瓦的功率
·1乇压强
2.湿蚀刻
·稀释的H2O2和NH4OH溶液
·用超声波搅拌
·9分钟
这些条件将给出CF41秒钟的滞留时间，这是根据体积加以计算出来的，即略去了游离作用。已发现在采用这样一种基于CF4的TiN蚀刻工艺时，硅电极与阳极氧化的铝电极相比具有明显的优点，估计可以提供一种缺少氟的等离子体。下面将一般性地列出这两种电极的蚀刻速率的结果：
              硅电极    阳极氧化的铝电极TiN             2250埃/分钟   2600埃/分钟TiSi2          850埃/分钟    1600埃/分钟AZ-140(抗蚀刻)  5500埃/分钟   8400埃/分钟
TiN与TiSi2蚀刻速率之比和TiN与光致抗蚀剂蚀刻速率之比的下降说明，在这些材料中间达到一种良好的选择性方面，缺少氟的等离子体的重要性。对这种化学组成和性质的其它材料的蚀刻速率包括：热氧化物，4750埃/分钟；AZ1400，5500埃/分钟；Kodak820，3300埃/分钟。在这些结果中的低劣的抗蚀剂和氧化物的选择性表明，不能仅仅使用干蚀刻。然而，把硅衬底的温度从50℃增加到70℃就能使抗蚀剂选择性提高25％。
这也就是说，“缺少氟”的等离子体是这样一种等离子体，即在这种等离子体中，氟原子与其它原子之比，或者至少是氟原子与由源气流的原子种类之比，在等离子体放电体积中是比在源气流中小的。例如，在已描述过的CF4蚀刻剂的化学组成和性质方面，氟原子与碳原子在源气流中的比例是4∶1，在这种源气流中，基本上所有的碳和所有的氟都是作为CF4出现的。但是在等离子体中，这种比例要小得多，例如是3.5或更小些，这种等离子体包括CF4，还包括诸如自由的氟离子，CF2，CF3等等种类的基。注意，由衬底中产生的碳原子在此处没有计算在内，作为一种例子，这种碳原子可以是从光致抗蚀剂中释放出来的挥发物。通常被蚀刻的表面本身将消耗一些氟，从而导致轻微的缺氟，但是本发明中有这样一种教导，应该通过增加滞留时间和通过在极接近于辉光放电处采用一种氟穴来增强这种缺氟。这种氟穴可以把氟优先地从等离子体中除去。作为一种例子，在目前的最佳实施例中，硅电极起到了氟穴的作用，因为它将不断被蚀刻而形成SiF4。也能采用具有挥发性的氟的、诸如石墨之类的其它材料。
任何氟的排放将对于TiN进行自由地蚀刻，但是单一的氟排放也将迅速地对TiSi2进行蚀刻；问题在于应该在对TiN进行蚀刻的同时对TiSi2具有某种选择性。
还应当加以注意的是：与无机的诸如SF6，NF3之类的氟源不同，采用碳氟化合物本身是具有特殊的优点的。当CFx原子团来到TiN上时，碳能作为氰原子团CN移去，这种原子团迅速地重新结合以形成诸如(CN)2，HCN或FCN之类的挥发性的形式，但是当CFx原子团碰到硅化物上时，就不存在如此容易地去掉碳的方法：来自于吸附物质的表面碳因此将和钛原子争着与氟原子起反应，从而会延缓形成TiF4的速率，因此也就延缓了蚀刻的速率。所以，由于一些诸如BF6或SiF4之类的氟核不具有挥发性的氮，它们是不适用的。其它的诸如SF6的氟源也是不适用的，因为它们是非常丰富的氟源；例如.SF6迅速地分解而形成SF4，并且还可以继续分解以形成SF3原子团，等等。
与此相对照，CF4是一种温和得多的、含量较小的氟源。为了实现缺氟现象，采用一种轻微的而不丰富的氟源是最为有利的。
此外，采用低的气流速率也可以增加等离子体的缺氟现象，但也增加了聚合物淀积的速率。为了阻止聚合物的淀积失去控制，最佳实施例中采用升高衬底温度的办法，例如可以是70℃。在给定的条件下，温度加到70℃时，可以实现较好的TiN：TiSi2的选择性。气流速率最好是能在1秒钟内两次以上置换与生长消耗等量的体馥。较高的衬底温度也是有优点的，这是因为它们增加了TiF4蚀刻产物的挥发性能，它既有助于增加蚀刻的速率，也有助于提高对光致抗蚀剂的选择性。
因此，由本申请所教导的TiN的蚀刻方法的一些重要特征包括：最好采用诸如CF4之类淡的氟源；最好采用诸如硅或石墨之类的还原电极以消除氟；最好采用一种较低的流速以增加等离子体的缺氟现象从而增加TiN：TiSi2的蚀刻选择性；在蚀刻期间最好使衬底的温度上升到60℃到100℃之间的范围内。
还应当注意到的是，如果改变工艺条件，TiN层也许会具有较高的氧含量，从而也就更难于用已给出的湿蚀刻来进行清除。这样一种实施方式中，采用一种被描述为一揽子蚀刻的这样一类干蚀刻化学过程，这对于剥落TiN层也许是更为合适的，必要时采用较高的压力以提供各向同性。
下面是按照本发明一个实施例来对局部互连制作图形的一种作为例子的工艺流程：
1.对TiN局部互连制作图形：采用1400-27或1400-31抗蚀刻。
2.将抗蚀剂烘硬到120℃。
3.对TiN进行等离子体蚀刻：
·气体： CF4(200sccm)He(50sccm)
·压强：1乇
·时间： 25秒(1000埃的TiN层中有90％被蚀刻掉；也就是说，TiN蚀刻速率大约是36埃/秒)
·功率：200瓦
·衬底温度：50℃
4.在超声中剥落Ti(例如，一种用超声驱动的湿蚀刻槽)
·溶液：NH4OH(3000cc)H2O2(1750cc)H2O(24000cc)
·时间：9分钟
·功率：250瓦
·有荷因数：10％至20％，60秒周期
5.对抗蚀剂灰化：60分钟。
6.溶剂抗蚀剂剥落：R-10，50c，10分钟。
7.清洗
·溶液：CH1(37％一38％的浓度)∶H2O-1∶1
·时间：20分钟
8.TiSi2/TiN的退火：30分钟，含有N2的气氛(例如形成气体)，800℃温度
9.淀积MLO，例如5000埃的PSG
10.制作图形和蚀刻接触
11.除膜
·溶液：1％(以容积计)缓冲的HF；
·缓冲的HF溶液是一种混合物，
NH4F∶H2O＝49∶11(按重量计算)
·时间：60秒
12.其余的常规步骤，例如淀积金属并制作图形，接触(Vias)和第二金属(如果采用的话)，保护层等等，
根据要求对TiN层[22]制作了图形之后，为了产生一种如图中的结构，最好是采用第二退火步骤把硅化物层[20]的薄层电阻降低到每方一个欧姆或者更少。这种第二热处理步骤最好是在处于大气压力的氩气环境中，以800℃的温度执行30分钟，但是这些参数是可以变的。例如加热的温度可以在750℃到870的温度范围内，或者更宽的范围中，这一步骤的其它工艺条件也是可以改变得更宽一些。
正如已经指出的那样，在最初的硅化步骤之后，氮化钛层[22]不一定必须是完全理想的配比。也就是说：它可以含有过量的钛或氮。出现过量的钛是有优点的，这是因为在一些实施例中它能使有选择地除去氮化钛层[22]更为方便。如果不希望将过量的钛留在最后的集成电路中(因为钛是非常易发生反应的)，可以在最初沉积一较薄的钛层。或者通过在含氮气的气氛中进行一次退火步骤，可以将任何过量的未起反应的钛除去。事实上，采用一种闪光灯或激光器加热或者其它的瞬态的加热方法，也可以将硅化过程作为一种瞬态的加热过程来执行。这样有助于将较高百分比的未起反应的钛原子留在氮化钛层中，正如已指出的那样，这样可以为制作图形提供方便，然后在其后的退火步骤中加以处理。
在最后的降低硅化物薄层电阻的退火被执行了以后，工艺就按常规的方法进行下去。例如，现在可以淀积一种层间电介质，例如是一种1000埃的、低压化学汽相淀积的(下文称CVD)垫衬氧化物，再加上一微米的硼磷硅酸盐玻璃，接着在层间电介质中刻出接触孔，形成有图形金属层，从而实现所需要的电气互连的图形。
最好加以采用的，对于后继工艺的唯一改进是：穿过层间电介质的接触孔蚀刻最好是一种能在氮化钛上停止的化学蚀刻过程。这一点意味着能将氮化钛层[22]用作为在接触孔底部的扩散屏障，同时还意味着允许沟的接触叠加到场氧化区[26]上，这是因为在接触的蚀刻期间，氮化钛层[22]将阻止从底部切去场氧化物[26]的暴露部分。通常的诸如CF4＋5％O2的氟基氧化物蚀刻剂是能合理地对TiN加以选择的。
能获得一种制成图形的局部互连层的另一种途径是在一氮气环境中使钛起反应的步骤之前淀积一层薄的硬掩蔽层并制作图形。例如，一种1000埃的等离子体氧化物层，例如可以是在一较低的温度(例如300℃)下淀积在等离子体反应器中的氧化硅，这样就会产生一种密度相当低的氧化物。这种等离子体氧化层可以淀积在钛金属上，然后对其进行蚀刻以便按人们所希望的图形对局部互连层进行掩蔽。蚀刻可采用一种诸如CHF3＋C2F6＋O2He的氧化物，这种氧化物对钛具有选择性，以便使等离子体氧化物底下的钛层能提供一种蚀刻阻挡作用。并在产生TiN和TiSi2化合物的反应期间被留在适当的部位。在钛金属和等离子体氧化物之间将有有效的反应。用卢瑟福背散射分析揭示了在等离子体氧化物层底下的钛金属所具有的氧原子对钛原子的比例为0.69∶1。而位于场氧化物上时，并在反应步骤期间暴露在氮气环境中的氮，氮原子和钛原子的比例为0.25∶1左右。这种高的含氧量不足以破坏钛的金属导电性能，但是却对蚀刻产生了相当大的抵抗力。(TiO2是一种极端稳定的、非常难于蚀刻的化合物)。通过后继反应步骤，残留的金属钛能转变成氮化钛和/或硅化物。通过实验已经发现，这种工艺可以提供一种具有上面所描述的方法的大多数或全部有价值的特性的局部互连，尽管这样提供的互连最初不是TiN，至少在对硅化处理采用快速热退火的场合是这样的(它的氮原子的百分比远远低于1％，在等离子体氧化物掩膜的角部有可能例外)。注意，经过iN蚀刻步骤，等离子体氧化物掩膜保留在适当的部位。在加热炉退火之后，位于氧化物掩膜之下的材料究竟是些什么材料并不太清楚的，有可能是些不同的材料，这些材料可能是Ti/TiO2或Ti/TiN/TiO2或TiN/TiO2或Ti/TiN/TiSi2/TiO2的混合物。总而言之，经过实验证明这种工艺可以提供具有上面所描述的方法的大多数或全部有价值的特性的局部互连。注意，经过TiN蚀刻步骤，等离子体氧化物掩膜保留在适当的部位。
由这另一实施例所引入附加部分的氧可能会在至少两方面具有很大的优点。第一，因为TiO2的化学性质很不活泼，它增加了局部互连层的强度，以便在接触孔部位起到蚀刻阻挡作用。第二，TiN层的蚀刻变得更为简单；在硬掩膜之下的层中高百分比的氧使得能对TiN进行湿蚀刻，而不会过多地刻蚀用硬掩膜制成图形的互连。用于此种目的的一种作为例子的湿蚀刻剂可以是室温下溶于水的NH4OHH2O2，但是也可以采用其它许多湿蚀刻化学剂。
也就是说，硅化钛一般来说是给出了一个粗糙的表面，因而，使人感到惊喜的是在氧化物掩膜之下的钛与氧化物掩膜起反应从而形成了用作表面密封层的钛氧化物。这种含有丰富TiO2的表面层在湿蚀刻期间避免了蚀刻剂向层内迁移，从而实现了上述简单的湿蚀刻工艺。
在本实施例的另一种变体中，在硅化加热步骤(在给出的例子中是温度为675℃的步骤)之后和在退火步骤(在给出的例子中是温度为800℃的步骤)之前，将等离子体氧化物硬掩膜剥掉。通过确保在这一高温步骤中存在一个氮气环境，硅和杂质向外扩散的任何可能性都被排除。同时其余的在第一加热步骤中受到氧化物掩膜保护的金属钛基本上将全部转变为氮化物，提供了如上所描述的附加扩散屏障的优点。另一个(不是最佳)用于NMOS工艺或有两种类型多晶硅的一些CMOS工艺中把形成图形的钛转变成一稳定导电体的替换方法是在不含有氮气的环境中进行高温退火，因而硅的外扩散能把在局部互连条中的钛金属转变成硅化钛。
注意，氧化物硬掩膜并不是非剥去不可一它也可以在本工艺的其余步骤中留在其位置上。
这种实施例的一个非常重要的优点在于不需要进行TiN蚀刻一只要用标准的清洗溶液就可以除去TiN。这样，这种实施例或许就是所有实施例中最适合于转用到制造环境中去的实施例了。
这种实施例的另一个优点在于，由于几何形状限制步骤仅仅是一种氧化物蚀刻，所以它很容易增大规模。
在图3中表示了本发明的器件适用范围的一个例子。图3表示了一种CMOS倒相器，在达一倒相器中输入信号加在多晶硅线条[106]上，它既对位于PMOS沟区[104]中的PMOS晶体管[110]又对位于NMOS沟区[102]中的NMOS晶体管[112]进行控制。金属接触[120]把PMOS晶体管[110]的一个源极/漏极接到电源上，并使NMOS晶体管[112]一个源极/漏极接地。倒相器由多晶硅线条[122]输出，(在图中画出的部分)多晶硅线条[122]经过场氧化物。注意，这里采用氮化钛局部互连层[22]来把多晶硅输出线[122]连接到NMOS沟[102]和PMOS沟[104]上，从而就不再需要任何隐埋接触。还请注意，氮化钛层[22]的其它制成图形的部分是安置在金属接触部位[120]之下，从而使得处于适当位置处的氮化钛层能够使金属接触[120]叠加到场氧化物上，并且还能在金属接触的底部提供一扩散屏障。
图4表示一两级倒相器的剖面图，将其作为将本发明引用到更复杂的CMOS逻辑结构中的一个实例。制成图形的局部互连层[202]把在p-井[208]中的N源/漏区[204]连接到N-井[210]中的P源/漏区[206]上，也把这两个源/漏区[204]、[206]连接到为下一逻辑级中的晶体管P2和N提供输入的多晶硅化物线条[212]上。这也就是说，在把一级(晶体管P1和N2)的输出连接到下一级(晶体管P2和N2)的输入上时不用任何接触。
这样，本发明就使局部互连具备了优越性，它能采用一简化了的工艺序列使沟与多晶硅(Poly)相连或者使沟与沟相连，其中包含使P+沟与n′沟相连。此外，本发明还提供了进一步的优点，它能在接触孔的底部设置扩散屏障及蚀刻阻止层，从而简化了金属接触的加工工艺，并减少了因过分蚀刻而使场氧化物穿透，因而造成与衬底[10]短路的危险。
通常的6TSRAM单元包含与两个传导晶体管(在图5a中的例子中是晶体管N3和N4)连接在一起的、背靠背耦合的两个倒相器，以便可选择地把倒相器的输出连接到一对位线BL和BL(上横杠)上。在图5中，第一倒相器含有晶体管P1和N1，第二倒相器含有晶体管P2和N2。注意，在这种通常的单元中，采用两个金属跨接线(在本例中标为MJ1和MJ2)来把每个倒相器中的上拉或下拉晶体管连接在一起。采用这种金属跨接线浪费了大量的空间。
与此相对照，在图5b中所示的按照本发明得到的、作为一种例子的SRAM电路中，采用氮化钛来形成互连，这就不需要上面那些金属跨接线。也就是说，表示在图5b中的局部互连L1提供了多晶硅与沟的局部互连的功能。从电路设计者的观点来看，它们提供的性能与第一接触(也叫隐埋接触)所提供的性能非常类似，并且采用氮化钛层互连具有其它优点。
在先有技术中，在此类电路中采用隐埋接触是为了省掉跨接线。隐埋接触是在沉积多晶硅栅极层之前通过对栅极氧化物制作图形而形成的，目的是形成多晶硅与沟接触的窗口。然而，由于掺杂剂由多晶硅向外扩散，当MOS技术按比例缩小到亚微米领域中时，用来增加封装密度的传统的隐埋接触工艺就不太令人感兴趣了。而且，如采用磷掺杂的多晶硅，隐埋接触只能用于N-沟道器件。此外，直接对栅极氧化物本身制作图形是造成工艺难题的根源。这些局限性使传统隐埋接触工艺与先进的VLSICMOS工艺不能相兼容，这样就需要进行改进。
图7表示与图5a、5b和图6中的电路接法等效的电路方框图。
图6a至图6e表示一个采用本发明的氮化钛局部互连的、用于SRAM单元的、完整的线路图。注意这种线路图与图5b中所示的线路图不完全一致。在图5b中，晶体管N2和N4共用一公共的沟，但是在图6的线路图中，如同在图6b和6c中所看到的那样，晶体管N2和N4位于相互分开的沟中。因此，在图6c中的单个单元的线路图中，看到的是6个不同的沟的一部分。尽管一个沟区中可以含有来自于一个以上单元的有源器件，在每个单元中的两个有源的下拉器件还是被场氧化物(场隔离)分开。这样，正如下文中将要讨论的，就会提供一种重要的在速度方面的优点。
图5和图6中的布局图包括一些为邻近的存储器所共有的特性。也就是说，图6中的单元在其左边和右边将和它本身的左-右反转镜象所毗邻，在其上边和下边将和它本身的顶-底反转镜象所毗邻，而在其对角线处将被它本身的、左一右和顶-底同时反转的另一镜象所毗邻。这样，实际上是四个SRAM单元作为一块的重复几何图形。此外，表示在图6b和6c的右上部的、含有晶体管P2的沟区仅仅是实际制有图形的沟区的一部分。这也就是说，与晶体管P2右上部的接触(该晶体管连接在VDD电源上)是在四个相邻的SRAM单元中间共享的，这些单元中的每一个都具有其自身的与上述接触相接近的晶体管P2。这样，在图中只表示出四分之一的、制有图形的沟区的实际形状，与位于其边上的一个大写的H的形状大致上相同。与此相类似，左上角所示的VDD的接触也通过一个沟区连接到四个邻近的晶体管P1和四个相邻的SRAM单元上。邻近晶体管N1和N2的V的接触也是共享的，但这些接触仅仅是在两个相邻的单元中间共享。与此相类似在以图6c中的方向排列的线路图的底部所示的接触，也都是在两个相邻的SRAM中间共享的。
注意，在图6c中，局部互连层L1不仅仅是用来把多晶硅层与沟连接起来，而且还是在每个接触K的部位之下的。在这些区域中的采用制有图形的氮化钛提供了一种蚀刻屏障，正如上文中所讨论的，这种蚀刻屏障有助于防止因过分地蚀刻而蚀去衬底。
图6a仅仅表示出一个单元的沟和井面(井区是n-型区域)，在那儿形成PNOS器件；沟区限定了衬底中没有被场隔离物覆盖的区域)。图6b表示沟面和多晶硅面(多晶硅面表示出多晶硅线条的部位，这些部位的多晶硅将沟区掩蔽住，使之避开接着进行的源极/漏极注入，从而在多晶硅线条穿过沟区的地方形成有源器件的沟道区)。图6c表示图6b的沟面及多晶硅面以及局部互连部位L1(其中氮化钛留在表面)以及接触区K。在接触区K中，通过蚀刻穿通一厚的绝缘层而开出对衬底或对多晶硅的接触孔。一般来说，这种绝缘层是一种被整体淀积的，被回熔的、和可能被平面化的硅酸盐玻璃(下文中称为MLO)，并且，这种绝缘层将使第一金属与下面的多晶硅线路及沟区隔绝，但接触孔K已经开出的地方除外。
注意，图5a中的通常的线路图中包括一些与多晶硅的接触以及一些与衬底的接触。然而，图6中的线路图不包括任何与多晶硅的接触。这是一种优点，其理由如下：因为覆盖在多晶硅线路上的MLO的厚度一般来说将会比覆盖在衬底区上的MLO厚度薄得多。这种接触蚀刻(它同时刻出穿过MLO到达多晶硅和衬底的接触孔)通常必须具有对多晶硅的高度选择性，假如不希望在多晶硅层接触孔被开出之后直到衬底的接触孔开出的整个期间不侵蚀多晶硅(或多晶硅化物，或用作多晶硅层的任何东西)的话。因为按照本发明的SRAM单元在阵列中不需要与多晶硅的接触，从而就使这种工艺上的约束减为最低限度。
图6d表示图6c中的沟和接触图形，以及金属1的图形。表示在图6d上部的、金属1的横条是VDD供电线，中间的横条是Vss供电线，而底部的两个金属1的部分将与图6e中所示的通在第二金属中的位线BL和BL(上横杠条)形成接触(采用图6e所示的VIA图案)。
一种采用图5b和6的实施例来产生局部互连的、作为例子的流程如下：在制成源极/漏极之后，钛被全面淀积并在一氮气环境中起反应，从而在沟区上形成硅化钛，而在其它地方形成氯化钛。接着对光致抗蚀剂制作图形以保护那些人们希望保持局部互连L1的区域(例如象图6c所示的那样)，其后再进行等离子体蚀刻。作为例子的一组蚀刻条件是：200sccm的四氟化碳(CF4)加上50sccm的氦，总的压强是1乇，时间为25秒。最初形成的1000埃氮化钛层在这样的条件下将被蚀刻掉90％，也就是说，总的TiN蚀刻速率大约是每秒36埃。在这个实施例中，这一步骤是在一平板等离了体反应器中执行的，其功率为200瓦特，衬底温度为50℃。
接着，采用湿蚀刻将不需要的氮化钛层的其余部分剥掉，以避免与细丝短路。一种由氨的氢氧化物(3000cc)加上氢的过氧化物(1750cc)加上水(24×1000cm)构成的溶液由超声波搅拌9分钟，搅拌时采用的有荷因数为每60秒10％至20％，超声波的功率为250瓦特。
接着，采用一通常的灰化步骤，也就是说，在一种灰化剂中放置60分钟，接着，进行抗蚀剂剥离操作，例如在R-10(一种经常采用的有机抗蚀剂剥落溶液，由在乙醇中的大约70％的diethylemeglyco-lmonobutylether组成中放10分钟，温度为50℃(一种经常采用的有抗机蚀剂剥落溶液，由在乙醇中的大约70％的diethylemeglycol-monobutylether组成，接着在稀释的HCl(用水进行1∶1稀释的37％的HCl溶液)中清洗20分钟。接着，进行一次增强硅化物质量的退火，例如在800℃温度下进行30分钟。接着，按惯例淀积MLO层，对接触制作图形和进行蚀刻。
然而，在接触蚀刻后，采用缓冲的HF执行去薄膜步骤，这一步骤是从接触孔底部清除不希望有的氧化物，氧化物能增加接触电阻或者甚至使接触无效。人们发现，如果用氟化铵缓冲的话，缓冲的1％HF至少不会侵袭氮化钛局部互连层。在执行这一步骤时所采用的一种溶液的成分按重量计算为：1％HF∶NH4F∶H2O＝49∶40∶11。
以下的工艺按常规进行，其中包括第一金属淀积和形成图形，层间氧化物的淀积，接触图案形成，第二金属淀积和形成图形以及保护层图案形成。
还应注意到，在使得覆盖沟具有良好的低薄电阻的高温退火之前，可以不进行如上面所描述的氮化钛蚀刻步骤，而有可能代之以一种可供替换的方式，即在最初的硅化反应之后就直接跃升到800℃的退火。人们出乎意料地发现，采用这样的工艺序列，氮化钛还是能有效地从不希望有的地方剥去。还应当注意的是，在加热炉反应之前的清洗条件是相当重要的；采用上面提及的稀释的HCl工作良好，但是用其他清洁液时，有可能在栅极边缘有氮化钛细丝，以致于引起沟与沟之间的短路。
在接触孔中采用局部互连的另一个优点在于，就象人们所知道的那样，氮化钛是相当良好的扩散屏障。因此，在这些部位采用钛局部互连层，就能通过减少铝和硅之间的扩散效应，而提高器件的成品率和可靠性。
还应当注意到的是，本发明中的单元的面积和现有技术中同样几何尺寸的单元的面积相比，不仅在面积效益上提高了20％，而且图5b和6中的单元的面积受到第二层金属间距的限制。如果能减小第二金属间距的话，这种单元就能进一步缩小，这样也就将有进一步超过常规单元的面积效率的潜在可能性。
本发明的主要优点是减少沟电容。因为接触图形不需要把沟接到多晶硅上，就能使沟的面积严格保持在最低数值，从而减少了沟结的寄生电容。这种寄生电容的减少直接导致了单元开关速度的改进。可以认为本发明比通常的SRAM单元线路上的沟结电容减少了大约35％，在开关速度方面也有相应的改进。
在接触孔中氮化钛的进一步的优点在于，很多诸如C2F6＋CHF3＋O2＋He之类具有良好性能的蚀刻剂对氮化钛的选择性优于对硅化钛的选择性。这样一来，通过增加在接触下面的覆盖沟的薄层电阻来减少接触之间的电阻的做法可以减少人们在生产时所担的风险。
这样一来，可以认为本发明是第一个提出具有紧凑的几何形状的6晶体管SRAM单元，其中，在任何一个单元中会有两个器件共用一公共的、连接的沟区。这一点是与上面所讨论的可减少结寄生电容的优点有关的。
当然，很多种类的SRAM单元能利用本发明所教导的新颖的发明构思：全-CMOS6T单元(NMOS下拉和传导)(存取)晶体管及PMOS上拉晶体管)，“倒装”全-CMOS6T单元(具有PMOS传导晶体管)，NMOS或伪-NMOS单元(采用线性或非线性电阻或者甚至采用SOI晶体管作为负载元件)，等等。
在本申请中教导的、但又没有在原始申请中加以充分披露的、另一类非常重要的新颖的实施例提供了一种小型的CMOS集成电路，该电路具有两种导电类型的、用于栅极层的多晶硅(或者类似的材料)，通过一种基本上含有氮化钛的，如同原始申请中所教导的那样一种局部互连将两种导电类型的多晶硅互相进行电气连接。
图8表示这种实施方式的一个例子。在一试样版图中表示出来的SRAM单元类似于图5b的SRAM单元，所不同的只是多晶硅从p-沟道晶体管到n-沟道晶体管是不连续的：晶体管p1和P2的栅极是P+多晶硅，晶体管N1、N2、N3和N4的栅极是n+多晶硅。在PMOS面积上的多晶硅暴露于P+源极/漏极注入剂，在NMOS面积上的多晶硅暴露于n+源极/漏极注入剂。如果源极/漏极被补偿掺杂了，则多晶硅也将如此。多晶硅在最初淀积时可以不掺杂，或者它可能受到轻度的掺杂(P-或者n-型)，以便按照需要使得P+或者n+多晶硅线条在导电性能上保持平衡。在这种实施例中采用比在这种情况下本来采用的薄一些的多晶硅和/或剂量高一些的源极/漏极注入是较受期望的(尽管不是必要的)。其原因在于(仅作一种例子)：能将1500埃深度的源极/漏极掺杂到1E18cm-3的平均浓度的剂量，只能将5000埃厚度的多晶硅掺杂到3E17cm-3的浓度或者更少，具体数量要根据晶粒边界所吸收的掺杂剂物质以及不能电离的有多少而定。
局部互连结构的另一个非常有用的用途是，在多晶硅工艺中，它可以为第一和第二多晶硅层提供三种互连。也就是说，能够采用单一的直接反应硅化工艺同时使沟、多晶硅1(部分地)和多晶硅2形成硅化物，在硅化步骤过程中形成的TiN局部互连层能够被制成图形，从而把第一多晶硅、第二多晶硅和沟按人们所希望的任何组合方式，在一层互连层中全部连接起来。
这种对局部互连的改进能毫不费力地插入到通常是用于摸拟部件的双多晶硅工艺中去，在这种工艺中，多晶硅层2被用作最初的栅极层，多晶硅层1被用作多晶硅对多晶硅的电容器和/或(有时)电阻器。目前，这种方法一般不允许多晶硅1和多晶硅2之间的直接连接，而是必须用金属跨接线。在多晶硅1和多晶硅2及沟之间能够直接局部互连的话将是有高度优越性的，而本发明的实施例中的TiN工艺流程则允许这样做。
在模拟工艺中，多晶硅对多晶硅的电介质是薄的，耦合电容很高，但是这种局部互连的改进也能与厚得多的多晶硅对多晶硅的电介质一起采用，从而使多晶硅1和多晶硅2之间的相互干扰降低。例如，1000埃的多晶硅对多晶硅的电介质，其厚度对于很多用途是足够的，在侧壁氧化物细丝过蚀刻时，这种厚度的氧化物是能够被清除的。
这一点不仅能对模似部分的线路设计及已使用的双多晶硅工艺的类似场合提供方便，而且还给设计人员提供了一种完全独立的互连层，这种互连层的额外费用极小并且不会侵入到金属层中去。这一点对于逻辑线路通常是非常有利的。这一点对于定型的和半定型的线路是特别有利的，这里，设计工艺的一部分要求金属层尽可能自由地供用户使用。这一点在存储器阵列的设计中也是有用的。
这种改进适用于大多数把多晶硅层2用作硅化栅极层的工艺，而与多晶硅层1是否被用作栅极或沟的电容器、或用作多晶硅对多晶硅电容器，或仅仅用作完全独立的互连层无关。在本工艺中用耐熔金属互连层代替多晶硅层1也是有可能的，尽管会使这一层的封装变得更加困难。增加集成度方面的限制因素。把多晶硅层1用作隐埋的互连意味着能够共享位线，因为能采用双字线，使得每一字线只能访问相间的单元，利用多晶硅层1的附加布线能力，让线路通过井边界上的浪费掉的(未充分利用的)空间，就可以使将双字线通过不需要的单元的困难问题得到解决。
这种能力在增大规模的CMOS中也是有用的，其中的多晶硅层1可以掺有p1杂质并用于PMOS栅极，多晶硅层2可以掺n1杂质并用于NMOS栅极。TiN的扩散阻挡特性意味着短距离的p1和n1多晶硅能够采用TiN条拼接在一起，以形成在电气上有效的路径，而不必耽心补偿扩散。对亚微米CMOS采用TiN来连接p+和n+多晶硅化物栅极的优点在上文中已指出来了；在这一实施例中的另一个启发是能够通过两个不同层次的多晶硅1和多晶硅2而不是通过对单一多晶硅层进行注入来提供p+和n+多晶硅化物栅极部分。
这种能力在高压CMOS电路中也可以是非常有用的，在此电路中，一层多晶硅用于高电压晶体管的栅极，另一层用于普通逻辑的栅极。例如，本文中所描述的三种互连工艺允许低压晶体管的多晶硅1栅极局部地连接到低压或高压晶体管的沟上，允许高压晶体管的多晶硅2栅极局部地连接到低压或高压晶体管的沟上，还允许低压晶体管的源/漏区与高压晶体管的源/漏区互连，还允许多晶硅1栅极直接连接到多晶硅2栅极上。这种高压晶体管将被制成具有比低压晶体管高的从源极到漏极的穿通电压和/或具有比低压晶体管高的源极/漏极结上的击穿电压和/或高的栅极对源极的击穿电压。为了达到这一点，作为一种例子，可以对多晶硅2制作图形以便形成具有较长有效沟道长度的高压晶体管，在对多晶硅1制作图形后再后再进行一次VT或LDD注入。在一个可作进一步替换的实施例中，如果侧壁氧化物是制作在多晶硅1和多晶硅2两者之上的话，这种线路和氧化物细丝淀积就可以调节得使多晶硅1栅极具有两个侧壁氧化物细丝，因此高压晶体管(在本实施例中是在多晶硅1中)的LDD区，与低压晶体管相比在栅极边缘和重掺杂的源/漏区之间具有更大的间隔。此外，用于高压器件的栅极氧化物能很方便地制作得更厚一些，因为两层栅极氧化物是在分开的步骤中生成的。作为一种替换，也可以采用一掩模井注入，以便使高压晶体管(至少是NMOS晶体管)在沟道中将具有与低压晶体管不同的衬底浓度。例如可以通过井注入或通过源极/漏极注入来进行补偿掺杂，以便使得一种类似的NMOS晶体管可以具有补偿掺杂后的源极/漏极或井(即也暴露于PMOS器件的相应的注入)，把其他类型NMS晶体管相对于PMOS，(补偿掺杂)注入掩蔽起来。这种电路可以包括EPROM，高压驱动器(用以对模拟、高压和/或芯片外的功率器件进行控制)，和/或控制逻辑。
下面是这种实施方式的一个作为例子的工艺流程：
1.形成沟和场隔离区。
2.生长栅极氧化物，并淀积多晶硅1、对之进行掺杂和制作图形。
3.将沟去膜和生长例如厚度为200埃的新的栅极氧化物。这一步骤还将在多晶硅层1生成例如是750埃的较厚的氧化物。
4.淀积多晶硅2，例如厚度可以是4000埃，掺有POCl3杂质。
5.对多晶硅2制作图形和进行蚀刻。
6.如果需要的话，进行LDD注入。
7.侧壁氧化物：淀积敷形氧化物和进行过蚀刻以便留下侧壁氧化物细丝，并从多晶硅1的暴露在外的部分的上部将氧化物清除掉。在细丝过蚀刻时能清除1000埃的氧化物的过蚀刻是众所周知的。
8.进行源极/漏极注入(对多晶硅1和多晶硅2栅极自对准)，如果是CMOS则进行掩蔽。
9.全面淀积钛，再将钛在675℃的N中加热30分钟以便在暴露在外的沟和多晶硅线路上形成TiSi2，而在别处形成TiN。这时多晶硅2在任何地方都将是硅化物覆盖层，多晶硅1在任何地方也都将形成硅化物，但与多晶硅2相交的地方除外。沟在任何地方也将被形成硅化物，但在多晶硅1和多晶硅2部位处的除外。
10.对TiN制作图形，以便在沟、多晶硅1和多晶硅2之间按人们所希望的任何图形形成局部互连。
11.以800℃的温度进行退火，以便使S/D注入剂活化和降低硅化物薄层电阻。
12.继续进行常规的MLO，形成接触图案、金属等等上艺步骤。
在另一实施例中，多晶硅对多晶硅的电容器采用氮化物电介质，下面是一种作为例子的生产流程，
1.形成沟和场隔离区。
2.淀积第一多晶硅和对其进行掺杂。
3.通过例如生长和剥落作为牺牲的氧化物、生长100埃的氧化物和淀积100埃的LPCVD氮化物，在第一多晶硅上形成起防护作用的电介质。这种氮化物将在第二栅极氧化物生长步骤期间提供一种防护，以免在多晶硅1上有不受控制的氧化物生成。
4.对氧化物/氮化物/多晶硅叠层制作图形和进行蚀刻。
5.将暴露在外的沟部分去膜(缩短氧化的蚀刻以便不从第一多晶硅上除去保护性的电解质)。
6.生长一种新的例如200埃的栅极氧化物。这样也会在多晶硅1的保护电介质的表面上把50埃左右的氮化物转变成氧化物，并将有助于使多晶硅1封装中的任何针孔氧化和钝化。
7.淀积第二多晶硅，其厚度例如是4000埃并掺有POCl。作为一种并非最理想的方式，可将这一层制作得比通常厚得多以便在细丝的过蚀刻中提供更大的余地。
8.对多晶硅2制作图形和进行蚀刻。
9.如果需要的话进行LDD注入。
10.侧壁氧化物：淀积敷形氧化物和进行过蚀刻。细丝的过蚀刻也将从第一多晶硅层清除氧化物/氮化物/氧化物叠层。这一步骤将在多晶硅2和多晶硅1上提供侧壁氧化物。
11.进行源极/漏极注入，如果是CMOS则进行掩蔽。
12.全面淀积钛，例如在室温下溅射1000埃，再将钛在675℃的N中加热30分钟以便在暴露在外的沟和多晶硅线路上形成TiSi2而在其它地方形成TiN。
13.对TiN制作图形以便在沟、多晶硅1和多晶硅2之间按人们所希望的任何图形形成局部互连。
14.以800℃的温度进行退火，以便激活S/D注入剂和降低硅化物的薄层电阻。
15.继续进行层间电介质、接触蚀刻、金属化等等常规工艺步骤。
在这种方法上的一种可能的制约是构形：采用一种要求多晶硅1的边缘和多晶硅2的边缘之间有一最小偏差的设计规则或许是合适的。
作为一种选择，第二多晶硅层可以被淀积到比一般的层显著厚的程度，例如一直可以到10000埃，可以可以在细丝的过蚀刻中提供更大的余地从而在多晶硅2和多晶硅1交叉处避免氧化物细丝。这样一种细丝会在叠加在多晶硅2层上的硅化物层中引起断路，因此而增加多晶硅2的串联电阻。如果要将多晶硅2层制作得极厚，则通过把多晶硅2淀积成一种层状的结构可使晶粒大小保持在比最小的线宽小的程度(在另一实施例中)。例如，可以通过短时间改变淀积过程中的气流而在厚的多晶硅层中间夹进一个非常薄的疏松电介质层，该层薄得足以利用隧道效应使导电很容易进行，例如30A厚的氮氧化物。低温淀积(例如可以低到560℃)对于保持微小的晶粒尺寸或许是有用的。在这种实施例中，采用一种对氧化物有极高选择性的多晶硅蚀刻或许也是符合人们的愿望的，以便可以使多晶硅蚀刻中的过蚀刻部分不会穿蚀多晶硅越过沟处的栅极氧化物。例如，采用硼基化学品(诸如HCl＋HBr)的蚀刻很容易在生产环境中提供30∶1或者更好的选择性能。这一类实施例中的另外一些可供选择的特征是利用了一种禁止形成从金属直接到多晶硅2的接触的设计规则。在本发明中，这样一种设计规则较之于所采用的其它方法来说，其麻烦的程度要低一些。因为可以采用一段短的局部互连把多晶硅2连接到场氧化物上或多晶硅1的扦头状部分上的接触区上。通常，在多晶硅2与多晶硅1交叠处禁止金属与多晶硅2接触，即使不将多晶硅2作得非常厚时也是这样。
在进一步的实施例中，能够采用一种对氧化物略有选择性的化学物质来进行细丝蚀刻，例如这种化学物质是NF3(在8110芯片中，氮化物/氧化物的比例大约是2∶1)或SiF4(它对氮化物的蚀刻与对氧化物的蚀刻之比大约为4∶1)。在侧壁氧化物细丝蚀刻期间，采用2∶1的氮化物/氧化物的比例和1000埃的过蚀刻时，就能从多晶硅1暴露在外的平坦的表面处清除2000埃那么多的氮化物。
还应当注意到，本发明不仅允许有与沟的局部接触，而且还允许与隐埋的扩散有接触，也就是说被足够厚的氧化物(例如是1000埃)覆盖的扩散，它不必要在多晶硅越过它的每一个点上都出现有源器件。例如，这种多晶硅栅极层的细丝过蚀刻能够采依靠充分的过蚀刻来进行以便把在所有被暴露在外的区域中的隐埋扩散清除，从而使硅化过程发生，TiN条能够把隐埋的扩散连接到多晶硅1，多晶硅2等上。
本发明的这一实施例作为制作SRAM单元的方法也是有利的。在这种单元之中，采用一个电阻器来将PMOS锁存器与NMOS锁存器分开，以便将瞬态事件造成失常的机会减至最低限度。对于这样一类结构，第一多晶硅能用来在池边界上形成紧凑的电阻器，TiN局部互连能用来形成与这些电阻器的局部连接而不需要与金属接触。
本发明的这一实施例还提供了一种(即便是不太上乘的)用来解决在双多晶硅工艺中非常普遍的问题：在多晶硅层2上形成侧壁氧化物细丝也倾向于把氧化物细丝留在多晶硅2交叠在多晶硅1的地方，而这些不希望有的细丝将在多晶硅2的硅化过程中会引起断路。在规则图形中的这些断路能引起额外的串联电阻。在很多方法中，通过把侧壁氧化物放到多晶硅1上可以避免这些细丝，但是，如果需要的话，采用本发明可以通过TiN跨接线把这些细丝搭接起来的方式；把这些断路连起来。
此外，虽然本申请主要涉及到的是钛基薄膜化合物，但其它的金属也是能用来替换的。例如，有很多金属只要它是1)与硅起反应形成导电性的和稳定的硅化物，和2)它的氮化物是2a)导电的和2b)稳定的和2c)合理的扩散屏障，就能用于直接反应形成硅化物和同时形成导电的氮化物，这种氮化物能用来形成本发明中的局部互连。可供选择的金属包括：钼、钨、钒、钴及其它。
当然，在本申请中如此频繁地涉及到的这种多晶硅栅极层(或多晶硅1和多晶硅2栅极层)不一定非得是严格意义上的多晶硅，但可以基本上是多晶体、非晶体并含有大部分的硅；在这方面，硅化物和多晶硅/硅化物三明治式的结构肯定是被包括进去的。在将来的工艺中具有相似的淀积和电阻特性的三明治结构也可以代替本发明中多晶硅的位置。
还应当注意，本发明对于在许多方面与上述所描述的有相当大不同的、极为多种多样的工艺都是适用的。例如，本发明对于SOI工艺或者对于采用沟道晶体管的工艺以及更为普通的、在本文一开始就描述过的块CMOS工艺也都是适用的。
对熟悉本技术领域中的人员来说，不难理解，可以对本发明作出广泛的改进和改变，除了在下述权利要求中所阐明的之外，本发明的范围不应受到任何限制。

Claims (26)

1.一种静态随机存取存储器单元，该存储单元包括：
·第一和第二交叉耦合的倒相器，上述每个倒相器含有
——一上拉晶体管
——和一下拉晶体管
——上述每个上拉晶体管和上述每个下拉晶体管
*具有一晶体沟道，其源极与一基本上是恒定的电压相连
*和具有一绝缘栅，它电容性地耦合到上述沟道上
*和具有一漏极，
其特征在于，
·上述第一倒相器中的上述上拉晶体管和下拉晶体管中至少一个晶体管的上述栅极通过一局部互连层连接到上述第二倒相器中的上述上拉晶体管和上述下拉晶体管中至少一个晶体管的漏极上，
——上述局部互连层具有比上述第一倒相器中上述上拉晶体管的上述栅极厚度小的最小厚度
—并且直接与上述栅极和上述漏极形成欧姆接触。
2.据权利要求1所述的存储器单元，其特征在于，
·上述局部互连层
——包括相当大百分数的氮化钛。
3.据权利要求1所述的存储器单元，其特征在于，
·上述局部互连层
——主要由氮化钛组成。
4.据权利要求1所述的存储器单元，其特征在于，
·上述局部互连层
——厚度小于2000埃
——薄层电阻小于每方10欧姆。
5.据权利要求1所述的存储器单元，其特征在于，上述第一倒相器的上述下拉晶体管由场隔离区与上述第二倒相器的上述下拉晶体管隔开。
6.据权利要求1所述的存器单元，其特征在于，该存储单元进一步包括第一和第二存取晶体管，上述第一和第二存取晶体管分别连接到上述第一和第二倒相器的输出节点上。
7.一种静态随机存取存储器单元，该存储单元包括：
·第一和第二交叉耦合的倒相器，上述每个倒相器包括：
——一驱动晶体管
——和一负载元件
——上述每个驱动晶体管
*具有一晶体沟道，其源极与一基本上恒定的电压相连
*具有一绝缘栅，它电容性地耦合到上述沟道上
*和具有一漏极，其特征在于，
·上述第一倒相器中的上述驱动晶体管的上述栅极通过一局部互连层连接到上述第二倒相器的上述驱动晶体管的上述漏极上
——上述局部互连层具有比上述第一倒相器中的上述上拉晶体管的上述栅极厚度为小的最小厚度
——并与上述栅极和上述漏极直接形成欧姆接触。
8.据权利要求7所述的存储器单元，其特征在于，
·上述局部互连层
——含有相当大百分比的氮化钛。
9.据权利要求7所述的存储器单元，其特征在于，
·上述局部互连层
——主要由氮化钛组成。
10.据权利要求7所述的存储器单元，其特征在于，
·上述局部互连层
——厚度小于2000埃
——具有小于每方10欧姆的薄层电阻。
11据权利要求7所述的存储器单元，其特征在于，上述第一倒相器的上述下拉晶体管由场隔离区与上述第二倒相器的下拉晶体管隔开。
12.据权利要求7所述的存储器单元，其特征在于，上述负载元件包括一PMOS晶体管。
13.据权利要求7所述的存储器单元，其特征在于，上述负载元件包括一非线性电阻元件。
14.据权利要求7所述的存储器单元，其特征在于，上述负载元件包括一具有多晶体沟道区的有源器件。
15.据权利要求7所述的存储器单元，其特征在于，该存储器单元进一步包括第一和第二存取晶体管，上述第一和第二存取晶体管分别连接到上述第一和第二倒相器的输出节点上。
16.据权利要求15所述的存储器单元，其特征在于，上述负载元件包括一PMOS晶体管，上述驱动晶体管和上述存取晶体管全都包括NMOS晶体管。
17.据权利要求15所述的存储器单元，其特征在于，上述负载元件包括一NMOS晶体管，上述驱动晶体管和上述存取晶体管全都包括PMOS晶体管。
18.据权利要求15所述的存储器单元，其特征在于，上述负载元件包括一具有多晶体沟道区的有源器件，上述驱动和存取晶体管包括具有晶体沟道区的MOS晶体管。
19.一种静态随机存取存储器单元阵列，其特征在于，该存储器单元阵列包括：
·上述多个静态随机存取存储器单元，每个单元包括
——第一和第二交叉耦合的倒相器
——上述每个倒相器包括
*一个上拉晶体管
*和一个下拉晶体管
一一在上述单元中的每个单元里，上述各个下拉晶体管中都由一场氧化物区相互离开。
20.据权利要求19所述的存储器单元阵列，其特征在于，上述每个单元包括第一和第二存取晶体管，上述第一和第二存取晶体管分别连接到上述单元的第一和第二倒相器的输出节点上。
21.据权利要求20所述的存储器单元阵列，其特征在于，上述每个单元中的上述存取晶体管中的每一个与上述单元中的所有上述下拉晶体管隔开。
22.据权利要求20所述的存储器单元阵列，其特征在于，上述下拉晶体管和上述存取晶体管包括NMOS晶体管。
23.据权利要求20所述的存储器单元阵列，其特征在于，上述上拉晶体管包括PMOS晶体管。
24.据权利要求20所述的存储器单元阵列，其特征在于，上述单元中的几个特定单元的上述存取晶体管中的每一个与上述同一单元中的所有上述上拉晶体管隔开。
25.据权利要求24所述的存储器单元阵列，其特征在于，上述场隔离区含有二氧化硅。
26.一种静态的随机存取存储器，其特征在于，它包括：
·——静态随机存取存储器单元阵列，上述每个单元包括
——第一和第二交叉耦合的倒相器，上述每个倒相器包括一上拉晶体管和一下拉晶体管，
一一在上述单元中的每个单元里，上述各个下拉晶体管都通过一场氧化区相互隔开。
·地址译码器，连接来接收地址并据此对上述阵列中上述单元的一特定单元进行访问；以及
·读出放大器，连接来将上述单元中被访问单元的输出放大。
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