CN1035352C - 数字受控晶体振荡器 - Google Patents

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Abstract

本发明通过瞬时在两个并联延迟线之间进行转换可以在延迟线中获取无限量的延迟档或增量供调节例如来自晶体振荡器(XO)的信号的相位之用。一个延迟线作为工作或经启动的延迟线工作，另一个延迟线则未经启动或不工作。同时还确保不工作的延迟线产生相对相位与工作延迟线的相同的信号，此绝对相位相差NX2π，其中N为0以外的正整数或负整数。本发明的方法和装置使工作的延迟线能持续不断地在其调节范围内工作，且使本机振荡器的相位能够保持连续锁定在基准信号的相位上。本发明的装置还包括振荡器(2)、相位比较器(5)、计数器(4)、另一个相位比较器(7)和选择电路(6)，供从两并联延迟线(10、11)中已进入工作状态的延迟线选取信号。

Description

数字受控晶体振荡器
技术领域
本发明涉及一种为补偿本机时钟与基准时钟之间的相位差和频差而增加或减少无限量的小延迟或增量的方法和装置，更具体地说，涉及一种使用两并行延迟线的方法和装置。
现有技术
目前传统的以数据为主要对象的电子系统实质上全都是以其时钟脉冲频率控制着本机系统的本机时钟脉冲发生器的存在为基础的。为了能够与外界有联系的本机系统一起工作，通常需要使本机时钟与外界同步。这通常借助于反馈锁相环将本机振荡器的相位锁定在某些外部基准相位上。这类器件通常叫做PLL(锁相环)。在这方面，本机振荡器可以是自由振荡的振荡器或采用晶体谐振元件或同类谐振元件作为频率确定元件的振荡器。在后一种情况下，即使外部基准失准，振荡器也能高度精确地在较长时间内维持其频率和相位。通常采用的是将模拟控制电压加到压控振荡器(VCO)或压控晶体振荡器(VXCO)的鉴相器上。
按照现行的技术观点，借助于可变延迟线是可以补偿表现为本机时钟相位误差的延迟的。例如，借助于将相应的延迟插加到本机系统时钟脉冲发生器中的可变延迟可以补偿不希望有的外部延迟，从而均衡相位误差。除可变延迟外，往往还选取固定的附加延迟，从而可以减小可变延迟。但待补偿的延迟可能是随机且随时间大幅度变化时，这样做就行不通了。
例如，美国专利US-A4,868,514公开了一种对振荡器的工作过程进行数字补偿的设备和方法。公布的这项专利是想调整工作频率实际相同的两时钟信号之间的相位，其中通过可变数字延迟传送相位与其它时钟的相位一致的经校正的时钟信号。美国专利5,079,519公开了逻辑门群的一个数字锁相环，其中这种设计借助于在延迟线上选择适当抽头点的计数器使输入信号与输出信号之间保持既定的相位延迟。英国专利说明书GB-A2,236,223公开了类似的数字锁相环，该锁相环也有一个抽头延迟线产生许多相位不同的信号，其中一个信号是通过选择电路选取的。按照这个技术观点采用延迟线的这种技术的其它实例，在其它文件中也有介绍，例如，美国专利US-A5,012,198，US-A4,795,985和US-A4,677,648等。
用选择数字解决方法代替传统采用VCO的解决方法具有如下的好处：
-数字解决办法不难结合到用户具体的集成电路(ASIC)中。
-不难在数字系统中应用监错机构，并往数字系统中加入该机构。这一点在模拟解决办法的情况下更难做到，因为这时就需要测定模拟控制信号。
-此外，数字解决办法通常也比模拟解决办法在设计和制造上带来更大的方便。
上述已有技术解决办法的共同缺点在于，延迟随时间而变化到延迟处在能用可变延迟线获取的最大值或最小值附近的程度时，问题就出现了。在期望延迟大幅度变化的那些情况下，需要往延迟线中加入使电路中的锁相调整不难保持下去的较长延迟时间，而这种较长的锁相时间反过来却使相位分辨力和/或相位准确度变差。克服这项缺点的另一种方法是装上一种逻辑电路，这种逻辑电路应能确保在绝对相位上与延迟线回跳例如2π，再在延迟线可调节区的大致中间部位锁定在锁相环上。
在延迟的过程中回跳一个周期(2π)的时间并非无足轻重的事，因为步长在同一电路的不同实例中是会大幅度变化，且可能会在例如0.1-0.3纳秒左右。此外，需要一定的时间确保在相位跃变之后相位上的相对一致，因而应用这种方法时必然可以预料会出现显著的不连续性。
因此，如何促使振荡器忠实地追随内部或外部基准信号随时间而变化许多完整周期的相位，同时保持振荡器的输出信号的相位连续而不致使输出信号中有相位跃变产生，对这个问题需要有一个简单的解决办法。
发明概述
按照本发明的方法和装置，用具有限数量串联连接的小延迟元件的延迟线有可能往振荡器的时钟信号中和从该信号中加入或减除无限量的小延迟档，且在用数字方法可选取的一系列延迟档之后将信号抽出。
按照本发明的第一个目的，大小给定的无限量延迟档是在延迟线中通过瞬时转换到另一个延迟线获取的，其中各延迟线之间的这种瞬时转换是通过从已启动或工作的延迟线转换到不工作或未启动的相位经调整的延迟线进行的后一种延迟线业已调整得使不工作延迟线的延迟适当比工作延迟线的延迟大或小一个时钟周期，从而使稳定本机振荡器的相位即使在基准信号的相位连续变化时(例如在本机振荡器的频率与基准信号的频率之间经常有小量频差时)也能保持连续。
按照本发明的第二个目的，延迟线之间瞬时转换之后，原先工作的延迟线进入不工作状态，准备在相位再次变化到适宜再次使延迟线时移例如一个时钟周期时按相应的方式在所述延迟线之间进行下一个瞬时转换，同时维持振荡器输出信号不断处于锁定状态。
本发明的第一实施例采用由两个分立的具有用数字方法可选择的抽头点的延迟线组成的延迟线降使一个延迟线工作，一个延迟线不工作，用于调整振荡器信号的相位。
本发明的第二实施例所使用的延迟线阵列由一个延迟线组成，该延迟线有两组用数字方法可选取的分接点，以便使一个延迟线工作，一个延迟线不工作，从而获得用于校准振荡器信号的相位。
附图简介
现在参照本发明的一些实施例并参看附图说明本发明的内容。附图中：
图1示出了传统的供调整本机时钟(例如晶体振荡器)的相位使其与外部基准相位一致的装置；
图2示出了传统的供调整本机时钟的相位使其达到不希望有的内部延迟的装置；
图3示出了按本发明构制的借助于两交替的延迟线连续调节本机振荡器用的简化装置；
图4示出了按本发明构制的借助于具两个彼此独立抽头点的一个延迟线连续调节本机振荡器用的简化装置；
图5是本发明采用三个振荡器组应用实例的方框原理图。
实现本发明的最佳方案
图1是简化的方框图，它示出根据现有技术的内部振荡器相关于也进行外延迟的外部基准信号进行的相位补偿。现有技术的这个实例假设，振荡器的频率实际上与基频相同，因为该电路只补偿相差。在所举实例中，迟早都必须将可变延迟重新调整至少±1个周期，使其不致处在延迟线的调节或调整范围之外。
图2是本机振荡按图1所示的相同原理进行的相位补偿的相应方框原理图。发生不希望有的延迟，其原因在于，例如，时钟控制通常为了能够给电路卡或电路板上的所有数字电路提供公用同时时钟，需要缓冲作用。这个缓冲作用延迟了时钟信号，从而引来的方框中用不希望有的延迟表示的相位误差。这个不希望有的延迟会随所使用电路中的变化而变化。为建立本机时钟的给定相位，采用了大于不希望有的延迟的固定的附加延迟，且在不希望有的变化着的延迟之后，可按图2所示的功能借助于一个相位比较器和一个可变延迟建立本机时钟。由于可以按这种方式补偿掉不希望有的延迟，因而有可能在更高的同步频率下工作，并将同步情况维持到比原本所能达到的还要好的程度。
图3是本发明供锁相到基准时钟用的装置的方框图，其中不希望有的延迟FD同时得到了补偿。本发明的装置使延迟可以数字形式连续增加地可改变地变化，并可以按实际上无限量的延迟档进行相位补偿。图3中所示的装置有一个本机时钟脉冲发生器2呈晶体振荡器X0的形式，正是这个X0的输出信号需要就其在例如缓冲装置3中的延迟FD加以补偿，要求本机时钟的相位与外部基准信号1的一致。外部基准信号1的频率一般和晶体振荡器X0的相同。与外部基准信号的相位比较是按传统的方式借助于操纵着控制逻辑4的相位比较器5进行的。控制逻辑包括一个传统的加减计数器，它操纵着两个并联连接、与本机时钟脉冲发生器2串联的可变延迟线10和11。各延迟线路10和11又包括有限量的小延迟元件，其中延迟是通过以数字方式控制着该电路，使信号在经过一定次数的这种递增延迟档提取之后进行的。所述电路还有一个选择电路，由控制逻辑控制选取来自可变延迟线10或11的信号，并将信号传递给实施延迟FD的缓冲装置3，这里延迟FD并非完全已知的，而且还可能会变化。两可变延迟线10和11的输出也传送给另一个实际上按相位比较器5同样的方式工作的相位比较器7。在所示最佳实施例的情况下，假设控制逻辑是在实施例的相位比较器7的输入端加有绝对相位差为2Nπ的信号的情况下工作的，其中N是0以外的正整数或负整数。在最佳实施例中，N＝-1或+1，这是这种延迟线最有利的相应值。随后，相位比较器7又将控制信号传送给控制逻辑4。
图3所示的装置按下述方式工作。可变数字延迟线10和11由控制逻辑根据来自相位比较器的控制信号按周知方式分成几个延迟档，从而使可变延迟线10和可变延迟线11所传送的信号相位各个会补偿缓冲装置3中的延迟FD，使本机时钟的相位与外部基准信号1的一致。在这方面，控制逻辑的各计数器会操纵可变延迟线10和11，使一个延迟线处在其全延迟时限的头半部，另一个延迟线相应地处在其全延迟时限的另一半，即各计数器提供给选择电路6的各输出之间的绝对相位会有例如正好2π的相位差。
控制逻辑4促使选择其中一个在此情况下发送给缓冲装置3的输入信号。来自晶体振荡器2的信号与外部基准信号之间的相差会以离散的小延迟档连续不断地得到补偿。若传送选择电路6分配给缓冲装置3的信号的在工作的延迟电路开始趋近其相位补偿极限时，控制逻辑就会按一般方式指令选择电路进行转换，这时反而让来自另一延迟线的信号通过，此另一个延迟线至此就成为不工作的信号变换器。这些可变延迟线之间的转换是瞬间在本机时钟上进行的，这是因为实际上它们的相对相位相同，而且还因为两延迟线10和11在所举最佳实施例中的绝对相位方面正好相差2π所致。
因此，控制逻辑4给选择电路下的这个指令会使原先工作的延迟线不工作，原先不工作的延迟线工作。这时若相移持续下去从而通过当时不工作电路的延迟调整极限，则控制逻辑重新设定其计数值，使其在相位上往前或往后跃变2π。但这种相位跃变并不会影响本机时钟的相位，本机时钟的相位是通过工作的延迟线不断提供的。一旦完成2π的相位跃变，不工作延迟线的相对相位可借助于相位比较器7和控制逻辑再次获取，等于工作延迟线的相位。这样，这时就不存在完成此相位重新调整的关键时刻。持续不断地按上述方式在可变延迟线10和11之间转换，然后调节不工作的延迟线，可以用无限量的单位延迟档调节延迟过程，而无需超越相位调节范围之外，也无需输出信号的相位参与原本需要进行的NX2π相位跃变，其中N为正整或负整数。
图4示出了本发明的另一个实施例，该实施例的装置不采用两个分立的可变的延迟线10、11而采用一个有双排信号接点或出口的单一数字延迟线15。其余的方框1-7与图3中类似的功能方框相当。延迟线中的每一个信号出口由两个受控制逻辑4控制的控制输入以数字的方式选取，这和图3的实施例类似。因此，在此情况下，实际的延迟线15是持续不断地工作的，而且代之以和延迟线工作和不工作的信号分接点一起工作的。其它各方面的作用与参看图3时所述的作用完全一样。但这后一种解决办法有这样的好处：按图4的解决办法可以避免个别延迟线(例如图3中的延迟线10和11)在制造容差方面的任何差异。
图5举例说明了本发明时钟脉冲振荡器的应用。在所举的实例中，图5方框图所示的装置以三个不同的平面A、B、C工作，每一个平面都有自己的晶控时钟脉冲振荡器X0，而当然这种装置还可以扩充其它平面。基准信号或主信号借助于保持逻辑ML1、ML2和ML3分别通过相应的选择器SA、SB和SC选取，每一个保持逻辑影向基准信号在选择器SA、SB和BC用相应各控制线M1、M2和M3的选择。按照本发明，每一个振荡器X0是相对于按图3或图4选取的基准信号加以控制并在相位上得到补偿的。各控制逻辑CLA、CLB和CLC给相应的保持逻辑ML1、ML2和ML3传送误差指示信号CLERR。实际上，此误差指示信号是借助于图4或图5的相位比较器5获得的。误差指示信号表明，某给定平面再也不能用给定的基准相位调整其晶体振荡器X0的相位。因此这表示有误差存在，但由于系统中有多余信息存在，因而可将有错误的振荡器从系统中除掉直到误差校正过来为止，因而不会影响系统的整体功能。这样，本发明的电路使每个面的相位输出不断受到监控，使此相位在正常情况没有误差或错误存在时与其它两平面的相位一致。可以看出，实际上平面A、B、C的任何一个平面都可用作基准平面，而万一一个面出错，也仍然还有两个面实际上可以彼此相互控制，直到有错的振荡器X0校正好为止。

Claims (8)

1.一种校准相位和频率与内部或外部基准频率(1)不同的稳定本机频率振荡器(2)相位的方法，该方法利用相位比较器(5)和用数字方法递增可变的延迟线将来自稳定本机频率振荡器的信号的相位校准得使其与内部或外部基准频率相位(1)一致，其特征在于：
当工作的延迟线趋近其相位调节极限时，在工作的延迟线(10，11)与来自振荡器(2)的信号串联的不工作的延迟线(11，10)之间转换，工作与不工作的延迟线之间的绝对相位存在正好等于一整个时钟周期或若干整个时钟周期的相位差，其中在所述诸延迟线转换时进行了功能上的交换，从而使原先工作的延迟线变成不工作的延迟线，原先不工作的延迟线变成工作的延迟线，直到进行另一个转换为止，从而以延迟的方式无限次连续地递增调节本机振荡器(2)的信号的相位，使其与内部或外部基准相位(1)一致；
当所述不工作的延迟线趋近其相位调节能力的极限时，用所述振荡器(2)的至少±1个时钟周期调节不工作的延迟线，使所述不工作延迟线的相对相位继续与工作延迟线的输出相位一致。
2.如权利要求1所述的方法，其特征在于，采用两个不同的并行递增的可变延迟线(10，11)，该两延迟线彼此相对的延迟相差相当于振荡器(2)频率的至少一个完整周期。
3.如权利要求1所述的方法，其特征在于，采用一个递增的可变延迟线(15)，该延迟线有两排彼此的相对延迟相差相当于振荡器(2)频率的1个完整周期的抽头点。
4.一种供校准稳定本机频率振荡器的信号的相位使其与给定基准频率的相位一致的装置，包括一个相位比较器(5)、一个计数逻辑和一个以数字方式递增可变的延迟线，其特征在于：
所述装置还包括另一个相位比较器(7)和一个选择电路(6)，所述选择电路由具计数逻辑的控制逻辑(4)控制；
与振荡器(2)串联的可变延迟线并联划分成第一延迟线和第二延迟线，两延迟线借助于另一个相位比较器(7)产生相同的相对相位延迟，其中，选择电路使第一延迟线进入工作状态，同时第二延迟线转入不工作状态，且不工作的延迟线得出的绝对相位相差振荡器(2)振荡频率的±1个或若干个全周期；
选择电路从业已置入工作状态的延迟线传送信号。
5.如权利要求4所述的装置，其特征在于，第一和第二可变延迟线由两个不同，彼此分立的递增可变延迟线(10，11)组成。
6.如权利要求4所述的装置，其特征在于，第一和第二可变延迟线由单个具彼此分立的可控抽头点的递增可变延迟线(15)组成。
7.如权利要求5或6所述的装置，其特征在于，所述装置，除振荡器(2)的谐振元件(最好是石英晶体)例外，构成一个集成电路模块。
8.如权利要求5或6所述的装置，其特征在于，所述装有振荡器(2)的谐振元件(最好是石英晶体)的装置构成大规模集成电路模块。
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