CN1049070C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括一双多晶硅栅结构，其中的P型多晶硅栅与N型多晶硅栅是通过接触点双层导电布线结构连接的，因而对高集成化有显著的贡献，以及一种改善产额的制造半导体器件的方法。

Description

半导体器件及其制造方法
本发明一般涉及一种半导体器件及其制造方法，特别涉及一种带有双层导电布线结构且互连的不同类型导电布线无接触点的半导体器件，因此，有利于半导体器件的高集成化。本发明还涉及制造该半导体器件的方法，以改进其产额。
半导体器件的高集成化必然伴随将器件一个个连接起来的复杂导电布线。这种复杂的布线一般做成多层结构，其中，形成许多接触点以使每层布线相互连接起来，这严重地影响了最终半导体器件整个结构的形貌。这种构形导致产额的下降，并成为阻碍进一步提高半导体器件集成化的主要障碍。
半导体器件的高集成化迫使MOSFET的沟道长度要缩短。为尽量缩短沟道长度，P型MOSFET利用掺P型杂质的多晶硅栅。对于N型MOSFET利用掺N型杂质多晶硅栅。在此情况下，为了一个把P型多晶硅与N型多晶硅连接的栅线，要制备额外的连接线。此外，因为这种连线会在具有不同杂质类型的多晶硅之间的边界区域接触，那么在设计半导体器件时必须考虑到用于该接触的面积。
另外，只有在进行各杂质两次注入工艺和接触工艺之后，才能使不同类型栅线相互电连接。因此，这种已有技术的工艺过程是复杂的，由此技术所制得的半导体器件难以高集成化，因为接触区占据了大面积。
所以，本发明的主要目的在于提供一种带有双层导电布线结构且没有布线接触点的半导体器件，因此，改善了器件的形貌，以及制造该器件的方法。
本发明的另一目的在于提供一种带有双多晶硅栅结构的半导体器件，其中双层导电布线结构使P型多晶硅栅与N型多晶硅栅连接且无接触点，因而对高集成化有明显的贡献，以及制造该器件的方法。
本发明的又一目的在于提供一种带有双多晶硅栅结构的半导体器件，其中通过选择性的钨或硅化物使P型多晶硅栅与N型多晶硅栅连接且无接触点，因而对高集成化有明显的贡献，以及制造该器件的方法。
根据本发明的一种方案，提供一种在半导体器件内形成导电布线的方法，该方法包括以下各步骤：在一绝缘层上形成第一导电层；在第一导电层上形成腐蚀阻挡层；利用第一导电布线掩模选择蚀刻腐蚀阻挡层，形成腐蚀阻挡层图形；在所得结构上形成第二铺垫导电层；用其布局与所说的腐蚀阻挡图形重叠的第二导电布线掩模形成光刻胶膜图；用第二导电布线掩模刻蚀第二导电层，形成第二导电布线；用光刻胶膜图形与腐蚀阻挡层图形的结合作掩模刻蚀第一导电层，形成第一导电布线；以及去掉光刻膜图形，获得一双层导电布线结构，其中的第二导电布线叠置在第一导电布线的一部分之上。
根据本发明的另一方案，提供制造一种具有双多晶硅栅结构的半导体器件的方法，该方法包括以下各步骤：在半导体基片内形成P阱和N阱并在包括P阱和N阱边界的预定区域上形成元件隔离膜；依次形成栅氧化膜、第一导电层和腐蚀阻挡层；利用由两个分离区域构成的栅极掩模刻蚀腐蚀阻挡层，形成由两个分离区域构成的腐蚀阻挡层图形；淀积一铺垫第二导电层并使用第二导电布线掩模对其蚀刻，形成第二导电布线层图形，所说的第二导电布线掩模的放置是使它与腐蚀阻挡层图形的两个分离区域都重叠；用第二导电布线掩模和腐蚀阻挡层的结合作掩模刻蚀第一导电布线层，形成第一导电布线层图形；用P型离子注入掩模将P型杂质注入到N阱和第一导电层图形的一部分，形成P型源/漏极及P型栅极，所说的P型离子注入掩模的放置是掩蔽包括第一导电层图形另一部分的P阱区域；以及用N型离子注入掩模将N型杂质注入到P阱和第一导电层图形的另一部分内，以形成N型源/漏极及N型栅极，所说的N型离子注入掩模的放置是掩蔽包括第一导电层图形一部分的N阱区域。
根据本发明的再一个方案，提供一种半导体器件，该器件包括：在半导体基片内的一P阱及一相邻的N阱；在包括P阱和N阱之间的边界的预定区域上所形成的元件隔离膜；在P阱和N阱上所形成的栅氧化层；一从P阱的一部分通过元件隔离膜伸展到N阱的一部分的双多晶硅栅结构，所说的双多晶硅栅由各自位于P阱区和N阱区上的P型栅极及N型栅极构成，以及在双多晶硅栅结构上所形成的用于P型栅极和N型栅极互连的导电层。
参照附图通过对本发明优选实施例的详细说明会更加明了本发明的上述目的和其它优点。
图1是表示根据本发明第一实施例的双层导电布线结构的掩模排列的布局图；
图2～4是表示根据本发明的第一实施例形成双层导电层结构的方法的示意剖面图；
图5是表示根据本发明的第二实施例用于具有双多晶硅栅结构的半导体器件的掩模排列的布局图；
图6～9是表示根据本发明第二实施例制作具有双多晶硅栅结构的半导体器件的方法的示意剖面图，其中的P型多晶硅栅与N型多晶硅栅是无接触点的电连接的。
图10是表示根据本发明第三实施例用于具有双多晶硅栅结构的半导体器件的掩模排列的布局图；
图11～15是表示根据本发明第三实施例，制作具有双多晶硅栅结构的半导体器件的方法的意示剖面图，其中的P型多晶硅栅与N型多晶硅栅是无接触点的电连接的。
参照附图会更好地了解本发明的优选实施例应用，其中相同的标号分别用于相同或相应的部件。
参照图1，图中是根据本发明第一实施例的导电布线掩模的布局图。如布局图所示，第一导电布线掩模7与第二导电布线掩模8的排列是使它们相互部分重叠。
现在参照图2～4，以取自沿图1I-I线的剖面图来解说形成导电布线的优选工艺步骤。
如图2所示，本发明第一实施例从在一绝缘体1，如层间绝缘膜或平面化层上形成的将成为下层导电布线的第一导电层2开始。然后，在第一导电层2上形成腐蚀阻挡层3，接着用图1的第一导电布线掩模7，在腐蚀阻挡层3的预定区域上形成第一光刻胶膜图形4。腐蚀阻挡层是由一种对于后面步骤形成的第二导电布线显示出大的腐蚀选择比的材料，如氧化物制成。
现在参照图3，采用第一光刻胶膜图形4作腐蚀掩模选择刻蚀腐蚀阻挡层3，形成腐蚀阻挡层图形3′，去掉第一光刻胶膜图形4后，淀积一铺垫的第二导电层5，接着用图1的第二导电布线掩模8，在第二导电层5上形成第二光刻胶膜图形6。该第二光刻胶膜图形6与腐蚀阻挡层图3′重叠，这是由于第二导电布线掩膜8与第一导电布线掩模7的重叠之故，如图1所示。第一导电层2材料不同于第二导电层5。例如，倘如第一导电层2由硅制成，则第二导电层5可由硅化物或钨形成。此外，第一导电层2可由铝制成，而第二导电层5可由钨或TiN制成。
图4是经两次蚀刻步骤后的形成在某些部分为双层结构而在其余部分为单层结构的复合导电布线的剖面图。在第一蚀刻步骤中，用第二光刻胶膜6作为掩模去掉第二导电层5，形成第二导电布线5′。第二腐蚀步骤是按下述方式进行的，用第二光刻胶膜图形6和腐蚀阻挡层图形3′同时作为掩模，去掉所说的第一导电层2的裸露区域，形成第一导电布图形2′。其结果，形成由第一导电布线2′和第二导电布线5′构成的双层结构以及单独由第一导电布线2′构成单层结构。单层结构可用来作普通的导电布线，如电阻较高的布线或作为耐锈蚀性和/或耐擦伤性的导电区域，而双层结构可以用来作为耐锈蚀性和/或电学性能优良的导电区域。
参照图5，它是根据本发明第二实施例的在半导体器件上形成双多晶硅栅结构的布线掩模的布局图，其中的P型多晶硅栅与N型多晶硅栅是电连接的。在此布局图中，有源掩模A是有规则地分隔开的。对于双多晶硅栅结构，P型离子注入掩模C设置成与N型离子注入掩模D分隔开，其中，P型离子注入掩模C导致一个有源掩模A的形成，N型离子注入掩模D导致另一个相邻的有源掩模的形成。在P型离子注入掩模C和N型离子掩模D之间是一第二导电布线掩模F。栅电极掩模E从一个第二导电布线掩模F穿过每个离子注入掩模到另一掩模，覆盖第二导电布线掩模F。
图6～9是说明制作具有P型和N型双多晶硅栅结构的半导体器件的优选工艺步骤的取自图5的II—II线的剖面图。
现在参照图6，首先，在半导体基片11内形成N阱50和P阱60，在以N阱50和P阱60之间边界为中心的预定的元件隔离区上通过氧化技术用图5的有源掩模形成元件隔离膜12。此后，在半导体基片的裸露区域上形成一栅氧化膜13，接着，在所得结构上形成铺垫的第一导电层14，然后在导电层14上形成铺垫的腐蚀阻挡层15。第一导电层14最好用多晶硅或非晶硅制作，而腐蚀阻挡层15最好用一种氧化物制成。在该腐蚀阻挡层15上涂敷厚的光刻胶膜，采用图5的栅极掩模进行曝光，然后进行显影，形成第一光刻胶膜图形6。
参照图7，利用第一光刻胶膜图形16作腐蚀掩模，选择蚀刻腐蚀阻挡层15，形成腐蚀阻挡图形15′，每个距阱间边界连线有一段距离，在去掉第一光刻胶膜图形16后淀积一铺垫的第二导电层17。在第二导电层17上涂敷一厚的第二光刻胶膜后，在图5的第二导电布线掩模F掩蔽下曝光，显影，形成第二光刻胶膜图形18。第二光刻胶膜图形18与两个腐蚀阻挡层图形15′重叠，这是由于第二导电布线掩模F与第一导电布线掩模E重叠之故，如图5所示。
图8是经过两次腐蚀步骤之后，形成在某些部分为双层结构，在其余部分为单层结构的复合导电布线的剖面图。在第一腐蚀步骤中，用第二光刻胶膜18作为掩模去掉第二导电层17，以便形成第二导电布线17′。按以下方式进行第二腐蚀步骤，以第二光刻胶膜18和腐蚀阻挡层图形15″同时作掩模，去掉所说的第一导电层14的裸露部分，形成第一导电布线14′。结果是，获得了由第一导电布线14′和第二导电布线17′两部分构成的导电布线结构。实际上，第一导电布线17从一个元件隔离膜伸展至另一个，如图5的栅极掩模E所示。
图9是在与双多晶硅结构一起形成一P型MOSFET和一N型MOSFET后的剖面图。为这两种MOSFET进行了两种杂质注入工艺。在第一杂质注入工艺中，用图5的P型离子注掩模C在N阱50和第一导电布线14′的一侧注入高浓度的P型杂质，例如，硼离子，以便分别形成P型源/漏极20和P型栅极19A。第二杂质注入工艺与第一步相同。即，利用图5的N型离子注入掩模D，在P阱60和第一导电布线14′的另一边注入N型杂质，例如砷离子，以分别形成N型源/漏极21和N型栅极19B。由第二导电布线17′达到N型栅极19B和P型栅极19A之间的电连接。
参照图10，该图是用于根据本发明第三实施例在半导体器件上形成双多晶硅栅结构的布线掩模的布局图，其中的P型多晶硅栅与N型多晶硅栅是电连接。在此布局图中，矩形有源掩模A被有规则地隔开。栅极掩模B穿过有源掩模A而进一步延展。对于双多晶硅栅结构，P型离子注入掩模C设置成与N型离子注入掩模D分开，其中，P型离子注入掩模C导致一有源掩模A的形成，N型离子注入掩模D导致另一相邻的有源掩模的形成。
图11～15说明制造具有P型和N型多晶硅栅的双多晶硅栅结构的半导体器件的优选工艺步骤取自图10的III一III线的剖面图。
现在参照图11，双多晶硅结构从在半导体基片31上形成N阱70和P阱80开始，在以N阱70和P阱80边界为中心的预定元件隔离区上，用图10的有源掩模A，通过氧化技术，形成一元件绝缘膜32。此后，在半导体基片31裸露的区域上形成一栅氧化膜33，接着在所得结构上形成铺垫的第一导电层，然后再在第一导电层上形成铺垫的氧化阻挡层。采用图10的栅极掩模B，蚀刻氧化阻挡层和导电层，形成氧化阻挡层图形35和栅极34。该氧化阻挡层最好由氮化物制成。然后，在N阱70和P阱80注入低浓度的杂质，形成轻掺杂漏区37和38。将绝缘膜衬垫36加在栅极34的侧壁。在所得结构上形成厚的铺垫的光刻胶膜，在图10的P型离子注入掩模C的作用下经曝光和显影，以便形成第一光刻胶膜图形40，它覆盖了包括一部分氧化阻挡层35的P阱区，但露出了包括氧化阻挡层35的P阱区，但露出了包括氧化阻挡层35其余部分的N阱区。
现在转到图12，通过刻蚀去掉氧化阻挡层35的裸露部分，形成第一氧化阻挡图形35′，露出一部分栅极34，在栅极34的裸露部分和N阱70内注入高浓度的P型杂质，例如硼离子，形成一P型栅极41和一P型源/漏极39。在去掉第一光刻胶膜图形40后，在所得结构上涂敷一新的厚的铺垫光刻胶膜。同样，在图10的N型离子注入掩模P的掩蔽下曝光，然后显影，形成第二光刻胶膜图形42，它覆盖包括第一氧化阻挡层图形35′的N阱区，但露出了包括第一氧化阻挡层图形35′其余部分的P阱区。
照图13，通过腐蚀去掉第一氧化阻挡层图形35′，形成一第二氧化阻挡层图形35″，露出一部分栅极34，在栅极34的裸露部分和P阱80内注入高浓度的N型杂质，例如磷离子，形成N型栅极44及N型源/漏极43。去掉第二光刻胶膜图形42。如该图所示，第二氧化阻挡图形35″近似地位于栅极34的中部，并与P型栅极41和N型栅极44两者都重叠。
图14是在栅极裸露部分上和半导体基片31的阱区上生长厚约200～700A的热氧化层45，接着去掉第二氧化阻挡层35″之后的剖面图。热氧化层45是用第二氧化阻挡层图形35″作掩模，通过进行热氧化工艺而得到的。
图15是在栅极的中心区，去掉与P型栅极41和N型栅极44相重叠的第二氧化阻挡层图形35″得到的裸露区，形成第二导电层46，使P型栅极41和N型栅极44互连后的剖面图。第二导电层46可以通过各种普通工艺形成，例如，可以仅在由多晶硅制成的栅极上选择生长厚500～1,500的钨而形成。另一普通工艺包括在整个表面上淀积金属材料如钛，然后退火。以在栅极的裸露区域上形成厚300～1,000的硅化物层，对留下的金属材料，例如用NH4OH/H2O2/H2混合液作湿法腐蚀。此外，在整个所得结构上形成导电层后，可以使用光刻工艺。
综上所述，根据本发明第一和第二实施例的方法，同时实现了P-MOSFET和N-MOSFET的形成及以双多晶硅栅结构使P型和N型多晶硅栅的连接，于是它不需要额外的任何接触点工艺，而简单化，因而改善了产额。此外，无接触点大大有助于此器件的高集成化。
根据本发明的第三实施例，双多晶硅栅极结构的P型栅极和N型栅极是通过其上所形成的导电层而互连的。因此，无需接触区域，而改善了此器件的高集成化。使工艺过程变得简单，而增加了产额。
对于本领域的技术人员，在阅读前面的说明之后，应更容易明了本文所公开的发明的其它特性、优点及实施方案。在这种意义上讲，虽然非常详细地描述了本发明的具体实施例，但在不脱离说明书的记载和权利要求所请求保护的本发明的精神和范畴前提下，可以对这些实施例做出各种变化和改型。

Claims (6)

1.一种具有双多晶硅栅结构的半导体器件，该器件包括一半导体基片，以及在该半导体基片上的一P阱和一相近的N阱；在P阱和N阱上所形成的栅氧化层；
其特征在于：
在包括P阱和N阱之间边界的预定区域上所形成的一元件隔离膜；
从P阱的一部分通过元件隔离膜延展至N阱的一部分的双多晶硅栅结构，所说的双多晶硅栅由各自形成在P阱区和P阱区之上的P型栅极和N型栅极构成；以及
在双多晶硅栅极上所形成的用于P型栅极和N型栅极互连的一导电层。
2.一种根据权利要求1的半导体器件，其中所说的导电层是由选择的钨或Ti的硅化物制成的。
3.一种制造具有双多晶硅栅结构的半导体器件的方法，该方法包括以下各步骤：
在一半导体基片内形成一P阱和一N阱，并在包括P阱和N阱的边界的预定区域上形成元件隔离膜；
依次形成一栅氧化膜、栅极图形及氧化阻挡层；
使用P型离子注入掩模蚀刻一部分氧化阻挡层，将P型杂质注入到P型离子注入掩模下方的N阱和栅极图形的一部分，在N阱中形成P型源/漏极及在栅极图形中形成P型栅极，所说的P型离子注入掩模位于包括栅极图形其余部分的P阱区域上方；
使用N型离子注入掩模蚀刻另一部分氧化阻挡层，形成一氧化阻挡层图形，将N型杂质注入到N型离子注入掩模下方的P阱和栅极图形的其它部分中，在P阱中形成N型源/漏极和在栅极图形中形成N型栅极，所说的N型离子注入掩模位于包括一部分栅极图形的N阱区域的上方并与N型离子注入掩模重叠；
在P型和N型栅极及栅氧化膜的裸露表面热生长预定厚度的氧化物；
去掉氧化阻挡层图形，露出栅极的一部分；
在栅极图形的裸露部分上选择形成一导电层，以使N型栅极与P型栅极互连。
4.根据权利要求3的方法，其中所说的热氧化物的厚度约为200～700。
5.根据权利要求3的方法，其中所说的导电层由选择的钨制成，其厚度约在500～1,500的范围。
6.根据权利要求3的方法，其中所说的导电层是以自对准方式，通过在所得结构上淀积一层钛而形成的的，经退火，在栅极的裸露部分形成一层硅化物，再去掉剩下的钛层。
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