CN1052548C - 具有停机方式的时钟发生器和时钟发生方法 - Google Patents

Abstract

一种时钟发生器和中断旁路电路，用于减少应用它的电子系统的功耗。时钟发生器提供模块时钟信号用作同一电子系统内诸模块的时序信号，在运行方式下能产生这些模块时钟信号，而在备用方式下不产生这些信号。时钟发生器还能提供从请求进入停机方式到实际进入停机方式的预定长时间延迟。中断旁路电路提供一种在相关的中断请求被屏蔽的情况下退出停机方式的装置。

Description

具有停机方式的时钟发生器和时钟发生方法

本发明涉及时钟驱动的电子系统，尤其涉及用于减少时钟驱动电子系统的功耗的电路。

将功耗降至最少是许多电路设计的一个重要目标。要求降低功耗通常有许多原因，对于电池供电的电路来说，原因之一是要延长电池的寿命。在电池供电的电路中，电子器件功耗的减少通常可望延长为电路供电的电池的寿命。延长的电池寿命在许多应用中是有益的。例如，对于无绳电话的由电池供电的电路，延长后的电池寿命可允许有较长的闲置时间，即各次使用之间的时间间隔。

众所周知，在电力领域中，通过采用一系列不同的供电方式，其中某些方式允许系统中的一些功能块停用，一个由众多功能块构成的电子系统的功耗就可得到控制。欧洲专利EP 0229692中公开了这样一种装置和方法。这些供电方式可以包括所有功能块都在运行的全运行方式，仅有最低限定的操作所必需的功能块被启动的部分运行方式，和除了辨识将迫使系统回到运行方式的关键事件所需要的功能块之外余者皆停用的停电方式。在停电方式下消耗功率最少。

在电子系统中保存电力的一种已知方法，是在将电子系统中决定功能块时序的内部时钟信号禁止期间实行停电方式。熟悉本技术领域的人员还知道一种方法，是在停电方式下，停用产生内部时钟信号的振荡器或时钟发生电路。时钟信号失效后，功能块就被停用，功率减至最少。

停电方式的进入可置于软件控制之下。软件程序对停电方式的选择使得系统控制器能对某一预定数量的系统时钟周期开始作内部的向下计数，在计数完后，振荡器或时钟发生电路被停用。微处理器可利用这一向下计数的时间在时钟停止之前为停电方式作好准备。通常通过启动一内部计数器来完成向下计数。例如，可由一8位计数器执行256个时钟周期的向下计数。在向下计数过程中如果发生中断，向下计数即被取消。

通过建立各种状态，例如进行硬件复位和其它类型的中断，可从停电方式退出。

尽管停电方式是保存电力的有效手段，EP 0229692所揭示的现有技术有很多缺点和不足。缺陷之一是，为提供从提出进入停电方式的请求到停用振荡器之间的延迟而采用的计数器会引起成本增加。

利用停电方式保存电力的另一个缺陷是，当振荡器开始启动时所产生的不稳定的时钟脉冲可能引起出错。

此外，由于停电方式的进入可由软件控制，因而以前也遇到过这样的问题，即，因软件错误或噪声导致装置偶然地进入停电方式，结果使大多数功能块意外地停用。

与采用停电方式有关的另一个问题是，装置可能过早地进入停电方式，导致没有足够的时间来完成必需的内务操作。这种过早的进入可能是由一个不同的软件程序先前发出的进入停电方式的请求所引起的。

所遇到的再一个问题是进入停电方式的装置可能不具备任何退出停电方式并返回运行方式的手段。例如，在进入停电方式之前，若程序未能对使处理器退出停电方式的中断信号开放中断，就会存在这种可能性。

本发明提供一种时钟发生器，它能置于停机方式下，在该方式下时钟发生器不产生任何时钟信号，从而克服了已有技术的不足和缺陷。本发明响应进入停机方式的请求而禁止时钟脉冲输出，并且响应退出停机方式的请求而恢复时钟脉冲输出，从而可用于降低功耗。在停机方式下停用振荡器，而在运行方式下启动振荡器，也可以减少功耗。

时钟发生器包括用于接收停机请求信号的结构，用于响应停机请求信号而将时钟发生器置位于停机方式下的结构、用于将上述置位结构的动作在接收结构接收到停机请求信号之后延迟某一预定的最小时间的结构。在本发明的实施例中，延迟结构可包括延迟进入停机的定时器，它在经过预定的最小时间之后产生一个停止振荡信号，而置位结构可包括一个振荡器，它在确证有振荡停止信号后停止振荡。停机延迟进入定时器可以由脉冲驱动。预定的最小时间可以由两个脉冲之间的时间值限定。这些脉冲可从一个不变的时钟信号源产生。

在本发明的某些实施例中，时钟发生器可以包括用于发生至少一个时钟信号输出的结构、用于在接收到停止驱动信号后停止该发生结构的结构、用于接收停机请求信号的结构、和用于确证所接收到的停机请求信号符合预定的规约要求的结构。该用于确证的结构可以包括至少两个寄存器，在确定所接收到的停机请求信号符合预定的规约要求时产生停止驱动信号；该信号由停止结构接收。在本发明的一些实施例中，确证结构还可包括能够检测出对至少两个的寄存器作写入访问的联锁机构。至少两个的寄存器中可以有一个是伪寄存器。联锁机构可以防止对至少两个的寄存器中的一个作写入访问，除非预定的规约要求得到满足。预定的规约要求可以是在预定的次序下对至少两个的寄存器写入预定的次数。

本发明的时钟发生器可以提供至少一个时钟信号输出，并包括用于接收停机请求信号的结构、用于产生时钟信号的结构(该结构在确证有退出停机请求信号后激活)、用于产生由时钟信号源导出的至少一个时钟信号输出的结构、和用于将至少一个的时钟信号的产生时间延迟到从确证有退出停机请求的信号起再经过一段计数长度的时间的结构。在本发明的某些实施例中，用于产生时钟信号的结构可以包括一个振荡器。而用于至少输出一个时钟信号的结构可以包括一个时钟分频器。用于延迟的结构可包括一个计数器，它在退出停机请求信号确证后初始化，并在一个计数长度的时间之后产生时钟有效信号。时钟有效信号可传达给分频器，该分频器在接收到信号后启动。

本发明还提供一种用于控制至少输出一个时钟信号的系统，它包括一个时钟发生电路和一个中断旁路电路。时钟发生电路可以包括用于接收停止时钟的请求信号的结构、用于在接收到停止时钟的请求信号起预定长时间之后使至少有一个的时钟信号停止输出的结构、用于接收启动时钟的请求信号的结构和用于在接收到启动时钟的请求信号之后开始输出至少一个的时钟信号的结构。中断旁路电路可以包括用于响应即使受到屏蔽也还可能产生的至少一个的中断请求信号，产生启动时钟的请求信号的结构。

本发明还提供一种用于控制至少输出一个时钟信号的系统，它包括用于接收停止时钟请求信号的结构、用于接收启动时钟请求信号的结构和用于在接收到停止时钟请求信号起预定长时间之后停止至少一个的时钟信号输出的结构。该用于停止至少一个的时钟信号输出的结构可以包括一个在接收到停止时钟请求信号之后和在预定长时间结束之前若又接收到启动时钟请求信号就不停止至少一个的时钟信号输出的结构。

此外，本发明还提供一种用于控制至少一个的时钟信号输出的方法。该方法包括下列步骤：接收一个停止时钟请求信号；在接收到停止时钟请求信号起预定长时间之后停止至少一个的时钟信号输出；接收启动时钟的请求信号；在接收到启动时钟请求信号之后开始至少一个的时钟信号输出。在本发明的某些实施例中，开始至少一个的时钟信号输出的步骤包括下列步骤：开始第一个时钟信号；接着上一步骤在经过一段延迟之后开始至少为一个的时钟信号输出。该至少为一个的时钟信号输出可以从第一个时钟信号得到。

停止至少为一个的时钟信号输出的步骤可包括下列步骤：确证停止时钟请求信号满足预定规约要求；仅当停止时钟请求信号满足预定规约要求时，才处理停止时钟的请求信号。

根据本发明的教导，停止至少为一个的时钟信号输出的步骤可包括在停止时钟请求信号收到之后及预定长时间结束之前若收到启动时钟请求信号就不停止至少为一个的时钟信号输出的步骤。

本发明的某些实施例中，停止至少为一个的时钟信号输出的步骤可包括从停止时钟请求信号最近一次被确认起在预定长时间之后停止至少为一个的时钟信号输出的步骤。

根据本发明的教导，用于控制至少一个时钟信号输出的方法还可包括因响应至少一个中断请求信号而产生启动时钟请求信号的步骤，即使至少为一个的中断请求信号遭屏蔽，该启动请求信号也会发生。

因此，本发明目的之一是提供具有停机方式的时钟发生器，该方式可用于节约时钟发生器工作于其中的电子系统所消耗的功率。

本发明另一目的是提供防止偶然进入停机方式的能力。

本发明再一目的是提供在所有中断请求信号被屏蔽时退出停机方式的能力。

本发明的又一目的在于提供在最近一次请求进入停机方式后允许用最小的时间来为进入停机方式作准备的能力。

从下文结合附图对本发明作出的详细说明中，可以清楚地看到本发明的其它目的、优点和新特点。

图1是一个电子系统的框图，该系统采用了基于本发明教导的时钟发生器的一个实施例；

图2示出图1所述时钟发生器的时序；

图3是图1所示时钟发生器进入停机方式的状态图；

图4是基于本发明教导的中断启动旁路电路的详细框图；

图5是一电子系统的框图，其中采用了基于本发明教导的时钟发生器和中断旁路电路，以及一个微控制器；

图6(由图6a和6b组成)是单块集成电路的框图，其中采用了基于本发明教导的时钟发生器和中断旁路电路，和一微控制器；

图7是无绳电话机送受话器的框图，其中采用了一块包括有基于本发明教导的时钟发生器及中断旁路电路的集成电路。

图8是无绳电话机机体单元的框图，其中采用了一块集成电路，该电路包括基于本发明教导的时钟发生器和中断旁路电路。

现在参见附图，图1示出一个电子系统2，它采用了基于本发明教导的具有停机方式的时钟发生器4。该电子系统2可包括一个或多个模块6，每一模块由时钟发生器4所产生的一个模块时钟信号8定序。时钟发生器4可工作于运行方式下，或依靠软件编程进入停机方式。将时钟发生器4编程进入停机方式的能力使得有时钟发生器4工作于其中的电子系统2功耗最小。在运行方式下，时钟发生器4输出多个模块时钟信号8，用于决定电子系统2中各个模块6的时序。在停机方式下，时钟发生器4停止所有模块时钟信号8，有效地使由模块时钟信号定序的所有模块6停止工作，从而减少这些模块消耗的功率。由此导出模块时钟信号8的振荡器10也停止了工作，进一步实现了停机方式下的功耗降低。

在较佳实施例中，时钟发生器4包括图1所示的6个功能块：振荡器10、停机控制电路12、停机延迟进入定时器14、分频器16、时钟有效延迟定时器18和寄存器访问电路20。

振荡器10在线路22上给出一个输出时钟信号CLK，传送至分频器16和时钟有效延迟定时器18。振荡器10依靠半导体技术中典型的振荡电路来发生CLK。例如，振荡器10可通过外部线路XTAL1和XTAL2连至外部并联共振晶体40，如图1所示，或者通过外部线路XTAL2连至一外部时钟源(未示出)。

在本发明的一个实施例中，振荡器10在运行方式下启动，产生CLK信号，而在停机方式下停用，不产生CLK信号。在停机方式下，响应在线路24上从停机延迟进入定时器14传来的“停振”信号，振荡器停止工作。一旦处于停机方式，在确证线路26上从停机控制电路12传来的“复振”信号后，振荡器重新起动。

如前所述，振荡器10运行或停机方式的设置是通过从停机控制电路12和停机延迟进入定时器14接收到的控制信号实现的。停机控制电路12或者响应在线路28上接收到的信号SDEXIT，或者响应在线路30上接收到的信号SDENTR，对两者的确证分别表示退出停机或进入停机的两种请求。停机控制电路12响应这些信号而产生控制信号，控制信号包括在线路32上输出给停机延迟进入定时器14的“定时开始”信号，和在线路26上传送给振荡器10和时钟有效延迟定时器18的“振荡恢复”信号。另一控制信号是在线路34上传送给停机延迟进入定时器14的“时序撤消”信号。

停机延迟进入定时器14在进入停机方式的请求与振荡器10停止工作之间给出一段延迟时间。该延迟时间可用于使电子系统2中的一个或多个模块6编程至闲置状态，或者用来完成任何必需的内务操作。本发明的一个实施例中，停机延迟进入定时器14在线路36上接收输入的时钟信号。它还分别通过线路32和34从停机控制电路接收定时开始信号和时序撤消信号。停机延迟进入定时器14响应这些信号，在线路24上给出“停振”信号，传送给振荡器10和时钟有效延迟定时器18。

停机延迟进入定时器14在定时开始信号确定之后及停振信号确定之前给出3.56至7.12ms的延迟。为了提供这一延迟，停机延迟进入定时器14在线路36上接收一280.9Hz的时钟信号，并在该信号的每个上升沿各产生一个内部脉冲。这样，该内部脉冲每隔3.56ms发生一次。后文中，该脉冲信号(未示出)称为3.56ms执行脉冲。在确定定时开始信号之后，停机延迟进入定时器14将在这种执行脉冲的第二个脉冲产生后再确定停振信号。因而，从进入停机方式被请求之时起到系统进入停机方式为止，用户至少有3.56ms的时间将模块编程进入闲置状态，并执行任何必需的内务操作。

应该注意到，采用系统中现成的一个慢时钟，例如图1所示的280.9Hz的时钟，是在进入停机方式前提供延迟量的一种有效和节省成本的手段。采用已有的慢时钟消除了用一个昂贵得多的多位计数器将较快的系统时钟进行分频的需要。

分频器16在线路22上接收来自振荡器10的时钟信号CLK，并将其分成多个不同频率的模块时钟信号8，用作同一电子系统2中多个模块6的时序信号。分频器16在CLK停止时中止模块时钟信号8，而当CLK恢复并且线路38上已确证收到时钟有效信号CLKVLD后给出模块时钟信号。应该注意到，即使振荡器10正在运行，在线路38上的CL KVLD信号未得到确证之前，分频器将不产生模块时钟信号。

时钟有效延迟定时器18提供从振荡器10启动到模块时钟输出有效为止的一段延迟。这段延迟为CLK信号在被分频器16用来产生模块时钟信号之前提供一个达到稳定的时间。该延迟防止了由不稳定的时钟脉冲引起的出错。在一个实施例中，时钟有效延迟定时器18内部的一个计时器(未示出)在确证停机延迟进入定时器14已产生停振信号后被清零。进而该计数器又在确证停机控制电路12已产生振荡恢复信号后开始其向下计数。在完成向下计数后，时钟有效延迟定时器18在线路38上确立CLKVLD信号，该信号由分频器16接收。当CLKVLD被确立并且振荡器10启动后，分频器16产生模块时钟信号，用为电子系统2中的模块时序信号。

停机方式的进入处于软件控制之下，在初始化时，可以将适当的数据经由数据总线48写入一个停机控制寄存器，例如写入图1所示的UCCCR寄存器42中。例如，通过将停机控制寄存器的最高有效位(后文称为UCCCR〔7〕)置“1”，即可开始进入停机方式。对UCCCR的写入访问可以由一个访问控制机构保护，以避免将时钟发生器4无意中置于停机方式下。这类访问控制机构可以包括一个联锁机构44，连同一个停机保护寄存器UCCCP46之类的伪寄存器，两者都示出在图1的寄存器访问控制电路20中。联锁机构44识别对UCCCP寄存器46和UCCCR寄存器42的写入，并且只有当一个特定的停机寄存器存取序列完成之后才允许数据写入UCCCR寄存器中。该序列可以包括以预定顺序对UCCCP和UCCCR寄存器进行预定次数的写入。在成功地将适当的数据写入UCCCR寄存器中后，在线路30上将确立SDENTR信号，提出进入停机方式的请求。这种访问保护方法避免了时钟发生器无意中被置于停机方式下的情况，从而减少了由于可能的软件问题使时钟意外停止的风险。

根据前面的说明，现在应该清楚地看到，本发明提供了一种能够依靠软件编程进入停机方式的时钟发生器，该停机方式可用于减少电子系统中的功耗。本发明包括一个振荡器、一个停机控制装置和一个第一延时装置。本发明的实施例还可包括一个分频器、一个第二延时装置和寄存器访问保护装置。

现在参照图2所示的波形，说明图1的时钟发生器4在进入和退出停机方式过程中的动作。在时间t0之前，时钟发生器4处于运行方式下，振荡器10启动，模块时钟信号8有效。假设在时间t0，UCCCR〔7〕由软件置位。UCCCR〔7〕的置位使寄存器访问电路20在线路30上确立SDENTR信号。停机控制电路12响应SDENTR的确立，在线路32上建立定时开始信号，该信号传送给停机延迟进入定时器14。定时开始信号的确立将使停机延迟进入定时器14从停机进入请求信号之后的第二个3.56ms执行脉冲起建立停振信号。时间t1标志第一个这种执行脉冲，而t2标志第二个。因此，时间t2处在t0之后的3.56ms与7.12ms之间。在时间t2，停机延迟进入定时器在线路24上确立停振信号，该信号导致振荡器10停止工作。此外，所有模块时钟输出在时间t2都停止，时钟有效信号也被清除。

通过在线路28上建立SDEXIT可以开始从停机方式的退出，如图2所示，该信号发生在时间t3。如果时钟发生器4处于停机方式下，SDEXIT的确立会使停机控制电路12在线路26上建立振荡恢复信号，该信号会启动振荡器10，并激活时钟有效延迟定时器18内部的计数器。此外，SDEXIT的建立还使UCCCR〔7〕清零。在时间t4，时钟有效延迟定时器18内部的计数器完成一次向下计数。这使CLKVLD在线路38上建立，进而使分频器16输出模块时钟信号8。

参照图3中的状态图，说明基于本发明教导的时钟发生器的其它方面。在该状态图中，状态S0表示时钟发生器的运行方式。在状态S0，振荡器10启动，由此产生所有的模块时钟信号8。对UCCCR〔7〕的成功置位在线路30上建立SDENTR，藉此可以起动一个停机时序。停机时序的起动如图3的状态S1所示。在停机时序开始后，停机延迟进入定时器在随后的第一个3.56ms执行脉冲时转入状态S2。第二个3.56ms脉冲引起状态S2至S3的转换，状态S3代表时钟发生器置于停机方式下。在进入停机方式后，停机延迟进入定时器14产生一个停振信号给振荡器10，CLKVLD信号消除，UCCCR〔7〕清零。

在停机时序起始之后，时钟发生器4实际进入停机方式之前所发生的一些情况会引起停机时序重新开始或停止。例如，当时钟发生器处于状态S1时，亦即在SDENTR已确立之后及随后的第一个3.56ms执行脉冲之前的任何时候，若UCCCR〔7〕由软件清零，或SDEX IT确立，则停机时序可以停止，并且时钟发生器置于状态S0。这些情况，即SDEXIT的确立或UCCCR〔7〕的清零，若发生在状态S2期间，就是说，发生在SDENTR确立之后第一、第二个3.56ms执行脉冲之间，也会引起停机时序的中止。

此外，当时钟发生器4处于状态S2时，即在第一个3.56ms执行脉冲之后但在第二个这类脉冲之前的时候，若UCCCR〔7〕由软件复位，则停机时序可以重新起动。这样，一个特定的软件程序至少有3.56ms时间为进入停机方式作准备，即在作出该停机请求时，时钟发生器正在根据先前的一个停机请求准备进入停机方式。这种再起动功能是重要的，因为由于某些软件程序的复杂性，可能会有一个以上的软件程序独立地请求系统进入停机方式。如果没有再起动功能，若作出停机请求时时钟发生器正在处理由另一软件程序先前提出的进入停机方式的请求，则当前请求进入停机方式的程序将缺少充分的时间为停机作准备。

从以上的详细说明中可以看出，本发明提供了一种时钟发生器，它在运行方式下产生模块时钟信号用作同一电子系统中各模块的时序信号，而在停机方式下不产生模块时钟信号。此外，本发明的时钟发生器提供从请求进入停机方式到模块时钟信号停止为止的预定时间延迟，从而留出时间让模块准备停机，以及完成任何必需的内务程序。本发明的某些实施例还提供了从振荡器停止到模块时钟信号开始为止的时间延迟，以给出时间让振荡器的输出稳定。某些实施例还提供了用于防止电子系统无意中置于停机方式下的停机访问保护装置。此外，某些实施例提供了在进入停机方式的请求提出之后及振荡器停止之前，用于中止停机进入时序并返回运行方式的装置。某些实施例还提供了将振荡器的停止延迟到最近一次作出进入停机方式的请求之后再加一个预足时间的装置。

本发明的另一方面是中断允许旁路电路。这种电路提供一个即使所有中断都被禁止也能脱离停机方式的装置。图4中示出这类中断允许旁路电路的一个实施例，它是数字逻辑设计电路中一个典型的中断控制电路。该中断控制电路50能够接收来自内部或外部的多个中断请求，如线路52上传来的实时时钟中断请求，或者线路54上传来的任何键盘按键中断请求。接收到输入的中断请求后，中断控制电路50产生一个中断信号，例如线路55上的INT1。

通常，输入的中断请求信号将和来自主屏蔽寄存器56的相应的屏蔽信号进行“与”运算。这样，只有当中断请求信号在主屏蔽寄存器56中的对应位已置“1”时，它才能被识别。若对应位未置“1”，中断请求信号不会通过主屏蔽寄存器，也就不会使INT1信号确立。中断屏蔽寄存器56的各个输出加到主中断源寄存器58，然后全部作“或”运算，在线路55上，产生INT1信号。主中断源寄存器58可被读出，以确定哪一个未被屏蔽的中断请求已经确立。

线路55上的INT1信号传至或门60，其输出是线路28上的SDEXIT信号，传至图1所示的停机控制电路12。前文已说明，SDEXIT信号的确立使时钟发生器4退出停机方式。

中断允许旁路电路62提供一个即使所有中断请求信号都被屏蔽也能产生SDEXIT信号的装置。线路52上的实时时钟信号和线路54上的任何键盘按键信号等中断请求信号将进一步传至或门64，或门的输出和线路66上的停机状态信号相“与”。若时钟发生器处于停机方式，停机状态信号为高电平，反之则为低电平。若时钟发生器处于停机方式，且实时时钟信号或按键信号也已建立，则与门68将输出高电平。当线路70上与门的输出从0转换至1时，会使SR-锁存器72建立输出，该输出与主中断源寄存器58的输出相或，产生INT1中断信号。如前所述，INT1的确立引起SDEXIT信号在线路28上建立。这样，SDEXIT仍然可以响应某些诸如实时时钟或按键信号之类的中断请求而建立，即使这些请求信号已被屏蔽。

根据前面的说明可以看到，中断允许旁路电路62提供一个即使所有中断请求信号已被屏蔽也能退出停机方式的装置。这一点是重要的，因为存在着一种危险情况，即正在使用的软件程序不可能排除在程序请求进入停机方式之前所有中断已被屏蔽，从而无法退出停机方式的可能性。

前文的说明仅示出了本发明的某些特定实施例。但是，本技术领域中的熟练人员会意识到，对此可作出许多修改和变化，实质上并未脱离本发明的精神和范围。因此，应该清楚地认识到，上面说明的本发明的形式仅作为举例，不是对本发明范围的限制。

此外应该认识到，本发明的时钟发生器和中断旁路电路可以用在许多系统中。例如，它们可用在如图5所示、包括一个诸如Adva nced Micro Devices 80C51之类的微控制器的电子系统中。在该结构中，时钟发生器4在线路82上提供的时钟信号，可用于微控制器80的时序。此外，微控制器80可以运行控制系统进入停机方式的软件程序。中断旁路电路则可包含在用于对微控制器80产生中断请求的中断控制模块84中。

图1所示系统的另一种可能的变化是采用处在一块集成电路(IC)中的时钟发生器和模块。图6示出这类系统的一个实施例。在该实施例中，时钟发生器4可用于将IC90中除实时时钟模块92之外的所有模块置于停机方式下。

此外，图6所示的IC90可用在无绳电话机中。图7示出将IC90用在无绳电话机送受话器96中的情况。图8示出将该IC用在无绳电话机98的机体单元中的情况。IC90中的时钟发生器可用于将送受话器96或机体单元98在闲置时间中，即在各次使用之间的时间间隔中置于备用方式下。因为闲置时间的长短受限于向送受话器或机体供电的电池的寿命，所以这种系统中功率的节省是很重要的。这样，时钟发生器将无绳电话机的送受话器或机体单元置于备用方式下的功能起到了延长无绳电话机闲置时间的作用。

Claims (8)

1.一种电子系统的时钟发生器，能够产生至少一个输出时钟信号，所述时钟发生器包含：

接收停机请求信号或退出停机请求信号的装置；

产生所述至少一个输出时钟信号的装置；

使产生至少一个输出时钟信号的装置在接收到停止动作信号后停机、而在确认所述退出停机请求信号后产生一个时钟信号的装置，所述至少一个输出时钟信号是从所述时钟信号导出的；

产生从所述时钟信号导出的所述至少一个输出时钟信号的装置；

使所述用于停机或产生至少一个输出时钟信号的装置的运行在接收到所述停机请求信号后延迟一预定最小时间量、而在确认所述停机退出请求信号时延迟一段计数长度的时间的装置；

其特征在于，所述时钟发生器还包含：

用于确证所接收到的停机请求信号符合预定的规约要求的装置，它包括至少两个寄存器，该装置在证实所接收到的停机请求信号确已满足所述预定的规约要求时产生所述的停止动作信号，该信号传至所述停止装置；

所述确证装置还包括一个联锁机构，该机构能检测对所述至少两个的寄存器的写入，所述至少两个的寄存器中的一个是伪寄存器。

2.如权利要求1所述的时钟发生器，其特征在于，所述联锁机构阻止对所述至少两个的寄存器中的一个进行写入访问，除非所述预定的规约要求得到满足。

3.如权利要求2所述的时钟发生器，其特征在于，所述确认装置是这样一个确认装置，它所采用的所述规约要求包括在预定顺序下对所述至少两个寄存器的预定次数的写入。

4.一种用于控制至少一个输出时钟信号的方法，其特征在于，它包括下列步骤：

接收一个停机请求信号；

在接收到所述停机请求信号起预定长时间之后停止所述至少一个输出时钟信号；

接收一个启动请求信号；

在接收到所述启动请求信号之后开始所述至少一个输出时钟信号；以及

使所述至少一个输出时钟信号停止的所述步骤包含下述步骤：验证所述停机请求信号满足一预定规约要求；以及仅在所述停机请求信号满足所述预定规约要求时处理所述停机请求信号。

5.如权利要求4所述的方法，其特征在于，所述开始至少一个输出时钟信号的步骤包括下列步骤：

起始一个第一时钟信号；和

在上一步骤之后经过一段延迟再开始所述至少一个输出时钟信号，所述至少一个输出时钟信号可自所述第一时钟信号导出。

6.如权利要求4所述的方法，其特征在于，所述停止至少一个输出时钟信号的步骤包括若在所述停机请求信号接收到之后及所述预定长时间结束之前接收到所述启动请求信号，则不停止所述至少一个输出时钟信号的步骤。

7.如权利要求4所述的方法，其特征在于，停止所述至少一个输出时钟信号的步骤也包括在最近一次建立所述停机请求信号起所述预定长时间后停止所述至少一个输出时钟信号的步骤。

8.如权利要求4所述的方法，其特征在于，还包括响应至少一个中断请求信号而产生所述允许中断请求信号的步骤，即使所述至少一个中断请求信号被屏蔽，所述允许中断请求信号也会产生。

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