CN1075572A - 非易失性半导体存储器件及其所用的优化编程方法 - Google Patents

Abstract

一种非易失性半导体存储器，及对它的优化编程 方法。该存储器的“与非”结构存储单元阵列由一组 串联存储单元构成，每个存储单元由半导体基片上的 电荷存储层和控制栅极相叠而成，并可通过电荷存储 层与基片间的电荷互换实现电擦除。程序状态被优 化并通过采用验证电位而避免过度编程。用芯片内 部验证功能自动优化编程，芯片的功能得到加强，整 个系统性能亦被加强。此外，本发明可用于已有的产 品中。

Description

本发明涉及一种非易失性半导体存储器件，及其所用的优化编程方法，特别是一种具有“与非”结构单元的电可擦可编程只读存储器EEPROM，以及一种可优化数据编程的方法。

图1所示为普通的第一代“与非”结构单元的平面图，及其等效电路。图2是具有第一代“与非”结构单元的闪烁存储器在进行读操作时的控制电压状态及在进行擦除和编程操作时的控制电压定时图。

普通的第一代闪烁存储器在进行擦除和编程的过程中其某一选定单元的工作状态如下。首先，在擦除时，将擦除电压（17伏）加到选定单元CP5的栅极CL5，将0伏加在该单元的漏极，电子通过F-N隧道（Fowler-Nordheim）从漏极注入浮栅，从而该单元的阈值电压为正值。

在编程时，将0伏加在选定单元CT5的栅极，同时将编程电压（22伏）加在它的漏极，电子从浮栅通过F-N隧道注入到该单元的漏极，从而该单元的阈值电压变为负值（参阅IEEE固体电路杂志，八九第十月期，第1238-1243页）。这样，在擦除和编程时，应力始终加在该单元漏极一侧的用来形成隧道的薄栅极氧化物上，从而影响了该单元的寿命（写入次数）及数据的保存（浮栅电荷保持特性）。尤其是，若将单元的尺寸大幅度减小以期获得高密度和大容量的结果，则如上述的其稳定性会进一步减少。

图3A和3B是具有普通的第二代“与非”结构单元的闪烁存储器在进行擦除和编程过程中的截面示意图。

在第二代闪烁存储器中，在擦除时（图3A）0伏被加在选定单元的栅极CG，擦除电压（20伏）被加在基片SU，源极S和漏极D上，从而电子由该单元的浮栅FG释放到基片SU上。使该单元阈值电压为负值。在编程时（图3B），编程电压（18伏）被加到选定单元的栅极CG，而0伏被加在基片SU，源极S和漏极D上，从而电子从基片SU注入浮栅FG，使该单元的阈值电压为正值。这就是说，其工作状态与第一代闪烁存储器相反，且电子的释放和注入不限于单元的漏极，而是产生在整个浮栅、基片、源极和漏极上。这样就可减少在擦除和编程过程中由于应力引起的穿过作为隧道的薄栅极氧化物层的漏电流，从而大大地增加了该单元的可靠性。此外，在擦除过程该单元的阈值电压为负值，则擦除过度的问题可被解决（参阅VLSI技术论文集，90年，第129-130页）。

然而，如图4A所示，由于在第二代闪烁存储器进行单元编程时由其参数变化所引起的电压变化过高，而使得编程的单元阀值电压分布特性变差，从而产生编程过度的现象。既使在“与非”结构闪烁存储器的某一单元串内的一个单元产生过度编程，整个单元串就不被读出了。相应地，需要有一些保持最优编程状态以防止过度编程的方法。

当采用图4B所示的程序验证来重复编程时，可以看到单元的阈值电压均匀分布。

通常，采用一个附加的使用图5所示算法的验证控制器来验证闪烁EEPROM的程序数据状态并进行数据的再编程，以优化数据编程。数据程序验证算法按页提取数据并将输入数据锁存。随后，在将锁存的数据编入选定单元链的每个单元后，将数据读出以验证数据程序状态。当读出的数据与预期值相符合时，编程结束。同时，当读出的数据与预期的值不同时，如图6所示，编“1”失败的单元所相应的数据位保持为“1”，而数据“1”或“0”编程正常的单元所对应的数据位设定为“0”。按如上所述处理的数据被按页反复调整，调整后的数据重新编入给定单元链中的每个单元。重新编程后，数据被读出以验证每个单元的程序状态，当程序处于正常状态时编程操作结束。否则，若程序处于不正常状态，上述读数和对纠正数据编程的循环过程就重复进行（参阅IEEE固体电路杂志，一九九一年四月，第492-496页）。

然而，按照已有的普通验证算法，由外部控制器编制的数据被读出，检验并被重新装入以进行再编程的过程应反复进行，直到每个单元的程序状态均被验为正常，这就降低了整个系统的性能。

本发明旨在解决上述普遍存在的问题。相应地，本发明的目的在于提供一种非易失性半导体存储器件，它可由一次性自动数据装入来自动进行优化数据编程。

本发明的另一个目的在于提供一种非易失性半导体存储器件，它可避免数据过度编程的现象。

本发明还有一个目的是提供一种非易失性半导体存储器件的优化编程方法，它可在一个芯片中自动进行优化数据编程。

为了实现本发明的上述目的和其它目的，所提供的非易失性半导体存储器件包括：

一个存储单元阵列、具有由多个串联存储单元构成的“与非”单元，每个存储单元由迭在一起的电荷存储层和半导体基片上的控制栅极构成，并可通过在电荷存储层与基片间的电荷相互交换而进行电擦除。

数据锁存电路，以将程序数据赋予存储单元阵列的位线。

高电压源电路，以根据锁存电路的数据状态向存储单元阵列的位线提供预定的高电压;

电流源电路，用于在数据被编入存储单元阵列之后向存储单元阵列的位线提供验证电流，以检验数据程序状态;

程序检验装置，当验证电流被加到存储单元阵列中某一待测存储单元的控制栅极上时，根据加在位线上的验证电流是否流过该存储单元以将数据锁存电路的数据状态进行反转;

程序状态检验电路，根据程序检验电路对数据锁存电路的数据状态进行反转的操作而产生一个程序状态检测信号。

此外，本发明提供一种对非易失性半导体存储器件进行优化编程的方法，该存储器件具有分块页模式，其中多个“与非”结构单元链被分块擦除，且锁存在页缓冲器中的输入数据在给定单元行的所有单元中同时编程，该方法包括以下步骤：

程序验证步骤，将验证控制电压和验证电流加到给定单元行的每一个单元，检验每个单元中的数据程序状态，且根据检验结果将编程的单元中数据编入正常的单元所对应的页缓冲器中的数据进行反转;

重新编程步骤，它将页缓冲器中经上述程序验证步骤校正过的数据重新编入给定单元行的每个单元;

自动重新验证和重新编程步骤，直到在给定单元行的每个单元中都将数据正常地编入，从而使页缓冲器的数据反转结束为止;

由此，一页长度的数据编程可被优化为仅采用一次性外部数据输入，且不存在过度编程现象。

本发明的目的和优点在参照附图对本发明的实施例进行介绍时会变得更加明显。

图1是第1代普通的闪烁EEPROM中“与非”结构单元链的平面图及其等效电路;

图2是第一代“与非”结构单元链在进行读出，擦除和编程操作中所加的电压波形;

图3A和3B是第二代闪烁EEPROM的擦除和编程过程的示意图;

图4A和4B分别是带有和不带验证时的第二代闪烁EEPROM编程单元阈值电压分布特性相对于编程电压变化的图示;

图5为第二代闪烁EEPROM验证算法流程图;

图6是根据图5的程序验证算法说明程序状态的示意图;

图7是根据本发明的第二代闪烁EEPROM的存储单元阵列和检验电路的电原理图;

图8是图7各部分在进行数据编程和程序状态验证过程中的电压状态表。

参照图7，它示出本发明的具有“与非”单元结构及程序状态检验电路的闪烁存储器存储单元阵列，每条位线BL1-BL1024被接到由串联的选链晶体管ST，8个单元晶体管CT1-CT8和选地晶体管GT构成的“与非”结构单元链CE上。选链晶体管ST和选地晶体管GT具有MOS晶体管结构，且它们的栅极分别接到选择线SL1和SL2上。每个单元晶体管CT1-CT8具有耗尽型MOS晶体管结构，在控制栅极与基片之间有一个浮栅，而控制栅极被分别接到控制线CL1-CL8上。此外，每条位线BL1-BL1024被接到相应的高电压发生电路HV上，以便在数据编程过程中将编程高电位加在位线上，每条位线还被用来装入外部输入数据的相应位线锁存电路LT及电流源电路CS上，该电流源在程序验证时提供验证电流，这些位线还被接到相应的程序检验单元PC，以便在程序验证过程中根据不足的编程结果而将位线锁存电路LT中的数据进行反转。

高电压发生电路HV是一种普通的高电压泵浦电路，它由晶体管PT1，PT2和泵浦电容C构成。晶体管PT1的漏极被接到编程电压源VPP上，其栅极接到位线BL1上，而且其源极接到晶体管PT2的栅极。晶体管PT2的漏极与其栅极和泵浦电容C的一端相接，其源极也接在位线BL1上。当输入泵浦电容C另一端的时钟信号ΦPP为高值时，泵浦电容C将所储的电荷通过晶体管PT2向位线BL1放电，从而将擦除电压（10伏）或程序禁止电压（10伏）加到位线BL1。

位线锁存电路LT包括两个反相器INV1、INV2，及一个转移晶体管TT1。反相器INV1和INV2接成一个反相器的输入与另一个反相器的输出相接。转移晶体管TT1的栅极接时钟信号源Φ₁上，其第一电流端（漏极或源极）被接在位线上，而其第二电流端（源极或漏极）被接在反相器INV2的输入端。相应地，位线锁存电路LT通过转移晶体管TT1（它在时钟信号Φ1为高电位时导通）将位线上所加的外部数据输入并锁存。

电流源电路CS由一组接到相应位线上的输出电路OS和一个公共参考电流设定电路RC构成，两者以公知的电流镜象电路方式接在一起，以设定一个适用于所有输出电路OS的参考电流。公共参考电流设定电路RC由串接在第一电压源Vcc和第二电压源Vss（地）之间的P沟道MOS晶体管M₁和n沟道MOS晶体管M₂和M₃构成。P沟道MOS晶体管M₁的漏极和栅极接在一起。n沟道MOS晶体管M₂的栅极接到参考电压源Vref，而n沟道MOS晶体管M₃的栅极接在时钟信号源Φ₂。每个输出电路OS由串接在第一电压源Vcc与各条位线之间的P沟道MOS晶体管M₄和n沟道MOS晶体管M₅构成。P沟道MOS晶体管M₄的栅极连到P沟道MOS晶体管M₁的栅极，n沟道MOS晶体管M₅的栅极则连到时钟信号源Φ₂。这样，当时钟信号Φ₂为高压时，电流源电路CS工作，以将P沟道MOS晶体管M₄的漏极电流加在位线BL1上作为验证电流，其大小为P沟道MOS晶体管M₂的漏极电流乘以MOS晶体管M₁和M₄的宽长比。

程序检验电路PC由MOS晶体管M₆构成，其漏极接到位线锁存电路LT中反相器INV1的输入端，其源极接到第二电压源（Vss或地），而其栅极接到位线上。因此，当加在位线上的验证电流未通过选定的加有验证电流的“与非”结构单元流到地线时，位线电位为高值，则MOS晶体管M₆（程序检验电路）被导通，从而将锁存电路LT中反相器INV1的输入端降为低电位（地）。于是在选定单元编程不足时，程序检验电路PC检出此不足的编程状态，并将位线锁存电路LT中的数据反转。

1024个上述“与非”结构单元CE构成一块，每块具有8页信息，即8K字节数据。一页长度为1024位。例如，一个4M位的闪烁存储器包括512块。这种闪烁存储器可按分块页模式进行数据编程。这里，一块位线锁存电路LT构成了页缓冲器PB。

在图7中，标号PS是一个程序状态检验电路。程序检验电路PS在所有选定单元均为优化编程时输出一个正常检验信号，而只要有一个单元编程不足则输出一个反常检验信号。程序检验电路PS具有一个P沟道MOS晶体管M7作为将节点N1上拉的上拉装置PU，和一个耗尽型MOS晶体管M8作为上拉负载。P沟道MOS晶体管M7的源极接到第一电压源Vcc，其栅极接到时钟信号Φ₃，其漏极与耗尽型MOS晶体管M8的源极相接。耗尽型MOS晶体管M8的栅极和漏极接在一起并接到节点N1。一组n沟道MOS晶体管PD1-PD1024作为下拉装置并联在节点N1与第二电压源Vss（地）上。每个MOS晶体管的栅极接到相应位线锁存电路LT的反转输出端 Q。节点N1通过反相器INV3接到作为输出门的“或非”门G的一端。“或非”门G的另一端接到时钟信号源 φ₄ 上。

相应地，程序检验电路PS在所有下拉晶体管PD1-PD1024于验证过程中均为关断状态时输出一个高电位时钟信号 φ₅ 。列COL2-COL1024的结构与COL1相同。

下面参照图8的表介绍图7所示的本发明非易失性半导体存储器件的编程和验证操作。

首先，为了在单元阵列中进行数据编程，先要按块擦除。在擦除时，当0伏加在各单元的控制栅极，而擦除电压（20伏）加在基片，源极和漏极上时，电子从该单元的浮栅释放到基片，从而该单元阈值电压变为负值，完成擦除后，输入外部数据，所输入的数据装入位线锁存电路LT中。此时，将逻辑高电位（Vcc电平）装入数据“0”（-Vth），而逻辑低电拉（地电平）装入数据“1”（+Vth）。当时钟信号Φ₁为高值，数据被装入位线锁存电路LT。若装入位线锁存电路LT中的数据为逻辑高电位，高电压源电路HV起动，将位线BL的电压设为10伏（程序禁止电压）。这样，如图7所示，由于给定的单元晶体管CT6的栅极与漏极之间的电位差不足以激发F-N沟道，该单元晶体管CT6持续保持负阈值电压（-Vth）。

同时，若装入位线锁存电路LT的数据是逻辑低电位，高电压源电路HV不工作，则位线BL电压保持为0伏。这样，由于F-N沟道未被选定单元晶体管CT6的栅极与漏极之间的电位差所激发，电子注入到浮栅，从而该单元阈值电压变为正值（+Vth）。然而，若数据位“1”编程不足，给定单元CT6不能获得预定的正阈值电压。这种编程过程分页同时进行。相应地，每块（8×1024）的编程需要8次编程操作。在完成编程后，为了验证，在时钟信号Φ₂为高值时电流源电路CS起动，以将验证电流加到位线BL上。此时，未选择的单元晶体管CT1-CT5，CT7和CT8的控制线CL1-CL5，CL7和CL8及选择线SL1、SL2被加以V_cc电压，选定的单元行的控制线CL6被加上预定的验证电压，例如+0.8伏。于是，在选定单元晶体管CT6的阈值电压为负时（数据为0），验证电流通过单元链CE流到地线。这样，位线BL1保持为0伏电平。

同时，若选定单元的阈值电压为正（即：+Vth＞0.8伏，数据为1），由于验证电流未流过单元链CE，位线BL1为高电平。然而，若编程为“1”的单元编程不足，就是说该单元的阈值电压小于+0.8伏，则验证电流流到地线，使位线BL1仍保持0伏电平。

在验证操作中，当编入数据“1”的选定单元的位线保持为低电位时，作为程序检验装置的晶体管M6不能导通，所以数据在位线锁存电路L7中不反转。这样，初始装入状态的数据“0”保持在输出端Q。另外，由于数据“1”处于位线锁存电路LT的反转输出端 Q，则程序状态检验电路PS中其栅极接在输出端 Q的下拉晶体管PD1始终保持为导通状态。这样，没有正常编程信号，则程序状态检验电路PS的时钟信号Φ₅保持为低电位状态。

在重新编程中，由于在时钟信号Φ₁为高值时将位线锁存电路LT中的数据“0”再加到位线SL1上，电子重新被注入到编程不足的选定单元的浮栅上。这样，该单元的阈值电压变为较大的正值。如果在顺序进行编程，验证，重新编程操作后由于选定单元阈值电压的升高成正值使得该单元在加上验证电压（+0.8伏）时不导通，则位线电位成为逻辑高电位，以使晶体管M6导通。这样，加在位线锁存电路LT输出端Q的数据“0”被反转为数据“1”，而其反转输出端 Q的数据“1”则被反转为数据“0”，从而程序状态检验电路PS中的下拉晶体管PD1被关断。重复此步骤，当所有位线锁存电路的页缓冲器PB（即反转输出 Q）中的数据位均为“0”时，换言之，当所有初始输入的数据“1”均被变为数据“0”时，程序状态检验电路PS的时钟信号Φ₅成为逻辑高电位（Vcc电平）。就是说，由输入数据选定的单元已被编好。

如上所述，编程和验证操作由页缓冲器中的数据自动重复进行，并仅采用一次性数据输入，而不用外部控制，直至由页缓冲器（即位线锁存电路）和电流源电路所选择的所有单元均完成优化编程为止。

按照本发明，程序状态可在不受参数变化影响的情况下进行优化，采用验证电位可避免过度编程，且优化编程是由芯片内部验证功能而自动完成的。这样，芯片的性能可得到加强，同时，由于不需要外部控制，则使用该种芯片的整个系统的性能也加强了。此外，本发明可应用于具有页模式功能的普通闪烁存储器的页缓冲器的已有产品中。

Claims (5)

1、一种非易失性半导体存储器件，包括：

一个存储单元陈列，具有由一组串联的存储单元构成的“与非”结构单元，每个存储单元由半导体基片上的叠在一起的电荷存储层和控制栅极构成，并可通过在电荷存储层与基片之间的电荷相互交换而实现电擦除；

数据锁存电路LT，以将程序数据赋予该存储单元阵列的位线BL1-BL1024；

高电压源电路HV，以根据数据锁存电路LT的数据状态向该存储单元阵列的位线提供预定的高电压；

电流源电路CS，用于在数据被编入存储单元阵列之后向该存储单元阵列的位线提供验证电流，以检验数据程序状态；

程序检验装置PC，当验证电压被加到存储单元阵列中某一待测存储单元的控制栅极上时，根据加在位线上的验证电流是否流过该存储单元而将数据存储电路LT中的数据状态进行反转；

程序状态检验电路PS，根据程序检验装置对数据锁存电路LT的数据状态进行反转的操作而产生一个程序状态检测信号。

2、如权利要求1所述的非易失性半导体存储器件，其特征在于该电流源电路CS包括：

作为参考电流源的P沟道MOS晶体管M1，其源极接到第一电压源Vcc，其漏极和栅极接在一起;

作为负载的n沟道MOS晶体管M2，其漏极接到所述P沟道MOS晶体管M1的漏极，而其栅极接到参考电压源Vref;

作为开关的n沟道MOS晶体管M3，其漏极接到所述n沟道MOS晶体管M2的漏极，其栅极接到在验证操作时为高值的时钟信号Φ₂上，而其源极接到第二电压源Vss;

作为输出电流源的P沟道MOS晶体管M4，其源极接到所述第一电压源Vcc上，其栅极接在所述P沟道MOS晶体管M1上栅极上;

作为输出开关的n沟道MOS晶体管M5，其漏极接在作为输出电流源的P沟道MOS晶体管M4的漏极，其源极接在位线上，其栅极接在时钟信号Φ₂上;

3、如权利要求1所述的非易失性半导体存储器件，其特征在于该程序状态检验电路PS包括：

上拉装置PU，它接在第一电压源与节点N1之间，并由控制时钟信号Φ₃启动;

下拉装置PD，它接在该节点与第二电压源之间，并根据数据锁存电路LT中数据的反转操作而导通及关断;

输出装置G，缓冲该节点的电位，并根据输出控制时钟信号Φ₄将所缓冲的节点电位作为程序状态检测信号输出。

4、一种非易失性半导体存储器件，包括：

一个存储单元阵列，它具有由一组串联存储单元构成的“与非”结构单元链，每个存储单元由半导体基片上的迭在一起的电荷存储层和控制栅极构成，并可通过电荷存储层与基片间的电荷相互交换而实现电擦除;

一个页缓冲器PB，以将一页长度的程序数据列赋予该存储单元阵列的位线BL1-BL1024;

高电压源电路HV，以根据页缓冲器PB中的数据状态向位线提供预定的高电压;

电流源电路CS，用于在数据被编入存储单元阵列中选定的单元行之后向位线提供验证电流，以检验程序状态;

程序检验装置PC，当验证电压被加在该选定单元行的控制线上时，根据加在位线上的验证电流是否流过每个选定单元而将页缓冲器中的数据进行反转;

程序状态检验电路PS，根据由程序检验装置PC所改变的在页缓冲器中的数据链状态而产生一个程序状态检测信号。

5、一种对非易失性半导体存储器件进行优化编程的方法，该存储器件具有分块页模式，其中多个“与非”结构单元链被分块擦除，且锁存在页缓冲器中的输入数据在选定单元行的所有单元中同时编程，该方法包括以下步骤：

程序验证步骤，将验证控制电压和验证电流加到选定单元行的每个单元，检验每个单元中的数据程序状态，且根据检验结果将编程的单元中数据编入正常的单元所对应的页缓冲器中的数据进行反转;

重新编程步骤，将页缓冲器中经上述程序验证步骤校正过的数据重新编入选定单元行的每个单元;

自动重复上述验证和重新编程步骤，直到在选定单元行的每个单元中都将数据正常地编入，从而使页缓冲器中的数据反转结束为止;

由此，一页长度的数据编程可被优化为仅采用一次性外部数据输入，且不存在过度编程现象。

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