CN1082215C - 采用程控安全性访问控制的一种安全存储器卡 - Google Patents

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Abstract

一种安全存储器卡包括在单个半导体芯片上的一个微处理机，微处理机通过内部总线连接若干非易失性的可寻址存储器阵列(103a，103b，…103n)。微处理机包括存放若干密钥值的一个可寻址非易失性存储器。每个芯片的存储器被组织为若干个块，每个块包括若干字节单元的行。每行包括一个锁位单元，所有这些锁位单元存放一个锁值。每个存储器芯片(103a，103b，…103n)被构造包括安全性控制逻辑电路(30)，这些电路用来执行预定的密钥验证操作。

Description

采用程控安全性访问控制的一种安全存储器卡
本发明涉及便携式计算机的领域，尤其涉及在便携式数字信息环境中维护数据安全性的系统。
个人信息的安全性问题一直受到人们的关注。在过去，采用签名、凭证和相片等手段来保证安全。象自动银行业务处理机这样的电子设备已经把加密卡和个人标识号码(PINs)加到安全性工具的指令系统中。计算机则继续使用口令。
最近，“智能卡”已经被用作一种安全性工具。“智能卡”是一个具有可写非易失性存储器和简单输入/输出接口的一个小型微机，被制成单个芯片并嵌入塑料的“信用卡”中。它的外部管脚使之能连接到专门设计的设备上。卡中微机里的程序和这种设备交互作用，根据可能包括口令交换的某种所需算法，允许其非易失性存储器数据被读出或被修改。特定的技术已经用来保护存储器数据并允许根据具体情况发生变化。例如，题目为“单片上具有可修改存储器的单片机”的美国专利4382279公开了一种结构，这种结构允许对非易失性存储器自动编程，该存储器包含在用作为处理和控制单元的相同芯片上。而在其他的系统中，微机只能保护同一芯片上的存储器。
“智能卡”已经用来便于识别处理并作为存放有价值信息的实际场所。在这种情况下，正如在以前大多数情况下一样，物理的“密钥”和一些特定的知识已经被用作为验证或鉴别处理的一部分。在这些情况下，识别包括在想要访问的人和象安全性保护装置和自动出纳机这样的固定工具之间的一个对话。
随意放置计算设备的可携带性的现状使得实际密钥和鉴别工具都可能变得更小，更轻便，并且因此也更容易丢失或被偷走。此外，有可能通过反复尝试计算设备来推测或推出和识别处理过程相关的特定知识或口令。如果鉴别工具或设备也在小偷的控制下，则这种情况的可能性就更大。更糟的是：现在的技术允许并鼓励人们随身把大量的敏感信息携带到会出现意外事故的地方。
另外，目前的笔记本和小笔记本式的计算机提供了一种任意放置的环境，其具有强大的计算能力，并产生了对其他数据存储能力的需求。这种需求已经开始由可以存放程序和数据的小型硬盘设备来满足。虽然口令保护通常用在这些系统中，但它不能完全保护敏感的数据，因为首先鉴别工具是脆弱的。但是，更重要的是，保存数据的磁盘设备可以被物理地取走并且在一种更有助于分析的设置中访问。在这种情况下，采用某些加密的形式来保护数据。磁盘访问的性质使得有可能不会遇到过高的费用或性能障碍的问题。这类系统的例子在题为“集成电路卡”的美国专利号4985920中被描述。
最近出现的闪速存储器和可移动“存储器卡”使便携式计算机的尺寸和电源功率要求大大减少。闪速存储器结合了随机访问存储器(12AMs)的灵活性和磁盘的永久性。目前，这些技术的组合在没有电源支持的情况下能把高达2千万字节的数据存在一个信用卡大小的可移动的插件中。这些数据能出现在主机系统中，好象是存在常规的磁盘驱动器或主机系统内存的扩充中。
这些技术的发展已经使得系统的尺寸进一步减少到这样的程度：系统和数据都能随身携带。这将使得数据及其主机系统更容易丢失或失窃，也更难用加密方式来保护存储器数据，因为这将会出现大量的费用和性能障碍问题。
因此，本发明的主要目的是提供一种具有安全存储器子象统的便携式数字系统。
本发明的进一步目的是提供一种存储器卡，如果这种卡从便携式数字系统中被取走时，其内容能得到保护。
本发明的另一个目的是提供一种存储器卡，在该卡中，如果卡上的芯片从卡中被取走时芯片的数据内容能得到保护。
本发明的更具体的目的是提供一种安全存储器子系统，其由于设计上的简单性而很容易制作。
本发明的上述和其他目的在美国的一个相关的专利申请(申请号960748)中所描述的安全存储器卡的最佳实施例中归档。安全存储器卡包括在单个半导体芯片上的微处理机和一个或多个的非易失性可寻址存储器芯片。微处理机芯片和非易失性存储器芯片都连接到内部总线上，以便把地址、数据和控制信息传送到这些非易失性的存储器芯片上。微处理机包括一个可寻址的非易失性存储器，其存放的信息包括若干密钥值和用于控制在内部总线上传送地址、数据和控制信息的程序指令信息。
根据本发明的原理，芯片存储器被组织为若干个块，每个块有若干行，每个行包括多个可寻址的字节单元。每个行又进一步包括单个锁位单元，它和其他的行锁位单元结合起来为每个块中的大量锁位提供存储器，这样稍微增加了芯片存储器的尺寸。锁位被单值地编码，以便利用能保证数据安全的非易失性存储器的程序特性。
另外，根据本发明，每个存储器芯片包括安全控制逻辑电路，电路中包括一个易失性的访问控制存储器，该存储器具有多个访问控制存储单元和一个可编程的安全访问控制器，控制器中包括少量的电路，用于执行密钥验证操作。更具体地说，在一组预定指令的控制下，安全性访问控制器对每个被保护的块执行一次预定的密钥验证操作，即顺序比较密钥值的位和根据指令读出的存储器块的锁位位置的位的内容。
由主机执行的这个验证操作做为预定鉴别过程的一部分。仅当成功地执行这一过程之后，微处理机才能设置每个块的相关易失性访问控制存储器访问控制单元，以便允许用户访问从而从被保护的块中读出信息。
如同在相关的专利申请的情况中一样，周期性地要求用户用主机成功地执行一次鉴别过程，并且象由访问控制存储器允许那样允许继续读出信息。在最佳实施例中，主机通过诸如符合个人计算机存储器卡国际协会(PCMCIA)标准的一种标准接口和存储器卡连接。
最佳实施例的安全逻辑电路包括少量的逻辑电路，电路包括若干个锁位单元(对应每个块的每个存储行)、一个结束计数器、一个比较器和比较累加触发器，以及包括对应每个存储块的一位单元或触发器的访问控制存储器。结束计数器用来计数一个块的锁位单元中的连续“1”位，以便检测被存储锁值的结束。比较器和比较累加触发器分别对由指令提供的每个数据位和存在锁位单元的对应一个中的锁位进行比较，并把连续比较的结果累加起来。
本发明不需要并行的数据路径、不需要并行数据比较器和不需要存放被选择用来防止猜测的长密钥值的大寄存器宽度。在最佳实施例中，每个块可以提供最大长度为8千位的密钥。实现这一点不涉及到提供较宽并行路径或大的寄存器宽度的问题。另外，按照目前微处理机的速度，处理大密钥长度所需的时间仍然很好地保持在亚秒的范围内。而且，这种处理通常只发生在系统初始化期间。
根据本发明的原理，密钥值这样选择，使得每个密钥的第一位被置为利用存储器芯片预定特性的一种预定状态。更具体地说，在最佳实施例的存储器中，当存储器被擦除时，所存的位被置“1”，并且写入存储器只能把“1”变为“0”，但不能把“0”改回为“1”。本发明利用这种特性，即通过要求每个密钥的第一位都被设置为该预定的状态(即“0”)，其将作为每个块的保护位。此外，根据预定的协议对密钥编码，这将进一步保证安全。在最佳实施例中，协议所用的规则类似于在象高级链路控制(HDLC)通信协议这样著名的通信协议中所用的规则。即，除了包含预定数目的连续“1”位的标识域之外，每个密钥值位序列被编码为包含少于预定数目的连续“1”位。如果结尾代码的任何位被窜改，将不能检测到密钥值的结尾并访问特定的块。并且，如果密钥值的任何其他位被窜改，则锁值和密钥值之间将不能匹配来防止访问。
另外，根据本发明，利用少数不同类型的指令来执行密钥验证操作。这些指令包括第一类指令，一旦微处理机执行该指令则开始密钥验证操作。如果存储器块不被保护，这是唯一需要执行的指令。微处理机执行第二类指令，对应密钥位序列中的每一位执行一次。每个第二类指令把密钥位序列的一位和存放在块锁位单元中的锁位序列的一个对应的锁位进行比较。微处理机执行第三类指令实现密钥验证操作。该指令对存放在累加比较触发器中的被累加比较结果取样，检测结束计数器，并且仅当结果正确时(即当计数器和累加比较触发器处于正确的状态时)，设置块访问控制存储位。
另外，在最佳实施例中，当同样一组指令要求用于制作存储器卡阶段或用于选择块擦除操作阶段时其可以被修改。即，不是读出键值的位，而是在擦除操作之后，用该指令把键值位序列写入到存储器块的锁位地址中。
本发明为存储器各块提供一个独立的锁，从而提高了相关专利申请的安全卡的性能。另外，允许使用可变长的密钥值作为和被保护的信息一致的保护量的函数。此外，本发明要求显著减少的电路，使之更容易构造而且成本更低。正如在相关专利申请的情况中一样，它把“智能卡”和“存储器卡”技术合并在一块，而这正是允许实现大数据量保护的关键。通过在电子小型化所建立的“安全性要求严格”环境中采用闪速存储器技术使得大数据量成为可能。
本发明还保留了相关专利申请的安全卡所具有的在安全和非安全两种方式中都能操作的特征，不需要对数据加密和解密，并且如果该卡或其主处理机丢失、被偷、掉电或没人照顾时能保护存储器数据。如果被偷走，即使存储器卡被打开并且用电子探测、或者把存储器芯片拿走并放在其它的设备中，也能保证存储器数据不被访问。
本发明的上述目的和优点将在结合附图的以下介绍中得到更好的理解。
图1是插有根据本发明构造的一个存储器卡的一个系统的方框图。
图2更详细地说明包括其非易失性存储器组织的图1的访问控制处理器(ACP)。
图3用方块图的形式说明根据本发明的原理修改的图1的标准闪速存储器。
图4更详细地说明根据本发明的原理构造的图3的闪速存储器。
图5是一个表格，用来解释本发明存储器卡的操作。
图6a到图6e为流程图，说明本发明存储器卡的操作方式。
图1是一种安全的便携式手持计算系统1的方框图，它可用作个人计算机或事务处理机。系统1包括根据本发明构造的存储器卡3，该卡通过总线102连接主处理机5。主处理机5可以采用掌上个人计算机的形式，如Hewlett-Packard公司制造的HP95LX。主机5包括液晶显示器(LCD)5-2、键盘5-4、内存5-8和串行接口5-10，它们都和总线106连接。内存5-8包括1兆的只读存储器(120M)和512K的随机访问存储器(RAM)。
存储器卡3和主机5之间的连接通过标准总线接口建立。在最佳实施例中，总线102符合个人计算机存储器卡国际协会(PCMCI-A)标准。接口102通过标准接口芯片104和存储器卡总线105在主机5和存储器卡系统3之间提供传送地址、控制和数据信息的路径。每个总线102、105和106包括数据总线、控制总线和地址总线，并通过所有类似的总线提供连续的信号路径。例如，总线105包括地址总线105a、数据总线105b和控制总线105c。
PCMCIA总线标准是从支持存储器卡上的磁盘标准到允许仿真以便随机访问存储器数据的一种完全不同的标准中发展起来的。本发明的存储器卡提供一种支持这种新标准的保护技术，它不必求助于加密技术，就能对随机存储器单元提供快速访问。通过控制从存储器阵列到主机的数据传送路径，本发明的存储器卡保护这些数据，不需要使用任何费时的缓冲形式、解密或在该数据路径上的其他处理手段。
通常，用户从键盘5-4上操作系统1来执行象电子表格和数据库功能这样的一般操作，把信息显示在显示器5-2上，并且更新存在存储器卡3中文的信息。主机5通过总线102传送地址信息以便检索信息，并且如果需要的话，修改这些信息并将其和所需的地址和控制信息一块送回到存储卡3中。
如图所示，在图1中，本发明的存储器卡3包括一个访问控制处理器(ACP)10，并连接到总线105和若干(n个)CMOS闪速存储器芯片103a到103n，每个芯片都连接总线105。ACP10通常为用于“智能卡”中的同类处理元件。CNOS闪速存储器103a-103n可采用Intel公司制作的闪速存储器芯片的形式。例如，可以使用被标明为Intel28F00113X 1M的Intel闪速存储器芯片，这种芯片包括8个128K字节×8位的CMOS闪速存储器。因此，一个4兆字节的闪速存储器卡可以包括32个这样的闪速存储器(即n＝32)。有关闪速存储器组件的进一步信息，请参考题为“闪速存储器成为主流”的文章，这篇文章1993年10月发表在IEEE的Spectrum出版物上。
访问控制处理器10
图2用方框图的形式给出了最佳实施例的访问控制处理器(ACP)10。如图所示，ACP10包括被保护的非易失性存储器10-2、随机访问存储器(RAM)10-4、微处理器10-6、区间计数器10-8和连接到总线105的接口块10-10。非易失性存储器10-2用作为若干编址的单元，以存放鉴别的信息和程序。更具体地说，存储器单元10-2a存放一个或多个个人标识号码(PINS)、协议序列或其他识别信息，用于验证访问系统的用户，识别用户可能访问的闪速存储器103a-103n中的块，以及用于识别重新鉴别的时间间隔值。
存储器地址10-2b存放保护每个闪速存储器103a-103n的密钥值或存放保护每个闪速存储器103a-103n的各个块的代码。存储器地址10-2c存放执行所需鉴别操作以及当出现预置的故障条件时清除系统的程序指令序列。
一些程序指令使用户能控制区间计数器10-8的设置，该设置确定何时进行用户重新鉴别。重鉴别区间定义了中断之间的间隔用于把中断送到主机5，以通过让用户重新输入，PIN或其他口令来请求验证用户的等同。区间计数器10-8通过总线102从主机5中接收时钟脉冲信号，并且也可以根据工作环境由用户设置。例如，在家里，用户可以关闭定时器(即，把它设置为最大值)，或置时间区间为1个小时。在飞机上，用户可以把它设置为10分钟以增加保护。在每次“启动”时可以催促用户重新检测区间的设置，由此强制进行周期性的重鉴别以加强安全性。
闪速存储器103a到103n
图3以方框图的形式给出了闪速存储器103a，该存储器在结构上和其他的存储器103b-103n是一致的。如图所示，存储器103a包括两段，根据本发明组织的存储器段103M和包括本发明的安全性访问控制电路的安全性逻辑段103S，图4更详细地介绍了这两个段。
存储器段103M
如图3中所示，段103M包括被组织为16个块(如图4所示)的存储器阵列54、命令寄存器50、输入/输出逻辑电路60、地址计数器56、写状态机61、擦除电压系统62、输出多路转换器53、数据寄存器55、输入缓冲区51、输出缓冲区52和状态寄存器58，排列如图所示。闪速存储器103a的基本逻辑电路，如上所述，采用Intel公司制造的闪速存储器中所含有的电路类型的形式。因为这些电路在设计中可以被看作常规的，因此只在所需的程度上加以介绍。有关这类电路的进一步信息，请参考题为“存储器产品”的出版物，顺序号210830，1992年由Intel公司出版，以及参考Intel公司的其他出版物。
如图3所示，闪速存储器电路分别接收多个输入地址信号A0-A16、数据信号D00-D07、以及包括芯片使能、写使能输出使能、关闭电源和擦除/程序电源信号CE、WE、OE、PWD和VPP等控制信号。这些信号所实现的功能在附录I中描述。
CW、WE和OE信号通过总线102和控制总线105b从主机5作用到命令寄存器50和I/O逻辑块60上并被散布以控制所指定的逻辑块。PWD信号也作用到命令寄存器50以使能闪速存储器实现附录I中所述的操作。另外，当需要时，该信号还能用来清除段103S的易失性存储单元，从而当正常操作重新开始时，迫使用户重新鉴别。
通常，段103M的基本逻辑单元按下述方式操作。通过数据总线105a、输入缓冲区51和数据寄存器55把信息存放在存储器阵列54中的一个编址单元上，该编址单元通过由地址计数器56从地址总线105C中接收到的地址规定。从存储器阵列54的一个块的指定编址单元中读出信息并通过输出多路转换器53、输出缓冲区52、数据总线105a和总线102把该信息送到主机5上。状态寄存器58被用来存放写状态机的状态、出错暂停状态、擦除状态、程序状态和VPP状态。
写状态机61控制块擦除和程序算法。程序/擦除电压系统62用来擦除存储器阵列54的块或擦除作为VPP电平函数的每个块的编程节。
安全性段103S
如图3所示，段103S包括安全性访问控制器30(在图4中更详细说明)、锁写允许存储单元32和如图所示互连的易失性访问控制存储器43。当存储器阵列53任一块的字节单元的内容正在被读出时，在每个存储器读周期中，访问控制存储器43的输出做为使能输入被作用到输出缓冲区52。即，可能出现一个读周期，然而，在没有适当的块访问控制存储器选通信号的情况下，读出的数据被禁止通过输出缓冲区52。
更具体地说，在最佳实施例中，访问控制存储器43包括16个分别可寻址的位存储单元、连接每个存储单元输入端的1个输入地址4到16位解码器、以及连接每个存储单元输出端的1个1到16位输出多路转接器电路。加到这里所述的这组存储器命令上的某些类型的指令的每个地址的4个高位或最高位被解码并用来为其内容将被改变的块选择存储单元。同样，相同的4位被用来为包含着正在被读的存储器单元的块选择存储单元的输出。
应该注意到：该段从段103M的命令寄存器50中接收到由不同的16进制值(即31H-33H)表示的命令控制信号。这些信号指示由命令寄存器50通过数据总线105b从ACP10中接收到的这组命令的不同数据值。如下面所述，这些命令是对闪速存储器所用的命令集的一个重要扩展。标准的闪速存储器命令采用了Intel公司闪速存储器所用的命令形式。
段103M和103S的详细描述—图4
图4更详细地说明段103M和103S的组织结构。如图所示，存储器阵列54有两个段：锁位段54a和数据段54b。更详细地，存储器54包括1兆字节的存储量，并且如上所述，被组织为16块。每块由8K的行构成，每行由8字节的单元构成。根据本发明，对每个行增加一位的单元以形成锁位段54a。把每个行的位地址数从64位扩展为65位。存储器阵列54就能存储数据和存储为保护这些数据的相关锁位信息。
如图所示，借助地址锁在计数器56，这两个段都是可寻址的，地址锁存计数器56被组织为三个段。第一寄存器段用来存放最高地址位组，其指示哪个块正在被寻址。第二段被构造为象寄存器和计数器的功能一样，用来存储和自动增1中间地址位组，中间地址位组指出块的哪一行正在被寻址。第三寄存器段用来存放最低地址位组，其指示一行中的哪个字节正在被寻址。包括块53电路的多路转换器/多路分配器电路53a用来选择将被写入或读出的字节单元，以做为存放在地址锁存计数器56中的最低地址位组的函数。
另外，如图4所示，段103S的安全性访问控制器30包括位比较器电路30-1、累加器比较触发器30-2和结束计数器30-3，并如图所示那样排列。位比较器电路3-1被连接来接收作为输入的54a锁位单元的锁位内容和由ACP10通过总线105b施加的密钥位。比较器电路30-1把由ACP10提供的每个密钥位和从锁位段54a读出的对应的锁位进行比较，并把比较的结果作为输入作用到累加器比较触发器30-2，如图所示。触发器30-2累计连续比较的结果。结束计数器30-3是一个小型计数器(如3位)，对用来检测被存放的键值的结尾的锁位串中出现的连续“1”位的个数进行计数。
锁写容许触发单元32连接命令寄存器50和程序/擦除电压系统。正如在这里所讨论的，每当执行块擦除操作时，触发器32在该擦除操作完成时被置为二进制“1”状态。触发器32的输出作为输入送到命令寄存器50并确定何时允许把信息写入到存储器块的锁位单元。
如上所述，安全性访问控制器30的不同单元从命令寄存器50中接收命令。如上所述，这些命令是对闪速存储器别通常所用命令集的重要扩充。现在介绍本发明所用的命令。这些指令在附录II中有更详细的介绍，现在将加以讨论。
第一类指令或命令为一个启动命令，在对某个设定的块开始密钥验证操作时该命令由ACP10执行。该指令使得该块的第一位(LM130)被选通进入访问控制存储器43的访问控制存储单元。启动指令还使得结束计数器30-3被复位为“0”，并且把累加比较触发器30-2设置为一种预定的状态(二进制“1”状态)，表示没有发生比较失败的情况。启动指令还使得最高地址位组和中间地址位组和中间地址位组经地址总线105a作用被装入地址计数器56，并保证中间地址位组全“0”，以便对块中的第一位(锁住)寻址。最低地址位组被忽略。
第二类指令为步进指令，在块密钥验证操作期间对密钥位序列中的每一位执行一次步进指令。如果每个被保护块中有n个密钥位，则ACP10将对每个密钥验证操作执行n次第二类指令。第一步进指令使得地址计数器56的中间组位增1，以便从块的锁位单元中读出下一个锁位。因此，每个步进指令提供的地址被忽略。
步进指令还造成对比较逻辑电路30-1的输出的取样，以把由ACP10代表的密钥位与从存储器块读出的下一锁位之间的比较结果存储起来。此外，当从存储器块中读出的锁位包含一个“1”时，结束计数器30-3增1并且把锁位和ACP10提供的密钥位比较。当从存储块中读出的锁位为“0”时，步进指令将结束计数器30-3复位为“0”。另外，当出现错误比较时，步进指令将累加比较触发器复位为“0”。
第三类指令为结束指令，由ACP10执行一次以结束密钥验证操作。该指令对累加比较触发器30-2和结束计数器30-3的状态取样。当这两个元件都处于正确状态时，结束指令设置存储器43的块访问控制单元。更具体地说，当结束计数器30-3已经达到了由溢出输出信号的产生所指示的最大计数值、而且累加比较触发器30-2还处于表示没有出现错误比较的二进制“1”状态时，结束指令引起对由地址计数器56的最高地址位内容指示的存储器43的访问控制单元的设置。
应该注意到：上述指令也和在卡初始装入或制作期间以及对被选的块擦除期间发生的块擦除操作一块使用，在这些操作方式期间开始的操作也在图5的动作表和附录II中说明。这些操作将在下面结合图6a到图6c讨论。
操作过程描述
现在将具体参照图5的动作表和图6a到6c的流程图介绍本发明安全存储器卡的操作，图6a给出了存储器卡的制作过程或初始装入过程中所包括的步骤序列。这个序列用来对某个给定的应用定制存储器卡。在详细介绍这种操作之前，首先描述密钥值选择和存储器擦除处理过程。
在卡的制作期间或作为初始装入操作的一部分，ACP10对存储器卡上的每个存储器芯片设置锁值。这是通过把密钥值装入图4的每个存储器54的每个块的锁位单元来实现的。这些值被存放在ACP的被保护非易失性存储器10-2(即图2中的密钥1-n)中。另外，还要对ACP10装入有关存储器结构的配置信息和装入将被作用到每个存储器块的保护级。
如上所述，根据和HDLC协议的规则类似的规则选择被保护存储器块的密钥值。每个密钥值可以具有能存在被分配的块锁存储区中的任意长度，并且以二进制“0”值开头，后跟1”和“0”的被选序列，结尾为7个“1”位的串或序列。因此，除了最后7个“1”外该序列被编码，使之不包含多于6个连续的“1”位。
在密钥码写或装入之前，闪速存储器43必须先被擦除。这样做是为了利用闪速存储器固有的写特性来保护存在其中的数据。即，它允许将被保护的每个块的每组锁位单元中的第一位(第0个)被置为“0”状态。由于这些单元是非易失性的，因此，不会从“0”状态变为“1”状态，为了改变其内容，整个块必须被清除。
擦除处理过程
在最佳实施例中，闪速存储器43是在一块接一块的基础上被擦除的。这使得能在存储器卡制作或装入期间并且在卡操作期间执行选择性的块擦除操作时可使用同样的擦除过程。当一个块被擦除时，包括存在锁存储区中的锁位的所有数据都被置为“1”。如果要想保护该块，在这时必须写入一个新的锁值。即，它将破坏安全性以允许在任一时刻写入各锁位。因此，加入锁写允许触发器32来保证只能在块擦除操作后立即写入锁位。
在块擦除期间，地址寄存器计数器56的最高位组位置中保持正在被擦除的块地址。在完成擦除操作时，触发器32被置为二进制“1”状态。当设置时，该触发器引起对启动指令和步进指令的操作的修改，以便把由这些指令提供的各位写入锁住位置，来代替对它们的比较。除了启动和步进指令外的其他指令都将造成触发器32复位。因此，结束指令用来复位锁写允许触发器32以终止锁位写操作。另外，在这种情况下，结束指令还把该块的ACM存储单元设置为二进制“1”状态。因此，允许对该块的访问。
如果根据保持在ACP10存储器中的配置信息一个块没有被保护，则除了启动和步进指令外其他指令的执行将通过复位锁写允许触发器32禁止锁位写入。然后执行启动指令将把等于“1”的第0个锁位送到ACM存储单元，由此使能访问。
卡的制作过程
图6a说明ACP10如何为存储器卡上的每个存储器芯片设置锁值。这是通过把密钥值装入图4的每个存储器的每个块的锁位单元来实现的。如图6a的框600和602中所示，在卡制作期间执行的密钥写入/装入操作一开始先对第一闪速存储器块寻址，然后擦除该存储器块。ACP10根据定义存储器保护级的配置信息确定该块是否被保护。如果它不受保护，ACP10只需装入其内容，如图6a的框614中所示。
但如果该块被保护，ACP10执行一序列的启动、步进和结束指令(即框606-610)，来把该块的密钥值位写入其锁位单元。即，执行启动指令，把二进制“0”写入第一存储器块的锁位位置LM130上。如图6a的框606所示。如图6a的框608所示，执行每个步进指令把存在ACP10存储器中的下一位密钥值写入第一块的下一锁位位置上(例如LM131)。如果还有更多的密钥位要写入到第一块的锁位位置上，ACP10执行另一条步进指令。步进指令被执行直到ACP10确定被存储密钥值的所有位都已经被写入第一存储器块锁存储区的锁位位置上。ACP10是通过检测是否已经出现表示密钥值结尾的7个连续的“1”来进行这个确定的。
如图6a的框612所示，一旦完成密钥值的写入，ACP10执行一个结束指令，把第一块对应的ACM存储单元设置为二进制“1”状态以便允许对该块的访问。接着，把特定应用的适当数据或过程信息装入第一块。如图6a所示，对每个块重复执行框602-614的操作直到所有芯片的所有存储器块都已经被处理过。
和相关专利申请的情况中一样，在用户定制期间，用户建立鉴别频率和方式的参数并建立所需的特定数据(例如个人标识号码(PINs))。这些信息也被存在ACP的存储器中。这时，安全存储器卡随时可以加电并进行一次鉴别过程。
和相关专利申请的情况中一样，第一次鉴别对话可由ACP10启动。即，ACP10利用其主处理机5的服务，指示用户并接收如PIN或其他识别信息这样一些来自用户的鉴虽信息。如果鉴别不成功，不执行任何操作。如果鉴别成功，则由ACP10对每个被保护的块执行第一次密钥验证操作。当验证操作成功执行时，ACP10通过对访问控制存储器43中的对应访问控制存储单元置位而允许对该块的访问。
做为下一步，周期性地，根据用户的配置，ACP10可以提示另一个用户鉴别(重新鉴别)。当出现失败时，ACP10迫使所有的存储器芯片处于接通电源的状态，因而通过清除访问控制存储器43的内容禁止对存储器数据的任何访问。
加电处理过程
现在结合图6b介绍本发明的密钥验证操作。如图所示，验证操作是做为正常的加电操作的一部分来执行的。如框620中所示，加电操作序列包括对安全性段103S不同元件，如访问控制存储器43，累加比较触发器30-2和终止计数器30-3，的初始化。密钥验证操作是通过执行图6b所示的一序列指令和操作来实现的，这将出现图5的表中所示的动作序列。
参看图6b，可以看到：在初始化之后，ACP10对第一存储器块寻址，并通过首先执行一个启动指令来实现框624的操作。如图5的表中所示，这将使得启动指令的最高地址位组被装入地址锁存计数器56。同时，中间地址位组也被迫置为全“0”，以便读出对应位LMB0的第一位单元的内容。位LMB0的内容可被装入到和第一块相关的控制存储器43的控制访问存储单元中。如果第一块被保护，控制访问存储单元被置为二进制“0”状态。这将保证该块的数据内容在密钥验证处理期间仍然被保护。但如果该块不是被保护的，该单元将置为二进制“1”状态。另外，结束计数器30-3被复位为“0”，而累加比较触发器30-2被置为二进制“1”状态。
如果该块不被保护，启动指令是需要执行的唯一指令。即，由启动指令指定的ACM块存储触发器被置为二进制“1”，以做为选通第一位位置(LMB0)的二进制“1”状态进入该触发器的结果。假定第一块被保护，ACP10开始执行多个步进指令，其个数对应密钥序列中的位数，它可通过检测被存放在其非易失性存储器(如上所述)中的该块的密钥值的位数来确定。
如图5的表中所示，每个步进指令使得被存在地址锁存计数器30-3中的中间地址位组增1。以便读出下一锁位单元LMB1。单元IMB1的内容和ACP10提供的密钥位比较，这是被比较的序列的第一密钥位。如果两个比较一致，则不必改变累加比较触发器30-2的状态，而仍然保持为设置状态。但如果错误比较，则触发器30-2被复位为二进制“0”。步进指令还使得结束计数器30-3增1，如果被读出的锁存储位(LMB1)为二进制“1”并且它和被提供的密钥位比较的话。如果没有比较，表示比较错误，则结束计数器30-3复位为“0”。
此外，如果结束计数器30-3超出了导致溢出的最大计数值，也将使得比较触发器30-2被复位为二进制“0”状态。当结束计数器30-3增加到超出其最大值时，这说明ACP10试图在超出锁位的范围进行一次比较。因为这在正常的操作期间是绝不会出现的，因此，比较累加触发器30-2被复位为“0”，进一步禁止发生成功的匹配以保证更大的安全性。
假定不出现错误比较，ACP10继续执行下一步进指令，这将重复上述的一序列动作。在这种执行期间，每个连续的“1”位将使得结束计数器30-3增1。因此，就在执行第n个步进指令之前，结束计数器30-3应该已经计算6个连续的“1”位。在不出现错误比较和溢出的情况下，第n个步进指令的执行将使得结束计数器增加到其最大的计数7，而导致产生输出。
在执行第n个步进指令之后，ACP10执行一个结束指令以完成密钥验证操作。该指令造成对结束计数器30-3和累加比较触发器30-2的状态取样，来确定结果是否正确。如果这两个元件都处于二进制的“1”状态，则ACP10使该块的访问控制单元设置为二进制“1”。如果结果不正确，则ACP10复位访问控制单元为二进制的“0”状态。另外，如图5的表所示，结束指令对结束计数器30-3和累加比较触发器30-2复位。
如图6b所示，对每个其余的被保护块重复上述的密钥验证操作，在密钥验证过程结束时，安全内存卡准备好开始上述的存储器操作。如果在这些操作期间，用户要把新的信息存在某个存储器块中，ACP10将执行图6C所示的操作序列。如图所示，被选块的地址将被装入地址寄存器计数器56中。采用常规的方式对由计数器56中最高地址位组指定的块进行擦除操作。在完成图3的框62的电路所示的擦除操作后，产生一个输出信号，把锁写允许触发器32设置为二进制的“1”状态。
接着，如图6C的框644所示，ACP10根据被存储的配置信息确定该被擦除块是否被保护。如果被保护，ACP10将执行一个启动指令。因为写锁允许触发器32被置位，它将修改启动指令的操作，使得二进制“0”被写入所选块的锁存储区的第一位位置(LMB0)上，而不是执行一次比较操作。接着，如框648和650所示，ACP10将执行若干步进指令，把由步进指令提供的密钥值位写入所选块的锁位位置，直到所有的位都被写上，其由检测7个连续的“1”位标识。在写操作结束时，ACP10执行一次结束指令，把锁写允许触发器32复位为二进制的“0”状态。另外，结束指令把和该块相关的ACM存储单元设置为二进制“1”状态，以便允许访问该块。如果根据配置信息该块不被保护，则通过复位锁写允许触发器32，任何指令的执行将禁止锁位的写入。接着，如图6C框654所示，ACP10执行启动指令，在常规的方式下操作，传送从所选块中读出的第0个锁位并将其选通到和该块相关的ACM存储单元中。
上面已经说明了本发明如何能够提供一种高度可制作和可程序设计的密钥验证系统。熟练的技术人员将认识到在不脱离本发明原理的情况下，能对本发明的最佳实施例进行许多改进。例如，本发明可用于不用类型的非易失性存储器和不同的接口等等。另外，本发明能用于其块尺寸很小的存储器，要求每个存储器可以有多个锁位，以便提供包括大的密钥，而不会显著地增加安全访问控制器的复杂性。
附录
附录I
信号描述符号      名称和功能A0-A16    存储器地址的地址输入。在写周期期间，地址被内部锁
      存。D00-D07   数据输入/输出：在存储器写周期期间输入数据和命令；
      在存储器和状态读周期期间输出数据。当芯片设有被选
      中或输出不允许时，数据引线是高态有效且浮动到三
      态断开。在写周期期间数据被内部馈存。CE  芯片使能：激活设备的控制逻辑、输入缓冲区、解码器和读出放
大器输入缓冲区、弹簧器和读出放大器。CE 低态有效，CE
高态不选择存储器设备并把功耗降至备用水平。
PWD断电：使设备处于深度断电方式。PWD为低态有效；
   PWD高态选通正常操作。PWD＝VHH允许对存储器
   块编程。当PWD低态有效时封锁擦除操作或写操作，
   以在功率变换期间提供数据保护。OE  输出使能：在读周期期间通过数据缓冲区选通设备的输出。OE
为低态有效。WE：写使能：控制对命令寄存器和阵列块的写。WE为低态有效。
地址和数据在WE脉冲的上升边缘被锁存。
Vpp擦除/程序电源：擦除陈列块或对每个块的字节编程。注
   意：当Vpp＜Vpp1 Max，存储器的内容不能改变。当
   Vpp为高电平时，可以进行编程；如果Vpp为低电平，存
   储器阵列54的功能如同只读存储器。
附录II
扩充指令表
命  令                第一总线周期                 第二总线周期
    操作    地址     数据    操作    地址   数据
Start(启动)_LWE＝0(1)Step(步进)-LWE＝0End(结束)-LWE＝0Start-LWE＝1Step-LWE＝1End-LWE＝1 写写写写写写 块(2)XXXX 31H32H33H31H32H33H 写写 XXXXXX LMB0(3)密钥数据位(4)XLMB0锁数据位(5)X
  (1)LWE为锁写使能。(2)地址的最高位组为块地址，其余位忽略。(3)LMB0为锁存储器陈列中的第一位。(4)被提供用于比较的1位密钥数据。(5)被提供用于写入的1位锁数据。
启动指令(31H)
该命令由ACP10执行一次以开始密钥验证操作。若该块不被保护(即第一锁位为“1”)，只需用该指令验证。当该指令被执行且锁写使能触发器处于设置状态，则把由该指令提供的位写入被指定的某个存储器块的第一锁位单元(Oth)。在这种情况下，地址的MSBs不被装入地址寄存器，因为被寻址的块和前面擦除操作的块相同。
步进指令(32H)
该命令对密钥位序列中的每一位执行一次。每个命令提供该密钥位序列的一位以和下一个顺序的锁位进行比较。当执行该指令后且锁写使能触发器在经过一次擦除操作后处于设置状态时，由该指令提供的位被写入到某个存储器块的指定锁位单元中。
结束指令(33H)
该命令由ACP10执行一次以关闭或完成密钥验证操作。它对累加比较触发器的状态取样，检测结束计数器，如果结果是正确的，使能对块的访问控制存储单元的设置。当执地该指令后且写锁位使能触发器处于设置状态时，则复位锁写使能触发器为二进制“0”状态，来终止锁位写操作，并设置该块的访问控制存储单元以提供访问。
虽然根据有关的规定和条例已经说明和描述了本发明的最佳形式，但在不脱离下面所附权利说明书说明的精神的前提下可以进行某些修改，并且在某些情况下本发明的某些特征可以得到优先的使用，而不必对庆于其他特征的使用。

Claims (20)

1.一种用于便携式主机的安全存储卡，所述存储卡包括：
一个与所述主机连接并用于向所述主机传送和从其接收地址、数据和控制信息的微处理器；
一条与所述微处理器连接的内部总线，用于传送地址、数据和用于规定所述卡将执行的存储器操作的控制信息；以及
至少一个非易失性可寻址存储器，与所述微处理器共同连接到所述内部总线上，用于接收所述地址、数据和控制信息；
所述存储卡的特征在于还包括：
一个微处理器可寻址的非易失性存储器，包含在所述微处理器中，用于存储包括若干预建立密钥值的信息，每个密钥值的长度不大于预定的位数；
所述至少一个非易失性可寻址存储器包括一个存储段和一个安全段，所述存储段包括被组织为若干块的非易失性存储阵列，每个块有多个可寻址的多位单元，预定数目的所述多个单元中的每一个中至少有一个预定的位单元被指定为存储密钥值的不同位的锁位单元，各锁位单元集中在一起提供一组顺序可寻址的锁位单元，用于存储所述预定数目的位，还有一个控制逻辑装置，用于执行所述的存储器操作，所述安全段连接所述控制逻辑装置和所述存储段，所述安全段包括：
具有多个可寻址存储元件的访问控制存储器，不同的元件被赋给所述非易失性阵列的所述数目的块中的每一个；以及
连接所述访问控制存储器、所述内部总线和所述控制逻辑装置的安全访问控制器，所述安全访问控制器响应从所述控制逻辑装置中接收到的信号，通过顺序比较每个所述密钥值的每个密钥位和存放在被指定块的所述一组锁位单元中的每个对应位而执行密钥验证操作，并产生一个输出信号，以打开所述多个可寻址存储元件中的一个，使得仅当所述的密钥验证操作被成功地执行时，能从所述块的对应一个中读出信息。
2.权利要求1的存储器卡，其中，所述安全段包括：
和所述非易失性存储器阵列、所述控制逻辑装置和所述内部总线连接的位比较逻辑装置，用于顺序比较所述一个密钥值的所述密钥位和存放在所述一组锁位单元中的所述每个对应位，所述位比较逻辑装置产生表示每次比较结果的第一输出信号；
和用于接收所述输出信号的所述位比较逻辑装置、所述控制逻辑装置和所述访问控制存储器连接的累加比较存储元件，所述累加器比较存储元件产生第二输出信号，表示在由所述位比较逻辑装置顺序执行的任一位比较操作中没有出现错误比较，以及
和所述非易失性存储器阵列、所述控制逻辑装置和所述访问控制存储器连接的结束计数器，所述结束计数器产生第三输出信号，表示存放在所述锁位单元组中的所有所述位都已经从所述存储器中被读出，所述第二和第三输出信号结合在一起，导致所述多个存储元件中的所述一个的所述打开。
3.权利要求2的存储器卡，其中，所述控制逻辑装置包括和所述存储器阵列和所述内部总线连接的地址锁存计数器和命令寄存器，分别存放从所述内部总线接收到的地址和命令，所述寄存器响应第一类命令，产生信号把所述累加比较存储元件设置为某个预定的状态，把所述结束计数器复位为“0”，把和所述命令相关的地址的最高位组装入所述地址锁存计数器，并使所述地址的中间位组为“0”。
4.权利要求3的存储器卡，其中，所述第一命令为一条启动指令，所述预定状态为二进制“1”状态，并且，其中的所述地址锁存计数器有多个存储段，以存放从所述启动指令中得到的所述地址的所述最高位组，所述中间位组和最低位组。
5.权利要求3的存储器卡，其中，所述命令寄存器仅当所述第一输出信号由所述位比较逻辑装置产生时才响应每个第二类命令，产生信号以便使结束计数器增1，从而在没有所述第一输出信号时把所述累加比较存储元件从所述的预定状态转换为另一种状态，并且当所述结束计数器超出了某个产生溢出条件的预定最大计数值时，复位所述的结束计数器。
6.权利要求5的存储器卡，其中，所述第二类命令对应一个步进指令，并且在其中，所述的最大计数值对应密钥值中所出现的表示密钥值结尾的预定数目个“1”位。
7.权利要求3的存储器卡，其中，所述命令寄存器响应第三类命令产生信号，当所述结束计数器已经达到最大的计数并且所述的累加比较存储元件处于所述的预定状态时，这些信号把由所述最高地址位组指示的所述访问控制存储元件中的一个设置为某个预定的状态。
8.权利要求7的存储器卡，其中，所述的第三类命令对应一条结束指令，并且其中，当所述结束计数器还没有达到所述的最大计数值或者所述的累加比较存储元件没有处在所述的预定状态时，所述的信号把所述的结束计数器和累加比较存储元件复位为“0”。
9.权利要求1的存储器卡，其中，所述存储段进一步包括连接到所述存储器的擦除控制装置，以对所述非易失性存储器阵列的所述多个块中的一个块进行选择性的块清除，并且在其中，所述安全段进一步包括和所述擦除控制装置和所述控制逻辑装置连接的锁写允许存储元件，所述锁写允许存储元件在完成每次选择性的块擦除操作后立即被转换到预定的状态，处于所述预定状态的所述锁写允许存储元件在其仍然保持在所述预定状态的时间周期内，禁止所述控制逻辑装置在所述非易失性存储器阵列上执行任何写操作。
10.权利要求9的安全存储器卡，其中，所述锁写允许存储元件响应把某个预定类型的命令送到所述内部总线的所述微处理机，从所述预定状态转换为另一种状态。
11.权利要求10的安全存储器卡，其中，所述预定类型的命令对应一条结束指令，其用来指示完成所述的选择性清除操作。
12.权利要求9的安全存储器卡，其中，存放在所述微处理机的所述可寻址非易失性存储器中的所述信息进一步包括被编码的配置信息，这些信息表示所述非易失性存储器的所述块中的哪一个将被保护，并且在其中，所述微处理机执行一序列预定的命令，把所述预先建立的密钥值中的一个的位写入到由所述配置信息表示为被保护的一个被擦除块的所述的串行地可寻址的一组锁位单元中。
13.权利要求12的安全存储器卡，其中，所述预定的命令序列包括第一类命令，用于把所述被擦除块的所述锁位单元组的第一锁位地址设置为某个预定的状态，来保证被顺序地装入到所述被擦除块的所述可寻址多位单元中的信息的保护。
14.权利要求13的安全存储器卡，其中，所述预定状态为二进制“0”状态，以要求顺序地装入所述被擦除块中的信息必须被擦除，以便复位所述的第一锁位地址，使能对所述信息访问，并且其中所述第一类命令是一个启动命令。
15.权利要求13的安全存储器卡，其中，所述预定的命令序列包括若干第二类命令，每个第二类命令使得所述各密钥值中一个的所述位中的不同位被顺序地写入所述组的其他锁位单元中，直到所述各密钥值中的所述一个的所有所述位已经被存储为止。
16.权利要求15中的安全存储器卡，其中，根据某个预定的协议模式对每个所述的密钥值编码。
17.权利要求15的安全存储器卡，其中，所述第二类命令是步进指令，并且所述第二类命令的所述数目对应被包含在所述密钥值中的位的数目。
18.权利要求15的安全存储器卡，其中，所述预定的命令序列包括作为所述序列中的最后一个命令的所述的预定命令，所述预定命令把所述访问控制存储器的所述多个可寻址存储元件中的一个置为某个预定的状态，使能对所述被擦除块的访问，以把信息装入所述的存储单元，由此完成所述的被选择块擦除操作。
19.权利要求16的安全存储器卡，其中，所述的预定协议模式包括预定数目的连续的二进制“1”位，以表示所述密钥值的结尾。
20.权利要求1的安全存储器卡，其中，存放在所述微处理机的所述可寻址非易失性存储器中的所述信息进一步包括被编码的配置信息，表示所述非易失性存储器的所述块中的哪一些将被保护，并且其中所述微处理机进一步包括根据所述配置信息对所述非易失性存储器阵列配置的命令，所述命令使得所述控制逻辑装置对由所述配置信息表示为被保护的所有所述块的第一锁位地址进行设置，把所述各密钥值中的对应密钥值的位写入到被表示为保护的所有所述块的锁位单地的所述组中并置为某个预定的状态，所述访问控制存储器的所有所述存储元件被分配给被保护块，由此，使信息能被装入其中，以完成所述非易失性存储器阵列的初始配置。
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