CN1087120C - 直接变频接收机 - Google Patents

Abstract

一种直接变频接收机，用D触发器锁存数字I、Q信号从同符号变为不同符号时的数字I信号，用另一D触发器锁存从不同符号变为同符号时的数字Q信号，将上述两触发器Q端输出与数字I、Q信号异或运算，获得解调输出。或用边沿检测电路检测数字Q信号符号变化点供给D触发器的时钟输入，将数字I信号供给其数据输入，检出边沿时取入数字I信号，再将D触发器Q端输出和数字Q信号供给“异门”，获得解调输出。该接收机有高灵敏度、高速接收优点。

Description

直接变频接收机

本发明主要涉及数字无线通信的直接变频接收机。

对于数字无线通信中的移频键控(FSK：Frequency Shift Keying)方式的接收机，近年来正在研究一种直接变频接收机以适合集成电路化结构。如，特开昭55-14701号公报中记载了直接变频接收机的一种结构。下面，参照图9简单说明已有技术的FSK接收机。

图16中，由天线1接收到的FSK信号作为经信号放大器2振幅放大后的FSK信号101同时供给混频器102、103。本振(本地振荡器的简称)104产生近似等于FSK信号101载波的频率，其输出经90度移相分配器105移相，分配成相位相互差90°的2个信号分别加给混频器102、103。在该例中，取供给混频器102的信号相位比供给混频器103的信号相位超前90°。混频器102的输出信号经低通滤波器106的频带限制获得同相基带信号(I信号)108。而混频器103的输出信号经低通滤波器107的频带限制获得正交基带信号(Q信号)109。I信号108与Q信号109相互相位正交，且由FSK信号的上下移频产生的相位延迟存在相互反向的关系。

这里，相对于I信号108而言，Q信号109的相位超前时的数据为“High”(1)，滞后时数据为“Low”(0)。I信号108、Q信号109分别用限幅放大器110、111限幅放大，获得数字化的I信号(数字I信号)112和数字化的Q信号(数字Q信号)113。然后，数字Q信号113输入D触发器电路901的D输入端，而数字I信号112输入时钟输入端，D触发器电路901的输出信号经低通滤波器902频带限制，滤除噪声等引起的部分信号变动，从而获得最终的解调输出。

直接变频接收机，因具有适合集成电路化的小型、轻巧的结构，正不断地用于移动通信的终端。目前，由于无线移动通信中的通信容量要求越来越大，所以需要进行通信数据速率高速比、通信频率窄带化。在FSK调制信号中，把数据速率与FSK频率偏移的比值定义为调制指数，以往主要使用调制指数为5以上的FSK调制形式，而现今则使用3以下调制指数的高速FSK调制形式。

在上述已有的直接变频接收机结构中，因只能用数字I信号的上升沿判别数据，所以在出现数字I信号的上升沿之前，即使二进制位数据发生变化也不能检测数据的变化。因此，数据判别发生迟后。再有，因噪声等影响，使数字I信号发生变动，并使数据判别出错的情况下，则会在下一数字I信号的上升沿出现之前，判别结果一直出错，因而存在经低通滤波器的最终输出结果错误概率高的问题。上述问题，调整指数越小越严重。

在已有技术例所示的直接变频接收机结构中，对2以下调制指数的高速、窄带的FSK形式进行解调时，因I、Q信号间相位检测中的延迟，很难进行正确解调。

另外，在上述本振信号发生频率漂移情况下，也会因相位检测中的延迟而使接收特性大为劣化，因此存在信号源中要求频率准确度高的问题。

本发明是为了解决上述问题，其目的在于，通过I、Q两信号符号变化时进行数据判别，尽可能减小由原数据变化点进行判别的延迟，并减小噪声引起数据变动的影响，从而提高调制指数低的FSK信号的接收灵敏度。

本发明再一目的在于提供这样一种直接变频接收机，该接收机能接收已有技术数字式解调系统不能接收的高速FSK信号，同时提高了对本振信号频率漂移的容许能力，能用数字电路元器件实现构成要素，容易集成化，且集成电路(IC)化的接收机小巧且价格亦低。

为实现上述目的，本发明的直接变频接收机具有：生成与FSK信号载波大致相等频率的本地振荡器；对本地振荡器输出进行移相分配输出相互相位差90°的同相信号和正交信号的90°相位分配器；将FSK信号和同相信号进行混频的第一混频器；对第一混频器输出进行频带限制的第一低通滤波器；对第一低通滤波器的输出进行限幅放大的第一限幅放大器；对FSK信号和正交信号进行混频的第二混频器；对第二混频器的输出进行频带限制的第二低通滤波器；对第二低通滤波器的输出进行限幅放大的第二限幅放大器；对第一限幅放大器的输出和第二限幅放大器的输出进行异或运算后输出的第一异或电路；将第一异或电路的输出作为时钟输入并将第一限幅放大器的输出作为D输入的第一D触发器电路；对第一异或电路的输出进行反相后输出的第一反相电路；将第一反相电路输出作为时钟输入并将第二限幅放大器的输出作为D输入的第二D触发器电路；对第一限幅放大器的输出和第二D触发器电路的Q端输出进行异或运算后输出的第二异或电路；对第二限幅放大器的输出和第一D触发器电路的Q端输出进行异或运算后输出的第三异或电路；对第二异或电路和第三异或电路的输出进行异或运算后输出的第四异或电路。

又，本发明的结构也可有对第四异或电路的输出进行频带限制的第三低通滤波器。

又，本发明也可作成取消第一反相电路、第二D触发器电路、第二异或电路和第三异或电路的结构。

又，本发明也可作成模拟处理数字电路进行的处理的结构。

又，本发明的结构也可设有：将第一异或电路的输出进行F/V(频率-电压)变换的F/V变换电路，以及对F/V变换电路的输出与阈值的大小进行判别的阈值判别电路。

本发明的直接变频接收机还可这样构成即根据I、Q信号的正交性，由取入I信号符号变化点上的Q信号的符号，使Q信号相移90°后的信号与I信号的符号进行比较，获得第1解调结果；同样，由取入Q信号符号变化点上的I信号的符号，使I信号相移90°后的信号与Q信号的符号进行比较，获得第2解调结果；将上述第1、第2解调结果经过按优先顺序输出解调结果的优先信号判定电路，获得最终解调结果。上述直接变频接收机与已有结构的相比，缩短了符号判别中产生的延迟时间。

按照本发明的上述结构，用90°移相分配器对与接收到的FSK信号的载波信号频率大致相等的本振输出进行移相，并分配成相互差90°相位的同相信号和正交信号，一路用第一混频器对同相信号和FSK信号进行混频，并用第一低通滤波器进行频带限制，获得同相基带信号(I信号)，再经第一限幅放大器形成数字I信号。又在另一路中，用第二混频器对正交信号和FSK信号进行混频，并在第二低通滤波器中进行频带限制，获得正交基带信号(Q信号)后，经第二限幅放大器形成数字Q信号。用第一异或电路输出数字化后的I信号和Q信号异或运算后的信号。

在第一D触发器电路中，用第一异或电路的输出作为时钟信号，保持并输出数字I、Q信号从相同符号变为不同符号时的I信号。

又在第二D触发器电路中，用第一异或电路的反相输出作为时钟信号，保持并输出数字I、Q信号从不同符号变为相同符号时的Q信号。

在第二、三、四异或电路的组合中，当数字I、Q信号从同符号变为不同符号时，若变化的是I信号，则判断为I信号相位超前Q信号，第四异或电路输出为0，若不是，则输出1。

又，当I信号、Q信号从不同符号变为同符号时，若变化后的是Q信号，则判断为Q信号相位迟后I信号，第四异或电路输出为Low(0)，若不是，则输出为High(1)。根据情况，用第三低通滤波器限制所得输出的频带，滤除噪声等引起的部分输出变动，从而能解调接收到的FSK信号。

本发明通过上述结构，缩短了符号判别中的检测延迟时间，所以能以更高的速率接收窄频带的FSK信号。而且，与已有技术的FSK接收机相比，本发明的接收机具有更高的灵敏度，且对于本振频率漂移有较大的容许能力。

再有，本发明中的优先信号判定电路适用于已有的2路结构的直接变频接收机中的解调信号合成部，因此能很容易获得上述效果。

另外，本发明的结构比较简单，能用数字信号处理电路来实现，所以能容易将解调器整体集成电路化，同时使接收机小型化并省电。

下面结合附图详细说明本发明的实施例。

图1为本发明第1实施例中的直接变频接收机的电路系统图；

图2为上述实施例中的各部分波形图；

图3为上述实施例中符号变化与解调输出的对应图；

图4为本发明第2实施例中直接变频接收机的电路系统图；

图5为第2实施例中各部分波形图；

图6为本发明第3实施例中直接变频接收机的电路系统图；

图7为第3实施例中各部分的波形图；

图8为本发明第4实施例中直接变频接收机的电路系统图；

图9为本发明第5实施例直接变频接收机的主要组成部分连线图；

图10为本发明第5实施例直接变频接收机主要部分的波形图；

图11表示本发明第5实施例直接变频接收机中作为主要部件的边沿检测电路结构的电路系统图；

图12表示本发明第5实施例直接变频接收机中作为主要部件的边沿检测电路的又一结构电路系统图；

图13为本发明第6实施例直接变频接收机主要组成部分连线图；

图14为本发明第7实施例直接变频接收机的主要组成部分连线图；

图15表示本发明第7实施例直接变频接收机中作为主要部件的优先信号判定电路结构的电路系统图；

图16为已有技术的直接变频接收机的概示图。

实施例1

下面，参照附图说明本发明第1实施例。

图1中，101为FSK信号，102、103为混频器，104为本地振荡器(下面简称为“本振”)，105为90°移相分配器，106、107为低通滤波器，108为I信号，109为Q信号，110、111为限幅放大器，112为数字化后的I信号，113为数字化后的Q信号，以上与已有技术例结构相同。

114、115、116、117为输出两个输入的异或运算结果的异或电路、118、119为D触发器电路，该电路在时钟输入信号上升时保持D输入状态并作为Q输出；120为输出输入信号的反相信号的反相电路；121为滤除高频成分的低通滤波器；122为解调输出端。又，也可作成不设低通滤波器的结构。

在如上构成的直接变频接收机中，从接收到的FSK信号101获得数字I信号112和数字Q信号113的基本动作与已有技术例的相同。

下面参照图2，说明用所得的数字I信号112和数字Q信号113进行解调的动作。

用异或电路114对数字I信号112和数字Q信号113进行异或运算，然后一方面供给D触发器电路118的时钟输入，另一方面供给反相电路120进行反相运算后，供给D触发器电路119的时钟输入。

D触发器电路118取数字I信号112作为D输入，D触发器电路119取数字Q信号113作为D输入。异或电路114的输出，当数字I信号112和数字Q信号113的符号相同时为Low(0)，不同时为High(1)。因此，在D触发器电路118中，当数字I信号112与数字Q信号113的符号从同符号变为不同符号时，保持D输入的数字I信号112并作为Q端输出。又，在D触发器电路119中，当数字I信号112和数字Q信号113的符号从不同符号变为相同符号时，保持D输入的数字Q信号113并作为Q端输出。

逻辑异或电路115对D触发器电路119的Q输出和数字I信号进行异或运算，并供给异或电路117。而异或电路116对D触发器电路118的Q输出和数字Q信号113进行异或运算，然后供给异或电路117。

这里，先说明数字I信号112和数字Q信号113的符号开始从相同符号变为不同符号时的动作。

此时，能判断为符号变化的信号方，其相位超前。因数字I信号112和数字Q信号113的符号从相同符号变为不同符号，所以异或电路114的输出变成1，D触发器电路118的时钟输入上升，作为D输入的数字I信号112从Q端输出。这里，D触发器118的时钟输入的上升时间，与数字I、Q信号发生符号变化的时间相比，存在异或电路114中产生的延迟，所以D输入的变化与锁存时间不会同时出现，Q端输出数字I、Q信号变为不同符号后的数字I信号的符号。因此，异或电路116因对变为符号不同后的数字I信号112和数字Q信号113进行异或运算，所以其输出变为1。再有，D触发器电路119因时钟未出现上升而仍旧保持同符号时的Q输出。因此，异或电路115根据从相同符号变化为不同符号时，变化的是数字I信号112还是数字Q信号113，而输出不同。若变化的是数字I信号，则因异或电路115的输入为不同符号，所以输出为1。相反，若变化了的是数字Q信号，异或电路115的输入信号因仍旧为同符号时的那样双方都未变化，所以其输出如下文所述，成为0。

从上述可见，从同符号变化为不同符号的是数字I信号时，异或电路117的输入都为1，其输出为0。这种情况与I信号相位超前Q信号时的输出相一致。再，变化了的是数字Q信号时，异或电路117的输入变成1和0，其输出为1。这种情况与Q信号相位超前I信号时的数据相一致。

下面说明数字I信号112和数字Q信号113的符号从不同符号变为相同符号时的动作。

此时能判断为符号变化的信号方，其相位迟后。异或电路114因符号从不同变为相同而输出为0，经过反相电路120，D触发器电路119的时钟输入上升，因而D端输入的数字Q信号113作为Q端输出。所以，在异或电路115中，对构成同符号的数字I信号112和数字Q信号113进行异或运算，其输出为0。在D触发器电路118中，因时钟未上升而Q端保持其原先不同符号时的输出。所以，异或电路116根据从不同符号变化成相同符号的是数字I信号112还是数字Q信号113，而有不同的输出。若变化的是数字I信号，异或电路116因其输入信号仍为不同符号时的那样两方都未变化，所以其输出如先前所述仍为1。反之，若变化的是Q信号，则异或电路116的输入为相同符号，输出为0，由上可见，从不同符号变为相同符号的是I信号时，异或电路117的输入一为0，一为1，所以输出为1。这种情况与I信号相位迟后Q信号时的数据一致。若变化的是数字Q信号，则异或电路117的输入都为0，其输出为0。这种情况与Q信号相位迟后I信号时的数据一致。

下面说明因噪声等的影响而使数字I信号112和数字Q信号113两者同时变化时的动作。数字I、Q两信号同时变化时，因异或电路114的输出未变化，所在D触发器电路118、119的Q输出也未变化。“异”电器115、116数字I、Q信号都变化而都反转，但异或电路117的输出未变化。这样，若在数字I信号、Q信号同时发生变化的情况下，则仍保持变化前的状态。

如上那样，异或电路117的输出，当数字I信号112的相位超前数字Q信号113时为0，迟后时为1，通过低通滤波器121滤除噪声引起的部分变动，从而获得解调输出122。图3为数字I信号112和数字Q信号113的符号变化与解调输出的对应关系图。

如上所述，按照本实施例，由于用数字I信号和数字Q信号的符号从同符号变为不同符号、或从不同符号变为同符号时的值获得解调输出，所以与已有技术例相比增加了每一符号的数据判别次数，减小了判别原数据变化点的延迟，并且因减少了噪声等引起数据变动的影响，从而能提高调制指数低时FSK信号的接收灵敏度。

虽然本实施例是以I信号相位超前Q信号时为0，迟后时为1进行了说明，但不限于此，很容易类推到，在1和0的定义相反时，只要在异或电路117与低通滤波器121之间设一反相电路就可以了。

实施例2

下面参照附图说明本发明第2实施例。

图4中，与图1结构不同点在于，除去了异或电路115、116，D触发器电路119和反相电路120，异或电路117的一输入端是数字Q信号113，而另一输入端是D触发器电路118的Q输出，并且设有为滤除低通滤波器121输出中DC成分的高通滤波器401。高通滤波器201，在本实施例中是由电容器402和电阻403构成的RC滤波器。其它结构部分与图1的相同。

下面说明上述结构的直接变频接收机中用数字I信号112和数字Q信号113进行解调的动作。

异或电路114对数字I信号112和数字Q信号113进行异或运算，当数字I信号112和数字Q信号同符号时输出0，不同符号时输出1。在D触发器电路118中，异或电路114的输出作为时钟输入，且数字I、Q信号112、113的符号从同符号变为不同符号时时钟上升，并将此时的数字I信号112作为D输入进行保持，再输出到Q输出端上。

数字I信号112与数字Q信号113从同符号变为不同符号时，异或电路117的两输入相互必定是不同的符号，其输出为1。接着，数字I、0信号从不同符号变成同符号时，若变化的是数字I信号112，则因异或电路117的两输入未变化，仍为不同符号，输出仍为1。若变化的是数字Q信号113，则异或电路117的两输入从不同符号变成同符号，输出为0。因此，异或电路117的输出如图5(117)所示，并通过低通滤波器121积分和高通滤波器201滤除DC分量，获得如图5(122)所示的解调输出。

如上所述，按照本实施例，由于用数字I、Q信号和两符号从同符号变成不同符号时的数字I信号的符号获得解调输出，所以比已有技术例增加了每一符号的数据判别次数，从而减小了判别原数据变化点的延迟，并且由于减小了噪声引起的数据变动，从而能提高接收灵敏度。但在本实施例中，每一符号的数据判别次数为实施例1的一半，且只要是调制指数高到某种程度的FSK信号就能可靠接收，还能减少电路结构的元件。

在本实施例中，虽作成取消D触发器电路119的结构，但并不限于此，也可取消D触发器电路118而用D触发器电路119来取代，并将D触发器电路119的Q输出加给异或电路117的一输入端，将数字I信号112加给另一输入端，再设置使异或电路117输出反相的反相电路。

又，在本实施例中，虽用异或电路114的输出作为D触发器电路的时钟输入，但并不限于此，也可作成这样的结构，即设置使异或电路114输出反相后作为时钟供给的反相电路，且D触发器电路保持数字I信号112和数字Q信号113从不同符号变为同符号时的D输入，并将其作为Q输出。

实施例3

下面参照附图说明本发明第3实施例。

图6中，101为FSK信号，102、103为混频器，104为本振，105为90°移相分配器，106、107为低通滤波器，108为I信号，109为Q信号，以上结构与图1的相同。

601、602、603、604为两输入信号相乘后输出的模拟乘法器，605为保持输出控制信号极性从负变为正时的输入信号的保持电路，606为保持输出控制信号极性从正变为负时的输入信号的保持电路，607、608、609为将输入信号延迟相当于接收的FSK信号101移频π/4相位的时间的延迟电路，610为滤除高频成分的低通滤波器。

参照图7说明上述结构的直接变频接收机中使用I信号108和Q信号109进行解调的动作。

I信号和Q信号，频率都等于接收的FSK信号101的移频，相位相互差90°，通过在模拟乘法器601中将I、Q信号相乘，其输出端上获得2倍移频的频率。延迟器607延迟一段相当于所得2倍频率信号π/2相位的时间，也即相当于接收的FSK信号101移频π/4相位的时间。保持电路605将延迟器607延迟的信号作为控制信号输入，并保持控制信号的极性从负变正时的I信号108，加给模拟乘法器603。另一方面，保持电路606将延迟器607延迟的信号作为控制信号输入，并保持控制信号的极性从正变负时的Q信号109，加给模拟乘法器602。模拟乘法器602将由延迟器608延迟与延迟器607相同时间的I信号和保持电路606的输出相乘。另一方面，模拟乘法器603将由延迟器609延迟与延迟器607相同时间的Q信号和保持电路605的输出相乘。模拟乘法器604将模拟乘法器602的输出和模拟乘法器603的输出相乘，经低通滤波器610滤除高频成分获得解调输出122。

如上所述，按照本实施例，由于模拟处理实施例1中数字电路进行的解调动作，所以可不用限幅放大器110、111。

实施例4

下面参照附图说明本发明第4实施例。

图8中，102、103为混频器，104为本振，105为90°移相分配器，106、107为低通滤波器，108为I信号，109为Q信号，110、111为限幅放大器，112为数字化了的I信号，113为数字化了的Q信号，121为低通滤波器，114、115、116、117为异或电路，118、119为D触发器电路，120是反相电路，122为解调输出，以上结构与图1的一样。

与图1不同点在于，相对于4值FSK信号801设有：输出与异或电路114输出信号频率成比例的电压的频率电压变换电路(F/V变换电路)802，以及对F/V变换电路802的输出进行阈值判别的阈值判别电路803。

F/V变换电路802如由：检测输入信号上升、下降沿的边沿检测电路804，位于边沿检测部的产生一定时间宽度脉冲的脉冲波发生电路805，和对所得脉冲波积分的低通滤波器806等构成。边沿检测电路804可用如对输入信号进行微小时间延迟的延迟电路807和异或电路808构成。

在上述结构的直接变频接收机中，通过从接收的4值FSK信号801判别移频(频率偏移)方向，即判别移频是在载频的正侧还是负侧，来解调1位(bit)数据。该解调的动作，与实施例1的一样。下面说明判别接收的4值FSK信号移频，对剩下的另1位数据进行解调的动作。

与实施例1一样，所得数字I信号112和数字Q信号113的频率相同，相位相差90°。异或电路114利用异或运算，等价进行数字I信号112和数字Q信号113相乘的运算，其输出中含有FSK信号801 2倍移频的频率成分。因此，通过用F/V变换电路802将移频量变换成电压，用阈值判别电路803对移频量进行阈值判别，从而获得对应于移频量的1位解调输出809。

下面说明F/V变换电路802的动作。异或电路114的输出一方面经延迟电路807延迟微小时间后供给异或电路808、另一方面直接供给异或电路808。异或电路808在异或电路114输出符号变化时输出微小时间的High(1)。也即检测异或电路114输出的边沿。脉冲波发生电路805在检测到边沿时刻上产生一定时间宽度的脉冲，经低通滤波器806积分，获得与脉冲波密度成比例的电压。因此，异或电路114输出的频率变换成电压。

如上所述，按照本实施例，通过对应于移频方向的1位数据判定和对应于移频量的1位数据解调，能够对4值FSK信号进行解调。

在本实施例中，虽然说明了4值FSK信号的解调，但不限于此，很容易类推到，只要变更阈值判定电路就能进行多值FSK信号的解调。

按照如上所述的本发明，由于用数字化了的I、Q信号从同符号变为不同符号或从不同符号变为同符号时的值获得解调输出，所以比已有技术增加每一符号的数据判别次数，减小了判别原有数据变化点的延迟，且因减小了噪声引起数据变动的影响，所以能提高接收调制指数低的FSK信号时的接收灵敏度。

实施例5

下面，参照图9、图10说明本发明第5实施例。图9为本发明第5实施例直接变频接收机的主要部分电路系统图。

图9中，1是天线，2是被接收信号的放大器，3是放大器2振幅放大后的FSK信号，4是产生与接收FSK信号3载波大致相等频率的本振信号5的本地振荡器(简称：本振”)，6是对本振信号5相移90°的90°移相器，7是对接收FSK信号3和本振信号5的输出信号进行混频的第1信号混频电路，8是对接收FSK信号3和90度移相器6的输出信号进行混频的第2信号混频电路，9、10是限制第1、2信号混频电路7、8输出信号频带仅提取所需要的FSK调制分量的低通滤波器，11、12是经低通滤波器9、10提取后的I、Q基带信号，13、14是将I、Q基带信号11、12二值化后输出信号15、16的第1、2限幅放大器，17是检测信号16的符号变化点的第1边沿检测电路，18是输出信号19的D型触发器，它将信号15作为其数据输入，而将边沿检测电路17的检测信号作为其时钟输入，20是从信号19和信号16异或运算获得解调结果21的第1″异″运算电路。

图10中，(a)为发送信号，(b)-(g)为在上述结构接收机内部解调过程中的各信号波形例，分别对应于图9中所示的(b)-(g)点。

下面说明上述结构中的动作。

首先，放大器2放大接收天线1接收到的FSK调制信号的振幅，供给混频器7、8。这里，第1本振4产生的与FSK调制信号载波大致相等频率的本振信号5在混频器7中与FSK信号一同混频后，经低通滤波器9限制频带，获得仅包含FSK调制分量的信号11。

该信号11通常称为I信号。再有本振信号5经90度移相器6相移90度后，同样用混频器8与FSK调制信号3混频，经低通滤波器10限制频带，获得具有与信号11相同的FSK调制分量的信号12。通常信号12称为Q信号。

图10(a)为发送信号，图10(b)、10(c)分别为I信号11、Q信号12的信号波形例。已知I信号11和Q信号12相位相互正交，它们的相位滞后关系具有随发送信号的符号变化而反转的特性。

I信号11和上述Q信号12相位正交。因此，它们的二值化后的信号15、16(图10(d)(e))通常也保持90°的相位差，信号16的符号变化点，与上述信号15的符号变化点相比，在偏离90°的时刻上发生。因此，通过在信号16的符号变化点上取入信号15的符号，可得信号15的虚拟90°相位滞后的二值信号19。也即，边沿检测电路17检测信号16符号变化点时产生窄脉冲，作为第1触发器18的时钟信号，借此在信号16的符号变化点上取入信号15作为输出，从而获得信号15的虚拟90度相位滞后信号19。

这里，在Q信号12比I信号11滞后90度时，将信号15的90度滞后信号19(图10(f))与信号16构成同相，这样在第1异或运算电路20中的相位比较结果21(图10(g)为零。反之，在Q信号12比I信号11超前90度时，信号16比将信号15延迟90度的信号19超前180度，两者反相，所以此时第1异或运算电路20中的相位比较结果21为1。通过这些运算，能检测因发送数据符号变化产生的I、Q信号间的相位关系，如上所述，该结果能检测发送信号的符号变化，也即能进行解调。

下面，参照图11、图12说明用于接收机结构的边沿检测电路17的具体电路例。

图11为边沿检测电路17的第1实施例电路图。

图11中，40为异或运算电路，41为电阻元件，42为电容元件。异或运算电路40的两输入端中，一端加边沿检测电路17的输入信号，另一端经电容元件42接地。异或运算电路40的输入端之间设有电阻元件41，它与电容42构成信号延迟电路。按照该结构，当边沿检测电路17的输入信号发生符号变化时，则由电阻元件41和电容元件42延迟的信号加给异或运算电路40设有电阻和电容元件的输入端，而另一输入端上符号变化不会产生延迟。

因此，在延迟时间中，上述异或运算电路40的两输入端符号不同，从而产生边沿检出的信号。

图12为边沿检测电路第2实施例的电路图。

图12中，43为异或运算电路，42为偶数个信号反相电路。图12实施例用偶数个信号反相电路42替换了图11中的边沿检测电路17中由电阻和电容元件构成的延迟电路，其动作与图11结构例的相同。

通常由集成电路构成电容元件往往比较困难，所以采用图12的边沿检测电路容易集成电路化。

实施例6

下面，参照图13说明本发明第6实施例。图13为本发明第6实施例直接变频接收机主要部分的电路系统图。

图13中，1是天线，2是接收信号的放大器，3是经放大器2振幅放大后的接收FSK信号，4是产生本振信号5的本地振荡器，该信号5的频率与接收FSK信号3载波频率大致相等。6是将本振信号5的相位相移90度的90度移相器，7是对接收信号3和本振信号5的输出信号进行混频的第1信号混频电路，8是将接收FSK信号3与90度移相器6的输出信号相混频的第2信号混频电路，9、10是限制第1、2信号混频电路7、8输出信号频带并仅提取所需FSK调制分量的低通滤波器，11、12为经低通滤波器输出的I、Q基带信号，13、14是输出将I、Q基带信号11、12二值化后的信号15、16的第1、2限幅放大器，17是检测信号16的符号变化点的第1边沿检测电路，18是将信号15作为数据输入将边沿检测电路17的检测信号作为时钟输入并输出信号19的D型触发器，20是根据信号19和信号16的异或运算获得解调结果21的第1异或运算电路，上面的结构与图9的相同。

图13中与图9的不同点在于新设有：检测信号15符号变化点的第2边沿检测电路23；将信号16作为数据输入将第2边沿检测电路23的输出信号作为时钟输入的D型触发器24；获得D型触发器24输出信号和信号15的异或运算结果27的第2异或运算电路；将信号21作为“+”输入、信号27作为“-”输入，获得最终解调结果29的加减运算电路28。

图13所示第6实施例的解调动作大致与图9结构的相同，下面，用图10说明其不同点。

在第5实施例中，由于用D型触发器18检测Q信号(图10(e))符号变化点上的I信号(图10(d))的符号，所以能获得将I信号(图10(d))虚拟延迟90度的信号(图10(f))，通过与Q信号(图10(e))比较获得解调结果(图10(g))。

也即，在图9结构中仅检测Q信号符号变化点上的I信号和Q信号的相位关系。这当中，I信号和Q信号是相位相差90度的同一频率的信号，因而能通过将第5实施例中所述的I信号和Q信号交错，在I信号符号变化点上检测I信号和Q信号的相位关系。这样，能够检测I信号和Q信号交互产生的符号变化点上的各个相位关系，因此可使相位检测中的延迟时间减少约一半。

图13构成中，除第5实施例中的动作外，还有，边沿检测电路23检测到I信号11的符号变化点时产生窄脉冲，作为第2触发器24的时钟输入，在二值化的I信号15(图10(d))的符号变化点上取入二值化后的Q信号16(图10(e))作为输出，从而获得将信号16(图10(e))虚拟延迟90度的信号25(图10(h))。然后，用信号25(图10(h))和信号15(图10(d))的异或运算电路26进行符号比较，获得第2解调结果27(图10(i))。

也即，Q信号12比I信号11滞后90度时，将Q信号12二值化后的信号16虚拟延迟90度，形成信号25，它比将I信号11二值化后的信号15延迟180度，相位相反，在第2异或运算电路26中的相位比较结果27为1。

反之，在Q信号12比I信号11超前90度时，将信号11延迟90度的信号与信号16同相，此时，第2异或运算电路26中的相位比较结果27为零。通过这些运算，能检测随发送数据符号变化的I、Q信号间的相位关系。

然而，由此获得的第2解调结果27中的正负关系与第1解调结果21相反，因此在加减运算电路28中取相反符号后合成，获得最终解调结果29(图10(j))。

用上述结构进行解调，在I信号11和Q信号12交互发生的符号变化点上不断更新解调结果，因此与实施例1中情况相比，I信号11和Q信号12中的相位检测次数大约增加一倍，所以解调中的相位检测延迟、即解调误差大致减少一半。

由于解调误差的减少关系到直接接收灵敏度的提高，所以能改善接收灵敏度。再有，因减小了解调中相位检测的延迟量，从而能接收高速率的FSK信号。

实施例7

下面，参照图14说明本发明第7实施例。图14为采用本发明第7实施例FSK解调器的接收机主要部分电路系统图。

图14中，1为天线，2为接收信号的放大器，3是经放大器2振幅放大后的接收FSK信号，4是产生本振信号5的本地振荡器，该信号频率与接收FSK信号3的载波频率大致相等，6是将本振信号5相移90度的90度移相器，7是对接收FSK信号3和本振信号5的输出信号混频的第1混频电路，8是对接收FSK信号3和90度移相器6的输出信号混频的第2混频电路，9、10是限制第1、2混频电路7、8输出信号带宽仅输出所需FSK调制分量的低通滤波器，11、12是低通滤波器9、10输出的I、Q基带信号，13、14是输出将I、Q基带信号11、12二值化后的信号15、16的第1、2限幅放大器，17是检测信号16符号变化点的第1边沿检测电路，18是将信号15作为数据输入将边沿检测电路17的检测信号作为时钟输入并输出信号19的第1D型触发器，20是利用信号19和信号16的异或运算获得第1解调结果21的第1异或运算电路，23是检测信号15中符号变化点的第2边沿检测电路，24是将信号16作为数据输入将第2边沿检测电路23的输出信号作为时钟输入的第2D型触发器，26是对第2D型触发器24的输出信号25和信号15进行异或运算后获得第2解调结果27的第2异或运算电路，以上结构与图13的相同。

图14结构中与图13结构的不同点在于，代替加减运算电路28的有：将第2解调结果27的符号反相的符号反相电路30，和按照第1解调结果21和符号反相电路30的输出信号中优先(早到)顺序输出信号的优先(早到)信号判定电路31，而且获得最终解调结果32。

图14所示第7实施例中的解调动作大体上与图13结构相同，下面用图10说明其不同点。

如第6实施例中说明的那样，第1解调结果21(图10(g))和第2解调结果27(图10(i)反相，在此，用上述符号反相电路30将第2解调结果27反相，使之具有一致性，并随同第1解调结果21加给优先信号判定电路31。第1解调结果和第2解调结果会使解调结果交替变化，所以发送信号中符号变化时，先检测一个，再检测另一个。因此，在发送符号变化后仅检测第1、2解调结果中的一个时，因解调结果相反而在第6实施例最终解调结果中出现符号不确定区域。

设置优先信号判定电路31是为了抑制在上述解调结果中产生符号不确定区，当两输入信号符号相同时输出与输入信号相同符号的信号。然而当两输入信号中一个符号发生变化时，则检测到符号变化的信号占先使输出符号变化。通过这一动作使图10(j)所示第6实施例获得的最终解调结果符号变化点上的符号不确定区消失，因而减小了解调结果中的判定延迟。

图15是优先信号判定电路31具体电路结构实施例。

图15中，45是将优先信号判定电路的两输入信号作为输入信号、对任一个输入信号中的符号变化进行检测的异或运算电路，46是对异或运算电路45的输出信号进行反相的符号反相电路，47是将优先信号判定电路31的两输入信号中的任一个作为数据输入而将符号反相电路46的输出信号作为时钟输入的D型触发器，48是将异或运算电路45的输出信号作为一输入的异或运算电路，它用于当检测出优先信号判定电路31两输入信号中任一个符号变化时将D型触发器47的输出信号反相。

图15所示(g)、(i)信号，如上所述，一个信号接着另一个信号发生符号变化。图15中，图示了(g)信号符号变化后(i)信号符号发生变化时的情况。下面按照(g)、(i)信号的变化顺序说明动作。

1)接在(g)信号符号之后(i)信号变化时，异或运算电路45的输出信号(k)变成0，符号反相电路46的输出信号变成1。此时D型触发器47因时钟输入端上输入上升脉冲而输出数据输入的符号作为输出信号(1)。然后，由于异或运算电路48的输入信号(k)为0，其输出信号(m)中输出与输入信号(l)相同符号的信号。也就是说与输入(g)和(i)符号相同。

2)仅发生(g)信号符号变化时，“异”45的输出信号(k)变为1，而异或运算电路48输出与输入信号(l)的符号相反的信号。也就是说与变化后的(g)信号符号相同。接在(g)信号之后发生(i)信号变化的情况如1)中所述。

根据以上动作，输出(g)、(i)信号中先变化的信号的符号。因此，图15(m)中所示优先信号判定电路31的输出信号由于不存在图10(j)所示解调结果中的符号不确定区，所以解调结果中的解调误差也小。

在接收调制指数5以上速度比较慢的FSK信号情况下，第6、第7实施例所述结构在性能上没有大的差别。然而，在接收像调制指数在3以下的高速FSK信号时，若不用本实施例所示结构，则会导致性能劣化。

再有，如上所述因减小了解调中的延迟误差，所以也有利于对本振信号频率漂移的容许能力。

如上所述，按照本发明，在直接变频接收机结构中，能接收已有数字式解调方式所不能的高速FSK信号。同时能提高对本振信号频率漂移的容许能力。再有，组成要素能用数字电路元件实现，所以容易集成化，且IC化的接收机小巧、价格低，工业应用价值大。

Claims (13)

1.一种直接变频接收机，具有：频偏受调制的移频调制信号，产生与该移频调制信号的载波大致相等频率的本地振荡器，对所述本地振荡器输出信号进行分配、相移成相互相位差90°、并输出相位相对超前信号(同相信号)和相位相对迟后信号(正交信号)的90°移相分配器，对上述移频调制信号与上述同相信号进行混频的第1混频器，对上述第1混频器输出信号进行频带限制使同相基带信号分量通过的第1低通滤波器，对上述同相基带信号限幅放大后作为数字信号输出的第1限幅放大器，对上述移频调制信号和上述正交信号进行混频的第2混频器，对上述第2混频器输出信号进行频带限制使正交基带信号分量通过的第2低通过滤波器，对上述正交基带信号限幅放大后作为数字信号输出的第2限幅放大器；其特征在于，还具有：对上述第1限幅放大器输出和上述第2限幅放大器输出进行异或运算后输出的第1异或电路；取上述第1异或电路输出为时钟输入，取上述第1限幅放大器输出为其D端输入，并当时钟输入上升时保持D端输入状态作为Q端输出的第1D触发器电路；反相输出上述第1异或电路输出的第1反相电路；取上述第1反相电路输出为时钟输入，取上述第2限幅放大器输出为D端输入，并当时钟输入上升时保持D端输入状态作为Q端输出的第2D触发器电路；对上述第1限幅放大器输出和上述第2D触发器电路Q端输出进行异或运算后输出的第2异或电路；对上述第2限幅放大器的输出和上述第1D触发器电路Q端输出进行异或运算后输出的第3异或电路；对上述第2异或电路输出和上述第3异或电路输出进行异或运算后输出的第4异或电路。

2.如权利要求1所述的接收机，其特征在于，可进一步设置：对第4异或电路输出进行频带限制，滤除噪声等引起的部分符号变动后作为解调输出的第3低通滤波器。

3.如权利要求1所述的接收机，其特征在于，可进一步去除第2D触发器电路、第1反相电路、第二异或电路和第3异或电路，将第2限幅放大器的输出加给第4异或电路输入端的一端，将第1D触发器电路的Q端输出加给上述输入端的另一端，并可进一步设置对上述第4异或电路输出进行积分的第4低通滤波器，和设置滤除上述第4低通滤波器输出中DC成分的高通滤波器。

4.如权利要求3所述的接收机，其特征在于，可进一步设置第2反相电路，第1异或电路的输出供给上述第2反相电路以取代它供给第1D触发器电路的时钟输入；上述第2反相电路的输出供给第1D触发器电路的时钟输入。

5.如权利要求1所述的接收机，其特征在于，可设置将第1低通滤波器输出与第2低通滤波器输出相乘后输出的第1模拟乘法器和将上述第1模拟乘法器输出延迟一段相当于移频调制信号移频π/4相位的时间的第1延迟电路，来替代第1限幅放大器、第2限幅放大器和第1异或电路；设置第1保持电路来替代第1D触发器电路，该第1保持电路在上述第1延迟电路输出的极性从负变正时保持并输出第1低通滤波器的输出；设置第2保持电路来替代第1反相电路和第2D触发器电路，该第2保持电路在上述第1延迟电路输出的极性从正变负时保持并输出第2低通滤波器的输出；设置第2延迟电路和第2模拟乘法器来替代第2异或电路，所述第2延迟电路对所述第1低通滤波器的输出延迟一段与上述第1延迟电路的延迟时间相同的时间，所述第2模拟乘法器将所述第2保持电路的输出和所述第2延迟电路的输出相乘并输出；设置第3延迟电路和第3模拟乘法器来替代第3异或电路，所述第3延迟电路对所述第2低通滤波器的输出延迟一段与所述第1延迟电路的延迟时间相同的时间，所述第3模拟乘法器将所述第1保持电路的输出和所述第3延迟电路的输出相乘后输出；设置第4模拟乘法器和第5低通滤波器来代替第4异或电路，所述第4模拟乘法器将所述第2模拟乘法器的输出和所述第3模拟乘法器的输出相乘并输出，所述第5低通滤波器滤除第4模拟乘法器输出中的高频成分。

6.如权利要求1所述的接收机，其特征在于，可进一步包含输出与第1异或电路输出信号的频率成比例的电压的频率电压变换电路，和判别上述频率电压变换电路输出与阈值的大小的阈值判别电路，通过在所述电压比较电路中将与所述频率电压变换电路输出的移频调制信号的移频成比例的电压进行阈值判别，进行多值移频调制信号的解调。

7.如权利要求6所述的接收机，其特征在于，作为频率电压变换电路可进一步包含：检测第1异或电路输出信号的上升、下降沿的边沿检测电路；由上述边沿检测电路检测到的边沿产生一定时间宽度脉冲波的脉冲波发生电路；对上述脉冲波发生电路产生的脉冲波进行积分的第6低通滤波器。

8.一种直接变频接收机，它具有：产生与接收FSK调制信号载波频率基本相等频率的本振信号的本地振荡器；对上述本振信号产生与其频率相同、相位偏移90度的信号的90度移相器；对上述本振信号和上述接收FSK调制信号混频的第1信号混频器；对上述90度移相器移相上述本振信号后的信号和上述接收FSK调制信号混频的第2信号混频器；滤除第1信号混频器输出信号中的高频分量，提取作为调制分量的I基带信号的第1低通滤波器；以同样方式从第2信号混频器的输出信号中提取Q基带信号的第2低通滤波器；将上述I基带信号变换为二值信号的第1限幅放大器；将上述Q基带信号变换为二值信号的第2限幅放大器；其特征在于，检测上述第2限幅放大器输出信号中符号变化点的第1边沿检测电路；将上述第1边沿检测电路的输出信号作为时钟输入，将上述第1限幅放大器的输出信号作为数据输入，在上述Q基带信号变化点上检测出上述I信号，从而产生对上述I信号产生虚拟滞后90度相位的信号的第1D型触发器；将上述第1D型触发器的输出信号和上述第2限幅放大器的输出信号作为输入，并在其输出获得解调符号判定结果的第1异或运算电路。

9.如权利要求8所述的接收机，其特征在于，所述接收机可进一步添加：检测第1限幅放大器输出信号中符号变化点的第2边沿检测电路；将上述第2边沿检测电路的输出信号作为时钟输入，将第2限幅放大器的输出信号作为数据输入，在I基带信号变化点上检测出Q基带信号，从而产生对该Q基带信号虚拟滞后90度相位的信号的第2D型触发器；将上述第2D型触发器的输出信号和上述第1限幅放大器的输出信号作为输入的第2异或运算电路；将第1异或运算电路的输出信号作为“+”端输入，将第2异或运算电路的输出信号作为“-”端输入，并从上述“+”端输入信号中减去“-”端输入后，输出所得解调符号判定结果的加减运算电路。

10.如权利要求9所述的接收机，其特征在于，可进一步设置使第2异或运算电路的输出信号符号反相的第1符号反相电路，以及将第1异或运算电路和上述第1符号反相电路的输出信号作为输入，并按优先顺序输出这些输入信号中符号有变化的信号的优先信号判定电路，来替代上述加减运算电路。

11.如权利要求10所述的接收机，其特征在于，所述优先信号判定电路可具有将上述优先信号判定电路的两输入信号作为输入信号，检测出任一输入信号中符号变化的第3异或运算电路，使上述第3异或运算电路输出信号的符号反相的第2符号反相电路，将上述优先信号判定电路的两输入信号中的任一信号作为数据输入，将第2符号反相电路的输出信号作为时钟输入的第3D型触发器；设有将上述第3D型触发器的输出信号和上述第3异或运算电路的输出信号作为输入，当检测出上述优先信号判定电路两输入信号中任一方有符号变化时使上述第3D型触发器的输出信号反相的第4异或运算电路，并将上述第4异或运算电路的输出信号作为上述优先信号判定电路的输出信号。

12.如权利要求8、9、10的任一权利要求所述的接收机，其特征在于，所述边沿检测电路可具有第5异或运算电路，所述边沿检测电路的输入信号加给上述第5异或运算电路两输入端中的任一端，其另一输入端通过电容元件接地，并在上述第5异或运算电路两输入端之间设置电阻元件，使上述第4异或运算电路输入信号中的一输入信号具有延迟，当上述边沿检测电路的输入信号中产生符号变化时，获得窄脉冲的输出信号。

13.如权利要求8、9、10的任一权利要求所述的接收机，其特征在于，上述边沿检测电路可具有第6异或运算电路，所述边沿检测电路的输入信号加给上述第6异或运算电路两输入端中的一端，在上述第6异或运算电路两输入端之间设有偶数个符号反相电路，使上述第6异或运算电路输入信号的一信号具有延迟，当上述边沿检测电路的输入信号发生符号变化时，获得窄脉冲的输出信号。

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