CN1096147C - 减小电流泄漏并具有高速度的半导体集成电路 - Google Patents

减小电流泄漏并具有高速度的半导体集成电路 Download PDF

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Abstract

半导体集成电路包括：加有第一电源电压并有高阈电压的第一MOS晶体管，加有第二电源电压并有高阈电压的第二MOS晶体管，连接在第一和第二晶体管之间并有多个低阈电压的MOS晶体管的逻辑电路，当逻辑电路处在备用状态时产生控制信号的控制电路，及产生第一电压和第二电压的电压产生电路，当逻辑电路在备用状态时把第一电压加到第一MOS晶体管和把第二电压加到第二MOS晶体管，从而减小备用状态时通过第一和第二晶体管及逻辑电路的漏电流。

Description

减小电流泄漏并具有 高速度的半导体集成电路
本发明涉及例如逻辑电路的半导体集成电路，该半导体集成电路在来自控制电路的状态信号的控制下的工作期间呈现减小漏电流和提高处理速度的特性。
在最近几年，由于半导体工艺的进展，半导体集成电路已经用于各种技术领域。但是，半导体集成电路，例如包含CMOS工艺的微处理器，具有两个涉及输入电力消耗和器件速度的问题。要利用例如CMOS工艺同时解决所述两个问题并且实现低的输入电力消耗和高速度性能是困难的。
最近，在力图同时解决所述两个问题的过程中已经开发出MT-CMOS(多阈值CMOS)。图19示出用于小型信息终端的MT-CMOS半导体集成电路的电路图。该MT-CMOS集成电路包含具有高的阈值电压的晶体管和具有低的阈值电压的晶体管。在图19中，MT-CMOS半导体集成电路包含p型MOS晶体管Q1、n型MOS晶体管Q2、电位线VDDV(下文称为“VDDV”)、电位线GNDV(下文称为“GNDV”)、以及用虚线示出的逻辑电路11。该逻辑电路中的晶体管具有低的阈电压。p型MOS晶体管Q1和n型MOS晶体管Q2各自都具有高的阈电压。经由晶体管Q1把VDD加到VDDV。经由晶体管Q2把GND加到GNDV。所述逻辑电路包括由VDDV和GNDV供电的CMOS晶体管。p型MOS晶体管Q1的栅极连接到信号线SL，p型MOS晶体管Q1的源极加有VDD，而p型MOS晶体管Q1的漏极连接到VDDV。n型MOS晶体管Q2的栅极连接到信号线SL，n型MOS晶体管Q2的漏极加有GND，而n型MOS晶体管Q2的源极连接到GNDV。信号线SL和信号线SL是互补的数字信号。
当信号线SL的电平是高电平(“H”，即，VDD)以及信号线SL的电平是低电平(“L”，即，GND)时，由于当逻辑电路11未加有VDD和GND时p型MOS晶体管Q1和n型MOS晶体管Q2两者都处于截止状态，所以，所述逻辑电路处在非导通状态。这种状态是备用状态。
当信号线SL的电平是“L”，以及信号线SL的电平是“H”时，p型MOS晶体管Q1和n型MOS晶体管Q2两者都导通，并且所述逻辑电路加有VDD和GND。这种状态是激活状态。
p型MOS晶体管Q1的阈电压是-0.5～-0.7伏，而n型MOS晶体管Q2的阈电压是0.5～0.7伏。在所述逻辑电路中，每个p型MOS晶体管Q1和每个n型MOS晶体管Q2的阈电压分别是-0.2～-0.3伏以及0.2～0.3伏。当处在激活状态时，由于在所述逻辑电路11中所述MOS晶体管的阈电压是低的，所以，逻辑电路11能够在低的电压(大约1伏)下执行逻辑功能。当处在备用状态时，由于p型MOS晶体管Q1和n型MOS晶体管Q2的阈电压高于所述逻辑电路中所述晶体管的阈电压，所以，减小了漏电流。
通常，在备用状态中，所述漏电流(亚阈值电流)是在所述MOS晶体管中产生的。当所述阈电压减小到0.1伏时，漏电流增加到不少于10倍。因此，在这种情况下，具有低的阈电压的MOS晶体管(在所述逻辑电路中)的漏电流是具有高的阈电压的MOS晶体管(即，p型MOS晶体管Q1和n型MOS晶体管Q2)的漏电流的1000倍以上。
但是，在图19中，当处在备用状态时，在逻辑电路中不产生漏电流，这是因为p型MOS晶体管Q1和n型MOS晶体管Q2被信号SL和信号SL截止了。因此，当处在备用状态时，图19的半导体集成电路仅仅有p型MOS晶体管Q1和n型MOS晶体管Q2的漏电流。由于当处在备用状态时所述逻辑电路不产生漏电流，所以，该MT-CMOS逻辑电路的输入电力消耗是低的(是没有MOS晶体管Q1和Q2的情况下(N-MT-CMOS)的输入电力消耗的1/1000或更小)。
图20是实现所述CMOS晶体管电路的半导体芯片的剖面图。图20中，半导体芯片包含硅基片1，在该硅基片1中形成p型阱2和n型阱3。在p型阱2中形成多个n型半导体区域4a～4d，在n型阱3中形成多个p型半导体区域5a～5d，通过绝缘层(未示出)在p型阱2上形成多个n型栅极6a-6c，通过绝缘层(未示出)在n型阱3上形成多个p型栅极7a-7c，形成用于把p型阱2和n型阱3隔离的隔离层8，在p型阱2中形成具有比p型阱2的其余部分高的杂质浓度的p型半导体区域9，以及在n型阱3中形成具有比n型阱3的其余部分高的杂质浓度的n型半导体区域10。
逻辑电路11包括：包含n型半导体区域4b、4c和栅极6b的晶体管T1，包含n型半导体区域4c、4d和栅极6c的晶体管T2，包含p型半导体区域5c、5d和栅极7b的晶体管T32以及包含p型半导体区域5c、5d和栅极7c的晶体管T4。p型MOS晶体管Q1包含p型半导体区域5a、5d和栅极7a。n型MOS晶体管Q2包含n型半导体区域4a、4b和栅极6a。栅极7a和栅极6a分别连接到信号线SL和信号线SL。形成具有较高杂质浓度的p型半导体区域9和n型半导体区域10，以便构成具有比晶体管T1、T2、T3和T4的阈电压高的阈电压的p型MOS晶体管Q1和n型MOS晶体管Q2。
在p型阱2中，通过同一个掺杂工艺步骤同时形成n型半导体区域4a、4b、4c、4d。在该工艺步骤之后，通过用离子注入的方法注入铝离子或硼离子而在n型半导体区域4a和n型半导体区域4b之间形成p型半导体区域9。然后，在n型阱3中，通过同一个掺杂工艺步骤同时形成p型半导体区域5a、5b、5c、5d。在该工艺步骤之后，通过用离子注入的方法注入磷离子而在p型半导体区域5a和p型半导体区域5b之间形成n型半导体区域10。
在以上的半导体集成电路中，希望输入电力消耗低。p型MOS晶体管Q1和n型MOS晶体管Q2的阈电压(绝对值)是这样设计的，使得在备用状态时，在电源(VDD和GND)和逻辑电路11之间不产生大的漏电流。
但是，按照半导体制造中的专门技术的目前水平，通过掺杂工艺难于得到所希望的阈电压。结果，不但未实现低的输入电力消耗，而且由于MOS晶体管达不到标准而降低了产量。
此外，在上述半导体集成电路中，在公共半导体基片上准备低阈电压MOS晶体管和高阈电压MOS晶体管导致制造工艺复杂化，这是由于在p型MOS晶体管Q1的沟道区9和n型MOS晶体管Q2的沟道区10掺杂需要附加的掺杂步骤以及在半导体集成电路中掺杂所需要的拌随的掩模的缘故。结果，明显地降低了生产率。
此外，忽略p型MOS晶体管Q1和n型MOS晶体管Q2的导通电阻是不可能的。这种导通电阻妨碍逻辑电路实现高性能。例如，即使降低了p型MOS晶体管Q1的阈电压，或者提高了n型MOS晶体管Q2的阈电压，虽然所述MOS晶体管工作时的漏电流因此而降低，但是，这样的阈电压也妨碍了驱动所述MOS晶体管的能力。
因此，本发明的一个目的是要提供一种新颍的半导体集成电路，该电路由于降低了处在备用状态下在逻辑电路和电源之间产生的漏电流而显示出低的输入电力消耗。
本发明的另一个目的是改善处在活动状态时半导体集成电路中的逻辑电路的速度性能。
这些和其它目的是通过提供一种新的和改进的半导体集成电路来实现的，所述电路包括：加有第一电源电压并且具有高的阈电压的第一MOS晶体管；加有第二电源电压并且具有高的阈电压的第二MOS晶体管；连接在所述第一晶体管和所述第二晶体管之间并且包含多个具有低的阈电压的MOS晶体管的逻辑电路；用于当所述逻辑电路处在备用状态时产生控制信号的控制电路；以及用于产生高于所述第一电源电压的第一电压和低于所述第二电源电压的第二电压的电压产生装置，该装置用于当所述逻辑电路处在备用状态时把所述第一电压输送到第一MOS晶体管的栅极以及把所述第二电压输送到第二MOS晶体管的栅极，从而，当处在备用状态时，减小了流过所述第一和第二晶体管以及流过所述逻辑电路的漏电流。
当通过参考以下联系附图所进行的详细描述而更深入地理解本发明时，将容易地得到对本发明的更完整的了解及其许多附加的优点，附图中：
图1是本发明的半导体集成电路的第一实施例的电路图。
图2是图1的半导体集成电路的NAND门11a、p型MOS晶体管Q1、和n型MOS晶体管Q2的剖面图。
图3是表明图1的半导体集成电路的操作的各种信号的时序图。
图4是示于图1中的低压产生电路14的电路图。
图5是示于图1中的高压产生电路13的电路图。
图6是示于图1中的选择电路15的电路图。
图7是示于图1中的选择电路16的电路图。
图8是如图1中所示的逻辑电路的第二实施例的剖面图。
图9是本发明的半导体集成电路的第三实施例的电路图。
图10是表明图9的半导体集成电路的操作的各种信号的时序图。
图11是本发明的半导体集成电路的第四实施例的电路图。
图12(A)是本发明的半导体集成电路的第四实施例的另一个可供选择的电路图。
图12(B)是本发明的半导体集成电路的第四实施例的另一个可供选择的电路图。
图13是本发明的半导体集成电路的第五实施例的电路图。
图14是图13的半导体集成电路的剖面图。
图15是表明图13的半导体集成电路的操作的各种信号的时序图。
图16显示图13的低电压产生电路的电路图。
图17显示图13的高电压产生电路的电路图。
图18是本发明的半导体集成电路的第六实施例的电路图。
图19显示通常的半导体集成电路(MT-CMOS)的电路图。
图20是用于实现图19的通常的CMOS晶体管电路的半导体芯片的剖面图。
下面参考附图描述本发明的各个实施例，在所有图中，相同的标号表示相同的或对应的部分。
(第一实施例)
首先参考图1-7描述本发明的第一实施例。
图1显示本发明的第一实施例的半导体集成电路的电路图，该电路图包括：逻辑电路11，控制电路12，高压产生电路13(第一电压产生电路)，低压产生电路14(第二电压产生电路)，选择电路15、16，电源VDD(第一电源)(下文称为VDDV)，地电压GND(第二电源)(0伏)(下文称为GND)，电压电位线VDDV，电压地线GNDV，p型沟道晶体管Q1(第一晶体管)以及n型构道晶体管Q2(第二晶体管)。逻辑电路11包含具有晶体管TP1(p型)，TP2(P型)，TN1(n型)和TN2(n型)的“与非”门11a。p型沟道晶体管Q1的门连接到来自选择电路15的信号线SL。所述n型MOS晶体管的门连接到来自选择电路15的信号线SL。p型MOS晶体管Q1通过VDDV连接到逻辑电路11。n型MOS晶体管Q2通过GNDV连接到逻辑电路11。高压产生电路13产生高于VDD的电压VPP，并且把VPP输送到选择电路15。低压产生电路14产生低于GND的电压VBB，并且把VBB输送到选择电路16。控制电路12通过信号线S1连接到选择电路15，并且通过信号线S2连接到选择电路16。控制电路12产生用于控制逻辑电路11中的备用状态和激活状态的控制信号，并且经由信号线S1和S2把该控制信号输送到选择电路15和16。选择电路15响应从控制电路12经由信号线S1输送的信号的电平而有选择地输出VPP或GND。把选择电路15所选择的信号经由信号线SL输送到p型MOS晶体管Q1的栅极。选择电路16响应从控制电路12经由信号线S2输送的信号的电平而有选择地输出VBB或VDD。把选择电路16所选择的信号输送到n型MOS晶体管Q2的栅极。晶体管Q1和Q2起用于把VDD和GND输送到逻辑电路11或切断VDD和GND到逻辑电路11的通路的开关电路的作用。
图2是图1的半导体集成电路的NAND门11a、p型MOS晶体管Q1、和n型MOS晶体管Q2的剖面图。所述半导体集成电路由MOS晶体管组成。图2中，所述半导体集成电路包括：在p型阱2(第一阱)中形成的多个n型半导体区21a-21d，在n型阱3(第二阱)中形成的多个p型半导体区22a-22d，具有高的杂质浓度的p型区23，具有高的杂质浓度的n型区24，经由绝缘层(未示出)在p型阱2上形成的多个栅极25a～25c，经由绝缘层(未示出)在n型阱3上形成的多个栅极26a～26c，用于隔离p型阱2和n型阱3的隔离层27，用于连接n型半导体区21d和p型半导体区22c的接线28，用于把GND输送到n型半导体区21a和p型区23的接线29a，用于把VDD输送到p型半导体区23a和n型区24的接线29b，处在n型半导体区21a和n型半导体区21b之间并且具有比p型阱2的其余部分高的杂质浓度的区域30，处在p型半导体区22a和p型半导体区22b之间并且具有比n型阱3的其余部分高的杂质浓度的区域31。
n型MOS晶体管TN1包含作为源区和漏区的n型半导体区21b、21c，以及栅极25b。n型MOS晶体管TN2包含作为源区和漏区的n型半导体区21c、21d，以及栅极25c。p型MOS晶体管TP1包含作为源区和漏区的p型半导体区22b、22c，以及栅极26b。p型MOS晶体管TP2包含作为源区和漏区的p型半导体区22c、22d，以及栅极26c。接线28连接n型MOS晶体管TN2和p型MOS晶体管TP1及TP2，连接到n型半导体区21b的接线对应于GNDV，而连接到p型半导体区22b和22d的接线对应于VDDV。
n型MOS晶体管Q2包含作为源区和漏区的n型半导体区21a、21b，以及栅极25a。p型MOS晶体管Q1包含作为源区和漏区的p型半导体区22a、22b，以及栅极26a。接线29a把GND输送到n型半导体区21a(n型MOS晶体管Q2的源区)。接线29b把VDD输送到p型半导体区22a(p型MOS晶体管Q1的源区)。接线29a把GND输送到p型区23，作为在p型阱2处形成的各MOS晶体管的反向控制(backgate)电压。接线29b把VDD输送到n型区24，作为在n型阱3处形成的各MOS晶体管的反向控制(backgate)电压。
逻辑电路11的n型MOS晶体管的阈电压是0.2伏～0.3伏。由于沟道区30的缘故，n型MOS晶体管Q2的阈电压是高于0.2伏～0.3伏的电压(例如，0.6伏)。逻辑电路11的p型MOS晶体管的阈电压是-0.2伏～-0.3伏。由于沟道区31的缘故，p型MOS晶体管Q1的阈电压是低于-0.2伏～-0.3伏的电压(例如，-0.6伏)。
此外，除了被包含在逻辑电路11中的NAND门11a之外，可能有其它逻辑电路。虽然图2中未示出这些逻辑电路，但是，可以在p型阱2的其它部分形成n型MOS晶体管，并且在n型阱3的其它部分形成p型MOS晶体管。虽然图2中未示出图1的控制电路12，高压产生电路13，低压产生电路14，选择电路15和16，但是，这些电路也形成在同样的半导体基片上。
图3是图1的半导体集成电路的操作的时序图，图中示出信号线S1、S2、SL和SL上的信号。
控制电路12根据来自另一个电路(未示出)的信号而确定是把逻辑电路11设定在激活状态或者是把它设定在备用状态。例如，在个人计算机中，当活动检测电路在一段固定的时间间隔内未检测到来自诸如键盘或者鼠标器等等的、可能使逻辑电路11运行的输入电路的输入激励时，所述活动检测电路输出一种表明所述个人计算机或者逻辑电路11处在备用状态的信号。如图3所示，当逻辑电路11处在活动状态时，控制电路12把VDD加到信号线S1，并且当逻辑电路11处在备用状态时，控制电路12把GND加到信号线S1。当逻辑电路11处在活动状态时，控制电路12把GND加到信号线S2。以及，当逻辑电路11处在备用状态时，控制电路12把VDD加到信号线S2。
选择电路15在信号线S1是高电平(VDD)时选择GND或者在信号线S1是低电平(GND)时选择VPP，并且把所选择的信号输出到信号线SL。选择电路16在信号线S2是高电平(VDD)时选择VBB或者在信号线S2是低电平(GND)时选择VDD，并且把所选择的信号输出到信号线SL。因此，如图3所示，当逻辑电路11处在活动状态时信号线SL是GND，或者当逻辑电路11处在备用状态时信号线SL是VPP。当逻辑电路11处在活动状态时信号线SL是VDD，或者当逻辑电路11处在备用状态时信号线SL是VBB。
当逻辑电路11处在活动状态时，由于p型MOS晶体管Q1的栅极加有GND以及n型MOS晶体管Q2的栅极加有VDD，因此，p型MOS晶体管Q1和n型MOS晶体管Q2处在导通状态。因此，当VDDV加有VDD以及GNDV加有GND时，逻辑电路11在逻辑上实行利用VDDV和GNDV作为电源。由于逻辑电路11中的MOS晶体管能够以小的阈电压运行(0.2伏～0.3伏绝对值)，所以，逻辑电路11甚至能够以小于VDD的电压运行。
当逻辑电路11处在备用状态时，由于p型MOS晶体管Q1和n型MOS晶体管Q2的栅极分别加有VPP和VBB，所以，p型MOS晶体管Q1和n型MOS晶体管Q2两者都处在截止状态。
举n型MOS晶体管的例子来说，已经知道漏电流按下面的公式变化：
             exp{(VGS-Vth)/S}
其中VGS是栅极电压和源电压之间的电压差，Vth是所述n型MOS晶体管的阈电压，以及S是必须使子阈值漏电流改变10倍的电压(固定值)。输送到n型MOS晶体管Q2的所述电压越小，所述子阈值漏电流越小。相似地，输送到p型MOS晶体管Q1的所述电压越高，则所述子阈值漏电流越小。
通常，在制造过程中，MOS晶体管的阈电压很可能会变化而不会是严格的设计值。例如，在图2中，通过各自的离子注入过程用杂质时区域30和31进行掺杂。虽然区域30的预定的阈电压是0.6伏，但是，区域30的实际的阈电压可能是0.55伏。虽然区域31的预定的阈电压是-0.6伏，但是，区域31的实际的阈电压可能是-0.55伏。
如上述公式表示的，如果阈电压降低，则漏电流增加。以n型MOS晶体管Q2为例，如果n型MOS晶体管Q2的阈电压比数字设计值低0.05伏，则漏电流显著地增加而超过数字设计值。当把GND输送到n型MOS晶体管Q2的栅极时，在n型MOS晶体管Q2中产生超过最大容许晶体管电流的大漏电流。因此，在质量控制检验过程中剔除达不到标准的n型MOS晶体管Q2。在本发明中，由于把低于GND的VBB输送到n型MOS晶体管Q2的栅极，所以能够减小上述的大的漏电流。
相似地，当p型MOS晶体管Q1处在截止状态时，由于把大于VDD的VPP输送到p型MOS晶体管Q1的栅极，所以能够减小上述的大的漏电流。因此，能够降低输入电力消耗，并且由于减少了剔除的MOS晶体管而提高了产量。
图4示出低压产生电路14的电路图，它包括环形振荡器35、电容器C1和n型MOS晶体管36a和36b。环形振荡器35包含奇数个数的倒相器。n型MOS晶体管36a的漏极在节点N1连接到n型MOS晶体管36b的源极。环形振荡器35的输出端子连接到节点N1，并且通过电容器C1连接到n型MOS晶体管36b的栅极。n型MOS晶体管36a的源极连接到VBB，而n型MOS晶体管36b的漏极连接到GND。n型MOS晶体管36a的源极连接到其栅极，并且所述接点VBB是低压产生电路14的输出端。n型MOS晶体管36a和36b的阈电压各自为低于VDD的Vthn。
环形振荡器35的输出电压的高电平是VDD。当所述输出电压从“L”电平变化到“H”电平(VDD)时，n型MOS晶体管36a处在截至状态。因为n型MOS晶体管36b由于电容器C1的容性耦合而变化到导通状态，所以，节点N1的电位变成Vthn。电容器Cl隔离直流电流。因此，环形振荡器35的输出从“H”电平变化到“L”电平时，如果忽略寄生电容，那么，由于电容器C1的容性耦合，节点N1的电位变化到(Vthn-VDD)。这时，n型MOS晶体管36a处在导通状态，并且输出端子的电压变成(Vthn-VDD)+Vthn＝2Vthn-VDD。另一方面，n型MOS晶体管36b处在截止状态。其次，当环形振荡器35的输出信号从“H”电平变化到“L”电平时，节点N1的电位放电、直至达到Vthn。当环形振荡器35的输出再次从“H”电平变化到“L”电平时，节点N1的电位变成(Vthn-VDD)，并且输出端子的电位相似地变成(2Vthn-VDD)。通过使这个循环过程连续不断而把输出端子37上的电位VBB稳定化，并且该电位低于GND。
图5是高压产生电路13的电路图。高压产生电路13包括环形振荡器35、电容器C2和n型MOS晶体管38a和38b。n型MOS晶体管38a的漏极和n型MOS晶体管38b的接线端子连接到节点N2。环形振荡器35的输出端子通过电容器C2连接到节点N2和n型MOS晶体管38b的栅极。n型MOS晶体管38a的源极连接到VDD，而n型MOS晶体管38b的漏极连接到输出端子39处的VPP。n型MOS晶体管38a和38b的阈电压各自为低于VDD的Vthn。
环形振荡器35的输出电压的高电平是VDD。当所述输出电压从“H”电平变化到“L”电平(GND)时，n型MOS晶体管38b处在截至状态。因此，节点N2的电位变成(VDD-Vthn)。其次，当环形振荡器35的输出从“L”电平变化到“H”电平时，节点N2的电位变成(VDD-Vthn)+VDD＝2VDD-Vthn，n型MOS晶体管38b处在导通状态，并且n型MOS晶体管38b处在截至状态。因此，输出端子39的电压变成(2VDD-Vthn)-Vthn＝2(VDD-Vthn)。通过使这个循环过程连续不断而把输出端子39的电位VPP稳定化。从输出端子39输出这个大于VDD的电位VPP。
在图4中，高压产生电路13和低压产生电路14分别产生VBB＝2Vthn-VDD和VPP＝2(VDD-Vthn)。此外，如果把用二极管连接的多个n型MOS晶体管连接到输出端子37，则有可能由这些n型MOS晶体管的最后的输出端子产生小于GND并且大于(2Vthn-VDD)的VBB。在图5中，如果把用二极管连接的多个n型MOS晶体管连接到输出端子39，则有可能由这些n型MOS晶体管的最后的输出端子产生小于2(VDD-Vthn)并且大于VDD的VPP。
图6是选择电路15的电路图。选择电路15包含n型MOS晶体管40、44和45，以及p型MOS晶体管41、42和43。把VDD输送到n型MOS晶体管40的栅极。把GND输送到p型MOS晶体管41的栅极。n型MOS晶体管40的源极在节点N3连接到p型MOS晶体管41的漏极。p型MOS晶体管42的源极在节点a1连接到p型MOS晶体管43的源极。把VPP输送到节点a1。p型MOS晶体管42的栅极在节点N6连接到p型MOS晶体管43的漏极。信号线SL连接到节点N6。p型MOS晶体管42的漏极在节点N4处连接到p型MOS晶体管43的栅极。n型MOS晶体管44的源极在节点a2处连接到n型MOS晶体管45的源极。把GND输送到节点a2。n型MOS晶体管44的漏极在节点N5处连接到n型MOS晶体管45的栅极。n型MOS晶体管44的栅极在节点N6处连接到n型MOS晶体管45的漏极。信号线S1连接到节点N3。n型MOS晶体管40、44和45中的每一个的阈电压都是Vthn。p型MOS晶体管41、42和43中的每一个的阈电压都是Vthp＝(-Vthn)。
下面的讨论说明选择电路15的操作。当信号线S1是VDD(激活状态)时，节点N4处的电位被充电到(VDD-Vthn)，并且节点N5处的电位被充电到VDD。因此，p型MOS晶体管43的源和漏之间的电压是-(VPP-(VDD-Vthn))＝Vthn-VDD，并且n型MOS晶体管45的源和漏之间的电压是VDD。如p型MOS晶体管43的导通状态不如n型MOS晶体管45的导通状态那样，由于p型MOS晶体管43连接到p型MOS晶体管42以及n型MOS晶体管45连接到n型MOS晶体管44，所以，p型MOS晶体管信号信号43的导通状态弱而n型MOS晶体管45的导通状态强。最后，节点N6的电位变成GND。
当信号线S1是GND(备用状态)时，节点N4处的电位为GND，并且节点N5处的电位是-Vthp。因此，p型MOS晶体管43的源和漏之间的电压是-(VPP-GND)＝-VPP＝2Vthn-2VDD，并且n型MOS晶体管45的源和漏之间的电压是-Vthp＝Vthn。如p型MOS晶体管43的导通状态优于n型MOS晶体管45的导通状态那样，由于p型MOS晶体管43连接到p型MOS晶体管42以及n型MOS晶体管45连接到n型MOS晶体管44，所以，p型MOS晶体管43的导通状态强而n型MOS晶体管45的导通状态弱。最后，节点N6的电位是来自选择电路15的输出信号VPP。
图7是选择电路16的电路图。各电路元件大部分与选择电路15的相同。但是，在图7中，把VDD输送到节点a1，以及把VBB输送到节点a2，信号线S2连接到节点N3，以及信号线SL连接到节点N6。
选择电路16的操作基本上与选择电路15的相同。当信号线S2是GND(激活状态)时，输送到节点a1的VDD从节点N6输出。当信号线S2是VDD(备用状态)时，输送到节点a2的VBB从节点N6输出。节点N6的电位是来自选择电路16的输出信号。
此外，n型MOS晶体管40和p型MOS晶体管41起把节点N4处的电位与节点N5处的电位隔离的作用，直至所述跨接电路(p型MOS晶体管42和43以及n型MOS晶体管44和45)确实启动。
在本实施例中，VPP和VDD分别是2VDD-2Vthn、2Vthn-VDD。在设计所述半导体集成电路时，除了p型MOS晶体管Q1和n型MOS晶体管Q2的阈电压之外，考虑了减小漏电流的各种因素，例如，电源电压(VDD)，MOS晶体管的可靠性，晶体管的规模以及包含逻辑电路11的成品的所需要的性能。在这种情况下，分别通过改变高压产生电路13和低压产生电路14的设计来确定和产生VPP和VDD。
虽然已经在应用CMOS技术方面描述了本发明，但是，应用其它技术，例如，双极型晶体管技术也可能获得和上述的相同的效果。此外，用具有激活状态和备用状态的模拟电路代替逻辑电路11也能够提供和上述的一样的效果。
(第二实施例)
图8是本发明的第二实施例的剖面图。图8的结构不包含图2的离子注入区30和31，而其它方面具有和图2的相同的结构。图8中，用离子注入法同时在p型阱2中形成n型半导体区21a-21d。用离子注入法同时在n型阱3中形成p型半导体区22a-22d。用相同的工艺步骤同时形成栅极25a～25c，26a～26c。用相同的工艺步骤同时形成在每个栅极25a～25c，26a～26c下面的绝缘层(未示出)。
作为n型MOS晶体管的源和漏区的杂质区的杂质材料和杂质浓度分布是一样的。作为n型阱3中的p型MOS晶体管的源和漏区的杂质区的杂质材料和杂质浓度的分布是一样的。p型阱2中的各沟道区由相同的材料构成并且具有相同的杂质浓度分布。n型阱3中的各沟道区由相同的材料构成并且具有相同的杂质浓度分布。各栅极和各绝缘层各自用相同的材料构成并且具有相同的镀层厚度。
虽然预定p型阱2中的n型MOS晶体管具有相同的阈电压，但实际上，在制造之后，所述阈电压通常在0.2～0.3的范围内。与此类似，理论上n型阱3中的p型MOS晶体管具有相同的阈电压，但实际上，在制造之后，所述阈电压通常在0.2～0.3的范围内。
图8中，栅极25a和栅极26a分别连接到信号线SL和信号线SL。如图3所示，当逻辑电路11处在激活状态时，由于信号线SL的电平是GND以及信号线SL的电平是VDD，所以，MOS晶体管Q1和Q2处在导通状态。另一方面，当逻辑电路11处在备用状态时，由于信号线SL的电平是VPP以及信号线SL的电平是VBB，所以，MOS晶体管Q1和Q2处在截止状态。
在图8的实施例中，当在含有逻辑电路11的同一个半导体集成电路上同时形成MOS晶体管Q1和Q2的情况下，由于它不需要用于形成区域30和31的掺杂工艺，并且该实施例不需要用于制造MOS晶体管(Q1、Q2)和区域30和31的分开的工艺步骤，所以，可以简单地制造所述半导体集成电路。由于p型MOS晶体管Q1的栅极加有VPP，并且n型MOS晶体管Q2的栅极加有VBB，所以，图8实施例还避免漏电流的增加。因此，提高了所述半导体集成电路的生产率和产量。
此外，由于p型MOS晶体管Q1的阈电压(绝对值)和n型MOS晶体管Q2的阈电压小于图20的阈电压、从而改善了把电流输送到逻辑电路11的能力的缘故，实现了具有高速能力的逻辑电路11。
(第三实施例)
图9是本发明的第三实施例的电路图。图9中，把来自低电压产生电路14的VBB输送到选择电路15，把来自高电压产生电路13的VPP输送到选择电路16，选择电路15的节点a2连接到VBB，以及选择电路16的节点a1连接到VPP。其余结构与图1中所示的结构相同。
图10是图9中所示的半导体集成电路的操作的时序图，图中示出信号线S1、S2、SL和SL上的信号。当逻辑电路11处在激活状态时，信号线SL的电平是VBB而信号线SL的电平是VPP。当逻辑电路11处在备用状态时，信号线SL的电平是VPP而信号线SL的电平是VBB。
在本实施例中，把低于GND的VBB输送到p型MOS晶体管Q1的栅极，并且把大于VDD的VPP输送到n型MOS晶体管Q2的栅极。众所周知，当把大电压输送到其栅极时，n型MOS晶体管Q2工作在线性区。并且，其沟道的电导率正比于(VGS-Vthn)。因此，例如，在激活状态下，在本实施例中，如果各个阈电压是Vthn＝0.4伏，则VGS＝VPP＝2.5伏，而在前面的实施例中，当各个阈电压是Vthn＝0.4伏时，则VGS＝VPP＝1.5伏。结果，图10的实施例的沟道电导率是以前的实施例的沟道电导率的大约两倍。当沟道电导率提高时，  GNDV的阻抗降低。在p型MOS晶体管Q1中，当输送到栅极的电压低于GND时，沟道电导率增加。VDDV的阻抗降低。因此，除了减小了漏电流之外，还减少了对逻辑电路11中每个节点充电和放电所需要的时间、从而使逻辑电路11以高速度运行。
此外，在图10的实施例中，当处在激活状态下，信号线SL的电平是VBB而信号线SL的电平是VPP，而当处在备用状态时，信号线SL的电平是VDD而信号线SL的电平是GND。为了设计这种电路，在选择电路15中，把GND输送到节点a1并且把VBB输送到节点a2。在选择电路16中，把VPP输送到节点a1，并且把GND输送到节点a2。在这种情况下，正如逻辑电路11的特殊的应用场合所要求的、或者由于逻辑电路11的特殊的设计规范所要求的，进一步提高了高性能。
(第四实施例)
图11是本发明的第四实施例的半导体集成电路的电路图。在本实施例中，逻辑电路51连接到VDDV和GND。VDDV和GND的电位作为输入到逻辑电路51的电源。逻辑电路52连接到VDD和GNDV。VDD和GNDV的电位作为输入到逻辑电路52的电源。图11的其它部分与图1中的相同。
在图11的实施例中，逻辑电路51和52受各自信号线(SL或者SL)的控制。逻辑电路51直接连接到GND而逻辑电路52直接连接到VDD。通过控制p型MOS晶体管Q1的导通或者截止来控制逻辑电路51的激活状态或者备用状态的选择。通过控制n型MOS晶体管Q2的导通或者截止来控制逻辑电路52的激活状态或者备用状态的选择。鉴于半导体集成电路制造工艺中的各种因素，可以采用这种结构。
图12(A)和12(B)示出本实施例的另一种电路图。在图12(A)中，逻辑电路53分别通过VDDV和GNDV连接到n型MOS晶体管Q3和n型MOS晶体管Q4。n型MOS晶体管Q3的栅极连接到信号线SL。n型MOS晶体管Q4的栅极连接到信号线SL。n型MOS晶体管Q3的源极连接到VDD。n型MOS晶体管Q4的源极连接到GND。这些n型MOS晶体管Q3和Q4受控于信号线SL的电平。当SL是“H”电平(激活状态)时，把VDD和GND输送到逻辑电路53。当SL是“L”电平(备用状态)时，把来自GNDV的(2Vthn-VDD)输送到逻辑电路53。
在图12(B)中，逻辑电路54分别通过VDDV和GNDV连接到p型MOS晶体管Q5和p型MOS晶体管Q6。p型MOS晶体管Q5的栅极连接到信号线SL，而p型MOS晶体管Q6的栅极连接到信号线SL。p型MOS晶体管Q5的源极连接到VDD。p型MOS晶体管Q6的源极连接到GND。
p型MOS晶体管Q5和Q6受控于信号线SL的电平。当SL是“L”电平(激活状态)时，把VDD和GND输送到逻辑电路54。当SL是“H”电平(备用状态)时，把来自VDDV的(2VDD-2Vthn)输送到逻辑电路54。鉴于半导体集成电路制造工艺中的各种因素，可以采用这些结构。也可以另外采用这样的结构：如图12(A)中所示，去掉n型MOS晶体管Q3，而把逻辑电路53直接连接到VDD。还可以另外采用这样的结构：如图12(B)中所示，去掉p型MOS晶体管Q6，而把逻辑电路54直接连接到GND。
(第五实施例)
图13是本发明的第五实施例的半导体集成电路的电路图。该半导体集成电路包括：逻辑电路11，控制电路12，低压产生电路61，高压产生电路62，p型沟道晶体管Q1，n型构道晶体管Q2，VDDV和GNDV。低压产生电路61产生VBB并且根据信号S1的电平而选择GND或者VBB。把所选择的电压(GND或者VBB)输送到n型MOS晶体管Q2的反向控制栅极。高压产生电路62产生VPP并且根据信号S2的电平而选择VPP或者VDD。把所选择的电压(VPP或者VDD)输送到p型MOS晶体管Q1的反向控制栅极。低压产生电路61通过信号线S3连接到n型MOS晶体管Q2。高压产生电路62通过信号线S4连接到p型MOS晶体管Q1。控制电路12通过信号线S2连接到p型MOS晶体管Q1的栅极，并且通过信号线S1连接到n型MOS晶体管Q2的栅极。
图14是图13的半导体集成电路的局部剖面图形式的示意的说明。该半导体集成电路是用CMOS工艺实现。接线62a是信号线S1。接线62b是信号线S2。接线63a是信号线S3。接线63b是信号线S4。接线62a连接到控制电路12和栅极25a。接线62b连接到控制电路12和栅极26a。接线63a连接到p型区23。接线63b连接到n型区24。示于图4中的其它部分与图8的相同。通常也在所述半导体集成电路上形成控制电路12，低电压产生电路61和高电压产生电路62。
通过相同的工艺同时在p型阱2中形成各n型MOS晶体管。通过相同的工艺同时在n型阱3中形成各p型MOS晶体管。p型阱2中的各n型MOS晶体管的阈电压是0.2～0.3伏。n型阱3中的各p型MOS晶体管的阈电压是-0.2～-0.3伏。
以下是图14的半导体集成电路的操作的说明。图15是这个半导体集成电路的操作的时序图，并且例示了信号线S1～S4上的信号。当逻辑电路11处在激活状态时，信号线S1是“H”电平(VDD)。当逻辑电路11处在备用状态时，信号线S1是“L”电平(GND)。低电压产生电路61根据信号线S1的电平而输出信号。当信号线S1是“H”电平(VDD)时，低电压产生电路61把GND输出到信号线S3。当信号线S1是“L”电平(GND)时，低电压产生电路61把VBB输出到信号线S3。由于信号线S3通过p型区23连接到p型阱2的全部区域，所以，信号线S3的电压电平是加到p型阱2中每个n型MOS晶体管的反向控制栅极电压。高电压产生电路62根据信号线S2的电平而输出信号。当信号线S2是“L”电平(GND)时，高电压产生电路62把VDD输出到信号线S4。当信号线S2是“H”电平(VDD)时，高电压产生电路62把VPP输出到信号线S4。由于信号线S4的电平是通过n型区24输送到n型阱3的全部区域的，所以，信号线S4的电压电平是加到n型阱3中每个p型MOS晶体管的反向控制栅极电压。
当逻辑电路11处在激活状态时，根据信号线S2和S4的电平，加到p型MOS晶体管Q1的栅极电压是GND，并且其反向控制电压是VDD。当逻辑电路11处在备用状态时，根据信号线S2和S4的电平，所述栅极电压是VDD，并且所述反向控制电压是VPP。当逻辑电路11处在激活状态时，根据信号线S1和S3的电平，加到n型MOS晶体管Q2的栅极电压是VDD，并且其反向控制电压是GND。当逻辑电路11处在备用状态时，根据信号线S1和S3的电平，所述栅极电压是GND，并且所述反向控制电压是VBB。
当把VDD作为反向控制电压输送到p型MOS晶体管Q1时，其阈电压是-0.2～-0.3伏。当把GND作为反向控制电压输送到n型MOS晶体管Q2时，其阈电压是0.2～0.3伏。当Q1的反向控制电压是VPP时，其阈电压是小的。类似地，当n型MOS晶体管Q2的反向控制电压是VBB时，其阈电压是高的。由于减小了处在备用状态时p型MOS晶体管Q1和n型MOS晶体管Q2的漏电流，所以，所述半导体集成电路呈现低的输入电力消耗。
图16是低压产生电路61的电路图。低压产生电路61包括环形振荡器73，多个n型MOS晶体管74(第三晶体管)、75(第四晶体管)、76(第六晶体管)，电容器C10和倒相器77。环形振荡器73包含奇数个倒相器71和n型MOS晶体管72(第五晶体)。n型MOS晶体管72受控于来自倒相器77的信号。n型MOS晶体管74在节点N10连接到n型MOS晶体管75。晶体管74和75各自具有小于VDD的阈电压Vthn。n型MOS晶体管75的源极连接到GND，而其栅极连接到节点N10。n型MOS晶体管74的漏极在节点N11连接到其栅极。n型MOS晶体管76连接到节点N11和GND。环形振荡器73的输出端子经由电容器C10连接到节点N10。信号线S1连接到n型MOS晶体管76的栅极，并且连接到倒相器77。节点N11是用于把来自低电压产生电路61的VBB作为输出信号输出的输出端子78。
以下说明低电压产生电路61的操作。当信号线S1是“L”电平时(GND)，把该“L”电平输送到n型MOS晶体管76的栅极，并且经由倒相器77把“H”电平输送到n型MOS晶体管72的栅极。由于n型MOS晶体管76处在截止状态并且n型MOS晶体管72处在导通状态，所以，根据环形振荡器73、电容器C10和n型MOS晶体管74、75的电平而从输出端子78输出VBB。以上说明的VBB的产生过程与图4有关，因此，省略了对该过程的描述。
当信号线S1是“H”电平时(VDD)，经由倒相器77把“L”电平输送到n型MOS晶体管72的栅极，n型MOS晶体管72处在截止状态，并且环形振荡器73停止工作。由于把“H”电平输送到n型MOS晶体管76的栅极，所以，n型MOS晶体管76的栅极处在导通状态，并且从输出端子78输出GND。因此，如图15中所示(信号线S3)，当逻辑电路11处在激活状态时，低电压产生电路61输出GND，而当逻辑电路11处在备用状态时，低电压产生电路61输出VBB。
图17是高压产生电路62的电路图。高压产生电路62包括环形振荡器73，多个n型MOS晶体管80(第三晶体管)、81(第四晶体管)、82(第六晶体管)，电容器C11和倒相器83。环形振荡器73包含奇数个倒相器71和n型MOS晶体管72。n型MOS晶体管72受控于信号S2。n型MOS晶体管80在节点N12连接到n型MOS晶体管81。晶体管80和81各自具有小于VDD的阈电压Vthn。n型MOS晶体管80的漏极连接到VDD，并且其栅极也连接到VDD。n型MOS晶体管81的漏极在节点N12连接到其栅极。n型MOS晶体管82连接到节点N13和VDD。环形振荡器73的输出端子经由电容器C11连接到节点N12。信号线S2连接到n型MOS晶体管72的栅极，并且连接到倒相器83的输入端。节点N13是用于把来自高电压产生电路62的VPP作为输出信号输出的输出端子84。
以下说明高电压产生电路62的操作。当信号线S2是“H”电平(VDD)时，把该“H”电平输送到n型MOS晶体管72的栅极，并且经由倒相器83把“L”电平输送到n型MOS晶体管82的栅极。由于n型MOS晶体管82处在截止状态并且n型MOS晶体管72处在导通状态，所以，根据环形振荡器73、电容器C11和n型MOS晶体80、81的电平而从输出端子84输出VPP。以上说明的VPP的产生过程与图5有关，因此，省略了对该过程的描述。
当信号线S2是“L”电平(GND)时，把“L”电平输送到n型MOS晶体管72的栅极，n型MOS晶体管72处在截止状态，并且环形振荡器73停止工作。由于经由倒相器83把“H”电平输送到n型MOS晶体管82的栅极，所以，n型MOS晶体管82的栅极处在导通状态，并且从输出端子84输出VDD。因此，如图15中所示，当逻辑电路11处在激活状态时，高压产生电路62输出VDD，而当逻辑电路11处在备用状态时，高压产生电路62输出VPP。
由于当逻辑电路11处在激活状态时n型MOS晶体管72停止环形振荡器73的运行，所以降低了环形振荡器73的输入电力消耗。当逻辑电路11从备用状态变化到激活状态时，输出端子78的电平能够根据n型MOS晶体管76的基于信号线S1的转换操作而快速地从VBB变化到GND。图17中的n型MOS晶体管82还完成和图16中所示的n型MOS晶体管76的相同的功能。
作为示于图14中的、为提高处在激活状态时的半导体集成电路的性能而设计的第五实施例的变型，把高于GND的反向控制电压加到n型MOS晶体管Q2的反向控制栅极，并且把低于VDD的反向控制电压加到p型MOS晶体管Q1的反向控制栅极，以及设定n型MOS晶体管Q2的阈电压为低值(例如，与TN1、TN2的相同)，并且设定p型MOS晶体管Q1的阈电压为高值(例如，通过如图1中所示的离子注入工艺)。在这种情况下，低电压产生电路61输出高于GND的反向控制电压(Vthn-VDD)。高电压产生电路62输出低于VDD反向控制电压(VDD-Vthn)。这些反向控制电压被分别输送到p型阱2和n型阱3。因此，所述半导体集成电路既显示出激活状态下的高性能又显示出备用状态下的减小的漏电流。
(第六实施例)
图18是本发明的半导体集成电路的第六实施例的剖面图。该半导体集成电路包含：p型阱90(第一阱)、p型阱91(第二阱)、n型阱93(第三阱)、n型阱92(第四阱)、隔离层94和95、p型区96、以及n型区97。其余部分与示于图14的实施例的相同，起和示于图14的实施例的相同的作用。在p型阱90中形成n型MOS晶体管Q2。n型半导体区21a和21e分别是n型MOS晶体管Q2的源区和漏区。在p型阱91形成n型MOS晶体管(TN1、TN2)。在n型阱92形成p型MOS晶体管Q1。p型半导体区22a和22e分别是p型MOS晶体管Q1的源区和漏区。在n型阱93形成p型MOS晶体管(TP1、TP2)。隔离层94在电气上将p型阱90和p型阱91隔离。隔离层95在电气上将n型阱92和n型阱93隔离。p型区96是在p型阱91中形成的高杂质浓度区。n型区97是在n型阱93中形成的高杂质浓度区。n型半导体区21b通过诸如GNDV的接线连接到n型半导体区21e。p型半导体区22e通过诸如VDDV的接线连接到p型半导体区22b和22d。
通过相同的工艺同时在p型阱90和91中形成n型MOS晶体管。通过相同的工艺同时在n型阱92和93中形成p型MOS晶体管。n型MOS晶体管的阈电压是0.2～0.3伏。p型MOS晶体管的阈电压是-0.2～-0.3伏。因此，在本实施例中，所述半导体集成电路显示出减小的漏电流。
经由p型区23把来自低压产生电路61的电压GNDV输送到p型阱90。经由n型区24把来自高压产生电路62的电压VDDV输送到n型阱92。始终经由p型区96把GND输送到p型阱91。始终经由n型区97把VDD输送到n型阱93。
把图18的实施例与图14的实施例作比较，在图14中，低压产生电路61把电压输送到p型阱2中所有MOS晶体管的反向控制栅极。高压产生电路62把电压输送到n型阱3中所有MOS晶体管的反向控制栅极。因此，低压产生电路61和高压产生电路62承受高负载。为了为所述高负载供电，据估计要扩大低压产生电路61和高压产生电路62的规模。但是，扩大规模增加了输入电力消耗。另一方面，在图18的实施例中，由于低压产生电路61仅向p型阱90提供GND或VBB，并且高压产生电路62仅向n型阱92提供VDD或VPP，因此减小了输入电力消耗。因此，图18的半导体集成电路具有以下效果：小规模电路结构，减小的输入电流消耗，由于快速地对p型阱2和n型阱3进行充电和放电而减小的开关时间(从备用状态到激活状态以及从激活状态到备用状态)。
(第七实施例)
本发明的第七实施例涉及图13中所示的实施例的变型。在本实施例中，删去图13的p型MOS晶体管Q1，而把逻辑电路11直接连接到VDD。通过只控制n型MOS晶体管Q2来实现从备用状态到激活状态或者从激活状态到备用状态的转变。另一种可能的方法是，删去n型MOS晶体管Q2，而把逻辑电路11直接连接到GND，从而通过只控制p型MOS晶体管Q1来转变状态。
此外，如图12(A)中所示，可以在逻辑电路11和VDD之间形成n型MOS晶体管。在这种情况下，把来自控制电路12的信号线S1连接到位于逻辑电路11和VDD之间的n型MOS晶体管的栅极，并且，把来自低压产生电路61的信号线S3作为所述反向控制电压连接到n型MOS晶体管的反向控制栅极。
删去图12(A)中的n型MOS晶体管Q2而把逻辑电路11直接连接到GND也是可能的。
另一种可能的方法是，把p型MOS晶体管连接在逻辑电路11和GND之间。在这种情况下，把来自控制电路12的信号线S2连接到位于逻辑电路11和GND之间的p型MOS晶体管的栅极，并且，把来自高压产生电路62的信号线S4作为其反向控制电压加到n型MOS晶体管。
显然，根据以上的提示，本发明的另外许多修改和变化是可能的。因此，很清楚，除了这里所具体描述的内容之外，可以在所附的权利要求书的范围内实施本发明。

Claims (22)

1.一种半导体集成电路，其特征在于包括：
适合于分别连接到第一和第二电源电压的第一和第二电源端子，
连接到所述第一电源端子并且串联连接在所述第一和第二电源端子之间以及具有第一阈电压的第一晶体管，
用于实现逻辑功能的逻辑电路装置，所述逻辑电路装置连接在所述第一晶体管和所述第二电源端子之间并且包括多个具有低于所述第一阈电压的第二阈电压的晶体管，
用于产生至少一种控制信号的控制电路，所述控制信号限定所述第一晶体管将要工作在截止状态以及所述逻辑电路将要处在备用状态的时间，以及
连接到所述控制电路的电压产生电路，所述电压产生电路用于响应所述至少一种控制信号而产生第一控制电压、并且用于把所述第一控制电压输送到所述第一晶体管以便使该第一晶体管截止，所述第一控制电压的绝对值大于所述第一电源电压、并且具有这样的极性、即、当把它加到所述第一晶体管时、将使该第一晶体管截止。
2.根据权利要求1的半导体集成电路，其特征在于还包括：
连接到所述第二电源端子并且串联连接在所述逻辑电路和所述第一电源端子之间以及具有第一阈电压的第二晶体管，
由所述控制电路产生的所述至少一种控制信号限定所述第二晶体管将要工作在截止状态以及所述逻辑电路将要处在备用状态的时间，
所述电压产生电路响应所述至少一种控制信号而产生第二控制电压、并且用于把所述第二控制电压输送到所述第二晶体管以便使该第二晶体管截止，所述第二控制电压的绝对值大于所述第二电源电压、并且当把它加到所述第二晶体管时、将使该第二晶体管截止。
3.根据权利要求2的半导体集成电路，其特征在于：
所述逻辑电路苯置包括第一和第二逻辑电路，
所述第一逻辑电路连接在所述第一晶体管和所述第二电源端子之间，与所述第一电源端子、所述第一晶体管以及所述第二电源端子串联连接，以及
所述第二逻辑电路连接在所述第二晶体管和所述第一电源端子之间，与所述第一电源端子、所述第二晶体管以及所述第二电源端子串联连接。
4.根据权利要求1的半导体集成电路，其特征在于还包括：
第二晶体管，它具有与第一晶体管相同的导电类型、并且连接到所述第二电源端子而与所述逻辑电路装置、所述第一晶体管以及所述第一电源端子串联连接，该第二晶体管具有第一阈电压，
由所述控制电路产生的所述至少一种控制信号限定所述第二晶体管工作在截止状态以及所述逻辑电路处在备用状态的时间，以及
当工作在备用状态时，所述电压产生电路把所述第一控制电压输送到所述第二晶体管而使所述第二晶体管截止。
5.根据权利要求2的半导体集成电路，其特征在于所述电压产生电路包括：
用于产生所述第一控制电压的第一电压产生电路，
用于产生所述第二控制电压的第二电压产生电路，
第一选择电路，用于根据来自所述控制电路的所述至少一种控制信号而当所述逻辑电路处在激活状态时把所述第二电源电压输送到所述第一晶体管的控制端子、而当所述逻辑电路处在备用状态时把来自所述第一电压产生电路的所述第一控制电压输送到所述第一晶体管的控制端子，以及
第二选择电路，用于根据来自所述控制电路的所述至少一种控制信号而当所述逻辑电路处在激活状态时把所述第一电源电压输送到所述第二晶体管的控制端子、而当所述逻辑电路处在备用状态时把来自所述第二电压产生电路的所述第二控制电压输送到所述第二晶体管的控制端子。
6.根据权利要求5的半导体集成电路，其特征在于所述第二电压产生电路包括：
具有奇数个倒相器的环形振荡器，
第三和第四晶体管，所述第三晶体管的第一端子在第一节点连接到所述第四晶体管的第一端子以及其第二端子连接到所述第三晶体管的控制端子，所述第四晶体管的控制端子连接到所述第一节点以及其第二端子连接到所述第二电源电压，以及
连接在所述环形振荡器的输出端子和所述第一节点之间的电容器，
在所述第三晶体管的所述第二端子输出所述第二控制电压。
7.根据权利要求5的半导体集成电路，其特征在于所述第一电压产生电路包括：
具有奇数个倒相器的环形振荡器，
第三和第四晶体管，所述第三晶体管的第一端子在第一节点连接到所述第四晶体管的第一端子以及其第二端子连接到所述第三晶体管的控制端子，所述第四晶体管的控制端子连接到所述第一节点以及其第二端子是输出所述第一控制电压的端子，以及
连接在所述环形振荡器的输出端子和所述第一节点之间的电容器，
8.一种半导体集成电路，其特征在于包括：
适合于分别连接到第一和第二电源电压的第一和第二电源端子，
连接到所述第一电源端子的第一晶体管和连接到第二电源端子的第二晶体管，所述第一和第二晶体管具有阈电压、并且串联连接在所述第一和第二电源端子之间，
用于实现逻辑功能的逻辑电路装置，所述逻辑电路装置连接在所述第一和第二晶体管之间并且包括多个具有基本上与所述第一和第二晶体管的阈电压相同的阈电压的晶体管，
用于产生至少一种控制信号的控制电路，所述控制信号限定所述第一和第二晶体管将要工作在截止状态以及所述逻辑电路将要处在备用状态的时间，以及
连接到所述控制电路的电压产生电路，所述电压产生电路用于响应所述至少一种控制信号而产生第一控制电压和第二控制电压、并且用于把所述第一和第二控制电压分别输送到所述第一和第二晶体管以便使该第一和第二晶体管截止，所述第一控制电压的绝对值大于所述第一电源电压、并且具有这样的极性、即、当把它加到所述第一晶体管时、将使该第一晶体管截止，所述第二控制电压的绝对值大于所述第二电源电压、并且具有这样的极性、即、当把它加到所述第二晶体管时、将使该第二晶体管截止。
9.根据权利要求8的半导体集成电路，其特征在于所述电压产生电路包括：
用于产生所述第一控制电压的第一电压产生电路，
用于产生所述第二控制电压的第二电压产生电路，
连接到所述第一和第二电压产生电路的第一选择电路，用于根据来自所述控制电路的所述至少一种控制信号而当所述逻辑电路处在激活状态时把所述第二控制电压输送到所述第一晶体管的控制端子、而当所述逻辑电路处在备用状态时把所述第一控制电压输送到所述第一晶体管的控制端子，以及
连接到所述第一和第二电压产生电路的第二选择电路，用于根据来自所述控制电路的所述至少一种控制信号而当所述逻辑电路处在激活状态时把所述第一控制电压输送到所述第二晶体管的控制端子、而当所述逻辑电路处在备用状态时把所述第二控制电压输送到所述第二晶体管的控制端子。
10.根据权利要求9的半导体集成电路，其特征在于所述第二电压产生电路包括：
具有奇数个倒相器的环形振荡器，
第三和第四晶体管，所述第三晶体管的第一端子在第一节点连接到所述第四晶体管的第一端子以及其第二端子连接到所述第三晶体管的控制端子，所述第四晶体管的控制端子连接到所述第一节点以及其第二端子连接到所述第二电源电压，以及
连接在所述环形振荡器的输出端子和所述第一节点之间的电容器，
在所述第三晶体管的所述第二端子输出所述第二控制电压。
第五晶体管，它跨接在所述环形振荡器的输入端和输出端上，并且其控制端子连接到来自所述控制电路的所述至少一种控制信号的倒相信号，以及
第六晶体管，它跨接在所述第三和第四晶体管上并且其控制端子连接到来自所述控制电路的所述至少一种控制信号，
11.根据权利要求9的半导体集成电路，其特征在于所述第一电压产生电路包括：
具有奇数个倒相器的环形振荡器，
第三和第四晶体管，所述第三晶体管的第一端子在第一节点连接到所述第四晶体管的第一端子以及其第二端子连接到所述第三晶体管的控制端子和所述第一电源电压，所述第四晶体管的控制端子连接到所述第一节点以及其第二端子是输出所述第一控制电压的端子，以及
连接在所述环形振荡器的输出端子和所述第一节点之间的电容器，
第五晶体管，它跨接在所述环形振荡器的输入端和输出端上，并且其控制端子连接到来自所述控制电路的所述至少一种控制信号，以及
第六晶体管，它跨接在所述第三和第四晶体管上并且其控制端子连接到来自所述控制电路的所述至少一种控制信号的倒相信号。
12.根据权利要求8的半导体集成电路，其特征在于包括：
半导体基片，它含有：形成在其中并且由隔离区隔开的不同导电类型的第一和第二阱，在所述各阱中的相应的一个中形成的所述第一和第二晶体管，以及包括在所述第一和第二阱中的相应的一个中形成的第一和第二部分的所述逻辑电路装置。
13.根据权利要求12的半导体集成电路，其特征在于包括：
连接到所述第一电源端子的所述第一阱，
连接到所述第二电源端子的所述第二阱，
其控制端子连接到所述第一控制电压的所述第一晶体管，
其控制端子连接到所述第二控制电压的所述第二晶体管。
14.根据权利要求12的半导体集成电路，其特征在于包括：
所述控制电路产生分别加到所述第二晶体管的控制端子和所述第一晶体管的控制端子的互补的第一和第二控制信号，
所述第一控制电压加到所述第一阱，
所述第二控制电压加到所述第二阱。
15.根据权利要求8的半导体集成电路，其特征在于包括：
半导体基片，它含有：形成在其中并且由第一隔离区隔开的第一导电类型的第一和第二阱，形成在其中并且由第二隔离区隔开的第二导电类型的第三和第四阱，在所述第一和第四阱的相应的一个中形成的所述第一和第二晶体管，以及包括在所述第二和第三阱中的相应的一个中形成的第一和第二部分并且由第三隔离区隔开的所述逻辑电路装置。
16.一种半导体集成电路，其特征在于包括：
含有晶体管的逻辑电路，
连接在所述逻辑电路中至少一个晶体管的导电电极与一电源端子之间的第一场效应晶体管，
连接在所述第一场效应晶体管栅极上的控制电路，用于控制所述第一场效应晶体管，使之在所述逻辑电路为激活状态时导通，在所述逻辑电路为备用状态时截止，和
第一电压产生电路，用于产生第一信号，该第一信号在所述第一场效应晶体管导电时具有第一电压，而在所述第一场效应晶体管截止时具有不同于第一电压的第二电压，所述第一信号施加在所述第一场效应晶体管的反向栅极上。
17.根据权利要求16的半导体集成电路，其特征在于，所述场效应晶体管为p型晶体管，所述第一电压低于所述第二电压。
18.根据权利要求17的半导体集成电路，其特征在于，所述第一电压产生电路包括：
用于输出所述第一信号的一个输出端子，
一个电容，其一端连接到一节点上，
第二场效应晶体管，具有连到所述电源端子上的第一导电电极、连到所述节点上的第二导电电极和连到所述第一导电电极上的栅极，
第三场效应晶体管，具有连到所述节点上的第一导电电极、连到所述输出端子上的第二导电端子和连到所述第三场效应晶体管的第一导电电极上的栅极，
一个环形振荡器，其输出端连到所述电容的另一端，该环形振荡器包括多个连成一环的倒向器，
第四晶体管，插在所述多个倒相器中的两个倒相器之间，以及
第五晶体管，连在所述电源端子与所述输出端子之间，其中所述第四和第五晶体管依据来自所述控制电路的输出信号而互补地导通。
19.根据权利要求16的半导体集成电路，其特征在于，所述场效应晶体管为n型晶体管，所述第一电压高于所述第二电压。
20.根据权利要求19的半导体集成电路，其特征在于，所述第一电压产生电路包括：
用于输出所述第一信号的一个输出端子，
一个电容，其一端连到一节点上，
第二场效应晶体管，具有连到所述输出端子上的第一导电电极、连到所述节点上的第二导电电极和连到所述第一导电电极上的栅极，
第三场效应晶体管，具有连到所述节点上的第一导电电极、连到所述电源端子上的第二导电端子和连到所述第三场效应晶体管的第一导电电极上的栅极，
一个环形振荡器，其输出端连到所述电容的另一端，该环形振荡器包括多个连成一环的倒向器，
第四晶体管，插在所述多个倒相器中的两个倒相器之间，以及
第五晶体管，连在所述电源端子与所述输出端子之间，其中所述第四和第五晶体管依据来自所述控制电路的输出信号而互补地导通。
21.根据权利要求16的半导体集成电路，其特征在于还包括：
第二场效应晶体管，其导电类型不同于所述第一场效应晶体管，其连接在另一电源端子与所述逻辑电路中另一晶体管的一导电电极之间，以及
第二电压产生电路，用于产生第二信号，该第二信号在所述第二场效应晶体管导电时具有第三电压，而在所述第二场效应晶体管截止时具有不同于第三电压的第四电压，所述第二信号施加在所述第一场效应晶体管的反向栅极上，其中
所述控制电路连接到所述第二场效应晶体管的栅极，并控制该第二场效应晶体管，使之在所述逻辑电路为激活状态时导通，在所述逻辑电路为备用状态时截止。
22.根据权利要求16的半导体集成电路，其特征在于，
所述逻辑电路、第一场效应晶体管、控制电路和第一电压产生电路集成在一块半导体基片的主表面上，并且
在所述半导体基片的主表面上还形成有相同导电类型的第一半导体阱和第二半导体阱，两半导体阱相互电绝缘，所述第一信号施加在所述第一半导体阱上，其中
所述第一场效应晶体管形成在所述第一半导体阱上，而包含在所述逻辑电路中的至少一个所述晶体管形成在所述第二半导体阱上。
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