CN1101048C - 用于快速存储器的比特映象寻址方案 - Google Patents

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Abstract

公开了用于对一个具有存贮了n个二进制比特的存储器单元(B0-B15)的存储器设备进行读出和写入访问的读出路径和写入路径体系结构。“基于输出”的体系结构为每个比特提供一个输出，这样每个被选存储器单元(30和35)映射到n个输出(D0-D1)，并且存储在被选存储器单元(30和35)中的n个比特是并行地读出。“基于地址”的体系结构为每个比特提供一个地址，这样每个被选存储器单元(30和35)映射到一个输出，并且存储在被选存储器单元中的n个比特是串行地读出。

Description

用于快速存储器的比特映象寻址方案
本发明的领域
本发明普遍地涉及用于半导体存储器设备的读和写路径体系结构，并且具体涉及用于包括了存贮多于单个比特的数据的存储器单元的非易失性半导体存储器设备的读和写路径体系结构。
本发明的背景
在现在的计算机系统设计中非易失性半导体存储器设备是基本组件块。在非易失性存储器中存贮数据的主要方式是存储器单元。在以前典型的存储器技术提供了每个单元一个比特或两个状态的存贮容量。在现有技术中，非易失性存储器单元具有多于两种可能的状态。
一种现有的非易失性半导体存储器是快速电可擦除可编程只读存储器(快速“EEPROM”)。现有技术的快速EEPROM通常允许同时读几个快速单元。进而，典型的现有的快速EEPROM具有比任一时刻能够输出的数据量多很多的存贮容量。相应地，一个快速EEPROM的每次输出通常与一个把快速单元按行和列排列的阵列相联系，在该阵列中每个快速单元是唯一寻址的。当一个用户提供一个地址后，快速EEPROM中的行和列译码逻辑选择相应的快速单元。如果提供了多于一个的输出，该矩阵通常划分为包括了该阵列中几列的大小相同的数据块。例如，在包括了排列成1024行和512列中的512K快速单元的一个十六个输出的快速设备中，十六个数据块中的每一个包含了32列1024行的快速单元。
一种现有的快速单元是一个包括了一个选择门，一个浮栅、一个漏极和一个源极的场效应晶体管(FET)。为了进行读操作，快速单元的源极接地，且快速单元的漏极与该阵列的一个位线连接。通过与选择门连接的字线为该选择门提供一个选择电压使得快速单元打开和关闭。在提供了选择电压时快速单元传导电流的范围取决于该快速单元的门限电压Vt。Vt能够通过在浮栅上俘获电子而增加。一种在快速单元中存贮信息的典型方法要求在浮栅上俘获更多的电子以增加快速单元的Vt，这样当提供给选择门选择电压时可减少存储器单元传导的电流。如果在提供了选择电压时单元电流小于一个参考电流，该快速单元被称为“已被编程的”。如果在提供了选择电压时单元电流大于该参考电流，该快速单元被称做“已擦除的”。因为典型的现有技术的快速单元被配置为两种可能状态中的一种，编程的或已擦除的，所以认为典型的快速单元可存贮一个比特的数据。
用于访问存贮在快速单元中的数据的当前的典型的方案基于每个单元存贮一个比特的数据的前提。在这种现有方案中，为  每个被选中的单元提供一个输出，并且如同在存储器单元中寻址数据比特一样地寻址一个特别的存储器单元。但是，当存储器单元存储了二个或更多的数据比特时，这种用于单个比特单元的读出路径体系结构就不适合了，因为每个存储器单元地址对应于多于一个比特，这样，就需要一种可以访问存贮在存贮了n个数据比特的存储器单元中的每一个信息比特的读出路径体系结构。类似地，也需要可以往每个存储器单元写入n个数据比特的一种写入路径体系结构。
本发明概述和目的
因此，本发明的一个目的是提供一种能够访问每个单元存贮n个比特的存储器单元中的每个比特的读出路径体系结构。
本发明的另一个目的是提供一种能将数据写入到每个单元存贮n个比特的存储器单元的写入路径体系结构。
这些和其它目的通过用于访问存贮至少两个数据比特的被选中的存储器单元中的数据的一种读出路径电路来实现。该读出路径电路包括了在数量上与被选单元中存贮的n个比特数相同的输出。该读出路径电路还包括一个读出电路，该读出电路与被选存储器单元连接并且与每个输出连接，以便确定被选存储器单元中存储的n个比特中每个的状态及从每个相应的输出输出各个比特。相应的写入路径电路也被公开。
第二实施例为本发明的目的提供了用于访问存贮在被选的至少存储了二个数据比特的存储器单元中的数据的读出路径电路。读出路径电路包括一个输出及与被选存储器单元中存储的比特数数量相同的锁存器。读出路径电路还包括了一个读出电路，该读出电路与被选存储器单元连接且与每个锁存器连接以便确定存贮在被选存储器单元中的n个二进制位的每一位的状态。一个开关电路选择地且顺序地将每个锁存器的输出与输出连接，这样通过几个连续的时钟周期就可输出存贮在被选存储器单元中的数据。相应的写入路径电路也是如此。
通过后附的图表及下面的详细描述将体现出本发明的其它目的、特性及先进性。
附图简介
本发明以附图并不只局限于附图来进行说明，在附图中相同的参考标明了类似部件，在附图中：
图1显示了一个根据一个实施例的计算机系统。
图2显示了做为Vt的一个功能的多级快速单元的分布。
图3说明了一个依从第一实施例的基于输出的读出路径体系结构。
图4A是一个二进制搜索读出方案的流程图。
图4B是用于二进制搜索读出方案的更传统的流程图。
图5说明了一种完成了用于读出具有4种可能状态的快速单元的状态的二进制搜索方案的读出电路。
图6显示了一种基于输出的写入路径体系结构。
图7显示了一种基于地址的读出路径体系结构。
图8显示了一种基于地址的写入路径体系结构。
图9显示了一个可以实现基于地址的或基于输出的寻址方案的可选写入路径体系结构。
详细描述
为了有效地说明，这些附图所涉及的存储器设备均假设为带有一个512K快速单元阵列的一个十六个输出的快速EEPROM。该阵列为1024行和512列，并划分为16个同样大小的数据块，每块具有1024行和32列。每个实施例中共同的部件均做相似的标记以免混淆。这个例子并没有详述可以实现本发明的方法和设备。
图1显示了一个实施例的计算机系统。该计算机系统通常包括一个总线111，或与之相连的可能有一个处理器112，主存储器114，静态存储器16，海量存贮设备117，及集成电路控制器118。静态存储器116可能包括一个每个单元可以存贮多个数据比特的快速电可擦除可编程只读存储器或者其它非易失存储器设备。类似地，海量存贮设备117可以是一个使用每个单元存贮多个比特的非易失性存储器设备来存贮数据的固态硬盘驱动器117。
集成电路卡119和120可以包括在该计算机系统中，并且与个人计算机存储器卡工业(PCMCIA)总线126相连。PCMCIA总线126与总线111和集成电路(IC)控制器118相连以便提供卡119及120和该计算机系统其余部分之间的通信信息。IC控制器118通过PCMCIA总线126为IC卡119及120提供控制及地址信息，并与总线111相连。
该计算机系统进而可以包括一个显示设备121，一个键盘122，一个光标控制设备123，一个硬拷贝设备，以及一个声音抽样设备125。本计算机系统的具体部件和配置取决于使用该计算机系统的特定的应用。例如，图1中的计算机系统可能是一个个人数字辅助台(PDA)，一个笔式计算机系统，一台主计算机或一台个人电脑。
对于每个实施例，每个存储器单元都是一个快速单元，阵列中的每个快速单元能够处于四种模拟状态中的一种，并且由两个二进制比特表示快速单元的状态。图2显示了做为Vt的一个函数的多级快速单元的一种分布。正如所看到的，每个状态由一个分隔区间而分开，并且从每个分隔区间都提供了一个参考点，共3个参考点Ref1，Ref2和Ref3。这些参考点用于区别这些模拟状态。状态1在4个状态中处于Vt电压的最低的范围中，并且表示为两个比特都为逻辑1(都被擦除)。当高位比特(比特1)为逻辑1且低位比特(比特0)为逻辑0则为状态2。当比特1为逻辑0且比特0为逻辑1则表示状态3。状态4由两个比特都为逻辑0。表示(全为可编程的)。可能的状态的数目n并不限制为4。例如，状态的个数可以为3，5，16等等。进而，二进制比特与模拟状态的映射可以不同。例如，Vt电压的最低区域可以由两个比特都为逻辑0来表示。
需要注意的是非易失性存储器设备而非快速EEPROM和易失性存储器设备诸如动态随机存取存储器(DRAM)可能具有存储三个或更多的模拟状态的能力。进而，需要注意到带有浮栅的非易失性存储设备的模拟状态可以用不同于门限电压Vt的词语表示。例如，模拟状态可以表示为图2中所示的门限电压Vt的范围，可以表示为漏极电流ID的范围，或浮栅上存贮的电荷的范围。易失性存储器单元例如DRAM存储器单元通常包括由一个电容并且可以类似地用电荷、电流或电压的范围来表示。
一个带有一个浮栅的非易失性存储器单元表现为具有一个随着浮栅上的电荷的增加而增加的门限电压Vt的场效应晶体管。存储器单元的漏极电流ID(“单元电流”)随着门限电压和单元电荷级的增加而减小。存储器单元的门限电压Vt与存储器单元的漏极电流ID间的关系由下面的表达式给出：
对于VD＞VG-Vt有IDaGm×(VG-Vt)
Gm是存储器单元的跨导；
VG是存储器单元的栅极电压；
VD是存储器单元的漏极电压；及
Vt是存储器单元的门限电压。
给出这种关系，可以有多种方法读出存储器单元的浮栅上存贮的电荷量，包括：读出在给存储器单元的选择门提供了一个恒定电压时的存储器单元的单元电流；读出要将存储器单元的单元电流升至一个期望的值时在选择门上所需的电压量；读出在为存储器单元的选择门提供一个恒定电压时在一个与存储器单元的漏极相连的负载上的电压降，在此单元电流决定负载上的电压降的量；以及读出为了达到在与存储器单元的漏极相连的负载上所期望的电压降而在选择门上需要的电压量。要确定存储器单元的模拟状态，但是并不需要确定存储在浮栅上的精确的电荷量。能将存储器单元的一种特性与一个已知的参考值进行比较就足够了。
一种参考值是一个参考存储器单元，它被编程已具有了一个已知的、通常介于已定义的状态之间的门限电压Vt。可以把存储器单元的读出电路复制给参考存储器单元，并且将该读出电路的输出与参考的读出电路的输出用一个差分比较器进行比较。因为读出存储器单元的单元电荷级通常要进行电压或电流的比较，所以一个可能通过用电压源或电流源来提供适合于具有一个处于已定义的模拟状态之间的单元电荷级的参考存储器单元的电压或电流的方法来提供该参考值。由于这个原因，参考值Ref1、Ref2及Ref3并不指定为门限电压，单元电流，或一个浮栅上存贮的电荷级。相应地，可以理解为图2中的参考值对应于由单元电荷极、单元电流ID，和门限电压Vt之间的关系来定义的存储器单元的特性。为了简化后面的讨论，将用门限电压VR1，VR2和VR3来分别表示参考值Ref1，Ref2和Ref3。
图3说明了一个基于第一实施例的基于输出的读出路径体系结构。这个第一实施例的基于输出的读出路径体系结构是为了允许在一个单独的时钟周期中访问一个被选的快速单元中的n个比特而设计的。该读出路径体系结构被称为“基于输出的”是因为一个单元中的每个比特都映射到一个唯一的输出。虽然图3中说明的是每个单元中存贮两个比特时的一个读出路径体系结构，但是该结构可以很容易地适用于提供对存贮了n个二进制位的快速单元的访问。
在这个读出路径体系结构中，每个被选快速单元提供n个输出。在这种特性下，一个地址用于选择一个单独的单元。地址由地址线5提供，它包括了行地址线6和列地址线7。地址线5还包括了一个MLC地址线70，这在后面详细介绍。然而数据块和输出之间的映射是由一对一的对应而改变的。在图3的例子中，有16个数据块B0-B15，但在任何一个时刻只有8个数据块与16个输出，D0-D15相关。
对于一个每个单元有两个比特的阵列，如果要保持阵列中快速单元的数量仍为512K，以使得双比特快速阵列的增加的密度得到充分利用，那么最好比访问存贮单比特的快速单元阵列通常所需要的地址线的数量多增加一条额外的地址线。必须增加的地址线的数量是多比特单元提供的一种增加的存储器空间的功能。对存储器空间的每次增倍或部分增长，最好增加一条地址线。对于奇数个比特，例如每个单元3个比特，增加的地址线使得地址空间大于可以访问的存储器空间。这样，每单元四个比特的阵列具有与每单元三个比特的阵列相同数目的地址线，但是地址空间和存储器空间是共同扩展的。如果阵列的大小减半以便一个典型的512K快速存储器设备的大小减小，对于一个双比特的快速单元阵列就不需要另外的地址线。
在这个例子中，每个被选快速单元的浮栅是可编程的，以使得每个被选的快速单元具有一个门限电压Vt和一个对应于能用两个二进制比特表示的四种可能状态之一的单元电流。一个浮栅的状态可以通过一个恒定选择电压/可变的单元电流的读出方法来决定，在此每次读快速单元时为快速单元的选择门提供一个恒定和预先决定的选择电压。快速单元的状态是通过在为快速单元和一个参考单元提供相同的选择电压时，将快速单元的单元电流与参考单元(没有示出)的单元电流相比较而得出。正如前面讨论的，当为选择门提供了选择电压时，快速单元的门限电压Vt决定快速单元的单元电流。
在图3中，用户通过地址线5提供一个地址，行译码器10和包括了列译码器20和25的列译码器进行译码以选择十六个快速单元，每个快速单元来自数据块B0至B15。地址的译码如同现有技术一样。MLC地址线70的状态决定哪八个快速单元将与十六个输出相连。被选中的快速单元30和35是对应于行和列译码器的地址译码操作从十六个快速单元中选出的两个。快速单元30选自数据块B0。快速单元35选自数据块B1。被选快速单元30和35的漏极分别通过列译码器20和25与读出路径电路连接。
基于输出的读出电路包括一个用于从被选快速单元30和35中选择出对应于MLC地址线70的地址比特的电路，一个读出电路40，该电路读出最后被选中的快速单元的状态并且输出二个比特以指示该状态，以及输出缓冲区50和55，每个缓冲区输出一个二进制比特到存储器设备的输出。用于在被选快速单元30和35之间进行选择的电路包括了非门71和n-通道FET72及73。
对于第一实施例，增加的那根地址线的状态决定了是阵列的高字即存贮在编号为奇数的数据块B1-B15中的十六比特，还是阵列的低字，即存储在编号为偶数的数据块B0-B14中的十六比特被送到存储器设备的输出。增加的地址线显示为MLC地址线70，它与非门71的输入及n-通道FET73的控制极相关。当该地址位是逻辑0时，非门71提供一个逻辑1给n通道FET72的控制极。FET 72接通使得读出电路40与存贮了低字的两个比特的数据块B0的列译码器20连接。当地址位为逻辑1时，读出电路40与存贮了高字的两个比特的数据块B1的列译码器25连接。对于其余的数据块对，MLC地址线70与类似的电路连接使得选出来自八个数据块的总共八个快速单元以输出十六个数据比特。本实施例的另一方案是将该阵列分为八个数据块每块具有64列。那么增加的地址线能够合并到列译码电路中。通过这种方法，列译码电路直接选择所需的快速单元，而不需要借助于一个附加的诸如包括了非门71和FET72及73的选择电路中。
当MLC地址线70的地址位为逻辑0时，快速单元30与读出电路40连接。对于读取访问，读出操作最好如下面的图4A和4B中说明的采用一种二元搜索读出方法执行。读出电路将高位Bit1输出到缓冲区50，并且将低位Bit0输出到缓冲区55。输出缓冲区50和55将数据分别输出到D0和D1。特定的与输出间的映射并没有限制为相邻的输出且可以根据系统的需要而定。例如，高位Bit1可以送到输出D0且低位Bit0可以送到输出D7。
图4A是一个方框图，显示了一个用于确定具有多于两种可能状态的存储器单元的状态的二元搜索方法。在步骤301，将被选单元的单元电荷级读出并与一个其Vt等于VR2的第一参考快速单元进行比较。根据初始比较的结果，将读出的被选单元的单元电荷级与具有Vt为VR1的第二参考快速单元和具有Vt为VR3的第三参考快速单元中选出的一个进行比较。如果读出的被选快速单元的单元电荷级小于第一参考快速单元的单元电荷级，则在步骤302中将该读出的单元电荷级与第二参考快速单元进行比较，且被选快速单元或者为状态1或者为状态2。如果被选快速单元的读出单元电荷级大于第一参考快速单元的电荷级，则在步骤303将读出的单元电荷级与第三参考快速单元比较，且被选快速单元或者为状态3或者为状态4。可以根据前面讨论的任何一种方法读出单元电荷级。
图4B是一个常规的流程图显示了本实施例的二元搜索方法。在步骤311，读出了存储器单元的单元电荷级。在步骤312，确定出该存储器单元的单元电荷是否小于参考值Ref2的单元电荷级。如果该存储器的单元电荷级小于参量Ref2的单元电荷级，则该存储器单元的门限电压Vt小于其Vt值为VR2的参考存储器单元的门限电压。类似地，该存储器单元的单元电流ID大于其单元电流为IR2的参考存储器单元的单元电流IR2。如果该存储器单元的单元电荷级小于参考量Ref2的单元电荷级，则在步骤313选择Ref1。在步骤314，确定该存储器单元的单元电荷级是否小于参考量Ref1的单元电荷级。如果该存储器单元的单元电荷级小于参考量Ref1的单元电荷级，则在步骤315指明该存储器单元处于状态1。如果该存储器单元的单元电荷级大于参考量Ref1的单元电荷级，则在步骤316指明该存储器单元处于状态2。
如果该存储器单元的单元电荷级小于参量Ref2的单元电荷级，则在步骤317选择Ref3。在步骤318，确定该存储器单元单元电荷是否小于参量Ref3的单元电荷级。如果该存储器单元的单元电荷级小于参量Ref3的单元电荷级，则在步骤319指明该存储器单元处于状态3。如果该存储器单元的单元电荷级大于参量Ref3的单元电荷级，则在步骤320指明该存储器单元处于状态4。
图5说明了一个实现用于读出具有四种可能的状态的快速单元的状态的二元搜索方法的读出电路。该被选快速单元(如图3所示)与n-通道FET403的源极连接。非门402的输入与FET403的源极连接，而该非门的输出与FET403的控制极连接，这样FET403和非门402一起做为一个漏极偏置电路用于偏置该被选快速单元的漏极及把该被选快速单元与列负载即与FET403的漏极连接的n-通道FET404相隔离。连接列负载FET404作为一个上拉式电阻设备工作。换句话说，一个电阻可以代替FET404的位置做为列负载。
被选快速单元的状态决定节点405即FET403的漏极处的电压。差分比较器450和455的负极都与节点405连接以读出把偏置电压用于被选快速单元的选择门而得出的电压值。比较器450的正极与包括了一个列负载FET414的第一参考电路，一个包括了非门412和FET413的漏极偏置电路及一个其Vt为VR2的第一参考快速单元411相连接。节点415处的电压由第一参考快速单元411的单元电流决定。相对照地，比较器455的正极与一个第二参考电路相连接，在该第二参考电路中，列负载FET424和漏极偏置FET423选择地或者与Vt值为VR1的第二参考单元422连接，或者与Vt值为VR3的第三参考单元432连接。在第二和第三参考单元之间的选择由一个选择电路根据比较器450的输出而做出选择。参考电路的列负载FET414和424最好与列偏置FET404相同。类似地，漏极偏置电路最好也一致。
选择器电路包括一个漏极与FET423的源极连接且源极与第二参考快速单元422连接的第一n-通道FET440，及一个漏极与FET423的源极连接且源极与第三参考快速单元431连接的第二n-通道FET445。输出信号线460与第一FET440的控制极连接。输出信号线460还通过非门442与第二FET445的控制极连接。如果第一比较器450的输出是逻辑1，表明被选快速单元的Vt低于第一参考快速单元441的Vt，第一FET440被接通且节点425处的电压由第二参考快速单元422决定。如果第一比较器450的输出信号为逻辑0，非门442翻转输出信号以接通FET445，且节点425处的电压由第三参考快速单元431决定。第二比较器455通过输出信号线465输出第二次比较的结果。输出信号线460输出高位的Bit1而输出信号线465输出低位的Bit0。由该读出电路实现的读出方法不需要是一个二元搜索方法。例如，该读出方法能够同时把读出的被选快速单元的电压与每一个参考单元进行比较。
图6显示一个基于输出的写路径结构。被选快速单元30和35的漏极分别通过列译码器20和25与该写入路径电路连接。通过地址线5提供要被编程的单元的地址。该基于输出的写入路径电路包括FET530和535，与门520和525，及控制机510。控制机510控制对快速阵列的擦抹和编程。控制机510通过对行译码器10，列译码器20和25，读出电路40，一个参考单元阵列(如图5所示)及电压切换电路(没有示出)的控制来管理该快速矩阵。电压变换电路控制着读、编程和擦写快速阵列所需的不同的电压级别。VPP是编程/擦除电压，它必须是个高压电以进行编程或擦除存贮在快速矩阵中的数据。VPP可以由外部提供或在内部产生。用于读出，擦除及编程的用户命令通过一个命令界面(没有示出)与控制机510进行通信，控制机510可能是一个处理器或存储器设备内部的状态机，但是该控制机的功能能够由存储器设备外部的控制电路来实现。为n个输出中的每一个都提供一个类似的写入路径电路。
每个FET530和535的漏极与编程电压源VPP连接且它们的源极分别通过相应的用于每个数据块的漏极路径与各自的选出的快速单元连接。当FET530和535的控制极收到一个逻辑高电压，各自被选快速单元的漏极路径与编程电压源VPP相连接。这样FET530和535便成为了一个用于选择对哪个被选快速单元进行编程的选择电路，电压切换电路(没有示出)通过编程电压源为被选快速单元提供编程电压级。一般地，为选择门提供12V电压，为漏极提供6至7V电压，且在编程脉冲期间源极接地。提供给FET530和535的控制极的电压级由与门520和525根据MLC地址线的地址位和控制机510的输出来决定。
                 表1
  外部数据                  状态
Bit1   Bit2
1      1                    状态1
1      0                    状态2
0      1                    状态3
0      0                    状态4
对于写入访问，由控制机510将每2个外部比特编码为与四种可能的状态的每一种状态相对应的四种编程级别中的一种。这种编程可以依据真值表1来完成。编程级别然后用于设置一个被选快速单元的门限电压Vt。往浮栅上放置电荷的主要机制是热电子注入，并且在编程脉冲期间，电压切换电路(没有示出)使用编程电压源VPP产生一个控制极电压和一个漏极电压提供给被选快速单元。在编程期间通常被选快速单元的源极接地。控制机510通过提供一系列的编程脉冲来设置被选单元的门限电压Vt，在每个脉冲期间，将把由编程电压源VPP的编程电压提供给被选快速单元且从被选单元上移走。有可能在一个编程脉冲期间就成功地对被选快速单元进行了编程。放置到被选单元上的电荷的数量因编程脉冲期间控制极或字线电压级别的不同而不同。
在写入访问期间，MLC地址线70用于将16比特的已编码数据放入高或低字中。如所见的，连接增加的地址线70做为与门520和525的输入。为与门520地址位被取非。每个与门的第二输入是控制机的输出。根据MLC地址线70的状态，控制机510的一个逻辑1输出将使得每别与用于被选快速单元30和35的编程电压VPP相连的FET530或535被接通。如果地址位为高，则高端字(编号为奇数的数据块)将被编程。用于每个写入路径的控制机决定被选快速单元的编程级。
图7根据一个实施例说明了一种基于地址的读出路径体系结构。被选快速单元30的漏极通过列译码器20与数据块B0的读出路径电路连接。被选快速单元35的漏极通过列译码器25与数据块B1的读出路径电路连接。数据块B0的读出路径包括读出电路40，切换电路650和输出缓冲区50。在这个读出路径体系结构中，为每个存储在多位快速单元的比特提供一个地址，并且数据块与输出间的映射保留了当前的单二进制比特快速单元阵列所用的一对一对应。这样，在这个实施例中，有16个数据块B0-B15，每个数据块包括32列，映射到16个输出D0-D15。地址由地址线5提供。
在一个读出访问期间，当通过行译码器20和列译码器10选中一个双比特快速单元30时，被选快速单元30的漏极与最好是图5中所示的读出电路一样的读出电路40连接。切换电路650，它可能是一个2∶1多路复用器，根据MLC地址线70接收到的MLC地址信号或者选择高端Bit1或选择低端Bit0。MLC地址线70被引导到每个读出路径的每个多路复用器。如同上面基于输出的读出路径体系结构中详细描述的，MLC地址线70的比特数由存储器空间的增加而决定。对于这个实施例，当n等于2时，MLC地址线70的位宽为一个双二进制比特。
在读出访问的第一个周期中，MLC地址线70为第一状态，将高位加入到输出缓冲区671。在读出访问的第二个周期中，MLC地址线70为第二状态，将低位加至输出缓冲区50。当然，高位和低位的输出顺序可以反过来。还可对存贮在一个快速单元中的每一位进行单独寻址且不需要两个步骤进行读出处理。用于数据块B1的读出路径电路的操作实际上与用于数据块B0的读出电路的操作相同。并且更清楚地说明了基于输出的和基于地址的读出路径体系结构的不同。用于数据块B1的读出路径包括读出电路45，切换电路655及输出缓冲区55。
图8显示了一个基于地址的写入路径体系结构。被选快速单元30的漏极通过列译码器20与写入路径电路连接。写入路径电路包括n-通道FET740，控制机510，锁存器760和765，及与门770和775。同样地，可以由存储器设备之外的电路来实现控制机510的功能。为每个输出提供类似的写入路径电路。n-通道FET740的漏极与编程电压源VPP连接，而它的源极则通过列译码器20与被选快速单元30的漏极连接。FET740根据其控制极接收到的由控制机510产生的一个编程信号而接通及断开。
在一个写入访问期间，来自两个顺序的地址的两个外部16比特字锁存在32位数据锁存器中。或者，可以使用一个32位寄存器。当CLK信号变为高电平且MLC地址位为低电平，输出D0中的位被锁存在锁存器760中。在下一个时钟周期，当CLK信号变为高电平且MLC地址位变为高电平，输出D0中的位被锁存在锁存器765中。控制机将这两个比特编码为四个编程级中的一个且将n-通道FET740接通或断开以对被选单元30进行编程。编码可以根据上面表1来完成。当选中一个快速单元时，由第一个输出访问该快速单元的高位，且由一个第二输出访问该快速单元的低位。
图9显示了一个可以实现基于地址的或基于输出的寻址方法的可选择的写入路径体系结构。同样地，根据由地址线5提供的地址通过行译码电路10和列译码电路20来选择快速阵列30的快速单元。所示写入路径电路包括一个编程缓冲区910和电压切换电路920。编程缓冲区910用于缓冲通过设备I/O管脚D0-D15接收的数据。编程缓冲区的使用增加了到快速单元阵列30的编程吞吐量。编程缓冲区通过缓冲一组编程数据使得编程的速度得以增加。编程缓冲区加快了控制机510对编程数据的访问。对编程数据的快速访问使得控制机510通过跨越在快速单元阵列30的多个字节之上的电压切换电路920缓冲编程级电压的循环。
控制机510根据通过地址线5接收到的入地址来控制编程缓冲区910对编程数据的装载。数个字节或字可以存储在编程缓冲区910中。为了对快速阵列30进行编程，控制机使得编程缓冲区910读出给列译码电路20的编程数据，同时，通过地址线5为行译码电路10和列译码电路20提供相应的地址信息。控制机510通过控制电压切换电路920向快速阵列的被选快速单元提供编程脉冲。作为响应，电压切换电路920向快速阵列30的被选快速单元的漏极和选择门提供相应的电压。存贮在被选快速单元中的数据使用适当的读出路径体系结构的在每个编程脉冲之间被确认。
控制机510根据写入和读出路径体系结构实现的寻址方案来控制编程缓冲区920的装载和下载，并且可以将控制机510设计或编程为支持所述的两种寻址方案。这样，图9中的写入路径体系结构是灵活的并且可以在一个存储器设备上实现，这样用户最终是通过选择寻址方案而选择了基于输出或基于地址的方案。
虽然在前述特性中，本发明的描述参考的是特定的实施例，但是在不偏离本发明的主要思想和范围的情况下可以进行后附的权利要求书中的各种修改和变化。相应地，这些特性和图表应视为一种说明而不要约束了思路。

Claims (17)

1.在一个快速电可擦除可编程只读存储器电路中，用于选择地访问存储在多个数据块(B0，B1)其中之一的数据的一读出路径电路，各数据块包含至少一个存储n个比特的存储器单元，其中n大于1，读出路径电路具有许多n个输出并且一行译码电路(10)连接到数据块(B0，B1)，该读出路径电路还包括：
一个第一列译码电路(20)，连接到第一数据块(B0)的一个第一存储器单元(30)，用于连同行译码电路(10)响应于一个地址对第一存储器单元进行寻址；
一个第二列译码电路(25)，连接到第二数据块(B1)的一个第一存储器单元(35)，用于连同所述行译码电路(10)响应于该地址对第二数据决(B1)的第一存储器单元(35)进行寻址；
一个读出电路(40)，用于确定存贮在被选存储器单元中的n个比特中的每个以及将n个比特中的每个输出至n个输出中相应的一个；以及
一个选择电路(71，72，73)，用于选择地将第一数据块(B0)的第一存储器单元(30)或第二数据块(B1)的第一存储器单元(35)连接到读出电路(40)，以响应选择信号(70)。
2.权利要求1的读出路径电路，其中选择信号为一个比特宽。
3.权利要求1的读出路径电路，其中该被选存储器单元为一个非易失性存储器单元。
4.一种快速电可擦除可编程只读存储器设备，其具有多个包括行地址输入(6)和列地址输入(7)的输入，快速电可擦除可编程只读存储器设备具有设置成多行和多列的存储器单元阵列，存储器单元阵列由许多m个数据决(B0，B1等等)组成，各数据块包含多个存储器单元(30，31等等)，其中各存储器单元可操作为存储n个数据比特，其中n大于1，该快速电可擦除可编程只读存储器设备具有连接到许多m个数据块(B0，B1等)的行译码电路(10)，其中行译码电路(10)响应于经行地址输入(6)接收到的行地址选择存储器单元阵列中的一行，该快速电可擦除可编程只读存储器设备还包括：
至少一个选择输入(7)；
许多m个列译码电路(20，25等)，各连接到许多m个数据块中对应的一个，其中各列译码电路(20，25等)响应于经列地址输入接收到的列地址选择对应数据块中的一列，从而m个存储器单元被选择为响应于行和列地址而读出；
许多m/n读出电路(40等等)，各用于确定n个被选存储器单元其中之一的n个比特；
许多m个输出(D0，D1，等等)连接到许多读出电路(40等等)，用于输出由许多读出电路读出的数据；以及
一个选择器电路(71，72，73等等)，连接到许多列译码电路(20，25等等)和许多读出电路(40等等)，用于选择地将m个被选存储器单元的m/n个连接到许多m/n个读出电路，以响应所述选择输入所传送的被选信号。
5.在一存储器设备中的写入路径电路，用于把在n个输入接收到的数据写入到存储n个比特的被选存储器单元，其中n大于1，该写入路径电路包括：
一个第一列译码电路(20)，根据地址对第一存储器单元(30)进行寻址；
一个第二列译码电路(25)，根据所述地址对第二存储器单元(35)进行寻址；
一个控制机(510)，用于在n个输入接收到的n个数据比特进行编码，并将对应于已编码的n个数据比特的至少一个编码脉冲提供给所述被选存储器单元；以及
一个选择器电路(530)，用于根据该地址的一部分选择第一列译码电路来接收该至少一个编程脉冲以使得该第一存储器单元(30)存储n个比特。
6.权利要求5的写入路径电路，其中当该地址的那部分为第一状态时，选择器电路选择该第一列译码电路。
7.权利要求6的写入路径电路，其中当该地址的那部分为第二状态时，选择器电路(535)选择该第二列译码电路以使得第二存储器单元(35)成为被选存储器单元。
8.权利要求5的写入路径电路，其中该地址的那部分为一个二进制比特宽。
9.权利要求5的写入路径电路，其中被选存储器单元为一个非易失性存储器单元。
10.一种存储器设备，其具有一个输出(D0)和包括行地址输入(6)和列地址输入(7)的许多地址输入，该存储器设备还具有设置成多行和多列的存储器单元阵列(B0，B1等等)，该存储器单元阵列由许多存储器单元(30，35等等)组成，其中各存储器单元可操作为存储n个数据比特，其中n大于1，一特定存储器单元的n个比特中的每个具有不同地址，该存储器设备具有连接到该存储器单元阵列的行译码电路(10)，其中根据经所述行地址输入(6)接收到的行地址该行译码电路选择该存储器单元阵列中的一行，该存储器设备还包括：
至少一个多级单元(MLC)地址输入(5)；
一个列译码电路，连接到存储器单元阵列，其中列译码电路根据经列地址输入(7)接收到的列地址选择该存储器单元阵列中的一列，从而第一存储器单元(30)被选择以便响应于行和列地址而读出；
一个读出电路(40)，连接到第一存储器单元(30)和输出(D0)，该读出电路用于确定存储在第一存储器单元(30)中的n个比特中的每个的状态；以及
一个选择电路(650)，连接到读出电路、MLC地址输入(5)，和连接到输出(D0)，该读出电路(650)用于寻址并根据MLC地址输入(5)提供来自读出电路(40)的n个比特中的仅一个给输出(D0)，从而由第一存储器单元(30)存储的n个比特中的每个被单独寻址并输出。
11.权利要求10的存储器设备，其中n等于2。
12.权利要求10的存储器设备，其中该读出电路同时输出一个第一比特和一个第二比特。
13.权利要求10的存储器设备，其中该选择电路是一个多路复用器，连接成接收来自该读出电路的n个比特为输入和该至少一个MLC地址输入为控制信号。
14.权利要求10的存储器设备，其中该第一存储器单元是一个非易失性存储器单元。
15.一种非易失性存储器设备，非易失性存储器设备包括经连接用来接收行地址的许多行地址输入(6)，非易失性存储器设备包括经连接用来接收列地址的许多列地址输入(7)，非易失性存储器设备包括设置成许多行和许多列的一个非易失性存储器单元(B0，B1等等)阵列，其中各非易失性存储器单元存储n个比特，n大于1，存储器单元中的n个比特的每个具有不同地址，非易失性存储器设备包括一个经连接用来根据行地址选择阵列中的一个第一行的行译码器(10)，非易失性存储器设备还包括：
至少一个多级单元(MLC)地址输入(5)，连接用于接收MLC地址；
一个列译码器(20)，连接为根据列地址选择阵列中的第一许多列，以使第一许多存储器单元按行和列地址而被寻址；以及
一个选择电路(650)，连接用于根据MLC地址(5)选择每个第一许多存储器单元中的n个比特其中之一，以使该非易失性存储器设备仅对每个第一许多存储器单元中的n个比特之一寻址为输出。
16.一种存储器设备，包括一数据输入，该存储器设备包括设置成许多行和许多列的一个存储器单元阵列，存储器单元阵列包括许多存储器单元，其中各存储器单元可操作地存储n个数据比特，n大于1，存储器设备由包括行地址输入(60)和列地址输入(70)的许多地址输入组成，存储器设备包括连接到许多存储器单元的一个行译码电路(10)，其中根据经行地址输入(6)接收到的行地址该行译码电路(10)选择存储器单元阵列中的一行，该存储器设备还包括：
一个多级单元(MLC)地址输入，其中MLC地址输入允许存储在存储器单元中的n个比特中的每个单独地被寻址；一个列译码电路(20)，其连接到许多存储器单元，其中列译码电路(20)根据经列地址输入(7)接收到的列地址选择存储器单元阵列中的一列，以使一个第一存储器单元(30)按行和列地址被选作编程；
n个锁存器(760，765)，连接到控制信号、MLC地址输入(70)、和数据输入，n个锁存器(760，765)的每个根据MLC地址输入(70)和控制信号依次被启动来锁存来自数据输入的数据；以及
一个控制机(510)，连接到n个锁存器和存储器单元阵列，控制机(510)将从该n个锁存器接收到的数据编码为编程级，并且通过产生至少一个编程脉冲对行和列地址所选的第一存储器单元进行编程，直到该第一存储器单元被编程到具有近似的编程级。
17.权利要求1的存储器设备，其中n等于2，从而有一个第一锁存器和一个第二锁存器，存储器设备还包括：
一个第一与门(770)，具有作为输入的控制信号和MLC地址输入(70)的翻反，并具有连接到第一锁存器(760)的一个输出，该第一与门(770)在MLC地址输入为逻辑低时使得第一锁存器(760)接收来自数据输入的数据；以及
一个第二与门(755)，具有作为输入的控制信号和MLC地址输入(70)，并具有连接到第二锁存器(765)的一个输出，该第二与门(755)在MLC地址输入为逻辑高时使得第二锁存器(765)接收来自数据输入的数据。
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