CN1104813C - 对动图像进行运动补偿时宏数据组的半象素处理装置 - Google Patents

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Abstract

一种对动图像进行运动补偿时宏数据组的半象素处理装置，包括：根据水平半象素信号求N个连续象素数据与在水平相邻的象素数据之和的第一单元；存储并输出数据的传输线；根据垂直半象素信号求传输线输出的象素数据与在垂直相邻的象素数据之和的第二单元；根据水平和垂直的半象素信号对第二单元的数据进行半象素处理的数据处理部；分频并存储数据处理部数据的触发器；输出触发器数据中运动补偿数据的多路转换器，可用于处理Y信号及U、V分量信号。

Description

对动图像进行运动补偿时 宏数据组的半象素处理装置
                          技术领域
本发明涉及对动图像进行运动补偿时宏数据组的半象素处理装置，特别涉及对在前面图像和后面图像的两侧运动补偿的B图像进行运动补偿时宏数据组的半象素处理装置。
                          背景技术
最近，把动图像信号编码为数字信号后进行处理的方式正在普及。由于在把动图像信号编码为数字数据时数据量庞大，所以，为了解决这个问题而开发了压缩动图像数据的技术，用于除去动图像信号的冗长数据。
特别是在MPEG中。为了高效率地压缩动图像数据，定义了I图像、P图像、B图像三种图像类型。I图像是不参照其它图像而编码的图像，P图像用于对在时间上来自前面的I图像或P图像进行运动补偿的预测，B图像是对根据在时间上位于前面和后面位置的图像进行最高效率编码的图像。
在MPEG-2中，为了进一步正确地进行运动补偿而引入半象素处理方式。半象素处理通过靠近水平方向和/或垂直方向的象素数据的平均值求出象素间的数据。已有的半象素处理装置在水平方向进行半象素处理时，一个宏数据组每16个象素读出一次，然后计算出在水平方向上邻接的16个象素间的平均值；在垂直方向进行半象素处理时，计算出与前行的象素在垂直方向上邻接的象素间的平均值。特别是在B图像的运动补偿时，因为必须根据位于前面和后面的图像画面，所以为了进行宏数据组的半象素处理，必须用另外存储前行的象素数据的存储器，这样就产生了不可能连续输出数据的缺点。
                          发明内容
本发明是为了解决上述问题而提出的，其目的是提供一种具有下述功能的宏数据组的半象素处理装置，即在B图像进行运动补偿时宏数据组的半象素处理装置中，通过由锁存器构成的传输线存储半象素处理所必需的象素数据，同时顺序输出，为了进行运动补偿，通过上述传输线可以连续选择并输出半象素处理过的数据。
为了达到上述目的，本发明提供一种宏数据组半象素处理装置，用于对动图像进行运动补偿，所述装置按规定单位将被选择的用于对动图像进行运动补偿的N×N个象素数据分割并进行半象素处理，所述装置包括用于对连续象素数据的值进行计算的单元以及传输线单元，其特征在于：所述用于对连续象素数据的值进行计算的单元包括第一单元和第二单元；所述第一单元用于根据从外部施加的水平方向半象素处理信号，求出构成上述N个象素数据的连续象素数据与在水平方向同该象素数据相邻的象素数据之和；所述传输线单元用于顺序存储并输出由上述第一单元施加的数据；所述第二单元用于根据从外部施加的垂直方向半象素处理信号，求出由上述传输线单元输出的象素数据与在垂直方向同该象素数据相邻的象素数据之和；并且，所述半象素处理装置还包括：数据处理部，用于根据上述水平方向半象素处理信号和垂直方向半象素处理信号，对由上述第二单元施加的象素数据进行半象素处理：在只在垂直方向或水平方向进行半象素处理时，用2除以所述象素数据；在水平方向和垂直方向进行半象素处理时，用4除以所述象素数据；在不进行半象素处理时，按其原样输出所述象素数据；按照时钟把由上述数据处理部施加的数据分割并分别存储的触发器单元；从上述触发器单元的数据中选择并输出运动补偿时必要的数据的多路转换单元。
                          附图说明
图1是说明为了进行半象素处理而选择17象素×17行的概念图。
图2是表示为了进行半象素处理的17象素×17行的图，其中A是表示前面图像的概念图，B是表示后面图像的概念图。
图3A、图3B是表示根据本发明一优选实施例的宏数据组的半象素处理装置的构成图。
图4是图3装置中的触发器单元的定时图。
                          具体实施方式
下面参照附图详细说明本发明的优选实施例。
图1是说明为了进行半象素处理而选择17象素×17行的概念图。
按照MPEG，一般的运动补偿单位的宏数据组对于辉度信号而言由16象素×16行构成。可是，在水平方向上进行半象素处理时必须选取17象素，在垂直方向上进行半象素处理时应该保存17行的数据。即，进行宏数据组的半象素处理时，如图1所示，为了获得17×17象素间的数据应该在水平方向上选择17象素、在垂直方向上选择17行的数据。
图2示出了为了进行半象素处理而选择的17象素×17行的情形，图2A是表示前面图像的概念图，图2B是表示后面图像的概念图。
本发明涉及的半象素处理装置不是用16象素单位进行宏数据组的半象素处理单位，而是用8象素单位进行宏数据组的半象素处理单位。即，并不是在前面图像的第一行中全部读取17个象素之后，求出0～16象素数据和1～17象素数据的平均值后产生半象素处理的数据，而是在读取0～8象素的9个象素数据后，输出按照0～7象素数据和1～8象素数据的平均而半象素处理的8个象素数据，继而读取8～16象素的9个象素数据，求出平均而获得半象素处理的8个象素数据。如果利用上述的方式，则具有利用同样的半象素处理装置不仅对于Y信号，而且对于作为基本的运动补偿单位8×8的U分量和V分量的信号也可进行半象素处理的优点。
图3A、图3B是表示根据本发明一优选实施例的宏数据组的半象素处理装置的构成图。
首先，为了进行半象素处理而施加前面图像的9象素[0：8]数据F1-1。从前面图像的9象素[0：8]数据中，将下位8象素的[0：7]数据加在第一加法器32上，将上位8象素的[1：8]数据加在第一逻辑与门31上。从外部把水平方向半象素处理信号加在第一逻辑与门31上，在不进行水平方向半象素处理的情况下施加“0”，在相反的情况下，即在进行水平方向半象素处理时施加“1”。在不进行水平方向半象素处理而施加“0”的情况下，第一逻辑与门31的输出是“0”，因此在第一加法器32中只输入[0：7]数据。在水平方向进行半象素处理的情况下，从第一逻辑与门31向第一加法器32输出[1：8]数据，“1”的进位Cin输入给第一加法器32。第一加法器32将包含“1”的进位而输入的[0：7]数据和[1：8]数据相加，并将增加1位的9位×8数据输出给第四锁存器33。虽然增加1位的9位×8数据也被输出给第二逻辑与门37，但是，这是通过四个锁存器后进行与第一锁存器(L1)36输出的数据相垂直方向的半象素处理的数据。
在下一个数据组中，施加前面图像的第一行的剩余的9象素[8：16]数据F1-2。对[8：16]数据进行与[0：7]数据同样的处理，在把其结果加在第四锁存器33上时，将存储在第四锁存器33中的F1-1的数据加在第三锁存器(L3)34上。
在下一个数据组中，施加后面的图像的第一行的[0：8]数据B 1-1并进行同样的处理。当将其结果加在第四锁存器33上时，储存在第四锁存器33中的F1-2数据被加在第三锁存器34上，同时，存储在第三锁存器34中的F1-1数据被加在第二锁存器(L2)35上。
在下一个数据组中，施加后面图像的第一行的[8：16]数据B1-2并进行同样的处理。当将其结果加在第四锁存器33上时，存储在第四锁存器33上的B1-1数据被加在第三锁存器34上，同时存储在第三锁存器34中的F1-2数据被加在第二锁存器35上，存储在第二锁存器35中的F1-1数据被加在第一锁存器36上。
在下一个数据组中，施加前面图像的第二行的[0：8]数据F2-1并进行同样的处理。当将其结果加在第四锁存器33上时，存储在第四锁存器33上的B1-2数据被加在第三锁存器34上，存储在第三锁存器34中的B1-1数据被加在第二锁存器35上，存储在第二锁存器35中的F1-2数据被加在第一锁存器36上，存储在第一锁存器36中的F1-1数据输出给第二加法器38。
上述四个锁存器33～36在本发明装置中构成传输线。
另一方面，通过水平方向半象素处理的上述F2-1数据在被加到第四锁存器33上的同时，又被加在第二逻辑与门37上。在第二逻辑与门37中加上垂直方向半象素处理信号，或照原样输出上述数据或输出0。即，在垂直方向进行半象素处理时，施加“1”的垂直方向半象素处理信号，在把上述处理的F2-1数据按其原样输出给第二加法器38的同时，使第二加法器的进行Cin为“1”。在不进行垂直方向半象素处理时，施加“0”的垂直方向半象素处理信号并输出“0”。
因此，在进行垂直方向半象素处理时，在第二加法器38中，将由第一锁存器36输入的F1-1数据、由第二逻辑与门37输出的F2-1数据和1的进位Cin相加。反之，在不进行垂直方向半象素处理时，第二逻辑与门37的输出为“0”。由于进位Cin是“0”，所以按其原样输出由第一锁存器36输入的F1-1数据。
从第二加法器38输出的数据根据向水平方向或垂直方向的半象素处理，输出最大10位×8数据。在只进行水平方向或垂直方向半象素处理时，输出9位×8数据；在进行水平方向和垂直方向半象素处理时，输出10位×8数据；在不进行半象素处理时，输出8位×8数据。
数据处理部39根据垂直方向半象素处理信号和水平方向半象素处理信号，确定用2除或用4除或按原样输出所输入的数据。即，只在垂直方向或水平方向进行半象素处理时，用2除以输入的9位×8数据；在水平方向和垂直方向进行半象素处理时，用4除以10位×8数据；在不进行半象素处理时，按其原样输出已输入的数据。这时，利用根据水平方向半象素处理信号或垂直方向半象素处理信号输入的进位容易进行四舍五入。
在上述任何一种情况下，从数据处理部39输出的数据都可以输出8位×8位。
从数据处理部39输出的数据被施加在四个触发器41～44上。四个触发器41～44上加有启动信号。四个触发器41～44的启动信号由二位计数器50和译码器51产生。二位计数器50根据输入时钟输出0～3的二位计数值，译码器51根据每二位输入的计数值产生各触发器41～44的启动信号0～3。
各触发器41～44设计成能把八字节的数据分成每四字节为一份存储或输出的结构，特别是第三触发器43只存储下位四字节。
第一多路转换器45和第二多路转换器46选择从四个触发器41～44输出的数据并输出给预测方向组合部47。
图4是图3装置中的触发器单元的定时图。
图4A是利用二位计数器50的计数值，图4B是时钟信号，图4C是由数据处理部39输出的半象素处理的数据。
如图4所示，计数值为“0”时，在下一个时钟上升沿，第一触发器41被启动并把半象素处理的八字节的F1-1数据分成上位四字节[0：3]和下位四字节[4：7]并存储。
在计数值为“1”时，在下一个时钟的上升沿，第二触发器42被启动并存储半象素处理的八字节的F1-2数据。
在计数值为“2”时，在下一个时钟的上升沿，第三触发器43被启动并存储半象素处理的八字节的B1-1数据中的下位四字节[4：7]，同时通过第一多路转换器45选择存储在第一触发器41中的F1-3[0：3]数据，通过第二多路转换器46选择半象素处理数据的B1-1的没存储的上位四字节[0：3]并输出给预测方向组合部47。
在计数值为“3”时，在下一个时钟的上升沿，第四触发器44被启动并存储半象素处理的B1-2数据，而且通过一多路转换器45选择存储在第一触发器41中的F1-1[4：7]数据，通过第二多路转换器46选择存储在第三触发器43中的B1-1[4：7]数据并输出给预测方向组合部47。
如果看到图3所示的译码器51的计数值0～3，便可以根据计数值弄清楚被启动的触发器；如果看到第一多路转换器45和第二多路转换器46所示的计数值2，3，0，1，还可以弄清楚根据各个计数值选择的触发器的部分。
预测方向组合部47把由第一多路转换器45选择的前面图像的四字节数据和由第二多路选择器46选择的后面图像的四字节数据相加，求出其平均值后输出给加法器48。
加法器48施加IDCT数据，并将此数据与从上述预测方向组合部47输出的数据加在一起输出给范围限制部49。
范围限制部49为了输出补偿处理的最后四字节的结果数据而限制数据大小。
如上所述，按照本发明的装置，不仅可以通过第一多路转换器45和第二多路转换器46每个时钟输出四字节数据，从而可连续输出数据；还可以把象素处理单位变成八字节，不仅可以用于Y信号的处理上，也可以用于U分量的信号和V分量的信号处理上。

Claims (6)

1.一种宏数据组半象素处理装置，用于对动图像进行运动补偿，所述装置按规定单位将被选择的用于对动图像进行运动补偿的N×N个象素数据分割并进行半象素处理，所述装置包括用于对连续象素数据的值进行计算的单元以及传输线单元，其特征在于：
所述用于对连续象素数据的值进行计算的单元包括第一单元和第二单元；
所述第一单元用于根据从外部施加的水平方向半象素处理信号，求出构成上述N个象素数据的连续象素数据与在水平方向同该象素数据相邻的象素数据之和；
所述传输线单元用于顺序存储并输出由上述第一单元施加的数据；
所述第二单元用于根据从外部施加的垂直方向半象素处理信号，求出由上述传输线单元输出的象素数据与在垂直方向同该象素数据相邻的象素数据之和；并且
所述半象素处理装置还包括：
数据处理部，用于根据上述水平方向半象素处理信号和垂直方向半象素处理信号，对由上述第二单元施加的象素数据进行半象素处理：在只在垂直方向或水平方向进行半象素处理时，用2除以所述象素数据；在水平方向和垂直方向进行半象素处理时，用4除以所述象素数据；在不进行半象素处理时，按其原样输出所述象素数据；
按照时钟把由上述数据处理部施加的数据分割并分别存储的触发器单元；
从上述触发器单元的数据中选择并输出运动补偿时必要的数据的多路转换单元。
2.根据权利要求1所述的宏数据组半象素处理装置，其特征在于，上述传输线单元由多个锁存器构成，传输线的第一锁存器存储由上述第一单元施加的数据，传输线的最后一个锁存器把由上位锁存器施加的数据输出给上述第二单元。
3.根据权利要求1所述的宏数据组半象素处理装置，其特征在于，上述第一单元包括：使上述水平方向半象素处理信号与构成上述N个象素数据的连续象素数据输入并进行逻辑与的第一逻辑与门；求出由上述第一逻辑与门施加的数据与在水平方向与上述连续的象素数据相邻的象素数据之和的第一加法器。
4.根据权利要求1所述的宏数据组半象素处理装置，其特征在于，上述第二单元包括：使上述垂直方向半象素处理信号和在水平方向与由上述传输线单元输出的象素数据相邻的象素数据输入并进行逻辑与的第二逻辑与门；使从上述第二逻辑与门和上述传输线单元输出的象素数据相加的第二加法器。
5.根据权利要求1所述的宏数据组半象素处理装置，其特征在于，上述第一单元和第二单元分别对应于水平方向和垂直方向半象素处理信号，含有输入进位；上述数据处理部利用根据水平方向半象素处理信号和垂直方向半象素处理信号输入的上述进位进行四舍五入，以获得被2除或被4除的象素数据。
6.根据权利要求1所述的宏数据组半象素处理装置，其特征在于，上述触发器单元把由上述数据处理部所施加的数据分成上位四字节和下位四字节并进行存储。
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