CN1108018C - 用于数字无线电接收机的迅速更新的自适应通道均衡滤波 - Google Patents

用于数字无线电接收机的迅速更新的自适应通道均衡滤波 Download PDF

Info

Publication number
CN1108018C
CN1108018C CN95103545A CN95103545A CN1108018C CN 1108018 C CN1108018 C CN 1108018C CN 95103545 A CN95103545 A CN 95103545A CN 95103545 A CN95103545 A CN 95103545A CN 1108018 C CN1108018 C CN 1108018C
Authority
CN
China
Prior art keywords
signal
filter
finite impulse
impulse response
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN95103545A
Other languages
English (en)
Other versions
CN1132969A (zh
Inventor
J·杨
C·B·帕特尔
T·M·刘
A·L·林堡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1132969A publication Critical patent/CN1132969A/zh
Application granted granted Critical
Publication of CN1108018C publication Critical patent/CN1108018C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
    • H04N5/211—Ghost signal cancellation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically

Abstract

数字无线电接收机根据被数字信号调制的接收载波以数字形式恢复时常受到不希望的多径失真影响的调制信号。该被恢复的调制信号作为相应的输入信号供给第一和第二有限脉冲响应(FIR)滤波器，各滤波器是N抽头型和自适应加权的。第一FIR滤波器响应调制信号来提供抑制多径失真的输出信号。第二FIR滤波器响应调制信号来产生第一FIR滤波器抽头加权值的校正值，这比用“数字信号处理器”或“DSP”来产生要快得多。

Description

用于数字无线电接收机的 迅速更新的自适应通道均衡滤波
发明领域
本发明涉及在数字无线电接收机、特别是在那些接收数字电视信号的接收机中用于均衡和抑制多径信号效应的自适应滤波。
背景技术
数字电视传输通常高度地依赖于用来减少为了描述连续的运动图象所必须传送的数字符号的数目的强有力的图象压缩技术。对数字信号进行前向纠错编码，以便主要消除脉冲噪声或突发噪声。在对前向纠错编码起反应的校正的位误差速率(BER)变得过大之前，从接收的数字信号再现的图象几乎不呈现或根本不呈现可察觉的恶化。当BER超过纠错编码的能力时，再现传送的图象的能力就突然丧失，因此TV接收机就不能再现新的图象信息。可以利用各种电路来在屏幕上显示相应于令人满意地接收的最新的电视图象或相应于来自令人满意地接收的最新的几个电视图象所外推出的静态图象。该静态图象无伴音。
由于在BER超过前向纠错编码能力之前图象再现过程基本上是正确的，以及由于在此之后图象再现过程实际上完全失效，所以很难表征多径或其它通道失真对数字电视接收机的视觉效应。因此，通常利用在实施错误校正之前数字符号中的差错率来表征多径失真对数字电视接收机的影响。就多径失真在实施错误校正之前使数字符号的差错率显著增大来说，非常需要对其进行补偿。这有利于避免由被超过的前向纠错编码能力造成的图象再现过程的失效。
已出现了多径失真的传输通道的特征可被表示为是根据第一传输特性对原来传送的信号起反应的抽头延迟线滤波器。通常假定在数字无线电接收机中的该滤波器的输出端口在用于载波调制的、在检波信号的再数字化之前的最后一个检波器的输出端口处。在数字接收机中，通过使带有多径失真的数字化响应通过具有第二传输特性的通道均衡滤波器，就能够补偿多径失真对该滤波器响应的影响，当该第二传输特性乘以第一传输特性就产生了在感兴趣的整个频带内具有基本上一致的群延迟和基本上平坦的幅-频特性的乘积。由于多径失真往往在传输通道内经常地变化，以及由于在能够选择不同传输通道的无线电接收机中，不同传输通道的多径失真特性不相同，所以该通道均衡滤波器通常是自适应滤波器，可根据接收条件对其滤渡特性进行调整。
由于事先已知被传送的数字信号的特性，所以至少在理论上能够在多径检测和自适应通道均衡的系统中利用这样的特性。但是，各种问题限制了对通道均衡的这一做法。因此，电视工程师已经发现需要周期性地传送位于一部分目前没有被用于视频目的的TV信号中的训练信号，还需要在对多径失真进行抑制之前将该训练信号用于多径失真的检测及其特性描述。在此将这一信号称为训练信号；在专利文献和其它技术出版物中已经描述了各种不同的训练或“重影消除基准”信号。消除多径失真的策略取决于被传送的训练信号，该被传送的训练信号经受的多径失真与该电视信号的剩余部分经受的多径失真相同。接收机中的计算机能够对接收的失真的训练信号进行检查，利用已知的关于无失真的训练信号的知识，该计算机就能够计算传输通道的特性。该计算机然后就能够计算滤波器的所需特性，该滤波器将对接收信号作出响应，而将抑制多径信号的影响。
在用于广播高清晰度电视(HDTV)的数字电视信号中，每一数据场电括314个数据行，各场按它们出现的次序以模2的方式顺序编号。每一数据行的开头是具有顺序值+S、-S、-S和+S的四个符号的行同步码组。值+S低于最大正数据偏离一个电平，值-S高于最大负数据偏离一个电平。每一数据行的宽度为77.7微秒，对于每秒约10兆位的符号速率，每一数据行有832个符号。每一数据场的起始行是场同步码组，该场同步码组对用于通道均衡和多径压缩处理的训练信号进行编码。训练信号是511个不连续值的伪随机序列(即“PR序列”)，其后跟着三个63个瞬时值的PR序列。按照在每一奇数数据场的第一行中的第一逻辑公约和在每一偶数数据场的第一行中的第二逻辑公约来传送该训练信号，该第一和第二逻辑公约是相互互补的。能够对基准序列进行分析并确定通道特性，还能够实现合适的均衡滤波器。但是，这一过程相当慢，一定不适用于随时间相当迅速地变化的任何多路径传输信号，例如某些飞机反射的干扰信号。
由于在HDTV中使用的数字信号的性质，在直接判定(decision-directed)的基础上(在没有基准序列的情况下)能够对于每个接收符号进行通道均衡滤波器的适配。但是，在目前，对接收通道进行初始均衡的速度或对时变多径进行跟踪的速度的限制因素是由所使用的计算设备的处理速度来确定的。提高计算设备的处理速度将改善系统性能，直到能够用每一新接收的符号或用相当小的一组新接收的符号来实现滤波器系数的全部计算和随后的更新为止。
进行“自适应均衡/多径抵消”的几种方法在文献中已有说明。最简单地说，输入信号通过均衡滤波器来处理。滤波器输出与所需的输出相“比较”，根据某一算法，计算对滤波器参数的校正值并使之适合于该滤波器。不断地重复该过程，直到被均衡的滤波器的输出是“正确”的为止，因此就充分地减弱了多径效应，使多径效应不超过被称为“可接受”的程度。为了理解所涉及的计算的性质，请参看以下作为参考文献的出版物：
G.A.Clark，S.K.Mitra，S.R.Parker，“Blockimplementationof adaptive digital filters，”IEEE Trans.ASSP，pp.744-752，Vol.29，June 1981，和
J.C.Lee and C.K.Un，“Performance Analysis ofFrequency-Domain Block LMS Adaptive Digital Filters，”IEEETrans.on Circuits and Systems，pp.173-189，Vol.36，No.2，Feb.1989.
从这两篇参考文献的最后一篇可知基本的自适应均衡/多径消除方程如下： y n = Σ k = 0 N - 1 W k m · x ( n - k ) ，k＝0，1，...，(N-1)，和    (1)mN≤n＜(m+1)Nen＝yn-dn                    (2) Δ k m = Σ j = mN [ ( m + 1 ) N ] - 1 e j · x ( j - k ) . . . . . . ( 3 ) Wk (m+1)＝Wk m+μ·Δk m                       (4)这一适配算法基于一组N个符号而不是基于每个符号。这种算法被称为“Block LMS”(成组最小均方)。当通道变化速度低于获得的对于该组N个符号的收敛时，具有与众所周知的LMS(最小均方)算法相同的性能是已知的。(这些方程中的上标项不是由上标表示的自乘的项。相反地，一般项之后的上标是特定项集合的一组另外的标志，每组中的特定项由一般项之后的下标来指明。)
具有系数Wk(由于参数m只表示更新的次数，所以在此不表示出)和输入数据Xn(重影的和/或需均衡的)的通道均衡滤波器按照方程(1)产生均衡数据Yn。由于必须实时地进行由方程(1)表示的均衡，所以标准的做法是利用合适的有限脉冲响应滤波器来实现该均衡。当利用训练信号进行均衡时，IIR滤波器抑制多径响应，对于最强的信号而言，IIR滤波器对多径响应的延迟优于具有同样数目抽头有限脉冲响应滤波器。在直接制定的均衡中，通道均衡滤波器的加权系数的计算严格地基于不依赖于或没有表示多径传输信号的时间关系曲线的某些实测。当在不知道加权系数合适的初始值的情况下开始计算过程时，就称该过程为“盲”均衡。由于IIR滤波器的响应就性质上来说是再生式的，所以由“盲”均衡引入的误差往往是永久性的，很难通过继续计算来消除。这大概就是在本说明书描述的发明出现之前，总是只对于有限脉冲响应通道均衡滤波器进行直接判定的均衡的缘故。
在本说明书描述的发明出现之前，都是利用通常称为“数字信号处理器”或“DSP”的那种微处理器来进行滤波器适配的计算的。对于每一取样数据Yn，利用方程(2)从Yn的已知或期望(直接判定)值计算误差en的数值。根据方程(3)用误差估计的数值和输入数据Xn来计算对均衡滤波器系数Wk的校正值。然后用该校正值来更新系数Wk。方程(4)中的参数m表示校正的次序。
根据输入数据和y的计算值的不同，对系数的修正量也可以存在误差，所以谨慎的做法是只用一部分预测校正值，在此情况下，向一组正确的系数Wk的收敛将较慢。但是，如果在预测值中有误差，其对结果的影响将很小。需要根据每一组数据计算校正值并实施校正。但是，对于利用残留边带(VSB)传输的“大联盟”(Grand Alliance)系统，输入数据的速率约是每秒1千万个符号，对于利用复合幅值调制(QAM)传输的通用仪器公司(General Instrument)的有线HDTV系统，输入数据的速率约是每秒5百万个符号。应当指出，在QAM的场合中，数据Xn、Yn等是复数，所以方程(3)中的项X(j-k)是复数的共轭值X(j-k)*。考虑到市场上可得到的DSP微处理器的速度，根据每一组数据计算校正值并实施校正是不实际的。
为了利用训练信号来实现这一过程，通常的做法是将已知的训练信号存储在只读存储器(ROM)中并利用DSP(微处理器)来计算Wk和更新均衡滤波器的系数。因此，能够实现均衡的速率取决于DSP的运行速度和计算Wk用的处理时间。例如，对于每次更新，方程(3)进行N次乘-加运算(或者，对于N＝256和每秒1千万个符号的数据速率，每次更新则约为2.5×1012乘-加运算)。这远超出了微处理器能够处理的运算量。事实上，由于训练信号的长度和所需的计算量都是巨大的，所以即使最快的微处理器也限制了均衡滤波器系数更新的速率。由于计算校正值所需的时间对于能获得的DSP速度而言是相当长的，所以即使是直接判定计算也很慢。这一不足直接反映在对于处理时变多径的限制上。
发明概述
根据本发明，提供一种数字无线电接收机与通道均衡滤波器的组合，该数字无线电接收机根据被数字信号调制的接收载波恢复调制信号的数字取样值，该调制信号时常受到不希望有的多径失真的影响，该组合包括：第一和第二有限脉冲响应滤波器，每一个滤波器都具有各自的输入端口和各自的输出端口，各自的输入端口接收所述调制信号的数字取样值，每一个滤波器都是N抽头类型的，它们的抽头都是自适应加权的，所述第一有限脉冲响应滤波器响应输入到其所述输入端口的所述调制信号，以便在其输出端口产生所述通道均衡滤波器的输出信号，所述第二有限脉冲响应滤波器响应输入到其所述输入端口的所述调制信号，以便在其输出端口产生用于更新所述第一有限脉冲响应滤波器的抽头加权值的校正值；以及数字比较器，用于将所述第一有限脉冲响应滤波器响应的取样值与理想响应的相应取样值比较，由此产生所述第二有限脉冲响应滤波器的被更新的抽头加权值；一组系数累加器，当更新所述第一有限脉冲响应滤波器的抽头加权值的校正值在所述第二有限脉冲响应滤波器的输出端口根据所述第一有限脉冲响应滤波器的相应抽头加权值的以前值被产生时，所述系数寄存器组分别累加这些校正值，从而产生所述的第一有限脉冲响应滤波器的更新的抽头加权值；以及给所述第一有限脉冲响应滤波器提供其所述被更新的抽头加权值的装置；用于当更新所述第一有限脉冲响应滤波器的抽头加权值的校正值在所述第二有限脉冲响应滤波器的输出端口被产生时，对这些校正值进行延迟的装置，所获得的更新所述第一有限脉冲响应滤波器的抽头加权值的延迟校正值被提供给所述系数累加寄存器组，以便与以前暂存在所述系数累加寄存器组中的所述第一有限脉冲响应滤波器的抽头加权值的相应校正值进行相应的累加。
根据本发明第一方面的组合，还包括：用于响应第一和第二被加数输入信号以产生和输出信号的数字加法器，更新所述第一有限脉冲响应滤波器的抽头加权值的所述校正值是提供给所述数字加法器的第一被加数输入信号；第一延迟线，具有各相应的输入连线，所述数字加法器的和输出信号提供给这些输入连线，以便提供出被更新的第一有限脉冲响应滤波器抽头加权值，该延迟线暂存在其各个输入连线处顺序地接收的第一数目的被更新的第一有限脉冲响应滤波器抽头加权值，该延迟线还具有用于提供被延迟的被更新第一有限脉冲响应滤波器抽头加权值的输出连线；第二延迟线，具有用来接收被延迟的被更新的第一有限脉冲响应滤波器抽头加权值的各相应的输入连线，该延迟线暂存在其各个输入连线处顺序地接收的第二数目的被更新第一有限脉冲响应滤波器抽头加权值，该延迟线还具有用来将所述第一有限脉冲响应滤波器的进一步被延迟的被更新抽头加权值提供给所述数字加法器作为其第二被加数输入信号的各相应的输出连线，第一和第二数目的和等于所述第一有限脉冲响应滤波器抽头加权值的数目；以及一种装置，用于将由所述第一延迟线的输出连线提供的所述第一有限脉冲响应滤波器的被延迟的被更新抽头加权值提供给所述第一有限脉冲响应滤波器和所述第二延迟线的输入连线。
根据本发明第一方面的组合，还包括：响应所述第一有限脉冲响应滤波器响应的取样值以便产生所述理想响应的所述相应取样值的量化器。
根据本发明第一方面的组合，还包括：存储器，在部分的所述调制信号期间内定期从该存储器读出已知的特征，以便产生所述理想响应的所述相应取样值。
根据本发明第一方面的组合，在该组合中，所述数字比较器主要由数字减法器组成，该数字减法器被联接成为可按收所述第一有限脉冲响应滤波器响应的取样值作为被减数信号，接收理想响应的相应取样值作为减数信号，以及产生所述第二有限脉冲响应滤波器的所述被更新抽头加权值作为其差信号取样值。
根据本发明第一方面的组合，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：另一多路转换器，具有被联接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口以及第一和第二输入端口，该多路转换器被它的具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被它的具有第二值的控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；用于产生所述另一多路转换器的所述控制信号的装置，该装置响应于所述通道均衡滤波器对于包含着训练信号的所述调制信号的响应中的一部分，以便产生所述另一多路转换器的所述控制信号的所述第一值，否则就产生所述另一多路转换器的所述控制信号的所述第二值；用于将无多径失真的理想训练信号的取样值读出到所述另一多路转换器的所述第一输入端口的存储器；以及响应于所述第一有限脉冲响应滤波器响应的所述取样值以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
根据本发明第一方面的组合，还包括：数字信号处理器，响应被包含在所述调制信号中的训练信号以便在初始化过程期间产生所述第一有限脉冲响应滤波器的一组抽头加权值，所述第一有限脉冲响应滤波器的该组抽头加权值抑制第一有限脉冲响应滤波器对多径接收的响应。
本发明还提供一种数字无线电接收机与通道均衡滤波器的组合，该数字无线电接收机根据被数字信号调制的接收载波恢复调制信号的数字取样值，该调制信号时常受到不希望有的多径失真的影响。该组合包括：第一和第二有限脉冲响应滤波器，每一个滤波器都具有各自的输入端口和各自的输出端口，每一个滤波器都是N抽头类型的，第一有限脉冲响应滤波器的N个抽头能够在该滤波器的周期性更新期间被同时自适应加权，第二有限脉冲响应滤波器的N个抽头能够在该滤波器的周期性更新期间被同时自适应加权；第一调制信号施加装置，用于连续地给所述第一有限脉冲响应滤波器的所述输入端口提供所述调制信号的数字取样值，所述第一有限脉冲响应滤波器在其所述输出端口提供第一有限脉冲响应滤波器响应的数字取样值，该第一有限脉冲响应滤波器响应是所述通道均衡滤波器的输出信号；数字比较器，被联接成为可将所述第一有限脉冲响应滤波器响应的数字取样值与理想响应的相应数字取样值比较，由此，在当所述第一有限脉冲响应滤波器正在响应在所述第一有限脉冲响应滤波器抽头加权值的所述各周期性更新中的一次更新之后出现的所述调制信号的相应的一组N个顺序的数字取样值的期间内，产生所述第二有限脉冲响应滤波器的下一次更新的抽头加权值；第一暂存装置，用于在所述第二有限脉冲响应滤波器的下一次更新的抽头加权值的每次产生期间内暂存它们，此后，将所述第二有限脉冲响应滤波器的下一次更新的抽头加权值提供给它的所述N个抽头中的各相应抽头作为被更新的抽头加权值，由此实现所述第二有限脉冲响应滤波器抽头加权值的所述各周期性更新中的一次更新；第二调制信号施加装置，响应所述第一有限脉冲响应滤波器抽头加权值的校正值的顺序产生，在所述第二有限脉冲响应滤波器抽头加权值的所述各周期性更新中的每一次更新之后顺序地向所述第二有限脉冲响应滤波器的输入端口提供在所述第一有限脉冲响应滤波器抽头加权值的所述各周期性更新中的最近一次更新之后出现的所述调制信号的相应一组N个顺序数字取样值，所述最近一次更新产生了第一有限脉冲响应滤波器响应，所述数字比较器根据该响应产生了被更新的第二有限脉冲响应滤波器抽头加权值；以及一种装置，用于在所述第一有限脉冲响应滤波器抽头加权值的校正值的顺序产生结束之后将它们同时提供给该滤波器的所述N个抽头的相应抽头，由此实施所述第一有限脉冲响应滤波器抽头加权值的所述周期性更新中的一次更新。
根据本发明第二方面的组合，在该组合中，所述用于在第一有限脉冲响应滤波器抽头加权值的校正值的顺序产生结束之后同时提供出它们的装置包括：第二暂存装置，用于暂存所述第一有限脉冲响应滤波器的抽头加权值并在校正值被产生时将它们累加到其中去；以及
一种装置，用于在其后将所述第一有限脉冲响应滤波器的被校正抽头加权值并行地转移到所述第一有限脉冲响应滤波器，由此，实现所述第一有限脉冲响应滤波器抽头加权值的所述周期性更新中的一次更新。
根据本发明第二方面的组合，在该组合中，所述用于在其后将所述第一有限脉冲响应滤波器的被校正抽头加权值并行地转移到所述第一有限脉冲响应滤波器的装置包括：一组“阴影”系数寄存器，被联接成为可从暂存所述第一有限脉冲响应滤波器的抽头加权值并将校正值累加到其中去的装置顺序地接收所述第一有限脉冲响应滤波器的所述被校正抽头加权值，还被联接成为可在所述第一有限脉冲响应滤波器抽头加权值的所述各周期性更新中的第一次更新的期间内将所述第一有限脉冲响应滤波器的被校正抽头加权值并行地转移到所述第一有限脉冲响应滤波器去。
根据本发明第二方面的组合，在该组合中，所述第二调制信号施加装置包括：数字延迟线，其输入端口与所述第一有限脉冲响应滤波器的输入端口连接，其输出端口与所述第二有限脉冲响应滤波器的输入端口连接，以便不断地给所述第二有限脉冲响应滤波器的输入端口提供所述调制信号的被延迟数字取样值。
根据本发明第二方面的组合，在该组合中，所述第二暂存装置包括：数字加法器，具有第一被加数输入端口，在所述第二有限脉冲响应滤波器顺序地产生所述第一有限脉冲响应滤波器抽头加权值的所述校正值时接收这些校正值，还具有第二被加数输入端口以及和输出端口，该和输出端口被连接成为可将所述第一有限脉冲响应滤波器的所述被校正抽头加权值顺序地提供给所述“阴影”系数寄组器组；以及一组“在先”系数寄存器，从所述数字加法器的所述和输出端口顺序地给该组“在先”系数寄存器提供所述第一有限脉冲响应滤波器的所述被校正抽头加权值，以便在该组寄存器以前的内容被顺序地读出到所述数字加法器的所述第二被加数输入端口后立即进行写入。
根据本发明第二方面的组合，在该组合中，所述第二暂存装置包括：一种装置，用于在更新所述第一有限脉冲响应滤波器的抽头加权值的校正值在所述第二有限脉冲响应滤波器的输出端口处被产生时，延迟这些校正值以便产生被延迟的校正值；数字加法器，具有用于接收所述被延迟的校正值的第一被加数输入端口、第二被加数输入端口以及将所述第一有限脉冲响应滤波器的所述被校正抽头加权值顺序地提供给所述“阴影”系数寄存器组的和输出端口；以及一组“在先”系数寄存器，从所述数字加法器的所述和输出端口顺序地给该组“在先”系数寄存器提供所述第一有限脉冲响应滤波器的所述被校正抽头加权值，以便在该组寄存器以前的内容被顺序地读出到所述数字加法器的所述第二被加数输入端口后立即进行写入。
根据本发明第二方面的组合，在该组合中，所述第二暂存装置包括：数字加法器，具有第一被加数输入端口，用于在所述第二有限脉冲响应滤波器顺序地产生所述第一有限脉冲响应滤波器抽头加权值的所述校正值时接收这些校正值，还具有第二被加数输入端口以及和输出端口；
第一延迟线，具有各相应的输入连线，所述数字加法器的和输出信号提供给这些输入连线，以便提供被更新的第一有限脉冲响应滤波器抽头加权值，该延迟线暂存在其各一输入连线处顺序地接收的第一数目的被更新第一有限脉冲响应滤波器抽头加权值，该延迟线还具有提供被延迟的被更新第一有限脉冲响应滤波器抽头加权值的输出连线；
第二延迟线，具有用来接收被延迟的被更新的第一有限脉冲响应滤波器抽头加权值的各相应的输入连线，该延迟线暂存在其各个输入连线处顺序地接收的第二数目的被更新第一有限脉冲响应滤波器抽头加权值，该延迟线还具有用来将所述第一有限脉冲响应滤波器的进一步被延迟的被更新抽头加权值提供给所述数字加法器作为其第二被加数输入信号的各相应的输出连线，该第一和第二数目的和等于所述第一有限脉冲响应滤波器抽头加权值的数目；以及
一种装置，用于将由所述第一延迟线的输出连线提供的所述第一有限脉冲响应滤波器的被延迟的被更新抽头加权值提供给所述第一有限脉冲响应滤波器和所述第二延迟线的输入连线。
本发明还提供在根据被数字信号调制的接收载波恢复调制信号的数字取样值的数字无线电接收机中的一种用于所述调制信号的自适应加权通道均衡滤波器，该调制信号时常受到不希望有的多径失真的影响，该自适应加权通道均衡滤波器包括：时钟产生器，用于以等于恢复所述调制信号的所述数字取样值的速率的第一时钟频率来产生第一时钟信号，以是所述第一时钟频率的第(2L+2N)个约数的第二时钟频率来产生第二时钟信号，以及以在相位上偏离所述第二时钟信号(L+N)个所述第一时钟频率周期的所述第二时钟频率来产生第三时钟信号，N为正整数，并满足10≤N≤99，L为正整数并满足L＜N，所述时钟信号的频率和相位根据自动频率和相位控制信号来控制；自动频率和相位控制检测器，它响应所述调制信号来产生所述自动频率和相位控制信号；第一有限脉冲响应滤波器，包括：第一组“阴影”滤波系数寄存器，它由在其地址端口接收到的第一地址信号来进行逐一选择，以便通过其系数装入端口进行装入；第一组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第三时钟信号，通过在所述第一组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；每级多位的(N-1)级第一移位寄存器，具有用于接收所述调制信号的所述数字取样值的各相应的输入端口和来自其各相应的级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头；以及第一加权加法器，用于将在所述第一移位寄存器的N个抽头处的响应乘以暂存在所述第一组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和，以产生提供给第一有限脉冲响应滤波器响应端口的第一加权和，以便提供所述自适应加权通道均衡滤波器的响应；第二有限脉冲响应滤波器，包括：第二组“阴影”滤波系数寄存器，它由在其地址端口接收到的第二地址信号逐一进行选择，以便通过其系数装入端口来进行装入；第二组“工作”滤波系数寄存器，根据在其系数转移命令端口接收到的所述第二时钟信号由在所述第二组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；每级多位的(N-1)级第二移位寄存器，具有各相应的输入端口和来自其各个级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头；以及第二加权加法器，用于将在所述第二移位寄存器的N个抽头处的响应乘以暂存在所述第二组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和，以便在L次取样的等待时间之后产生提供给第二有限脉冲响应滤波器响应端口的第二加权和；数字延迟线，具有与所述第一移位寄存器的最后级的输出端连接的输入端口，还具有用于在L次取样的等待时间之后给所述第二移位寄存器的输入端口提供对于在所述数字延迟线的输入端口处接收的取样值的响应的输出端口；数字减法器，用于从所述第一加权和的数字取样值中减去理想响应的相应数字取样值，由此产生提供给所述第二组“阴影”滤波系数寄存器的系数装入端口的差输出信号的数字取样值；包括着所述第一组“阴影”滤波系数寄存器的装置，该装置响应第三时钟信号来更新所述第一组“工作”滤波系数寄存器的内容；以及地址产生器，包括：用于计数所述第一时钟信号的周期以产生计数信号的计数器；一种装置，用于从晚于每一所述第二时钟信号的出现的所述第一时钟信号的L次出现的时刻开始、到所述第一时钟信号随后的N次出现的时刻为止的期间内，从所述计数信号获取处在预定范围内的所述第一地址的顺序值的装置；以及一种装置，用于从晚于每一所述第三时钟信号的出现的所述第一时钟信号的L次出现的时刻开始、到所述第一时钟信号随后的N次出现的时刻为止的期间内，从所述计数信号获取处在所述预定范围内的所述第二地址的顺序值。
根据本发明第三方面的自适应加权通道均衡滤波器，其特征在于其中所述响应第三时钟信号来更新所述第一组“工作”滤波系数寄存器的内容的装置还包括：
具有和输出端口以及第一和第二被加数输入端口的数字加法器；
一种装置，用于将至少在正常操作期间内所述数字加法器的和输出端口得到的被更新的第一有限脉冲响应滤波器滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口；
用于将所述第二加权和的一部分提供给所述数字加法器的第一被加数输入端口的装置；
一组“在先”滤波系数寄存器，由在其地址端口接收的所述第一地址信号逐一进行选择，以便从被选的“在先”滤波系数寄存器读出所述第一有限脉冲响应滤波器的以前滤波系数并供至所述数字加法器的第二被加数输入端口，然后将所述第一有限脉冲响应滤波器的所述被更新的滤波系数写入到这些被选择的“在先”滤波系数寄存器中。
根据本发明第三方面的自适应加权通道均衡滤波器，其特征在于，其中所述用于将所述第一有限脉冲响应滤波器的被更新滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置包括：
写多路转换器，具有与所述第一组“阴影”滤波系数寄存器的系数装入端口连接的输出端口，具有第一输入端口，还具有与所述数字加法器的和输出端口连接的第二输入端口，该写多路转换器受到施加的控制信号的控制，以便只在所述正常操作期间内再现提供给其第二输入端口的信号，而在其它时间内再现提供给其第一输入端口的信号。
根据本发明第三方面的自适应加权通道均衡滤波器，其特征在于还包括：
数字信号处理器，用于在初始化或再初始化操作期间内选择性地接收包含已知信息的所述自适应加权通道均衡滤波器的一部分所述响应，所述数字信号处理器被编程以便计算提供给所述写多路转换器的所述第一输入端口的所述第一有限脉冲响应滤波器滤波系数的开始值，所述数字信号处理器还被编程以便产生所述写多路转换器的所述控制信号，该控制信号控制所述写多路转换器以便在所述初始化或再初始化操作期间内再现提供给其第一输入端口的信号。
根据本发明第三方面的自适应加权通道均衡滤波器，其特征在于，还包括产生所述理想响应的所述相应数字取样值的装置，该装置包括：
响应于所述第一有限脉冲响应滤波器响应的所述取样值以产生所述理想响应的所述相应取样值的量化器。
根据本发明第三方面的自适应加权通道均衡滤波器，其特征在于，还包括产生所述理想响应的所述相应数字取样值的装置，该装置包括：
存储器，在部分所述调制信号期间内定期读出该存储器中已知的特征，以便产生所述理想响应的所述相应取样值。
根据本发明第三方面的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
另一多路转换器，具有被连接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口，还具有第一和第二输入端口，该另一多路转换器被其具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被其具有第二值的所述控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；
用于产生所述另一多路转换器的所述控制信号的装置，该装置响应所述通道均衡滤波器对于包含着训练信号的所述调制信号的一部分响应以产生所述另一多路转换器的所述控制信号的所述第一值，否则，就产生所述另一多路转换器的所述控制信号的所述第二值；
用于将无多径失真的理想训练信号的取样值读出并供至所述另一多路转换器的所述第一输入端口的存储器；以及
响应于所述第一有限脉冲响应滤波器的响应的所述取样值以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
本发明还提供在根据被数字信号调制的接收载波恢复调制信号的数字取样值的数字无线电接收机中的一种用于所述调制信号的自适应加权通道均衡滤波器，该调制信号时常受到不希望有的多径失真的影响，其特征在于，该自适应加权通道均衡滤波器包括：时钟产生器，用于以等于恢复所述调制信号的所述数字取样值的速率的第一时钟频率来产生第一时钟信号，用于以是所述第一时钟频率的第(L+N)个约数的第二时钟频率来产生第二时钟信号，N是至少为几十的正整数，L是相对较小的正整数，所述时钟信号的频率和相位根据自动频率和相位控制信号来控制；自动频率和相位控制检测器，响应所述调制信号以产生所述自动频率和相位控制信号；第一有限脉冲响应滤波器，包括：第一组“阴影”滤波系数寄存器，被在其地址端口接收的第一地址信号逐一进行选择，以便通过其系数装入端口而被装入；第一组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第二时钟信号通过在所述第一组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；每级多位的(N-1)级第一移位寄存器，具有用于接收所述调制信号的所述数字取样值的各相应的输入端口和来自其各相应级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头，以及第一加权加法器，将在所述第一移位寄存器的N个抽头处的响应乘以暂存在所述第一组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和以产生提供给第一有限脉冲响应滤波器响应端口的第一加权和，以便提供所述自适应加权通道均衡滤波器的响应；第二有限脉冲响应滤波器，包括第二组“阴影”滤波系数寄存器，被在其地址端口接收的第二地址信号逐一进行选择，以便通过其系数装入端口而被装入；第二组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第二时钟信号通过在其所述第二组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；每级多位的(N-1)级第二移位寄存器，具有相应的输入端口和来自其各个级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头；以及
根据本发明第四方面的自适应加权通道均衡滤波器，其中所述响应第二时钟信号来更新所述第一组“工作”滤波系数寄存器的内容的装置还包括：
具有和输出端口以及第一和第二被加数输入端口的数字加法器；
一种装置，用于将至少在正常操作期间内从所述数字加法器的和输出端口得到的被更新的第一有限脉冲响应滤波器滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口；
一种装置，用于将所述第二加权和的一部分提供给所述数字加法器的第一被加数输入端口；
一组“在先”滤波系数寄存器，被在其地址端口接收的所述第一地址信号逐一进行选择，以便从被选择的“在先”滤波系数寄存器读出所述第一有限脉冲响应滤波器的以前滤波系数并供至所述数字加法器的第二被加数输入端口，然后将所述第一有限脉冲响应滤波器的所述被更新的滤波系数写入到这些被选择的“在先”滤波系数寄存器中。
根据本发明第四方面的自适应加权通道均衡滤波器，其中所述将所述第一有限脉冲响应滤波器的被更新滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置包括：
写多路转换器，具有与所述第一组“阴影”滤波系数寄存器的系数装入端口相连接的输出端口，具有第一输入端口，还具有与所述数字加法器的和输出端口相连接的第二输入端口，该写多路转换器被施加的控制信号所控制，从而只在所述正常操作期间内再现提供给其第二输入端口的信号，而在其它时间内再现提供给其第一输入端口的信号。
根据本发明第四方面的自适应加权通道均衡滤波器，还包括：
数字信号处理器，用于在初始化或再初始化操作期间内选择性地接收包含已知信号的所述自适应加权通道均衡滤波器的一部分所述响应，所述数字信号处理器被编程以便计算提供给所述写多路转换器的所述第一输入端口的所述第一有限脉冲响应滤波器滤波系数的开始值，所述数字信号处理器还被编程以便产生所述写多路转换器的所述控制信号，该控制信号控制所述写多路转换器以便在所述初始化或再初始化操作期间内再现提供给其第一输入端口的信号。
根据本发明第四方面的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
响应于所述第一有限脉冲响应滤波器响应的所述取样值以产生所述理想响应的所述相应取样值的量化器。
根据本发明第四方面的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
存储器，在部分的所述调制信号的期间内定期读出该存储器中已知的特征，以便产生所述理想响应的所述相应取样值。
根据本发明第四方面的自适应加权通道均衡滤波器，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
另一多路转换器，具有被连接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口，还具有第一和第二输入端口；该另一多路转换器被其具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被其具有第二值的所述控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；
一种装置，用于产生所述另一多路转换器的所述控制信号，该装置响应于所述通道均衡滤波器对于包含着训练信号的所述调制信号的一部分所述响应以便产生所述另一多路转换器的所述控制信号的所述第一值，否则，产生所述多路转换器所述控制信号的所述第二值；
用于将无多径失真的理想训练信号的取样值读出并供至所述另一多路转换器的所述第一输入端口的存储器；以及
响应于所述第一有限脉冲响应滤波器响应的所述取样值，以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
本发明还提供在根据被数字信号调制的接收载波恢复调制信号的数字取样值的数字无线电接收机中的用于所述调制信号的自适应加权通道均衡滤波器，该调制信号时常受到不希望有的多径失真的影响，该自适应加权通道均衡滤波器包括：
时钟产生器，以等于恢复所述调制信号的所述数字取样值的速率的第一时钟频率来产生第一时钟信号，以是所述第一时钟频率的第N个约数的第二时钟频率来产生第二时钟信号，并以滞后所述第二时钟信号所述第一时钟频率的L个周期的所述第二时钟频率来产生第三时钟信号，N为正整数，并满足10≤N≤99，L是正整数，并满足L＜N，所述时钟信号的频率和相位根据自动频率和相位控制信号来控制；
自动频率和相位控制检测器，响应所述调制信号以产生所述自动频率和相位控制信号；
第一有限脉冲响应滤波器，包括：
第一组“阴影”滤波系数寄存器，被在其地址端口接收的第一地址信号逐一进行选择，以便通过其系数装入端口而被装入；
第一组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第三时钟信号，通过在所述第一组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；
每级多位的(N-1)级第一移位寄存器，具有用于接收所述调制信号的所述数字取样值的各相应的输入端口和来自其各相应级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头，以及
第一加权加法器，将在所述第一移位寄存器的N个抽头处的响应乘以暂存在所述第一组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和从而产生提供给第一有限脉冲响应滤波器响应端口的第一加权和，以便提供所述自适应加权通道均衡滤波器的响应；
第二有限脉冲响应滤波器，包括：
第二组“阴影”滤波系数寄存器，被在其地址端口接收的第二地址信号逐一进行选择，以便通过其系数装入端口而被装入；
第二组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第二时钟信号，通过在其所述第二组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；
每级多位的(N-1)级第二移位寄存器，具有相应的输入端口和来自其各相应级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头；以及
第二加权加法器，将在所述第二移位寄存器的N个抽头处的响应乘以暂存在所述第二组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和，以便在L次取样的等待时间之后产生提供给第二有限脉冲响应滤波器响应端口的第二加权和；
第一数字延迟线，具有与所述第一移位寄存器的最后级的输出端相连接的输入端口，还具有在L次取样的等待时间之后给所述第二移位寄存器的输入端口提供对于在所述数字延迟线的输入端口处接收的取样值的响应的输出端口；
数字减法器，用于从所述第一加权和的数字取样值中减去理想响应的相应数字取样值，由此产生提供给所述第二组“阴影”滤波系数寄存器的系数装入端口的差输出信号的数字取样值；
包含着所述第一组“阴影”滤波系数寄存器的装置，该装置响应第三时钟信号以更新所述第一组“工作”滤波系数寄存器的内容，以及
地址产生器，包括
用于计数所述第一时钟信号的周期以产生计数信号的计数器，
一种装置，用于从每一所述第三时钟信号的出现的时刻开始、到所述第一时钟信号的随后的N次出现的时刻为止的期间内，从所述计数信号获取在预定范围内的所述第一地址的顺序值；以及
一种装置，用于从晚于每一所述第三时钟信号的出现的所述第一时钟信号的L次出现的时刻开始、到所述第一时钟信号随后的N次出现的时刻为止的期间内，从所述计数信号获取在所述预定范围内的所述第二地址的顺序值的装置。
根据本发明第五方面的自适应加权通道均衡滤波器，其特征在于，其中所述响应第三时钟信号来更新所述第一组“工作”滤波系数寄存器的内容的装置还包括：
具有和输出端口以及第一和第二被加数输入端口的数字加法器；
一种装置，用于将至少在正常操作期间内从所述数字加法器的和输出端口得到的被更新的第一有限脉冲响应滤波器滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口；
一种装置，用于将被延迟了所述第一时钟信号的(N-2L)次出现的所述第二加权和的一部分提供给所述数字加法器的第一被加数输入端口；
一组“在先”滤波系数寄存器，被在其地址端口接收的所述第一地址信号逐一进行选择，以便从被选择的“在先”滤波系数寄存器读出所述第一有限脉冲响应滤波器的以前滤波系数并供至所述数字加法器的第二被加数输入端口，然后将所述第一有限脉冲响应滤波器的所述被更新的滤波系数写入到这些被选择的“在先”滤波系数寄存器中。
根据本发明第五方面的自适应加权通道均衡滤波器，其中所述将所述第一有限脉冲响应滤波器的被更新滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置包括：
写多路转换器，具有与所述第一组“阴影”滤波系数寄存器的系数装入端口相连接的输出端口，具有第一输入端口，还具有与所述数字加法器的和输出端口相连接的第二输入端口，该写多路转换器被施加的控制信号所控制，从而只在所述正常操作期间内再现提供给其第二输入端口的信号，而在其它时间内再现提供给其第一输入端口的信号。
根据本发明第五方面的自适应加权通道均衡滤波器，还包括：
数字信号处理器，用于在初始化或再初始化操作期间内选择性地接收包含着已知信号的所述自适应加权通道均衡滤波器的一部分所述响应，所述数字信号处理器被编程以便计算提供给所述写多路转换器的所述第一输入端口的所述第一有限脉冲响应滤波器滤波系数的开始值，所述数字信号处理器还被编程以便产生所述写多路转换器的所述控制信号，该控制信号控制所述写多路转换器以便在所述初始化或再初始化操作期间内再现提供给其第一输入端口的信号。
根据本发明第五方面的自适应加权通道均衡滤波器，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
响应于所述第一有限脉冲响应滤波器响应的所述取样值以产生所述理想响应的所述相应取样值的量化器。
根据本发明第五方面的自适应加权通道均衡滤波器，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
存储器，在一部分所述调制信号期间内定期读出该存储器中已知的特征，以便产生所述理想响应的所述相应取样值。
根据本发明第五方面的自适应加权通道均衡滤波器，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
另一多路转换器，具有被连接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口，还具有第一和第二输入端口，该另一多路转换器被其具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被其具有第二值的所述控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；
一种装置，用于产生所述另一多路转换器的所述控制信号，该装置响应于所述通道均衡滤波器对于包含着训练信号的所述调制信号的一部分所述响应以产生所述另一多路转换器的所述控制信号的所述第一值，否则，就产生所述多路转换器的所述控制信号的第二值；
将无多径失真的理想训练信号的取样值读出并供至所述另一多路转换器的所述第一输入端口的存储器；以及
响应于所述第一有限脉冲响应滤波器响应的所述取样值以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
根据本发明第五方面的自适应加权通道均衡滤波器，其中所述响应第三时钟信号以更新所述第一组“工作”滤波系数寄存器的内容的装置还包括：
具有和输出端口以及第一和第二被加数输入端口的数字加法器；
用于将所述第二加权和的一部分提供给所述数字加法器的第一被加数输入端口的装置；
第二数字延迟线，具有与所述数字加法器的和输出端口相连接的输入端口，还具有在2L个取样值的等待时间之后提供对于在所述数字延迟线的输入端口接收的取样值的响应的输出端口；
一种装置，用于将至少在正常操作期间内从所述第二数字延迟线的输出端口得到的被更新的第一有限脉冲响应滤波器滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置；以及
第三延迟线，用于将被延迟了(N-2L)个取样值的被更新的第一有限脉冲响应滤波器滤波系数提供给所述数字加法器的第一被加数输入端口。
根据本发明第五方面的自适应加权通道均衡滤波器，其中所述用于将所述第一有限脉冲响应滤波器的被更新滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置包括：
写多路转换器，具有与所述第一组“阴影”滤波系数寄存器的系数装入端口相连接的输出端口，具有第一输入端口，还具有与所述数字延迟线的输出端口相连接的第二输入端口，该写多路转换器被施加的控制信号所控制，以便只在所述正常操作期间内再现提供给其第二输入端口的信号，而在其它时间内再现提供给其第一输入端口的信号。
根据本发明第五方面的自适应加权通道均衡滤波器，还包括：
数字信号处理器，被联接成为可在初始化或再初始化操作期间内选择性地接收包含着已知信息的所述自适应加权通道均衡滤波器的一部分所述响应，所述数字信号处理器被编程以便计算提供给所述写多路转换器的所述第一输入端口的所述第一有限脉冲响应滤波器滤波系数的开始值，所述数字信号处理器还被编程以便产生所述写多路转换器的所述控制信号，该控制信号控制所述写多路转换器以便在所述初始化或再初始化操作期间内再现提供给其第一输入端口的信号。
根据本发明第五方面的自适应加权通道均衡滤波器，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
响应于所述第一有限脉冲响应滤波器响应的所述取样值以产生所述理想响应的所述相应取样值的量化器。
根据本发明第五方面的自适应加权通道均衡滤波器，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：存储器，在一部分所述调制信号期间内定期读出该存储器中已知的特征，以便产生所述理想响应的所述相应取样值。
根据本发明第五方面的自适应加权通道均衡滤波器，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：另一多路转换器，具有被联接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口，还具有第一和第二输入端口，该另一多路转换器被其具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被其具有第二值的所述控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；用于产生所述另一多路转换器的所述控制信号的装置，该装置响应于所述通道均衡滤波器对于包含着训练信号的所述调制信号的一部分所述响应以产生所述另一多路转换器的所述控制信号的所述第一值，否则，就产生所述多路转换器所述控制信号的第二值；用于将无多径失真的理想训练信号的取样值读出并供至所述另一多路转换器的所述第一输入端口的存储器；以及响应于所述第一有限脉冲响应滤波器响应的所述取样值，以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
附图简短描述
图1是数字无电数收机的原理图，该机可应用于高清晰度电视接收机，该数字无线电接收机包括根据本发明的第一实施例设计的自适应通道均衡滤波器。
图2是根据本发明的第一实施例由第一和第二视频速率数字滤波器构成的自适应通道均衡滤波器的原理图。
图3是图2的通道均衡滤波器电路的操作次序的时序图。
图4是图2的自适应通道均衡滤波器中包括第一视频速率数字滤波器的那一部分的更详细的原理图。
图5是图2的自适应通道均衡滤波器中包括第二视频速率数字滤波器的那部分的更详细的原理图。
图6是用于图1的数字无线电接收机于行同步检测器的原理图。
图7是数字无线电接收机的原理图，该机可应用于高清晰度电视接收机，该数字无线电接收机包括根据本发明的第二实施例设计的自适应通道均衡滤波器。
图8是根据本发明的第二实施例由第一和第二视频速率数字滤波器构成的自适应通道均衡滤波器的原理图。
图9是图8的通道均衡滤波器电路的工作顺序的时序图。
图10是图8的自适应通道均衡滤波器中包括第一视频速率数字滤波器的那一部分的更详细的原理图。
图11是图8的自适应通道均衡滤波器中包括第二视频速率数字滤波器的那部分的更详细的原理图。
图12是另一数字无线电接收机的原理图，该机可应用于高清晰度电视接收机，该数字无线电接收机包括根据本发明的第三实施例设计的自适应通道均衡滤波器。
图13是根据本发明的第三实施例由第一和第二视频速率数字滤波器构成的自适应通道均衡滤波器的原理图。
图14是图12的自适应通道均衡滤波器中包括第一视频速率数字滤波器的那一部分的更详细的原理图。
图15是图12的自适应通道均衡滤波器中包括第一视频速率数字滤波器的那一部分的更详细的原理图。
图16是对图13的自适应通道均衡滤波器中包括第一视频速率数字滤波器的那一部分所能作出的改进的原理图。
优选实施例详细描述
图1表示通过接收天线11接收空中传送的射频(RF)信号的数字无线电接收机10。或者，该数字无线电接收机10还能够通过有线广播系统接收RF信号，接收机10在接收RF信号时所借助的精确特性不是与本发明直接相关的事情。在超高频(UHF)频段中高清晰度电视信号的空中传送受到具有相当长的不均匀延迟(differential delay)的多径的作用，因此，尽管最强的多径具有比5微秒还要短的不均匀传输延迟，但在商业上需要能够校正具有高达20微秒的不均匀传输延迟的多径的通道均衡。有线广播的高清晰度电视信号中的多径通常具有较短的不均匀延迟。假定取样速率为每秒1千万个取样值，每一取样值约为100毫微秒宽，有限脉冲响应数字滤波器将至少需要200个抽头来校正具有高达20微秒的不均匀延迟的多径。在“大联盟”系统中，符号速度约为每秒1千万个符号，如果取样速率提高到R倍，有限脉冲响应滤波器将相应地需要更多的抽头。例如，288个抽头的有限脉冲响应滤波器将支持1.44的过取样率(oversampling ratio)R。
接收的RF信号提供约调谐器12，调谐器12将中频(IF)信号提供给末级IF放大器13。该末级IF放大器13的放大响应提供给检波器14，检波器14根据接收载波来恢复调制信号，该接收载波被数字信号调制，并被调谐器12转换为IF信号。该调制信号是对数字信号进行编码用的模拟信号。
检波器14可以就是包络检波器，或者，为了更好的线性度，检波器14可以是恢复载波检波器、准同步检波器或同步检波器。调谐器12最好是使用一个以上中频(IF)放大器的多变换型调谐器。将接收的RF信号上变频(在第一个检波步骤中)为几千兆的第一中频，则有利于构成从所需频道的相邻频道中选择该所需频道所需要的声表面波(SAM)滤波器。因此，在调谐器12的一种设计中，第一IF放大器的响应被下变频(在第二个检波步骤中)为供第二IF放大器(13)进行放大的常规45MHz的中频，第二IF放大器的响应由第三检波器(14)来检波。或者，在调谐器12的另一种设计中，第一IF放大器的响应被下变频为供第二IF放大器放大的常规4545MHz的中频，然后第二次被变频(在第三个检波步骤中)以便被第三IF放大器(13)放大，第三IF放大器的响应由第四检波器(14)来检波。可以相对于这些或其它类型的检波装置来利用本发明，包括使用了自差或零差式的最终变换的那些装置，还包括在其中直接向模-数转换器换供IF放大器响应并取消了检波器14的那些装置。
在图1所示的检波装置中，检波器14恢复的模拟调制信号由模-数转换器15来数字化，以便作为根据本发明而设计的自适应通道均衡滤波器16的数字输入信号。应当指出，该数字输入信号是对接收载波进行调制的数字信号的描述，但在大多数的数字传输方案中，并不等同于对接收载波进行调制的数字信号。自适应通道均衡滤波器16包括作为其部件的一个N抽头第一有限脉冲响应滤波器，该滤波器具有可调的抽头加权值，并对提供给滤波器16的数字输入信号作出响应以便产生作为输出信号而提供的滤波器16的响应。根据本发明，自适应通道均衡滤波器16还包括作为其部件的一个N抽头第二有限脉冲响应滤波器，该滤波器具有可调的抽头加权值，该滤波器被用来计算第一有限脉冲响应滤波器的抽头加权值的调整值。滤波器16的输出信号作为数字输入信号提供给符号恢复电路17，该电路可以是本领域公知的类型中的一种。符号恢复电路17在有误差的条件下再现对接收载波进行调制的数字信号中的数字信息。装置17提供的数字信息的数据格式可以与在某些系统中对接收载波进行调制的数字信号的数据格式一致，或者也可以不相同。
一般来说，符号恢复电路17提供的数字信息是交错形式的符号流，并相应地作为输入信号提供给去交错器18。去交错器18的去交错符号流提供给纠错电路19，纠错电路19根据包含在符号流中的纠错码纠正符号流中的误差。纠错电路19提供非冗余符号流作为其输出信号。只要在电路19作为输入信号接收的冗余符号流中的差错率不超出在该信号中的纠错码的纠错能力，该非冗余符号流就再现原来用于传输的数字信息。在高清晰度电视接收机中，纠错电路19提供的数字数据供给接收机中根据在每一数据包中的首标编码来分离各数据包的那些部分，以便作用于视频信号再现电路和音频信号再现电路。
时钟产生器20是数字无线电接收机10的必要部分。图1的时钟产生器20包括压控振荡器(VCO)201，该压控振荡器201可将被称为“取样时钟”的第一时钟信号提供给部件15-19，以便对数字取样值通过它们相互的级联时进行定时。该第一时钟信号以在本说明书中称为“第一时钟频率”的速率而被产生，在该“第一时钟频率”下可方便地求出符号时钟速率的2的整数次幂的倍数。自动频率和相位控制(AFPC)电路202给VC0201提供控制信号。行同步检测器203检测具有顺序值+S、-S、-S和+S的四个符号的数据行同步码组在通道均衡滤波器16的响应中的每次出现。根据每一个这样的码组的出现来产生“行同步”(LINESYNC)脉冲，并将这些“行同步”脉冲作为输入信号提供给自动频率和相位控制电路202。在产生作用于AFPC电路202的AFPC反馈信号的频分操作中，一个每行取样值计数器204计算VCO201提供的第一时钟频率的周期数目，每当该计数值达到应当在数据行中出现的取样值的数目时就产生溢出脉冲。AFPC电路202包括将溢出脉冲与由数据行同步检测器203所检测的脉冲作比较的脉冲鉴别器和对脉冲鉴别器的输出信号进行低通滤波的AFPC滤波器，AFPC滤波器的响应作为误差信号提供给VCO201，以便闭合AFPC环路。
在图1还有未明显地表示出来的电路，每当重新确定了AFPC环路的相位锁定，就用该电路来对由VCO201提供给模-数转换器15的第一时钟信号进行微小的相位调整。该电路调整在量化期间进行的取样操作，因此该电路处于最好的暂时微调状态，减少了符号间的误差。该电路的控制信号和用来调整末级IF放大器13的增益的自动增益控制(AGC)信号可以利用在符号恢复路17中的合适的检测电路来产生。
图1的时钟产生器20还包括计数器205，该计数器205周期性地计算第一时钟信号中的过渡过程以便产生“上计数”(UPCOUNT)信号，该信号提供给自适应通道均衡滤波器16。译码器206对达到值N-1的“上计数”信号作出响应，以产生第二时钟信号。译码器207对达到值L+2N-1的“上计数”信号作出响应，以产生第三时钟信号。译码器208对达到值2L+2N-1的“上计数”信号作出响应，迫使计数器205的下一计数值为零。这样一来，第二和第三时钟信号在是第一时钟频率的第(2L+2N)个约数的第二时钟频率的不同阶段(phasings)被产生。正如熟悉数字电路设计的人们所知道的那样，在时钟产生器20的各种设计中，第一、第二和第三时钟信号作为单相或多相脉冲信号来提供。
计数器204的“每行取样值计数”的较多的有效位(moresignificant bits)提供“每行符号计数”。每行取样值计数器204的溢出脉冲(或者行同步验测器203的“行同步”脉冲)由数据行计数器210来计数，数据行计数器210一直计数到628，然后翻转到单位初始计数值(unity initial count)以便产生“数据行计数”。“数据行计数”作为输入信号提供给场同步检测器211，该场同步检测器211包括用以检测“数据行计数”何时为单位值或315以便产生“场同步”脉冲的译码电路。“每行符号计数”和“数据行计数”提供给去交错器18，用来对其所包含的随机存取存储器(RAM)进行存取。数据行计数器210使用这样的算法最为方便(虽然不是必需的)，即，在该算法中，最高有效位是模2的“数据行计数”而最低有效位计算每场的行数。这样就简化了去交错器18的设计。
由数据无线电接收机10中的计数器210产生的“数据行计数”必须与在被接收的传输中的数据同步。计数器210被设计成能响应第一复位信号来将零计数值装入(jamload)到其计数器级，并响应第二复位信号来将计数信号314装入到其计数器级。计数器204的“每行取样值计数”用来对只读存储器212进行存取，该只读存储器存储了包括每一偶数场中的第一数据行(数据帧中的行315)内的连续PR序列的数据行。从ROM212周期性地将该数据行读出到乘积累加处理器213(作为它的被乘数输入信号)。处理器213将通道均衡滤波器16的响应作为乘数输入信号来接收。处理器213对乘积进行累加，以便产生一个用于加到双阈值检测器214上去的累加输出信号。响应由行同步检测器203提供给处理器213的“行同步”脉冲，从而在每一数据行的开头将累加的结果复位为零。由于处理器213的累加输出信号不是与从ROM212周期性地读出的数据行强相关或者是与其强反相关的，所以对于大多数数据行而言，该累加输出信号的幅值将较小。偶数场的初始数据行与从ROM212周期性地读出的数据行强相关，从而使处理器213输出正极性的累加输出信号，该信号的幅值很大，足以超过双阈值检测器214中的正阈值。双阈值检测器214响应于这一正阈值被超过，从而给计数器210提供第一复位信号以便使计数值263装入到其计数器级。奇数场的初始数据行与从ROM212周期性地读出的数据行强反相关，使处理器213输出负极性的累加输出信号，该信号的幅值很大，足以超出双阈值检测器214中的负阈值。双阈值检测器214响应于这一负阈值被低过，从而给计数器210提供第一复位信号以便使零计数值装入到其计数器级。
图2的原理图表示通道均衡滤波器16的一般结构，该通道均衡滤波器16是本发明的一实施例，其中的第一有限脉冲响应滤波器31和第二有限脉冲响应滤波器32最好是现用的视频速率数字滤波器，例如由加州圣塔克拉克(Santa Clara)的ZORAN公司制造的288个抽头的ZR33288视频速率数字滤波器。图3是在正常操作期间在图2的通道均衡滤波器结构中的工作顺序的时序图，正常操作发生在初始化操作已结束之后。根据计数器205的“上计数”的条件在模(2L+2N)的基础上对时间横坐标进行量度。
在本说明书中较一般地将滤波器31和32描述为N个抽头的滤波器。来自模-数转换器15的直接联接线不断地给第一有限脉冲响应滤波器31的输入端口提供调制信号的数字取样值。图4详细地将第一有限脉冲响应滤波器31描述为包括N抽头延迟线311、加权加法器312、具有N个数字寄存器的寄存器组313、数字加法器314、后处理寄存器315和具有N个数字寄存器的另一寄存器组316。根据图3的波形(h)，为了利用Wk+μΔ取样值来进行写入以便更新滤波器31的滤波系数，在图1的计数器205的“上计数”信号从(L+N)计数值计数到计数值(L+2N-1)的期间内，利用从零增加到(N-1)的地址来顺序地对“阴影”系数寄存器组316进行寻址。在计数值(L+2N-1)之后，如图3的波形(a)所示，图1的编码器207产生第三时钟信号。该第三时钟信号作为系数转移命令提供给滤波器31，使“阴影”系数寄存器组316中各相应寄存器的内容并行地转移到“工作”系数寄存器组313中的相应寄存器中，以便提供在加权加法器312中使用的加权值。延迟线311的最后的抽头位于滤波器31的一个引脚处，它给在N个取样时钟之前输入到延迟线311的输入端的输入信号x提供了响应X·Z-N。该延迟响应X·Z-N在延迟线33中再延迟另外L个取样值，以便产生在图2中作为输入信号提供给第二有限脉冲响应滤波器32的另一延迟响应X·Z-(L+N)。延迟线33最好是时钟数字延迟线。
在图5详细表示的第二有限脉冲响应滤波器32的结构和内部操作与第一有限脉冲响应滤波器31的类似。滤波器32在其内部包括N抽头延迟线321、加权加法器322、具有N个数字寄存器的寄组器组323、数字加法器324、后处理寄存器325、和具有N个数字寄存器的另一寄存器组326。例如，可将每一个N抽头延迟线311和321作为多并行位的(N-1)级移位寄存器来实现，ZR33288视频速率数字滤波器使用8并行位的N抽头延迟线。根据图3的波形(d)，为了利用e取样值来进行写入以便更新滤波器31的滤波系数，在图1的计数器205的“上计数”信号从零计数值计数到计数值(N-1)期间内，利用从(N-1)减小到零的地址来顺序地对“阴影”系数寄存器组326进行寻址，在计数值(N-1)之后，如图3的波形(e)所示，图1的编码器206产生第二时钟信号。该第二时钟信号作为系数转移命令提供给滤波器32，使“阴影”系数寄存器组326中的各相应寄存器的内容并行地转移到在“工作”系数寄存器组323中的相应寄存器中，以便提供在加权加法器322中使用的加权值。在“阴影”系数寄存器组326提供了一个装置，以便在下次更新的抽头加权值被顺序地产生的第一期间内暂存用于第二有限脉冲响应滤波器32的这些下次更新的抽头加权值，并在此后将它们作为被更新的抽头加权值提供给“工作”系数寄存器组323中的各相应的寄存器，由此实现N抽头第二有限脉冲响应滤波器32的抽头加权值的各次周期性更新中的一次更新。
当其滤波器系数有了变化之后，在已经提供了新的系数后的响应出现之前，每一个有限脉冲响应滤波器31和32呈现L个取样周期的滞后。这一滞后是由经过滤波器的数字加法器和后处理寄存器的传播延迟造成的。在ZR33288中，这一滞后是8个取样周期。在有限脉冲响应滤波器31和32的响应中的这些相对于它们的滤波器系数更新的滞后要求在滤波器16的电路中应有恰当的补偿延迟，从而在两个滤波器31和32中数据和滤波器系数都具有恰当的时间对准。由延迟线311和33提供的Z-(L+N)延迟就是这样的补偿延迟，它被用来延迟输入到滤波器31的输入信号x的取样值，这些取样值被滤波器31用来根据方程(1)进行其响应y的计算，因此同样的这些取样值随后可被滤波器32用来根据一种方法去计算其响应Δ，该方法提供了与根据方程(3)进行计算时可提供的结果相同。图3波形(b)所示的同一组x取样值如图3波形(f)所示那样被延迟，以便提供出输入信号X·Z-(L+N)，其中，图3波形(b)导致了滤波器31相对于图3波形(c)所示一组y取样值的响应，输入信号X·Z-(L+N)导致滤波器32相对于图3波形(g)所示一组Δ取样值的响应。根据方程(2)的计算由数字减法器34来实施，该数字减法器34从响应y中减去由最好估计值产生器35提供的真值的一个最好估计值d，由此，产生滤波器32的被更新的滤波系数e。在滤波器31中的“工作”滤波系数已发生的每一次并行更新之后，如图3波形(c)所示，将响应y延迟L个取样时间以便对由以前的滤波系数产生的取样值的加权加法器312清零。然后。根据图3波形(d)，在滤波器32能够响应图3波形(e)的第二时钟信号而将被更新的滤波系数转移到其工作系数寄存器的寄存器组323、以及能够开始产生要被用来更新滤波器31中的阴影系数寄存器的寄存器组316的Δ取样值之前，将e系数顺序装入到滤波器32中的阴影系数寄存器组326需占用另外的N个取样周期。这些Δ取样值在L次取样的等待时间之后从滤波器32出现，如图3波形(g)所示，在图1的计数器205的“上计数”信号从计数值(L+N)上升到计数值(L+2N-1)期间被提供。
换算器36将Δ取样值的一部分作为μΔ取样值提供给系数累加寄存器组37，该系数累加寄存器组37在图1的计数器205的“上计数”信号从计数值(L+N)计数到计数值(L+2N-1)期间内进行方程(4)的计算。根据图3波形(h)，所得到的Wk+μΔ取样值在它们被系数累加寄存器组37顺序地产生时被写入到“阴影”系数寄存器组316。图1的计数器205的“上计数”信号作为减数提供给图2中的数字减法器38，以便将其从被减数输入信号(L+2N-1)中减去，从而产生用来有选择地对在系数累加寄存器组37中的寄存器进行寻址的差信号。该差信号当图1的计数器205的“上计数”信号从计数值(L+N)计数到计数值(L+2N-1)时就从(N-1)递减到零。该差信号的符号位被去除，剩下的次有效位在图1的计数器205的“上计数”信号从计数值(L+N)计数到计数值(L+2N-1)期间内作为从(N-1)减小到零的顺序地址提供给“阴影”系数寄存器组316。系数累加寄存器组37中的地址译码器选择用于更新的寄存器，然后只根据在(L+N)至(L+2N-1)(包括(L+N)和(L+2N-1)在内)范围的“上计数”信号读出这些寄存器。这样一来，就并行地选择了在系数累加寄存器组37以及在“阴影”系数寄存器组316中的相应寄存器。系数累加寄存器组37提供了暂存所述第一有限脉冲响应滤波器的抽头加权值和在抽头加权值的校正值被产生时对它们进行累加的装置；“阴影”系数寄存器组316提供了在此之后并行地将第一有限脉冲响应滤波器的被校正抽头加权值转移到其“工作”系数寄存器组313以便实现第一有限脉冲响应滤波器抽头加权值的各周期性更新中的一次更新的装置。
图1的计数器205的“上计数”信号作为减数输入信号提供给图2中的数字减法器39。以便使之从被减数输入信号(N-1)中减去，从而产生一个差信号。该差信号的符号位被去除，剩下的次有效位在图1的计数器205的“上计数”信号从计数值零计数到计数值(N-1)期间内作为从(N-1)减小到零的顺序地址提供给“阴影”系数寄存器组326。应当指出，滤波器32的“阴影”系数寄存器组326的顺序寻址的次序与滤波器31的“阴影”系数寄存器组316的顺序寻址的次序相反。由于当求和的标号K递增时x项的标号(n-k)递减、使取样值在时间上更靠后，所以由滤波器31实现的方程(1)已经具有适合于由有限脉冲响应滤波器的卷积处理来实现的形式。由于当求和的标号j递增时x项的标号(j-k)也递增、使取样值在时间上超前，所以方程(3)不具有适合于由有限脉冲响应滤波器的卷积处理来实现的形式。在本发明的另一实施例中，可将x取样值存储在存储器中，因此就能够以相反的时序将它们读出到具有e项核的有限脉冲响应滤波器中，在该e项核中，标号j增大，取样值根据方程(3)在时间上更靠后。然后就按照从0递增到N-1的寻址次序产生了对第一有限脉冲响应滤波器31的加权系数的校正值。
在图2所示的本发明的最佳实施例中，由第二有限脉冲响应滤波器32进行等效的计算，在该等效的计算中，有限脉冲响应滤波器的核被反转以便能够以正常的时序给该滤波器提供x项，而不是以颠倒的时序将调制信号的数字取样值提供给第二有限脉冲响应滤波器32的输入端口。这就是说，使有限脉冲响应滤波器32具有这样的e项核，在该e项核中，标号j减小，取样值在时间上更靠后。这就允许在计算中能够进行更多的流水线操作，从而借助于延迟就能够提供将调制信号的数字取样值提供给第二有限脉冲响应滤波器32的输入端口的装置。可以利用延迟线311的延迟作用来提供为了在时间上恰当地安排x个输入取样值以实现Δk取样值计算所需的大部分存储。于是滤波器32实际执行的计算的类型由以下方程(5)来描述。 Δ k m = Σ j = 0 N - 1 e ( mN + N - 1 - j ) · x ( mN + N - 1 - k - j ) . . . . . . ( 5 )
方程(5)具有适合于由有限脉冲响应滤波器的卷积处理来实现的形式。利用以下定义来改写方程(5)就可以看出这一点。
      e(mN+N-1-j)＝εj m          对于0≤j＜N
      Δ(N-1-k) m＝Dk            对于0≤k＜N D k m = Σ N - 1 ϵ j m · x ( mN + k - j ) . . . . . . ( 6 ) 在通过改写方程(5)得到的方程(6)中，Dm k就是“被εm j滤波的Xn的输出”。
图4表示滤波器31的连接方式的细节，该滤波器31在就在数字无线电接收机被通电后的初始化操作期间或在数字无线电接收机的调谐已被改变后的再初始化操作期间较迅速地调整了其滤波系数。在本发明的迅速更新电路接管了滤波系数的进一步调整之前，数字信号处理器40计算第一有限脉冲响应滤波器31的滤波系数，基本上就象在已有技术的实践中所做的那样。虽然不是一定要如此，但最好是利用微处理器40来首先计算传输通道的离散傅里叶变换(DFT)，然后计算该DFT的补值，该互补DFT的项作为第一有限脉冲响应滤波器31的初始滤波系数提供给该滤波器。数字信号处理器40提供了比迭代计算方法更快的初始化。用来确定数字无线电接收机何时被首次调谐或者何时被再调谐并由此产生在DSP40中的程序排序器的启动信号的电路是常规的，因而没有明显地在附图中表示出来。该启动信号控制着DSP40将一组初始滤波系数装入到滤波器31，该组初始滤波系数使滤波器31具有被延迟了(L+(N/2))个取样值的平坦频率响应。完成该装入的过程与当前描述的向滤波器31装入一组滤波器系数(该组滤波器系数是在本发明的迅速更新电路接管滤波器31的滤波系数的进一步调整时具有的)的过程类似。
根据图1的时钟产生器20，由VCO201产生的第一时钟信号和由场同步检测器211产生的“场同步”信号提供给了DSP40。还可以给DSP40提供计数器204的“每行取样值”计数和数据行计数器210的“数据行计数”的最低有效位；或者，对DSP40编程以便再现由第一时钟信号和“场同步”信号产生的来自其内部计数器的那些计数值。
DSP40具有用来在根据由场同步检测器211向其提供的“场同步”脉冲选择的时刻内接收滤波器31的输出信号的输入端口。对若干个场中的起始数据行进行累加，根据“数据行计数”的最低有效位将被选来累加的每一数据行与以前的累加结果相加或从以前的累加结果中将其减去。最好在16个场内进行累加，以便产生包括两个连续PR序列的一行平均数据，该两个连续的PR序列具有相当好的信噪比，但通常包含重影。DSP40计算这一行平均数据的DFT，如果这一行平均数据就象事先已知的并被存储在与DSP40相关的只读存储器中那样不包含重影的话，DSP40然后就将其逐项地除以该行平均数据的DFT。该逐项相除的结果就是传输通道的DFT。DSP40接着计算传输通道的逆DFT并把要被用作滤波系数的该逆DFT的项提供给滤波器31。DSP40将这些滤波系数项顺序地提供给在系数累加寄存器组37中的写多路转换器371的第一输入端口。DSP40还计算相应的“RAM地址”地址信号以便伴随每一个滤波系数项，该相应的“RAM地址”地址信号提供给地址多路转换器41的第一输入端口。在DSP40正在提供滤波系数项和它们相应的“RAM地址”地址信号的期间，DSP40提供的“外装”信号为逻辑“1”，在其它时间，该“外装”信号为逻辑零。
“外装”信号作为地址多路转换器41的控制信号来向其提供，由于其为“1”，所以使该地址多路转换器41再现在其第一输入端口接收的、来自DSP40的“RAM地址”信号，该信号作为一个扩展地址，是作为地址多路转换器41的输出信号来提供的。在址址多路转换器41的输出端的扩展地址提供给“在先”系数寄存器组372。如果该扩展地址是“有效”地址，即如果相应于来自DSP40的“RAM地址”信号，就选择“在先”系数寄存器组372中的一个寄存器来供读出或写入。在滤波器31中的阴影系数寄存器组316从地址多路换器41的输出端接收一部分的扩展地址，以便选择一个阴影系数寄存器来供写入。可以用导线连接阴影系数寄存器组316以便总是接收写允许信号，或者只有扩展地址是“有效”地址时才能对其译码，以便给寄存器组316提供写允许信号。
“外装”信号被作为写多路转器371的控制信号来向其提供，由于其为“1”，所以使该写多路转换器371再现在其第一输入端口接收的、来自DSP40的滤波系数项，这些项作为写输入信号从多路转换器371的输出端口顺序地向“在先”系数寄存器组372和向滤波器31中的“阴影”系数寄存器组316提供。在它们被写入期间，根据作为输出信号而由地址多路转换器41提供出的地址来选择在寄存器组316和372中的寄存器。寄存器组316和372中的相应寄存器对具有相同的地址，以便以多路转换器41的输出信号来写入。当多路转换器371的控制信号为“1”时，在多路转换器371的输出信号中再现的DSP40的滤波系数项作为“阴影”滤波系数而被写入到“阴影”系数寄存器组316的相应寄存器中，还作为“在先”滤波系数而被写入到“在先”系数寄存器组372的相应寄存器中。在该写入过程完成之后，就结束了初始化(或再初始化)过程。
可以利用这一初始化(或再初始化)过程的各种变更，在这些变更中，数字信号处理器40使用迭代逼近技术而不使用DFT计算以便在本发明的迅速更新电路接管滤波器31的滤波系数的进一步调整之前确定这些滤波系数。还可以使用这样的装置，该装置中的存储器在最后对通道进行调谐时所计算的通道均衡滤波系数的基础上去存储该通道的期望通道均衡滤波系数。
在初始化(或再初始化)过程之后，DSP40供出的“外装”信号变为逻辑“0”。后沿检测器42(它是下降沿检测器，假定遵守逻辑“1”比逻辑“0”更为正的正逻辑惯例)检测这一转换以便产生逻辑“1”脉冲。该逻辑“1”脉冲命令计数器205装入(L+2N-1)的“上计数”信号，使译码器207产生第三时钟信号。第三时钟信号作为引导寄存器组316的“阴影”系数寄存器的内容并行地转移到寄存器组313的相应“工作”系数寄存器中的系数转移信号而提供给滤波器31。因此本发明的迅速更新电路没有停顿地在DSP40完成初始化(或再初始化)过程之后立即开始接管滤波系数的进一步调整，以便确定滤波系数。
在初始化(或再初始化)过程之后，作为控制信号由DSP40提供给地址多路转换器41的其值为逻辑“0”的“外装”信号使该多路转换器41在其输出端口再现了减法器39的差信号。另外，也是作为控制信号提供给写多路转换器371的、其值为逻辑“0”的“外装”信号使该多路转换器371在其输出端口再现了它在第二输入端口所接收的、来自数字加法器373的输出端口的项，以便这些项作为“阴影”滤波系数而写入到“阴影”系数寄存器组316的相应寄存器中，以及还作为“在先”滤波系数而写入到“以前”系数寄存器组372的相应寄存器中。“在先”系数寄存器组372暂存在“阴影”系数寄存器组316的相应寄存器中的相同的Wk系数。暂存在“在先”系数寄存器组372中的那些Wk系数作为第一被加数输入信号被读出到加法器373，与提供给加法器373的项μΔk相加后作为第二被加数输入信号，由此实现根据方程(4)的计算。图4的写多路转换器371、“在先”系数寄存器组372以及数字加法器373一起组成了图2所示系数累加寄存器组37的一具体实施例。在滤波器31的那些加权系数的初始化之后，该实施例通过用相应的μΔk项来与Wk系数相加为更新Wk系数创造了条件。正如当前所描述的那样，Wk系数的这一自适应校正基于由滤波器32实现的计算。
必须在图4的N抽头滤波器31中以取样速率、即第一时钟频率不断进行按照方程(1)的计算。但是，N抽头滤波器31滤波系数的更新频率稍低一些。如图3波形(h)所示，当“阴影”系数寄存器组316在开始于“上计数”＝(L+N)和结束于“上计数”＝(L+2N-1)的每一时间间隔内每次一个寄存器地被写入后，就响应图3波形(a)所示的第三时钟信号的置“1”的脉冲的出现而实行“工作”系数寄存器组313的更新。在这一描述中，只根据如波形(c)所示的、当模(2L+2N)“上计数”为(L+2N)时开始出现而当模(2L+2N)“上计数”为(-L+N-1)时结束的N个取样周期长的一组输入信号x来考虑操作的次序。对这一组长N个取样周期的输入信号x的输出响应y，在L个取样周期之后开始出现于滤波器31中，该输出响应y在如图3波形(d)所示的从“上计数”＝0至“上计数”＝(N-1)(包括0和N-1)的时间间隔内持续。
返回到图4，N抽头延迟线311在其输入端口接收输入信号x，并在其N个输出抽头处提供出该输入信号的N个顺序接收的取样值，以便在时间上并行地加到加权加法器312上去。加权加法器312将这些输入信号取样值的每一个乘以由数字寄存器组313提供的相应的“工作”滤波系数并对得到的积求和，以便产生作为第一被加数信号提供给加法器314的加权和。加法器314被包括在ZR33288中，以便使ZR33288能够相互级联，使滤波器抽头的数目增加N个，这一特征被认为不是实现通道均衡滤波器16所需要的。因此，假定给加法器314提供个作为第二被加数信号的线连逻辑零，使由加法器315提供给后处理寄存器315的和输出信号重复加法器315的第一被加数信号。后处理寄存器315把y输出信号提供给图2的通道均衡滤波器16，除了位位置的限制之外，该y输出信号再现了由加权加法器312提供的加权和。
在“上计数”＝0时开始出现的输出响应y把被减数输入信号提供给数字减法器34。减法器34从多路转换器43的输出端口接收减数输入信号，该信号是减法器的被减数输入信号真值的最好估计值d。减法器34起数字比较器的作用，将输出响应y与最好估计值d比较，产生因滤波器31的滤波系数没有达到抑制多径接收的程度而出现在输出响应y中的误差的估计值，减法器34产生差输出信号e，该信号e是在响应y中的估计误差的表示，可与产生了响应y的那一组x取样值一道被用来计算Wk系数的校正值。多路转换器43由图1的场同步检测器211产生的“场同步”信号来控制。在本发明的最佳实施例中，图2的最好估计值产生器包括图1的ROM212和图4的部件43-45。
当“场同步”信号为“1”、即表示数据行是一场中的起始行时，多路转换器43将其第一输入信号再现为其输出信号d。多路转换器43的第一输入信号是异或门44的响应。异或门44接收“数据行计数”的最低有效位作为其第一输入信号。从ROM212周期性地读出的数据行作为异或门44的第二输入信号，该数据行包括在每第315数据行中的伪随机(PR)序列。在奇数场的起始行期间，异或门44对从ROM212读出的数据行求补，由此产生信号d。在偶数场的起始行期间，异或门44不改变从ROM212读出的数据行，由此产生信号d。
当“场同步”信号为“0”、即表示数据行不是一场中的起始行时，多路转换器43将其第二输入信号再现为其输出信号d。多路转换器43的第二输入信号是由量化器45提供的y信号。该量化器45将y信号量化为基本上与符号恢复电路17所实现的电平相同的电平，即量化为在“大联盟”HDTV广播系统的8个VSB电平中的一个，事实上，量化器45可以是符号恢复电路17的一个部件。
如图3波形(e)所示，减法器34的差输出信号在从“上计数”＝0至“上计数”＝(N-1)(包括0和(N-1))的期间内给滤波器32提供被更新的滤波系数。如图3波形(e)所示，就在产生了信号e的全部一组N个取样值之后，即在“上计数”信号到达(N-1)之后，出现第三时钟信号(它使滤波器32的工作滤波系数被更新)。模-数转换器15的输入信号x必须延迟(L+N)个取样周期，以便其取样值与信号e的整个一组N个取样值在时间上对齐。模-数转换器15的输入信号x在滤波器31的N抽头延迟线311中被延迟N个取样周期，然后在时钟延迟线33中再被延迟另外的L个取样周期，以便产生用于加到滤波器32上去的、如图3波形(f)所示的被恰当地延迟的输入信号。图4所示的时钟延迟线33可以仅由被第一时钟信号定时的L级移位寄存器组成。
图4所示减法器34的信号e被用来更新图5详细示出的有限脉冲响应滤波器32的滤波系数。在从“上计数”＝0至“上计数”＝(N-1)(包括0和(N-1))的期间内，每取样周期一个寄存器地把由减法器34作为差输出信号而提供的e系数写入到具有N个数字寄存器的寄存器组326中。该写入是按照由相应于数字减法器39的差输出信号的次有效位的写地址所确定的次序来进行的，该数字减法器39从通过一条连线引入的、具有值(N-1)的被减数中减去由在图1的时钟产生器20中的计数器205提供的“上计数”。响应于第二时钟信号，在图5的具有N个数字寄存器的寄存器组323中的“工作”系数寄存器的各相应的内容是通过从在具有N个数字寄存器的寄存器组326中的相应“阴影”系数寄存器的读出从而被按并行地装入的更新的系数重写的。如图3波形(e)所示，这一装入过程就在“上计数”到达(N-1)之后发生。在“上计数”从N上升到(2L+2N-1)的期间内，在这一装入过程之后具有N个数字寄存器的寄存器组326的任何重写与操作无关。
被延迟了(L+N)个取样周期的模-数转换器15的输入信号x从“上计数”＝(L+N)至“上计数”＝(2L+N-1)(包括(L+N)和(2L+N-1)在内)的时间间隔内提供给N抽头延迟线321的输入端口。N抽头延迟线321在其N个输出抽头处提供该输入信号的N个顺序接收的取样值，以便在时间上并行地作用于加权加法器322。加权加法器322将这些输入信号取样值的每一个乘以由数字寄存器组323提供的相应的“工作”滤波系数并对得到的积求和，以便产生出作为第一被加数信号而提供给加法器324的加权和。假定给加法器324被提供了作为第二被加数信号的通过连线引入的逻辑零，使由加法器324提供给后处理寄存器325的和输出信号重复加法器324的第一被加数信号。后处理存储器325提供输出信号Δ，除了位位置的限制之外，该输出信号Δ再现了由加权加法器322提供的加权和。如图3波形(g)所示，该输出信号Δ在“上计数”＝(L+N)处出现，在“上计数”＝(L+2N-1)处、即(N-1)个取样值后消失。
输出信号Δ在图5所示的换算器36中被乘以系数μ。系数μ最好是二进制小数，这样换算器36就可以是位位置移位器(bit-placeshifter)。根据通道均衡算法的所需收敛速度和附带的噪声折衷选择来选择μ的值。一般来说，当没有提供用于通道均衡的训练信号时，μ的数量级约为2-10。在本发明的最佳实施例中，换算器36是一个电控的位位置移位器，它接收“场同步”信号作为控制信号，当“场同步”信号为逻辑“0”(表示：数据行中不包括用于通道均衡目的的训练信号)时，乘以系数μ后的Δ均具有2-10的数量级。当“场同步”信号在每个数据场的第一数据行期间为逻辑“1”(即表明提供有用于通道均衡目的的训练信号)时，电控的位位置移位器以较大的系数μ来乘以Δ，由此加速通道均衡算法的收敛。这是因为除非在噪声非常严重的接收状况下，从训练信号产生的估计值d通常没有太大的误差，所以这样做是可行的。当估计值d由直接判定的方法来产生时，它就很容易包含随机误差，而较小的μ值防止了这种误差对Wk值产生显著的影响。本领域的技术人员都知道，为了产生在换算器36中的电控的位位置移位器的电控信号，需要对“场同步”信号进行某些处理，这些处理包括对相对于x输入信号的滤波器32的输出信号的(2L+N)次取样延迟的延迟补偿。
图5的换算器36的信号μΔ作为第二被加数输入信号提供给在图4所示累加器37中的加法器373。该信号的值μΔk表示对于相应的Wk滤波系数的自适应校正值。具有N个“在先”系数寄存器的寄存器组372的内容是以前计算的Wk系数，它们重复了在滤波器31的数字寄存器组313中的相应“工作”系数寄存器的内容，并在计数器205的“上计数”从(L+N)上升到(L+2N-1)的期间内与换算器36的顺序取样值信号μΔ相加。加法器372提供出一个和输出信号Wk+μΔk°Wk+μΔk系数在一个读然后写(read-and-then-write-over)操作中当它们被读出之后立即被顺序地写入到“在先”系数寄存器组372的各个寄存器中，还被顺序地写入到滤波器31的“阴影”系数寄存器组316的各个相应的寄存器中。系数寄存器组316和372在它们被写入期间被从(N-1)递减到零的地址多路转换器41输出信号的次有效位寻址。在再现来自减法器38的差信号的同时(该差信号是响应由计数器205的从(L+N)上升到(L+2N-1)的“上计数”信号所供出的减法器38的减数信号而提供的)，地址多路转换器41的输出信号就如此地递减。地址多路转换器41输出信号的较多的有效位能这样地描述“在先”系数寄存器组372的“有效”地址，以便在“上计数”在(L+N)至(L+2N-1)的范围内(包括(L+N)和(L+2N-1)在内)的期间内能够对它们进行写入。
此后，如图3波形(a)所示，译码器207产生第三时钟信号。第三时钟信号作为系数转移信号提供给滤波器31，它引导在寄存器组316中的各寄存器的内容并行地转移到在寄存器组313中的相应寄存器中，结束对在有限脉冲响应滤波器31中的“工作”系数寄存器组316内容的第一次更新。对这些寄存器内容的下一轮更新在L次取样之后开始，紧接在(2L+2N-1)的“上计数”之后，译码器208将计数器205复位为零值的“上计数”。
在以上所述的没有使用DSP40的各种电路变化方案中，在接收机通电或通道再调谐之后的起动期间，仅仅根据具有事先已知值的x取样值(即在场同步时间间隔内出现的、以及有可能在行同步时间间隔内出现的x取样值)来进行各种计算。换算器36然后以较小的衰减(即较大的μ)来工作，以便加速通道均衡滤波系数的起动计算。
可以对刚刚描述的电路进行各种小修改，在这样的修改方案中，滤波器31和32仍然是ZR33288或类似的商品类型。作为具体的例子，减法器34和加法器372可以是钟控类型的，它们本身的位锁存器把取样延迟加到滤波器31和32的等待时间上，在这一情形中，译码器207和208可以对计数器205的稍大一些的计数值进行译码。在另一个例子中，可以将在滤波器31和32中的滤波核缩短大约8个左右的取样，以便省去时钟控制的延迟33。
可以在一块或多块定制的单块集成电路的范围内构成滤波器31和32，而不是利用例如ZR33288这样的现用的视频速率数字滤波器来构成。在这样的定制设计中，加权加法器312可以直接写入减法器34，省去部件314和315；加权加法器322可以直接写入换算器36，省去部件324和325。在这样的定制设计中，可以用暂存在“阴影”系数寄存器组316而不是在“在先”系数寄存器组372中的以前计算的Wk系数来作为加法器373的第二被加数输入，这样就能够省去具有N个“在先”系数寄存器的寄存器组372。在定制的第二有限脉冲响应滤波器32中可以修改在“阴影”系数寄存器组326和在“工作”系数寄存器组313中的寄存器对应性，因此在“阴影”系数寄存器的写入期间它们的寻址实质上就是上升的而不是下降的。在第一有限脉冲响应滤波器31的加权系数的校正值被产生之后立即顺序地对它们进行累加并暂存被校正的第一有限脉冲响应滤波加权系数直到它们并行地转移到“工作”系数寄存器组313为止是非常有利的。然而，用于暂存第一有限脉冲响应滤波加权系数的校正值、并且用于在“工作”系数寄存器组313的并行更新期间将校正值与该寄存器组313中相应寄存器的以前内容相加的装置也是可允许的。这样的定制设计是合理的，即具有随机存取写入能力的暂存寄存器组316和326可以被利用顺序移位操作来进行装入的寄存器组取代；本发明的这种替换实施例被认为是上述最佳实施例的明显同等物。
图6表示在为“大联盟”系统设计的图1的数字无线电接收机10中使用的数据行同步检测器203的一种可能结构的细节。通道均衡滤波器16的响应提供给符号锁存器51、52和53的级联组合50。通道均衡滤波器16的响应还作为被减数输入信号提供给数字减法器54，该数字减法器54从符号锁存器51接收减数输入信号。符号锁存器52把减数输入信号提供给数字减法器55，数字减法器55从符号锁存器53接收被减数输入信号。数字加法器56对减法器54和55的差输出信号求和。从加法器56得到的和信号提供给窗口检测器57，该窗口检测器57只有当加法器56的和输出在描述数据行同步代码比描述任何其它码组更可能的范围内时才提供输出“1”，否则就提供输出“0”。就是说，部件51-56起到数据行同步码组的相关器的作用。
为了减小错误地产生或遗漏数据行同步脉冲的可能，窗口检测器57的响应提供给在一个数据行间隔内具有几个抽头(例如8、12或16)的抽头数字延迟线58。包含着相应的一系列数字加法器的平均器59对抽头数字延迟线58的抽头响应求平均值并将结果提供给另一阈值检测器60。设定阈值检测器60的阈值，使得它响应于抽头的数字延迟线58的抽头响应值(这些响应值都为“1”)中的至少一大部分，从而输出“1”作为其响应值。(这表示：数据行变化)。当抽头数字延迟线58的抽头响应值中只有少于上述的该部分的响应值为“1”时，则阈值检测器60提供输出“0”作为其响应值。阈值检测器60的响应值被用来向图1的AFPC电路202提供数据行同步脉冲。阈值检测器60的响应值被图1的数据行计数器210用作计数输入，而当每行取样值计数器204不能够在恰当的时刻翻转其计数值时，阈值检测器60的响应也被其用作计数复位。
作为利用DSP更迅速地进行计算的辅助手段，已知可以推迟对滤波系数的微小校正，直至新的取样值组被收集以便作为N个滤波系数中的每一个的后续更新的基础之后。这样的处理依赖于以足够平缓的步骤对滤波系数进行校正，这使在确定有限脉冲响应滤波器的响应与其应有响应的最好估计值的偏差时使用以前加权系数而引入的不准确性与那些偏差相比通常显得比较小。
在图1、2、4和5的电路中，被更新系数的计算发生在(2L+2N)个取样值的持续时间内，第二有限脉冲响应滤波器32只被断续地利用。在(L+N)次取样的时间间隔内产生第一有限脉冲响应滤波器31的被更新的系数，上述时间间隔被(L+N)次取样的交错时间间隔(intervening intervals)分开，在该(L+N)次取样的交错时间间隔内，第二有限脉冲响应滤波器32不进行第一有限脉冲响应滤波器31的被更新的系数的计算。假设对第一有限脉冲响应滤波系数的校正也在“交错”的时间间隔内被计算，就可以将每(2L+2N)次取样对第一有限脉冲响应滤波系数采取的校正看作延期采取的校正。
图7、8、10和11表示本发明的最佳实施例，在该最佳实施例中，第二有限脉冲响应滤波器32在“交错”的时间间隔内计算第一有限脉冲响应滤波器31的被更新系数。利用以下方程而不是方程(4)来进行计算：
     Wk (m+1)＝Wk m+μ·Δk (m-1)               8
以足够平缓的步骤对第一有限脉冲响应滤波器31的系数进行校正，使在确定第一有限脉冲响应滤波器的响应与其应有的响应的最好估计值的偏差时使用以前加权系数而引入的不准确性与那些偏差相比通常显得比较小。
图7表示与图1的数字无线电接收机10不同的数字无线电接收机100，不同之处在于：自适应通道均衡滤波器106和时钟信号产生器200代替了自适应通道均衡滤波器16和时钟信号产生器20。在时钟信号产生器200中省去了译码器206、207和208，也省去了计数器205，它能够计数到至少(2L+2N-1)，并可被装入(L+2N-1)。时钟信号产生器200包括计数器105(计数器105能够计数到至少(L+N-1)，产生计数值“上计数’”)，代替了计数器205。译码器108对达到值(L+N-1)的“上计数’”信号译码，以便产生作为第一输入信号提供给双输入端“或”门109的“1”。加到计数器105的复位输入端上的“或”门109的响应根据下一个第一时钟信号将“上计数’”复位为零初始值。
通道均衡滤波器106利用由译码器108的输出信号提供的彼此相同的第二和第三时钟信号。通道均衡滤波器106包括图4的后沿检测器42，用来确定DSP40何时完成滤波系数的初始化。后沿检测器42的输出信号作为第二输入信号提供给“或”门109，以便在滤波系数的初始化完成时将计数器105的“上计数’”输出复位为零初始值。
图8表示通道均衡滤波器106的细节，该图基本上类似于表示通道均衡滤波器16的一些细节的图2。在图8的通道均衡滤波器106中，数字减法器380将其差输出信号作为对第一有限脉冲响应滤波器31中的阴影系数寄存器组316和对第二有限脉冲响应滤波器32中的阴影系数寄存器组326的寻址信号，而不是由减法器38和39来提供寻址信号。减法器380接收“上计数’”作为其减数输入信号，并且接收通过引线连入(L+N-1)信号作为其被减数输入信号。数字减法器380的差输出信号也直接提供到系数累加寄存器组37的地址输入端。小于L的“上计数’”信号值产生无效地址。减法器390从L中减去“上计数’”信号，用合适的连线连接关系来选择其差值的符号位，以便给系数累加寄存器组37(和给阴影系数寄存器组316和326(如果需要的话))提供写允许信号。
图9是表示根据本发明改进后的图7和8的电路在操作方面的变化的时序图。与当前的一组取样值之前的一组取样值相关的信号用从左上方到右下方的对角交叉阴影线来表示。与当前的一组取样值之后的一组取样值相关的信号用从左下方到右上方的对角交叉阴影线来表示。表示与当前的一组取样值相关的信号时则不带有交叉阴影线。
如上所述，第二和三时钟信号在图9图示的工作中是一样，而不是如在图3图示的工作中那样在相位上被错开。此外，第二和第三时钟每(L+N)次取样重复出现而不是如在图3图示的工作中每(2L+2N)次取样重复出现。在“上计数’”交替的零值之间有L个取样值的移位，与图3时序图所示的“上计数Δ”的零值相比，“上计数’”的计数是在模(L+N)的基础上进行的，而图3“上计数”的计数是在模(2L+2N)的基础上进行的。除这些差别外，在图9图示的操作中，当前一组取样值由第一有限脉冲响应滤波器31和第二有限脉冲响应滤波器32来处理，这类似于在图3图示的操作中对一组取样值的处理。
图10较具体表示当采用图7和图8的改进电路时，如何通过地址转换器41来对在第一有限脉冲响应滤波器31中的阴影系数寄存器组316和对系数累加寄存器组37进行寻址。还示出了后沿检测器42给“或”门109提供输入信号。在其它方面，图10的连线与图4所示的连接关系相同。
图11较具体地表示如何由数字减法器380对在第二有限脉冲响应滤波器32中的阴影系数寄存器组326进行寻址。另外，图11的连接关系与图5所示的连线相同。
在定制设计中这样来设计图7、8、10和11所示的电路，使得可以用暂存在“阴影”系数寄存器组316(而不是暂存在“在先”系数寄存器组372)中的以前计算的Wk系数来作为加法器372的第二被加数输入，这样就能够省去具有N个“在先”系数寄存器的寄存器组372。图7、8、10和11所示的电路不是在完全连续的基础上而是只在基本上连续的基础上来计算被更新的滤波系数。在被进行处理以便计算被更新的Wk取样值x的每一组取样值之间存在着短的L个取样周期。
图12-15表示本发明的第三实施例，该实施例消除了在被进行处理以便计算被更新的Wk取样值的x的各组取样值之间的这些短的L个取样周期。通过将Wk系数的更新推迟到在用于计算被更新的Wk系数的一组x取样值之后的第三组x取样值而不是推迟到在用于计算被更新的Wk系数的一组x取样值之后的第二组x取样值，就能够实现对这些短的L个取样周期的消除。利用以下方程而不是方程(4)或(8)来进行计算：
Wk (m+1)＝Wk m+μ·Δk (m-2)                (9)
图12表示与图1的数字无线电接收机10不同的数字无线电接收机110，不同之处在于自适应通道均衡滤波器116和时钟信号产生器210代替了自适应通道均衡滤波器16和时钟信号产生器20。在时钟信号产生器210中省去了译码器207和208；也省去了计数器205(它能够计数到至少(2L+2N-1)，并可被装入(L+2N-1))。时钟信号产生器210包括计数器115(它能够计数到至少(N-1)以产生计数值“上计数″”)，该计数器115代替了计数器205。译码器117对达到值(L-1)的“上计数″”信号译码，以便产生“1”，由译码器117产生的“1”作为第二时钟信号提供给在通道均衡滤波器116中的第二有限脉冲响应滤波器32。译码器206对达到值(L-1)的“上计数″”信号译码，以便产生作为第一输入信号提供给双输入端上的“或”门109的“1”。加到计数器115的复位输入端上的“或”门109的响应根据下一个第一时钟信号而将“上计数″”复位为零初始值。通道均衡滤波器116包括用来确定DSP40何时完成滤波系数的初始化的后沿检测器42。后沿检测器42的输出信号被作为第二输入信号而提供给“或”门109，以便在滤波系数的初始化完成时将计数器115的“上计数″”输出复位为零初始值。由译码器206产生的“1”还被作为第三时钟信号而提供给在通道均衡滤波器116中的第一有限脉冲响应滤波器31。在图12的电路中第二和第三时钟信号按每N个取样值而重复出现，第三时钟信号滞后于第二时钟信号L个取样值。
图13表示通道均衡滤波器116的某些细节，该图基本上类似于表示通道均衡滤波器16的某些细节的图2和表示通道均衡滤波器106的某些细节的图8。在图13的通道均衡滤波器116中，计数器115的“上计数″”信号直接提供给只读存储器381和391的地址输入端。利用“上计数″”来对ROM381进行寻址，以便给在第一有限脉冲响应滤波器31中的阴影系数寄存器组316和给系数累加寄存器组37提供地址。当“上计数″”从2L递增到(N-1)时，ROM381的输出信号从(N-1)递减到2L；当“上计数″”从零递增到(2L-1)时，ROM381的输出信号从(2L-1)递减到零。利用“上计数″”来对ROM391进行寻址，以便给在第二有限脉冲响应滤波器32中的阴影系数寄存器组326提供地址。当“上计数″”从L递增到(N-1)时，ROM391的输出信号从(N-1)递减到L；当“上计数″”从零递增到(L-1)时，ROM391的输出信号从(L-1)递减到零。“上计数″”信号的范围仅仅从零到(N-1)，因此ROM381和391只产生有效的地址。
如上所述，在图13的通道均衡滤波器116中，Wk系数的更新被推迟到在用于计算被更新的Wk系数的一组x取样值之后的第三组x取样值。因此，如图13所示通过在换算器36之前或之后将其与延迟线361进行级联，就产生了(N-2L)次取样延迟。
图14较具体地表示ROM381如何通过地址转换器41对在第一有限脉冲响应滤波器31中的阴影系数寄存器组316进行寻址。图14还示出了插在从换算器36至加法器373的第二被加数输入端的连线之中的(N-2L)次取样延迟线361。在其它方面，第一有限脉冲响应滤波器31的图14的连线与图5或图11所示的连接关系相同。
图15较具体地表示ROM391如何对在第二有限脉冲响应滤波器32中的阴影系数寄存器组326进行寻址。在其它方面，第二有限脉冲响应滤波器32图15的的连接关系与图5或图11所示的连线相同。如图13所示，假定延迟线361是在换算器36之后级连连接，则第一有限脉冲响应滤波器31的连接关系就可以与图4或图10所示的连接关系相同。
可以用相应的地址计数器来代替ROM381和391，代替ROM381的地址计数器被第三时钟信号定期复位，代替ROM391的地址计数器在L次取样后被第四时钟信号定期复位，(该第四时钟信号是由对达到(2L-1)的计数器115的计数值进行译码的译码器所产生)，以便在下一个第一时钟信号出现时提供脉冲，其它地址产生电路可以交替地代替ROM381和391，以便分别进行L的模N减和2L的模N减。计数器115可以提供作为上升的“上计数″”的逻辑补码的下降的“下计数″”，可以利用抽头数字延迟线将该“下计数″”延迟L个取样值和2L个取样值。然后，用被延迟L个取样值的“下计数″”来寻址系数累加寄存器组37和在第一FLR滤波器31中的阴影系数寄存器组316；用被延迟2L个取样值的“下计数″”来寻址在第二有限脉冲响应滤波器32中的阴影系数寄存器组326。
图16表示在图13的通道均衡滤波器116的改进中能够对第一有限脉冲响应滤波器31作出的一些不同的连接关系。“在先”系数寄存器组37被“在先”系数的暂存电路375代替。暂存电路375保留有写多路转换器371，写多路转换器371的第一输入连线从DSP40接收地址，而其控制连线从DSP40接收外装命令(load out command)以便控制由多路转换器371所进行的选择，并且其输出连线给在第一有限脉冲响应滤波器31中的阴影系数寄存器组316提供地址。暂存电路375还保留有数字加法器373，但延迟线376在加法器373的和输出端口和写多路转换器371的第二输入连线之间引入(N-2L)次取样时间间隔的延迟。延迟线377将从写多路转换器371的输出端口所提供出的Wk系数延迟2L次取样时间间隔，从而提供加法器373的第一被加数输入信号。加法器373从换算器36的输出连线直接接收第二被加数输入信号。
因为需要额外的(N-2L)次取样延迟线361，所以图12-15所示的本发明的第三实施例不是最佳的。如果用“读然后写”RAM来构成延迟线361，除非(N-2L)是每行取样值数目的二分之一或四分之一，否则除了该RAM外，延迟线361还需要地址计数器，这样就可以用计数器204输出的次有效位来寻址RAM。图16的改进还需要(N-2L)次取样延迟线376。但是，如果假设用RAM中合适的地址计数器来构成(N-2L)次延迟线376和2L次取样延迟线37，则该RAM就代替了“在先”系数寄存器所需的等同的RAM。假设2L是计数器115、204或计数到(N-2L)的计数器之一的满计数值的约数(这样的假设是很可能的，如果2L是2的整数次幂的话)，则就可以用这些计数器之一的最低有效位来寻址2L次取样延迟线37。
数字电路设计领域的技术人员在熟悉本说明书的上述内容之后就能够设计若干种不同于时钟产生器20、200或210的时钟产生器来作出本发明的各种其它实施例。在这些实施例中，当(N+L)成为每数据行取样值数目的约数时，可以用一个计数器来代替例如在时钟产生器20中的计数器204和205、或者在时钟产生器200中的计数器204和105。在这些实施例中，当每数据行取样值的数目是N的倍数时，一个计数器能够代替在时钟产生器210中的计数器204和115。
在利用末级IF放大器13响应的数字检测的数字无线电接收机中，VCO201可以包含一个以两(或四)倍的符号速率提供过取样时钟信号的VC0和一个从该过取样时钟信号得出第一时钟信号的二(或四)分频器。过取样时钟信号用来进行数字检测，以第一时钟信号速率对数字检测结果进行二次取样，以便给通道均衡滤波器16、106或116提供输入信号。
用一个无限脉冲响应(IIR)滤波器来级联一个有限脉冲响应滤波器的均衡滤波器是已知的。可以用数字加法器来构成IIR滤波器，数字加法器中的有限脉冲响应滤波器从该数字加法器的和输出端接至其第一被加数输入端口，IIR滤波器的输入和输出端口分别位于该数字加法器的第二被加数输入端口和该数字加法器的和输出端口。为了避免通常与IIR滤波器相关联的不稳定问题，在IIR滤波器中的有限脉冲响应滤波器的系数由响应于被包含在所传输的数据的一部分中的训练信号(例如重影消除基准(GCR)信号)的DSP进行初始调整。然后可以根据本发明的方案计算该有限脉冲响应滤波器的系数，这要利用具有等效核宽度的另一个有限脉冲响应滤波器来实施直接判定技术，在这种技术中是通过量化实际的滤波器响应来产生正确的滤波器响应的最好估计值的。在用无限脉冲响应(IIR)滤波器来级联一个有限脉冲响应滤波器的均衡滤波器中，滤波器的系数被独立地调整。

Claims (41)

1.一种数字无线电接收机与通道均衡滤波器的组合，该数字无线电接收机根据被数字信号调制的接收载波恢复调制信号的数字取样值，该调制信号时常受到不希望有的多径失真的影响，其特征在于，该组合包括：
第一和第二有限脉冲响应滤波器，每一个滤波器都具有各自的输入端口和各自的输出端口，各自的输入端口接收所述调制信号的数字取样值，每一个滤波器都是N抽头类型的，它们的抽头都是自适应加权的，所述第一有限脉冲响应滤波器响应输入到其所述输入端口的所述调制信号，以便在其输出端口产生所述通道均衡滤波器的输出信号，所述第二有限脉冲响应滤波器响应输入到其所述输入端口的所述调制信号，以便在其输出端口产生用于更新所述第一有限脉冲响应滤波器的抽头加权值的校正值；以及
数字比较器，用于将所述第一有限脉冲响应滤波器响应的取样值与理想响应的相应取样值比较，由此产生所述第二有限脉冲响应滤波器的被更新的抽头加权值；
一组系数累加器，当更新所述第一有限脉冲响应滤波器的抽头加权值的校正值在所述第二有限脉冲响应滤波器的输出端口根据所述第一有限脉冲响应滤波器的相应抽头加权值的以前值被产生时，所述系数寄存器组分别累加这些校正值，从而产生所述的第一有限脉冲响应滤波器的更新的抽头加权值；以及
给所述第一有限脉冲响应滤波器提供其所述被更新的抽头加权值的装置；
用于当更新所述第一有限脉冲响应滤波器的抽头加权值的校正值在所述第二有限脉冲响应滤波器的输出端口被产生时，对这些校正值进行延迟的装置，所获得的更新所述第一有限脉冲响应滤波器的抽头加权值的延迟校正值被提供给所述系数累加寄存器组，以便与以前暂存在所述系数累加寄存器组中的所述第一有限脉冲响应滤波器的抽头加权值的相应校正值进行相应的累加。
2.权利要求1所述的组合，其特征在于还包括：
用于响应第一和第二被加数输入信号以产生和输出信号的数字加法器，更新所述第一有限脉冲响应滤波器的抽头加权值的所述校正值是提供给所述数字加法器的第一被加数输入信号；
第一延迟线，具有各相应的输入连线，所述数字加法器的和输出信号提供给这些输入连线，以便提供出被更新的第一有限脉冲响应滤波器抽头加权值，该延迟线暂存在其各个输入连线处顺序地接收的第一数目的被更新的第一有限脉冲响应滤波器抽头加权值，该延迟线还具有用于提供被延迟的被更新第一有限脉冲响应滤波器抽头加权值的输出连线；
第二延迟线，具有用来接收被延迟的被更新的第一有限脉冲响应滤波器抽头加权值的各相应的输入连线，该延迟线暂存在其各个输入连线处顺序地接收的第二数目的被更新第一有限脉冲响应滤波器抽头加权值，该延迟线还具有用来将所述第一有限脉冲响应滤波器的进一步被延迟的被更新抽头加权值提供给所述数字加法器作为其第二被加数输入信号的各相应的输出连线，第一和第二数目的和等于所述第一有限脉冲响应滤波器抽头加权值的数目；以及
一种装置，用于将由所述第一延迟线的输出连线提供的所述第一有限脉冲响应滤波器的被延迟的被更新抽头加权值提供给所述第一有限脉冲响应滤波器和所述第二延迟线的输入连线。
3.权利要求1所述的组合，其特征在于还包括：
响应所述第一有限脉冲响应滤波器响应的取样值以便产生所述理想响应的所述相应取样值的量化器。
4.权利要求1所述的组合，其特征在于还包括：
存储器，在部分的所述调制信号期间内定期从该存储器读出已知的特征，以便产生所述理想响应的所述相应取样值。
5.权利要求1所述的组合，其特征在于在该组合中，所述数字比较器主要由数字减法器组成，该数字减法器被联接成为可按收所述第一有限脉冲响应滤波器响应的取样值作为被减数信号，接收理想响应的相应取样值作为减数信号，以及产生所述第二有限脉冲响应滤波器的所述被更新抽头加权值作为其差信号取样值。
6.权利要求5所述的组合，其特征在于还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
另一多路转换器，具有被联接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口以及第一和第二输入端口，该多路转换器被它的具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被它的具有第二值的控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；
用于产生所述另一多路转换器的所述控制信号的装置，该装置响应于所述通道均衡滤波器对于包含着训练信号的所述调制信号的响应中的一部分，以便产生所述另一多路转换器的所述控制信号的所述第一值，否则就产生所述另一多路转换器的所述控制信号的所述第二值；
用于将无多径失真的理想训练信号的取样值读出到所述另一多路转换器的所述第一输入端口的存储器；以及
响应于所述第一有限脉冲响应滤波器响应的所述取样值以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
7.权利要求1所述的组合，其特征在于还包括：
数字信号处理器，响应被包含在所述调制信号中的训练信号以便在初始化过程期间产生所述第一有限脉冲响应滤波器的一组抽头加权值，所述第一有限脉冲响应滤波器的该组抽头加权值抑制第一有限脉冲响应滤波器对多径接收的响应。
8.一种数字无线电接收机与通道均衡滤波器的组合，该数字无线电接收机根据被数字信号调制的接收载波恢复调制信号的数字取样值，该调制信号时常受到不希望有的多径失真的影响。该组合包括：
第一和第二有限脉冲响应滤波器，每一个滤波器都具有各自的输入端口和各自的输出端口，每一个滤波器都是N抽头类型的，第一有限脉冲响应滤波器的N个抽头能够在该滤波器的周期性更新期间被同时自适应加权，第二有限脉冲响应滤波器的N个抽头能够在该滤波器的周期性更新期间被同时自适应加权；
第一调制信号施加装置，用于连续地给所述第一有限脉冲响应滤波器的所述输入端口提供所述调制信号的数字取样值，所述第一有限脉冲响应滤波器在其所述输出端口提供第一有限脉冲响应滤波器响应的数字取样值，该第一有限脉冲响应滤波器响应是所述通道均衡滤波器的输出信号；
数字比较器，被联接成为可将所述第一有限脉冲响应滤波器响应的数字取样值与理想响应的相应数字取样值比较，由此，在当所述第一有限脉冲响应滤波器正在响应在所述第一有限脉冲响应滤波器抽头加权值的所述各周期性更新中的一次更新之后出现的所述调制信号的相应的一组N个顺序的数字取样值的期间内，产生所述第二有限脉冲响应滤波器的下一次更新的抽头加权值；
第一暂存装置，用于在所述第二有限脉冲响应滤波器的下一次更新的抽头加权值的每次产生期间内暂存它们，此后，将所述第二有限脉冲响应滤波器的下一次更新的抽头加权值提供给它的所述N个抽头中的各相应抽头作为被更新的抽头加权值，由此实现所述第二有限脉冲响应滤波器抽头加权值的所述各周期性更新中的一次更新；
第二调制信号施加装置，响应所述第一有限脉冲响应滤波器抽头加权值的校正值的顺序产生，在所述第二有限脉冲响应滤波器抽头加权值的所述各周期性更新中的每一次更新之后顺序地向所述第二有限脉冲响应滤波器的输入端口提供在所述第一有限脉冲响应滤波器抽头加权值的所述各周期性更新中的最近一次更新之后出现的所述调制信号的相应一组N个顺序数字取样值，所述最近一次更新产生了第一有限脉冲响应滤波器响应，所述数字比较器根据该响应产生了被更新的第二有限脉冲响应滤波器抽头加权值；以及
一种装置，用于在所述第一有限脉冲响应滤波器抽头加权值的校正值的顺序产生结束之后将它们同时提供给该滤波器的所述N个抽头的相应抽头，由此实施所述第一有限脉冲响应滤波器抽头加权值的所述周期性更新中的一次更新。
9.权利要求8所述的组合，其特征在于，在该组合中，所述用于在第一有限脉冲响应滤波器抽头加权值的校正值的顺序产生结束之后同时提供出它们的装置包括：
第二暂存装置，用于暂存所述第一有限脉冲响应滤波器的抽头加权值并在校正值被产生时将它们累加到其中去；以及
一种装置，用于在其后将所述第一有限脉冲响应滤波器的被校正抽头加权值并行地转移到所述第一有限脉冲响应滤波器，由此，实现所述第一有限脉冲响应滤波器抽头加权值的所述周期性更新中的一次更新。
10.权利要求9所述的组合，其特征在于，在该组合中，所述用于在其后将所述第一有限脉冲响应滤波器的被校正抽头加权值并行地转移到所述第一有限脉冲响应滤波器的装置包括：
一组“阴影”系数寄存器，被联接成为可从暂存所述第一有限脉冲响应滤波器的抽头加权值并将校正值累加到其中去的装置顺序地接收所述第一有限脉冲响应滤波器的所述被校正抽头加权值，还被连接成为可在所述第一有限脉冲响应滤波器抽头加权值的所述各周期性更新中的第一次更新的期间内将所述第一有限脉冲响应滤波器的被校正抽头加权值并行地转移到所述第一有限脉冲响应滤波器去。
11.权利要求10所述的组合，其特征在于，在该组合中，所述第二调制信号施加装置包括：
数字延迟线，其输入端口与所述第一有限脉冲响应滤波器的输入端口连接，其输出端口与所述第二有限脉冲响应滤波器的输入端口连接，以便不断地给所述第二有限脉冲响应滤波器的输入端口提供所述调制信号的被延迟数字取样值。
12.权利要求10所述的组合，其特征在于，在该组合中，所述第二暂存装置包括：
数字加法器，具有第一被加数输入端口，在所述第二有限脉冲响应滤波器顺序地产生所述第一有限脉冲响应滤波器抽头加权值的所述校正值时接收这些校正值，还具有第二被加数输入端口以及和输出端口，该和输出端口被连接成为可将所述第一有限脉冲响应滤波器的所述被校正抽头加权值顺序地提供给所述“阴影”系数寄组器组；以及
一组“在先”系数寄存器，从所述数字加法器的所述和输出端口顺序地给该组“在先”系数寄存器提供所述第一有限脉冲响应滤波器的所述被校正抽头加权值，以便在该组寄存器以前的内容被顺序地读出到所述数字加法器的所述第二被加数输入端口后立即进行写入。
13.权利要求10所述的组合，其特征在于，在该组合中，所述第二暂存装置包括：
一种装置，用于在更新所述第一有限脉冲响应滤波器的抽头加权值的校正值在所述第二有限脉冲响应滤波器的输出端口处被产生时，延迟这些校正值以便产生被延迟的校正值；
数字加法器，具有用于接收所述被延迟的校正值的第一被加数输入端口、第二被加数输入端口以及将所述第一有限脉冲响应滤波器的所述被校正抽头加权值顺序地提供给所述“阴影”系数寄存器组的和输出端口；以及
一组“在先”系数寄存器，从所述数字加法器的所述和输出端口顺序地给该组“在先”系数寄存器提供所述第一有限脉冲响应滤波器的所述被校正抽头加权值，以便在该组寄存器以前的内容被顺序地读出到所述数字加法器的所述第二被加数输入端口后立即进行写入。
14.权利要求10所述的组合，其特征在于，在该组合中，所述第二暂存装置包括：
数字加法器，具有第一被加数输入端口，用于在所述第二有限脉冲响应滤波器顺序地产生所述第一有限脉冲响应滤波器抽头加权值的所述校正值时接收这些校正值，还具有第二被加数输入端口以及和输出端口；
第一延迟线，具有各相应的输入连线，所述数字加法器的和输出信号提供给这些输入连线，以便提供被更新的第一有限脉冲响应滤波器抽头加权值，该延迟线暂存在其各一输入连线处顺序地接收的第一数目的被更新第一有限脉冲响应滤波器抽头加权值，该延迟线还具有提供被延迟的被更新第一有限脉冲响应滤波器抽头加权值的输出连线；
第二延迟线，具有用来接收被延迟的被更新的第一有限脉冲响应滤波器抽头加权值的各相应的输入连线，该延迟线暂存在其各个输入连线处顺序地接收的第二数目的被更新第一有限脉冲响应滤波器抽头加权值，该延迟线还具有用来将所述第一有限脉冲响应滤波器的进一步被延迟的被更新抽头加权值提供给所述数字加法器作为其第二被加数输入信号的各相应的输出连线，该第一和第二数目的和等于所述第一有限脉冲响应滤波器抽头加权值的数目；以及
一种装置，用于将由所述第一延迟线的输出连线提供的所述第一有限脉冲响应滤波器的被延迟的被更新抽头加权值提供给所述第一有限脉冲响应滤波器和所述第二延迟线的输入连线。
15.在根据被数字信号调制的接收载波恢复调制信号的数字取样值的数字无线电接收机中的一种用于所述调制信号的自适应加权通道均衡滤波器，该调制信号时常受到不希望有的多径失真的影响，其特征在于该自适应加权通道均衡滤波器包括：
时钟产生器，用于以等于恢复所述调制信号的所述数字取样值的速率的第一时钟频率来产生第一时钟信号，以是所述第一时钟频率的第(2L+2N)个约数的第二时钟频率来产生第二时钟信号，以及以在相位上偏离所述第二时钟信号(L+N)个所述第一时钟频率周期的所述第二时钟频率来产生第三时钟信号，N为正整数，并满足10≤N≤99，L为正整数并满足L＜N，所述时钟信号的频率和相位根据自动频率和相位控制信号来控制；
自动频率和相位控制检测器，它响应所述调制信号来产生所述自动频率和相位控制信号；
第一有限脉冲响应滤波器，包括：
第一组“阴影”滤波系数寄存器，它由在其地址端口接收到的第一地址信号来进行逐一选择，以便通过其系数装入端口进行装入；
第一组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第三时钟信号，通过在所述第一组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；
每级多位的(N-1)级第一移位寄存器，具有用于接收所述调制信号的所述数字取样值的各相应的输入端口和来自其各相应的级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头；以及
第一加权加法器，用于将在所述第一移位寄存器的N个抽头处的响应乘以暂存在所述第一组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和，以产生提供给第一有限脉冲响应滤波器响应端口的第一加权和，以便提供所述自适应加权通道均衡滤波器的响应；
第二有限脉冲响应滤波器，包括：
第二组“阴影”滤波系数寄存器，它由在其地址端口接收到的第二地址信号逐一进行选择，以便通过其系数装入端口来进行装入；
第二组“工作”滤波系数寄存器，根据在其系数转移命令端口接收到的所述第二时钟信号由在所述第二组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；
每级多位的(N-1)级第二移位寄存器，具有各相应的输入端口和来自其各个级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头；以及
第二加权加法器，用于将在所述第二移位寄存器的N个抽头处的响应乘以暂存在所述第二组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和，以便在L次取样的等待时间之后产生提供给第二有限脉冲响应滤波器响应端口的第二加权和；
数字延迟线，具有与所述第一移位寄存器的最后级的输出端连接的输入端口，还具有用于在L次取样的等待时间之后给所述第二移位寄存器的输入端口提供对于在所述数字延迟线的输入端口处接收的取样值的响应的输出端口；
数字减法器，用于从所述第一加权和的数字取样值中减去理想响应的相应数字取样值，由此产生提供给所述第二组“阴影”滤波系数寄存器的系数装入端口的差输出信号的数字取样值；
包括着所述第一组“阴影”滤波系数寄存器的装置，该装置响应第三时钟信号来更新所述第一组“工作”滤波系数寄存器的内容；以及
地址产生器，包括：
用于计数所述第一时钟信号的周期以产生计数信号的计数器；
一种装置，用于从晚于每一所述第二时钟信号的出现的所述第一时钟信号的L次出现的时刻开始、到所述第一时钟信号随后的N次出现的时刻为止的期间内，从所述计数信号获取处在预定范围内的所述第一地址的顺序值的装置；以及
一种装置，用于从晚于每一所述第三时钟信号的出现的所述第一时钟信号的L次出现的时刻开始、到所述第一时钟信号随后的N次出现的时刻为止的期间内，从所述计数信号获取处在所述预定范围内的所述第二地址的顺序值。
16.权利要求15所述的自适应加权通道均衡滤波器，其特征在于其中所述响应第三时钟信号来更新所述第一组“工作”滤波系数寄存器的内容的装置还包括：
具有和输出端口以及第一和第二被加数输入端口的数字加法器；
一种装置，用于将至少在正常操作期间内所述数字加法器的和输出端口得到的被更新的第一有限脉冲响应滤波器滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口；
用于将所述第二加权和的一部分提供给所述数字加法器的第一被加数输入端口的装置；
一组“在先”滤波系数寄存器，由在其地址端口接收的所述第一地址信号逐一进行选择，以便从被选的“在先”滤波系数寄存器读出所述第一有限脉冲响应滤波器的以前滤波系数并供至所述数字加法器的第二被加数输入端口，然后将所述第一有限脉冲响应滤波器的所述被更新的滤波系数写入到这些被选择的“在先”滤波系数寄存器中。
17.权利要求16所述的自适应加权通道均衡滤波器，其特征在于，其中所述用于将所述第一有限脉冲响应滤波器的被更新滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置包括：
写多路转换器，具有与所述第一组“阴影”滤波系数寄存器的系数装入端口连接的输出端口，具有第一输入端口，还具有与所述数字加法器的和输出端口连接的第二输入端口，该写多路转换器受到施加的控制信号的控制，以便只在所述正常操作期间内再现提供给其第二输入端口的信号，而在其它时间内再现提供给其第一输入端口的信号。
18.权利要求17所述的自适应加权通道均衡滤波器，其特征在于还包括：
数字信号处理器，用于在初始化或再初始化操作期间内选择性地接收包含已知信息的所述自适应加权通道均衡滤波器的一部分所述响应，所述数字信号处理器被编程以便计算提供给所述写多路转换器的所述第一输入端口的所述第一有限脉冲响应滤波器滤波系数的开始值，所述数字信号处理器还被编程以便产生所述写多路转换器的所述控制信号，该控制信号控制所述写多路转换器以便在所述初始化或再初始化操作期间内再现提供给其第一输入端口的信号。
19.权利要求18所述的自适应加权通道均衡滤波器，其特征在于，还包括产生所述理想响应的所述相应数字取样值的装置，该装置包括：
响应于所述第一有限脉冲响应滤波器响应的所述取样值以产生所述理想响应的所述相应取样值的量化器。
20.权利要求18所述的自适应加权通道均衡滤波器，其特征在于，还包括产生所述理想响应的所述相应数字取样值的装置，该装置包括：
存储器，在部分所述调制信号期间内定期读出该存储器中已知的特征，以便产生所述理想响应的所述相应取样值。
21.权利要求18所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
另一多路转换器，具有被连接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口，还具有第一和第二输入端口，该另一多路转换器被其具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被其具有第二值的所述控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；
用于产生所述另一多路转换器的所述控制信号的装置，该装置响应所述通道均衡滤波器对于包含着训练信号的所述调制信号的一部分响应以产生所述另一多路转换器的所述控制信号的所述第一值，否则，就产生所述另一多路转换器的所述控制信号的所述第二值；
用于将无多径失真的理想训练信号的取样值读出并供至所述另一多路转换器的所述第一输入端口的存储器；以及
响应于所述第一有限脉冲响应滤波器的响应的所述取样值以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
22.在根据被数字信号调制的接收载波恢复调制信号的数字取样值的数字无线电接收机中的一种用于所述调制信号的自适应加权通道均衡滤波器，该调制信号时常受到不希望有的多径失真的影响，其特征在于，该自适应加权通道均衡滤波器包括：
时钟产生器，用于以等于恢复所述调制信号的所述数字取样值的速率的第一时钟频率来产生第一时钟信号，用于以是所述第一时钟频率的第(L+N)个约数的第二时钟频率来产生第二时钟信号，N是至少为几十的正整数，L是相对较小的正整数，所述时钟信号的频率和相位根据自动频率和相位控制信号来控制；
自动频率和相位控制检测器，响应所述调制信号以产生所述自动频率和相位控制信号；
第一有限脉冲响应滤波器，包括：
第一组“阴影”滤波系数寄存器，被在其地址端口接收的第一地址信号逐一进行选择，以便通过其系数装入端口而被装入；
第一组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第二时钟信号通过在所述第一组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；
每级多位的(N-1)级第一移位寄存器，具有用于接收所述调制信号的所述数字取样值的各相应的输入端口和来自其各相应级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头，以及
第一加权加法器，将在所述第一移位寄存器的N个抽头处的响应乘以暂存在所述第一组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和以产生提供给第一有限脉冲响应滤波器响应端口的第一加权和，以便提供所述自适应加权通道均衡滤波器的响应；
第二有限脉冲响应滤波器，包括
第二组“阴影”滤波系数寄存器，被在其地址端口接收的第二地址信号逐一进行选择，以便通过其系数装入端口而被装入；
第二组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第二时钟信号通过在其所述第二组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；
每级多位的(N-1)级第二移位寄存器，具有相应的输入端口和来自其各个级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头；以及
23.权利要求22所述的自适应加权通道均衡滤波器，其特征在于，其中所述响应第二时钟信号来更新所述第一组“工作”滤波系数寄存器的内容的装置还包括：
具有和输出端口以及第一和第二被加数输入端口的数字加法器；
一种装置，用于将至少在正常操作期间内从所述数字加法器的和输出端口得到的被更新的第一有限脉冲响应滤波器滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口；
一种装置，用于将所述第二加权和的一部分提供给所述数字加法器的第一被加数输入端口；
一组“在先”滤波系数寄存器，被在其地址端口接收的所述第一地址信号逐一进行选择，以便从被选择的“在先”滤波系数寄存器读出所述第一有限脉冲响应滤波器的以前滤波系数并供至所述数字加法器的第二被加数输入端口，然后将所述第一有限脉冲响应滤波器的所述被更新的滤波系数写入到这些被选择的“在先”滤波系数寄存器中。
24.权利要求23所述的自适应加权通道均衡滤波器，其特征在于，其中所述将所述第一有限脉冲响应滤波器的被更新滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置包括：
写多路转换器，具有与所述第一组“阴影”滤波系数寄存器的系数装入端口相连接的输出端口，具有第一输入端口，还具有与所述数字加法器的和输出端口相连接的第二输入端口，该写多路转换器被施加的控制信号所控制，从而只在所述正常操作期间内再现提供给其第二输入端口的信号，而在其它时间内再现提供给其第一输入端口的信号。
25.权利要求24所述的自适应加权通道均衡滤波器，其特征在于，还包括：
数字信号处理器，用于在初始化或再初始化操作期间内选择性地接收包含已知信号的所述自适应加权通道均衡滤波器的一部分所述响应，所述数字信号处理器被编程以便计算提供给所述写多路转换器的所述第一输入端口的所述第一有限脉冲响应滤波器滤波系数的开始值，所述数字信号处理器还被编程以便产生所述写多路转换器的所述控制信号，该控制信号控制所述写多路转换器以便在所述初始化或再初始化操作期间内再现提供给其第一输入端口的信号。
26.权利要求25所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
响应于所述第一有限脉冲响应滤波器响应的所述取样值以产生所述理想响应的所述相应取样值的量化器。
27.权利要求25所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
存储器，在部分的所述调制信号的期间内定期读出该存储器中已知的特征，以便产生所述理想响应的所述相应取样值。
28.权利要求25所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
另一多路转换器，具有被联接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口，还具有第一和第二输入端口；该另一多路转换器被其具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被其具有第二值的所述控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；
一种装置，用于产生所述另一多路转换器的所述控制信号，该装置响应于所述通道均衡滤波器对于包含着训练信号的所述调制信号的一部分所述响应以便产生所述另一多路转换器的所述控制信号的所述第一值，否则，产生所述多路转换器所述控制信号的所述第二值；
用于将无多径失真的理想训练信号的取样值读出并供至所述另一多路转换器的所述第一输入端口的存储器；以及
响应于所述第一有限脉冲响应滤波器响应的所述取样值，以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
29.在根据被数字信号调制的接收载波恢复调制信号的数字取样值的数字无线电接收机中的用于所述调制信号的自适应加权通道均衡滤波器，该调制信号时常受到不希望有的多径失真的影响，其特征在于，该自适应加权通道均衡滤波器包括：
时钟产生器，以等于恢复所述调制信号的所述数字取样值的速率的第一时钟频率来产生第一时钟信号，以是所述第一时钟频率的第N个约数的第二时钟频率来产生第二时钟信号，并以滞后所述第二时钟信号所述第一时钟频率的L个周期的所述第二时钟频率来产生第三时钟信号，N为正整数，并满足10≤N≤99，L是正整数，并满足L＜N，所述时钟信号的频率和相位根据自动频率和相位控制信号来控制；
自动频率和相位控制检测器，响应所述调制信号以产生所述自动频率和相位控制信号；
第一有限脉冲响应滤波器，包括：
第一组“阴影”滤波系数寄存器，被在其地址端口接收的第一地址信号逐一进行选择，以便通过其系数装入端口而被装入；
第一组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第三时钟信号，通过在所述第一组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；
每级多位的(N-1)级第一移位寄存器，具有用于接收所述调制信号的所述数字取样值的各相应的输入端口和来自其各相应级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头，以及
第一加权加法器，将在所述第一移位寄存器的N个抽头处的响应乘以暂存在所述第一组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和从而产生提供给第一有限脉冲响应滤波器响应端口的第一加权和，以便提供所述自适应加权通道均衡滤波器的响应；
第二有限脉冲响应滤波器，包括：
第二组“阴影”滤波系数寄存器，被在其地址端口接收的第二地址信号逐一进行选择，以便通过其系数装入端口而被装入；
第二组“工作”滤波系数寄存器，根据在其系数转移命令端口接收的所述第二时钟信号，通过在其所述第二组“阴影”滤波系数寄存器中的相应寄存器对其并行地进行装入；
每级多位的(N-1)级第二移位寄存器，具有相应的输入端口和来自其各相应级的多个其数目为(N-1)的输出端口，这些输出端口一起构成N个抽头；以及
第二加权加法器，将在所述第二移位寄存器的N个抽头处的响应乘以暂存在所述第二组“工作”滤波系数寄存器中的相应的“工作”滤波系数，并对乘积求和，以便在L次取样的等待时间之后产生提供给第二有限脉冲响应滤波器响应端口的第二加权和；
第一数字延迟线，具有与所述第一移位寄存器的最后级的输出端相连接的输入端口，还具有在L次取样的等待时间之后给所述第二移位寄存器的输入端口提供对于在所述数字延迟线的输入端口处接收的取样值的响应的输出端口；
数字减法器，用于从所述第一加权和的数字取样值中减去理想响应的相应数字取样值，由此产生提供给所述第二组“阴影”滤波系数寄存器的系数装入端口的差输出信号的数字取样值；
包含着所述第一组“阴影”滤波系数寄存器的装置，该装置响应第三时钟信号以更新所述第一组“工作”滤波系数寄存器的内容，以及
地址产生器，包括
用于计数所述第一时钟信号的周期以产生计数信号的计数器，
一种装置，用于从每一所述第三时钟信号的出现的时刻开始、到所述第一时钟信号的随后的N次出现的时刻为止的期间内，从所述计数信号获取在预定范围内的所述第一地址的顺序值；以及
一种装置，用于从晚于每一所述第三时钟信号的出现的所述第一时钟信号的L次出现的时刻开始、到所述第一时钟信号随后的N次出现的时刻为止的期间内，从所述计数信号获取在所述预定范围内的所述第二地址的顺序值的装置。
30.权利要求29所述的自适应加权通道均衡滤波器，其特征在于，其中所述响应第三时钟信号来更新所述第一组“工作”滤波系数寄存器的内容的装置还包括：
具有和输出端口以及第一和第二被加数输入端口的数字加法器；
一种装置，用于将至少在正常操作期间内从所述数字加法器的和输出端口得到的被更新的第一有限脉冲响应滤波器滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口；
一种装置，用于将被延迟了所述第一时钟信号的(N-2L)次出现的所述第二加权和的一部分提供给所述数字加法器的第一被加数输入端口；
一组“在先”滤波系数寄存器，被在其地址端口接收的所述第一地址信号逐一进行选择，以便从被选择的“在先”滤波系数寄存器读出所述第一有限脉冲响应滤波器的以前滤波系数并供至所述数字加法器的第二被加数输入端口，然后将所述第一有限脉冲响应滤波器的所述被更新的滤波系数写入到这些被选择的“在先”滤波系数寄存器中。
31.权利要求30所述的自适应加权通道均衡滤波器，其特征在于，其中所述将所述第一有限脉冲响应滤波器的被更新滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置包括：
写多路转换器，具有与所述第一组“阴影”滤波系数寄存器的系数装入端口相连接的输出端口，具有第一输入端口，还具有与所述数字加法器的和输出端口相连接的第二输入端口，该写多路转换器被施加的控制信号所控制，从而只在所述正常操作期间内再现提供给其第二输入端口的信号，而在其它时间内再现提供给其第一输入端口的信号。
32.权利要求31所述的自适应加权通道均衡滤波器，其特征在于，还包括：
数字信号处理器，用于在初始化或再初始化操作期间内选择性地接收包含着已知信号的所述自适应加权通道均衡滤波器的一部分所述响应，所述数字信号处理器被编程以便计算提供给所述写多路转换器的所述第一输入端口的所述第一有限脉冲响应滤波器滤波系数的开始值，所述数字信号处理器还被编程以便产生所述写多路转换器的所述控制信号，该控制信号控制所述写多路转换器以便在所述初始化或再初始化操作期间内再现提供给其第一输入端口的信号。
33.权利要求32所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
响应于所述第一有限脉冲响应滤波器响应的所述取样值以产生所述理想响应的所述相应取样值的量化器。
34.权利要求32所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
存储器，在一部分所述调制信号期间内定期读出该存储器中已知的特征，以便产生所述理想响应的所述相应取样值。
35.权利要求32所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
另一多路转换器，具有被连接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口，还具有第一和第二输入端口，该另一多路转换器被其具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被其具有第二值的所述控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；
一种装置，用于产生所述另一多路转换器的所述控制信号，该装置响应于所述通道均衡滤波器对于包含着训练信号的所述调制信号的一部分所述响应以产生所述另一多路转换器的所述控制信号的所述第一值，否则，就产生所述多路转换器的所述控制信号的第二值；
将无多径失真的理想训练信号的取样值读出并供至所述另一多路转换器的所述第一输入端口的存储器；以及
响应于所述第一有限脉冲响应滤波器响应的所述取样值以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
36.权利要求29所述的自适应加权通道均衡滤波器，其特征在于，其中所述响应第三时钟信号以更新所述第一组“工作”滤波系数寄存器的内容的装置还包括：
具有和输出端口以及第一和第二被加数输入端口的数字加法器；
用于将所述第二加权和的一部分提供给所述数字加法器的第一被加数输入端口的装置；
第二数字延迟线，具有与所述数字加法器的和输出端口相连接的输入端口，还具有在2L个取样值的等待时间之后提供对于在所述数字延迟线的输入端口接收的取样值的响应的输出端口；
一种装置，用于将至少在正常操作期间内从所述第二数字延迟线的输出端口得到的被更新的第一有限脉冲响应滤波器滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置；以及
第三延迟线，用于将被延迟了(N-2L)个取样值的被更新的第一有限脉冲响应滤波器滤波系数提供给所述数字加法器的第一被加数输入端口。
37.权利要求36所述的自适应加权通道均衡滤波器，其特征在于，其中所述用于将所述第一有限脉冲响应滤波器的被更新滤波系数提供给所述第一组“阴影”滤波系数寄存器的系数装入端口的装置包括：
写多路转换器，具有与所述第一组“阴影”滤波系数寄存器的系数装入端口相连接的输出端口，具有第一输入端口，还具有与所述数字延迟线的输出端口相连接的第二输入端口，该写多路转换器被施加的控制信号所控制，以便只在所述正常操作期间内再现提供给其第二输入端口的信号，而在其它时间内再现提供给其第一输入端口的信号。
38.权利要求37所述的自适应加权通道均衡滤波器，其特征在于，还包括：
数字信号处理器，被联接成为可在初始化或再初始化操作期间内选择性地接收包含着已知信息的所述自适应加权通道均衡滤波器的一部分所述响应，所述数字信号处理器被编程以便计算提供给所述写多路转换器的所述第一输入端口的所述第一有限脉冲响应滤波器滤波系数的开始值，所述数字信号处理器还被编程以便产生所述写多路转换器的所述控制信号，该控制信号控制所述写多路转换器以便在所述初始化或再初始化操作期间内再现提供给其第一输入端口的信号。
39.权利要求38所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
响应于所述第一有限脉冲响应滤波器响应的所述取样值以产生所述理想响应的所述相应取样值的量化器。
40.权利要求38所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
存储器，在一部分所述调制信号期间内定期读出该存储器中已知的特征，以便产生所述理想响应的所述相应取样值。
41.权利要求38所述的自适应加权通道均衡滤波器，其特征在于，还包括用于产生所述理想响应的所述相应数字取样值的装置，该装置包括：
另一多路转换器，具有被联接成为可给所述数字减法器提供所述理想响应的所述相应数字取样值的输出端口，还具有第一和第二输入端口，该另一多路转换器被其具有第一值的控制信号所控制，以便在其输出端口再现在其第一输入端口接收的信号，还被其具有第二值的所述控制信号所控制，以便在其输出端口再现在其第二输入端口接收的信号；
用于产生所述另一多路转换器的所述控制信号的装置，该装置响应于所述通道均衡滤波器对于包含着训练信号的所述调制信号的一部分所述响应以产生所述另一多路转换器的所述控制信号的所述第一值，否则，就产生所述多路转换器所述控制信号的第二值；
用于将无多径失真的理想训练信号的取样值读出并供至所述另一多路转换器的所述第一输入端口的存储器；以及
响应于所述第一有限脉冲响应滤波器响应的所述取样值，以便产生提供给所述另一多路转换器的所述第二输入端口的所述相应取样值的量化器。
CN95103545A 1994-03-24 1995-03-24 用于数字无线电接收机的迅速更新的自适应通道均衡滤波 Expired - Fee Related CN1108018C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US216936 1994-03-24
US08/216,936 US5648987A (en) 1994-03-24 1994-03-24 Rapid-update adaptive channel-equalization filtering for digital radio receivers, such as HDTV receivers
US216,936 1994-03-24

Publications (2)

Publication Number Publication Date
CN1132969A CN1132969A (zh) 1996-10-09
CN1108018C true CN1108018C (zh) 2003-05-07

Family

ID=22809063

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95103545A Expired - Fee Related CN1108018C (zh) 1994-03-24 1995-03-24 用于数字无线电接收机的迅速更新的自适应通道均衡滤波

Country Status (5)

Country Link
US (1) US5648987A (zh)
JP (1) JP2877722B2 (zh)
KR (1) KR0149580B1 (zh)
CN (1) CN1108018C (zh)
CA (1) CA2145339C (zh)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803970B1 (en) 1994-03-24 2004-10-12 Samsung Electronics Co., Ltd. Digital television receiver with match filter responsive to field synchronization code
US6512555B1 (en) * 1994-05-04 2003-01-28 Samsung Electronics Co., Ltd. Radio receiver for vestigal-sideband amplitude-modulation digital television signals
US5999223A (en) * 1994-05-23 1999-12-07 Samsung Electronics Co., Ltd. System for controlling the operating mode of an adaptive equalizer within a digital TV signal receiver
KR0169619B1 (ko) * 1995-06-09 1999-03-20 김광호 데이타 세그먼트 동기신호 발생 장치 및 방법
JPH09135397A (ja) * 1995-11-09 1997-05-20 Nippon Soken Inc 移動体ｔｖ受信装置
KR0170730B1 (ko) * 1996-01-12 1999-03-20 김광호 필드 동기신호 검출회로 및 그 방법
KR100260421B1 (ko) * 1996-11-07 2000-07-01 윤종용 최종 중간 주파수 신호 포락선의 필드 동기화 코드에 응답하는정합필터를 구비한 디지털 수신기
US6084907A (en) * 1996-12-09 2000-07-04 Matsushita Electric Industrial Co., Ltd. Adaptive auto equalizer
US6430287B1 (en) 1997-03-25 2002-08-06 Level One Communications, Inc. Combined parallel adaptive equalizer/echo canceller
US5835895A (en) * 1997-08-13 1998-11-10 Microsoft Corporation Infinite impulse response filter for 3D sound with tap delay line initialization
US6600778B1 (en) * 1997-11-03 2003-07-29 Lg Electronics Inc. Method and apparatus for VSB symbol sync recovery
KR100269130B1 (ko) * 1997-11-21 2000-10-16 윤종용 단일고스트제거기를갖는디지털/아날로그tv방송공용수신기와고스트제거방법
US6313882B1 (en) * 1998-01-13 2001-11-06 Samsung Electronics Co., Ltd. TV reception apparatus using same ghost-cancellation circuitry for receiving different types of TV signals
US6222592B1 (en) * 1998-01-13 2001-04-24 Samsung Electronics Co., Ltd. TV receiver equalizer storing channel characterizations for each TV channel between times of reception therefrom
KR100519284B1 (ko) * 1998-01-14 2005-11-25 엘지전자 주식회사 디지탈 티브이의 읽고 쓰기 가능한 필터
SG85096A1 (en) * 1998-02-11 2001-12-19 Samsung Electronics Co Ltd Decimation of baseband dtv signals prior to channel equalization in digital television signal receivers
US6262936B1 (en) 1998-03-13 2001-07-17 Cypress Semiconductor Corp. Random access memory having independent read port and write port and process for writing to and reading from the same
US6262937B1 (en) 1998-03-13 2001-07-17 Cypress Semiconductor Corp. Synchronous random access memory having a read/write address bus and process for writing to and reading from the same
JP3230482B2 (ja) * 1998-03-13 2001-11-19 日本電気株式会社 適応等化器
US6069839A (en) * 1998-03-20 2000-05-30 Cypress Semiconductor Corp. Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method
US6426972B1 (en) * 1998-06-19 2002-07-30 Nxtwave Communications Reduced complexity equalizer for multi mode signaling
US6219379B1 (en) * 1998-11-17 2001-04-17 Philips Electronics North America Corporation VSB receiver with complex equalization for improved multipath performance
KR20000042561A (ko) * 1998-12-26 2000-07-15 전주범 광 디스크 재생장치의 등화기
US6449320B1 (en) 1999-07-02 2002-09-10 Telefonaktiebolaget Lm Ericsson (Publ) Equalization with DC-offset compensation
KR100359497B1 (ko) * 1999-08-12 2002-11-04 엘지전자 주식회사 디지털 ｔｖ 중계기에서 채널 정보 갱신 방법 및 장치
US6532259B1 (en) * 1999-09-28 2003-03-11 International Business Machines Corporation Equalization method and apparatus with gain adjustment for direct access storage device (DASD) data channels
US6538704B1 (en) * 1999-10-21 2003-03-25 General Electric Company NTSC tuner to improve ATSC channel acquisition and reception
US6600617B1 (en) 2000-03-07 2003-07-29 International Business Machines Corporation Method and apparatus for adjusting digital filter taps based upon minimization of viterbi margin counts
US6760371B1 (en) * 2000-03-22 2004-07-06 The Boeing Company Method and apparatus implementation of a zero forcing equalizer
EP1178601B1 (en) * 2000-08-04 2005-02-16 Freescale Semiconductor, Inc. Frequency modulation using a digital filter for baseband waveshaping
US7072392B2 (en) * 2000-11-13 2006-07-04 Micronas Semiconductors, Inc. Equalizer for time domain signal processing
US7173551B2 (en) * 2000-12-21 2007-02-06 Quellan, Inc. Increasing data throughput in optical fiber transmission systems
US6480151B2 (en) 2000-12-29 2002-11-12 Lockheed Martin Corporation GPS receiver interference nuller with no satellite signal distortion
US6940557B2 (en) * 2001-02-08 2005-09-06 Micronas Semiconductors, Inc. Adaptive interlace-to-progressive scan conversion algorithm
US6829297B2 (en) * 2001-06-06 2004-12-07 Micronas Semiconductors, Inc. Adaptive equalizer having a variable step size influenced by output from a trellis decoder
US7190744B2 (en) * 2001-06-07 2007-03-13 Micronas Semiconductors, Inc. Error generation for adaptive equalizer
US7418034B2 (en) * 2001-06-19 2008-08-26 Micronas Semiconductors. Inc. Combined trellis decoder and decision feedback equalizer
GB2379115A (en) * 2001-08-21 2003-02-26 Sony Uk Ltd Introducing test signals into a data signal
US7038733B2 (en) * 2002-01-30 2006-05-02 Ericsson Inc. Television receivers and methods for processing signal sample streams synchronously with line/frame patterns
JP3899966B2 (ja) * 2002-03-14 2007-03-28 松下電器産業株式会社 ディジタル信号受信装置
US20030235259A1 (en) * 2002-04-04 2003-12-25 Jingsong Xia System and method for symbol clock recovery
US20030206053A1 (en) * 2002-04-04 2003-11-06 Jingsong Xia Carrier recovery for DTV receivers
US7272203B2 (en) * 2002-04-05 2007-09-18 Micronas Semiconductors, Inc. Data-directed frequency-and-phase lock loop for decoding an offset-QAM modulated signal having a pilot
US7321642B2 (en) * 2002-04-05 2008-01-22 Micronas Semiconductors, Inc. Synchronization symbol re-insertion for a decision feedback equalizer combined with a trellis decoder
US6995617B2 (en) 2002-04-05 2006-02-07 Micronas Semiconductors, Inc. Data-directed frequency-and-phase lock loop
US7376181B2 (en) * 2002-04-05 2008-05-20 Micronas Semiconductors, Inc. Transposed structure for a decision feedback equalizer combined with a trellis decoder
US6980059B2 (en) * 2002-04-05 2005-12-27 Micronas Semiconductors, Inc. Data directed frequency acquisition loop that synchronizes to a received signal by using the redundancy of the data in the frequency domain
AU2003256569A1 (en) 2002-07-15 2004-02-02 Quellan, Inc. Adaptive noise filtering and equalization
US7346013B2 (en) * 2002-07-18 2008-03-18 Coherent Logix, Incorporated Frequency domain equalization of communication signals
US8451933B2 (en) * 2002-07-18 2013-05-28 Coherent Logix, Incorporated Detection of low-amplitude echoes in a received communication signal
KR100447201B1 (ko) * 2002-08-01 2004-09-04 엘지전자 주식회사 채널 등화 장치 및 이를 이용한 디지털 ｔｖ 수신기
US7934144B2 (en) 2002-11-12 2011-04-26 Quellan, Inc. High-speed analog-to-digital conversion with improved robustness to timing uncertainty
KR100463544B1 (ko) * 2002-12-14 2004-12-29 엘지전자 주식회사 채널 등화 장치 및 이를 이용한 디지털 ｔｖ 수신기
US20040190661A1 (en) * 2003-03-26 2004-09-30 Quellan, Inc. Method and system for equalizing communication signals
US7716712B2 (en) * 2003-06-18 2010-05-11 General Instrument Corporation Narrowband interference and identification and digital processing for cable television return path performance enhancement
US7804760B2 (en) 2003-08-07 2010-09-28 Quellan, Inc. Method and system for signal emulation
DE112004001455B4 (de) 2003-08-07 2020-04-23 Intersil Americas LLC Verfahren und System zum Löschen von Übersprechen
US7098669B2 (en) * 2003-10-01 2006-08-29 Flowline, Inc. Depth determining system
JP4510832B2 (ja) * 2003-11-17 2010-07-28 ケラン インコーポレイテッド アンテナ干渉消去のための方法およびシステム
US7616700B2 (en) 2003-12-22 2009-11-10 Quellan, Inc. Method and system for slicing a communication signal
GB2409943A (en) * 2004-01-08 2005-07-13 Wave Ltd M Data compression using matching pursuits algorithms
US7545859B2 (en) * 2004-01-14 2009-06-09 L-3 Communications Integrated Systems L.P. Adaptive channel equalization technique and method for wideband passive digital receivers
JP4773427B2 (ja) * 2004-05-12 2011-09-14 トムソン ライセンシング Ａｔｓｃ−ｄｔｖ受信器におけるデュアルモード等化器
US7725079B2 (en) 2004-12-14 2010-05-25 Quellan, Inc. Method and system for automatic control in an interference cancellation device
US7522883B2 (en) 2004-12-14 2009-04-21 Quellan, Inc. Method and system for reducing signal interference
KR100708482B1 (ko) * 2005-03-04 2007-04-18 삼성전자주식회사 채널 등화기 및 채널 등화 방법
JP4457148B2 (ja) * 2005-05-23 2010-04-28 富士通株式会社 アレイアンテナの指向性制御装置及び指向性制御方法
KR101372361B1 (ko) 2006-04-26 2014-03-12 인터실 아메리카스 엘엘씨 통신 채널로부터 복사성 방출을 감소시키기 위한 방법 및 시스템
US8285772B2 (en) * 2008-02-04 2012-10-09 Realtek Semiconductor Corp. Order adaptive finite impulse response filter and operating method thereof
WO2010071519A1 (en) * 2008-12-18 2010-06-24 Telefonaktiebolaget L M Ericsson (Publ) Systems and methods for filtering a signal
TWI411298B (zh) * 2009-03-05 2013-10-01 Realtek Semiconductor Corp Frequency conversion device and conversion method and filter thereof
CN101571588B (zh) * 2009-06-15 2011-09-14 哈尔滨工程大学 脉冲压缩信号匹配的宽频带数字接收装置
US8208860B2 (en) * 2009-11-03 2012-06-26 International Business Machines Corporation Reducing multipath signal degradation effects in a wireless transmission system
US8559485B2 (en) 2010-04-08 2013-10-15 Andrew Llc Autoregressive signal processing for repeater echo cancellation
US8966353B2 (en) * 2011-10-31 2015-02-24 Hewlett-Packard Development Company L.P. Receiver with tap-coefficient adjustments
US10530339B2 (en) * 2017-02-17 2020-01-07 Schweitzer Engineering Laboratories, Inc. Fixed latency configurable tap digital filter
KR102452622B1 (ko) * 2018-06-11 2022-10-07 삼성전자주식회사 등화기 및 이를 포함하는 송신기
US11356707B2 (en) * 2019-09-23 2022-06-07 Qualcomm Incorporated Signaling filters for video processing

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2554996B1 (fr) * 1983-11-14 1986-02-28 Labo Electronique Physique Procede et dispositif pour la determination de la position optimale du coefficient de reference d'un egaliseur adaptatif
US4695969A (en) * 1984-12-17 1987-09-22 American Telephone And Telegraph Company At&T Bell Laboratories Equalizer with improved performance
JPS6211326A (ja) * 1985-07-09 1987-01-20 Hitachi Ltd 自動等化器再設定方式
US4811360A (en) * 1988-01-14 1989-03-07 General Datacomm, Inc. Apparatus and method for adaptively optimizing equalization delay of data communication equipment
US5119196A (en) * 1990-06-25 1992-06-02 At&T Bell Laboratories Ghost cancellation of analog tv signals
US5243624A (en) * 1991-07-26 1993-09-07 General Instrument Corporation Method and apparatus for updating coefficients in a complex adaptive equalizer
US5416799A (en) * 1992-08-10 1995-05-16 Stanford Telecommunications, Inc. Dynamically adaptive equalizer system and method
US5392315A (en) * 1992-08-26 1995-02-21 Zenith Eletronics Corporation FIR filter coefficient updating system
US5483552A (en) * 1992-10-27 1996-01-09 Matsushita Electric Industrial Co., Ltd. Adaptive equalizing apparatus for controlling the input signal level of quantized feedback

Also Published As

Publication number Publication date
CN1132969A (zh) 1996-10-09
JPH07326993A (ja) 1995-12-12
JP2877722B2 (ja) 1999-03-31
CA2145339C (en) 2000-08-01
CA2145339A1 (en) 1995-09-25
KR0149580B1 (ko) 1998-10-15
KR950028538A (ko) 1995-10-18
US5648987A (en) 1997-07-15

Similar Documents

Publication Publication Date Title
CN1108018C (zh) 用于数字无线电接收机的迅速更新的自适应通道均衡滤波
CN1241376C (zh) 信道均衡器和使用它的数字电视接收机
CN1287531C (zh) 自适应均衡装置
CN1309254C (zh) 用于单载波数字电视广播系统的重复pn1023序列回波抵消基准信号
CN1207908C (zh) 基于滑动窗口的对含导频的块信号的信道估计和均衡方法
CN1120595C (zh) 相干检波方法,移动通信接收机及干扰消除装置
CN1203693C (zh) 自适应均衡方法及自适应均衡器
CN1413405A (zh) 具备先行参数估计能力的基带处理器
CN1669282A (zh) 用于混合判决反馈均衡的方法和装置
US5532755A (en) Apparatus for suppressing ghosts in signals modulating a carrier in quadrature phasing with a video carrier
CN1128447C (zh) 自动均衡系统
CN1194541A (zh) Ntsc带阻滤波器的设计方法及使用该滤波器的接收机
CN1088044A (zh) 操作电视接收机或录象机的消重影电路的方法
CN1615621A (zh) 无线接收装置、码元定时控制方法及码元定时控制程序
CN1239625A (zh) 受同频道ntsc干扰的dtv信号接收机频道均衡器操作方法
CN1123869C (zh) 具有全周期补偿功能的光盘读装置及其操作方法
JP3458098B2 (ja) 波形等化制御装置、及び波形等化制御方法
CN1210891C (zh) 无线基地系统和取样误差降低方法
CN102647568B (zh) 降低模拟电视信号接收中的信号失真的方法和电路
JP2006067595A (ja) Ｖｓｂ方式の受信機のための搬送波再生装置及びその再生方法
CN1115875C (zh) 数字电视信号接收器,处理残留边带调幅信号和确定是否采用同频道干扰抑制滤波的方法
CN1943242A (zh) 二次采样检测设备和方法以及二次采样设备和方法
CN1115043C (zh) 用于检测和抑制ntsc共道干扰的数字电视接收机电路
CN1236590C (zh) 具有改进均衡质量的均衡器的单载波接收器及其均衡方法
EP0570190A2 (en) Waveform equalizing system

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030507

Termination date: 20100324