CN1115454A - 图像处理装置及使用该装置的系统 - Google Patents

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Abstract

在一个完成图像数据处理(显示和输出)的设备和系统中，对在保存图像数据的存储器与处理图像数据的处理器之间传送的数据量加以限制，由此实现了高速处理大量数据。

Description

图像处理装置及使用该装置的系统
本发明涉及一种图像处理装置及用该装置来高速进行图形处理、绘制处理和显示处理的系统。
更具体地说，本发明涉及一种诸如传真机、打印机、图形装置、便携式个人终端机、导航器和娱乐设备等信息终端以及通过使用该信息终端机来输入、处理、编辑、累加、通信、输出和显示图像数据的图像处理系统。
本发明尤其涉及一种图像处理装置及使用该装置的系统，它能使存储装置和图像处理装置之间的数据传输量最小，从而进行高速处理。
本发明更尤其涉及一种绘制方法，以及使用该方法的图像处理装置和系统，为了使存储装置与图像装置之间的数据传输量最少，该方法减小了因图形重叠产生的绘制抑制处理(隐去表面处理)，尤其是该方法以高速进行复杂的图像处理和三维图形显示处理。
本发明更尤其涉及这样一种方法，该方法不增加可高速访问存储的图像处理系统内的部件，降低了其构造成本。
下面揭示关于保存图像数据的存储器与处理图像数据的图像数据处理器和/或图像处理装置之间进行数据传输的传统的技术。然而，这些传统的技术均包含有与它们的处理速度有关的诸如访问和绘制等等问题，在这些传统技术中，由于装置和系统需要处理大量数据，因而不能进行高速处理和实时处理。
在Andy Goris等著的“用于快速产生图像的可配置像素超高速缓冲存储器”(刊于IEEE，计算机图形和应用，1987.5第24—32页)中揭示了在每个表示一组像素集合的块中取出并处理存储装置和像素处理装置之间的图像数据，下文把此作为第一种传统的技术。
在第一种传统的技术中是根据需要把像素数据取入像素超高速缓冲存储器中，并进行绘制处理，使得预取作用限止在块单元内。
即使在块与块的边界交错时进行绘制处理的情况下，由于通过公共的光栅模式产生像素数据，所以就开始对后面块的像素数据作预取。
因而，如果像素超高速缓冲存储器容量较小，则在后面的块预取像素数据时，就把前一块的像素数据推出像素缓冲存储器，然后再通过光栅来访问被推出的像素数据，这就会产生需要频繁地访问存储器的问题。
尤其，在对一三角形进行着色处理时，虽然必须产生二维的像素数据并进行相同的处理，但对存储器只进行一维访问，因此，即使在对附近的像素数据进行绘制处理时，也不能利用上述的预取数据，它使得对存储器访问的效率很低，换句话说，这会产生必须增加存储器带宽的问题。
另外，在绘制处理的存储器区分布在主存储器内的图形结构中，必须提供充分的存储器带宽，这产生了存储器不能有效地使用的问题。
三维图形显示装置通常使用这样一种显示方法，把待显示的目标分成诸如三角形和四边形等形状的小的三维图形，并制成模型，根据视角方向对这些较小的图形进行几何算术运算，并根据得到的计算值把各图形投射到诸如CRT等的二维坐标显示装置上。在这种情况下，需要检查各图形在它们的深度方向上的重叠情况，以防止从帧缓冲器中画出该隐去的图形。
传统的方法一般是用判断图形重叠Z缓冲器算法，换句话说，用深度缓冲算法。例如，在W.M.Newman等著的Setsuo Ohsuga译的“对话型计算机图形学(II)第二版”(McGrow—Hill公司手册1984，第483—441页)中解释了这种传统的方法，在此将此称作第二种传统技术。根据该方法，每当把现在待画的像素的各像素深度信息与已经画好的像素的深度信息作比较提供深度信息，并当把现在待画的像素定位在更接近屏幕时，可以画出该像素，相反当现在画出的像素定位在比已经画出的像素更深时，则不画出该像素。
在上述手册第442—443页解释了另一种方法，该方法通过几何计算检查图形覆盖情况。在该方法中，为各待画的多边形定义一个外接矩形，并判断这些外接矩形的覆盖情况，当各外接矩形彼此不重叠时，则省略对它们深度的判断。
另一方面，在James D.Foley等著的Atsumi Imamiya译的“交互式计算机图形学原理”(日本计算机协会出版，1982年第569—572页)中解释了一种不需要Z缓冲器的方法，在此将该方法称为第三种传统技术。这种方法称作深度排序算法，在该算法中，从最深的位置开始画图形，按接近观看者的顺序画出图形，同时进行覆盖。
另外，美国专利No.4,303,986揭示了一种存储二维图像的存储器选择写入装置，在此把它作为第四种传统技术。
在第二种传统的技术中，用Z缓冲器算法来判别图形的重叠，所以该方法必须有各像素的深度信息，因而需要较大容量的Z缓冲器(帧缓冲器)。例如，假设标准系统具有34比特的色彩信息和16比特的Z缓冲器，一屏有1024×768个像素，总计需要约4M的存储器，其中，约1.4M的存储器用于Z缓冲器算法，约1.6M存储器用于Z缓冲器。而且，在传统的Z缓冲器算法中，对同一个像素访问的次数与图形重叠的次数相同，每次作画时，必须读出Z缓冲器的内容，并把读出的Z值进行比较，在这些比较中，只有一次比较结果是有效的。因此，必须进行无用的存储器访问，这使得改善作图性能变得困难。
第三种传统技术在减少存储器容量方面是有效的，它不需要Z缓冲器，然而，由于从位置最深的图形以覆盖的方式按顺序画出图形，因此根据待画图形数量，有时不能画出最接近观看者的图形，所以第三种传统技术不能应用到需要实时特性的系统上。
在传统的图像处理系统中，例如在此称为第五种传统技术的JP—A—5—258040(1993)和在此称为第六种传统技术的JP—A—5—120114(1993)揭示了数据处理系统结构的例子，它使用同步DRAM，可以进行高速数据传输。
然而，这些图像处理系统是行不通的，因为在通过多任务来进行多幅图像处理时它们需要花费时间。而且，经同步DRAM用时隙方法进行总线控制时，常常会失去控制，这就产生了限制能力提高的问题。
另外，GAIN(日立株式会社发表的半导体切片的技术报告No.96，1993.1第6—11页)揭示了一种使用内建RISC(归约指令组计算机)来减小装置的尺寸和降低成本。此处把它作为第七种传统的技术。然而，实现高速图像处理的专门存储器访问方法和总线使用方法中没有提到该论文。
另外，还有一种在此称为第八种传统技术的JP-A-4-107056(1992)中，提出了一种高速处理方法，在这种方法中，用来将图像数据传输到译码器的总线与MPU总线是相互独立的。
另外，在这里被称为第九种的传统技术是由Shuichi Fujikura等在题为“在传真图像处理中使用的大规模集成电路的发展”一文(Oki Denki研究与发展报告，1992年10月，No.156，Vol.59，No.4，PP.65—70)中所提出的关于图像处理系统应用实例的传统的传真机，它经过处理器和图像输入输出部件中图像处理专用的高速存储器，纠正数据失真，因而获得了高质量的图像。但是为了要将控制部件集中起来，且每一个控制部件由一单片微机组成，于是图像处理部件的空间占有率提高了，因而也就影响到了成本。
另外，对当前商用传真机中的图像处理系统来说，其重点往往放在如何提高图像的质量，提高处理的速度以及增大存储器的容量上面。这样，就要经常研制一些用来进行图像处理和编码的专用的大规模集成电路，使得每个系统都有各自的静态存储器(SRAM)。于是，又产生了提高设备成本的问题。
再者，使用了JP—A—61—261961(1986)中揭示的用于传真机、打印机和图形装置的传统的图像处理系统(在此称为第十种传统技术)、用于高速处理附近的像素的SRAM(静态存储器)和用于低速工作但存储容量较大的存储诸如符号数据和字符数据的DRAM(动态存储器)，因而，由于装置尺寸的减小、组成大规模集成电路(LSI)、以及装置结构、装置成本和产品系列的发展，要把上述两种类型的存储器集成在一起是不可能的，这是一个显著的问题。
再者，上述传统技术不能实现高速图像处理的原因之一是图像输入和输出处理以及通信处理功能需要极高的实时特性以及约4-20MB/S的高速总线通过量，使这些处理不得不通过专用处理器进行本地处理使用与主存储器无关的专用存储器。
一方面，由于半导体微机械技术和微处理器构造的发展，市场上出现了诸如RISC等高速处理器和诸如RAMBUS和同步DRAM的操作速度大于100MHz的器件。例如，同步DRAM由于是高速运行的大容量存储器而开始受到重视。与传统的DRAM不同，同步DRAM可以与时钟同步输入和输出数据、地址和控制信号信号从而与传统的SRAM相比，其实现高速数据传输这一点来说是不相上下的，另外，可以以较低成本实现容量比传统的DRAM大的同步DRAM。
在图像通信和处理中有明显的特征，其中，其结构方面的优点是地址更新是有规律的，如，待处理的地址是连续的，容易预测处理数量和简单的处理内容，处理结果对附近的影响受到限制，缺点是有高度实时的要求以及在不能在预定时间内完成处理时系统可能发生故障。然而，由于上述的优点和缺点的原因，至今未提出使处理最优的器件和系统，鉴于上述的有利和优缺点必须重新构置器件和系统。
本发明的一个目的在于提供一种高速和实时处理大量数据的装置和使用该装置的系统。
本发明的另一个目的在于提供一种图像处理装置及使用该装置的系统，它使存储装置与图像处理装置之间传输的数据量最少，并进行高速处理。
本发明的再一目的在于提供一种图形制作方法及使用该方法的装置和系统，为了使存储装置和图像处理装置之间的数据传输量最少，该方法减少了因图形覆盖而进行的绘制抑制处理，尤其是，该方法对复杂图像和三维图形显示进行高速处理。
本发明的进一步目的在于提供一种装置和系统，它们限制增加图像处理系统中高速访问存储器的部件，降低结构成本。
本发明的又一目的在于提供一种图形制作方法和器件，以及三维图形显示方法和装置，它们可以减少存储绘制使用的图形数据的数据存储区的容量。
本发明的又一目的在于提供一种可以进行高速制作处理的图形制作方法和装置以及三维图形显示方法和装置。
本发明又一个目的在于提供一种低成本的高速图形处理系统，它综合了传统上独立处理的图像输入和输出处理、编码和译码处理存储器和大容量存储器。
本发明的一个特征方面是，根据保存在一块单元的存储器取出的图像数据的块缓冲器各行中每一行的像素数据的处理状态，执行有关图像处理的命令，并对像素进行处理。
另外，本发明的一个特征是，根据待处理的像素数据的处理状态信息，指定下一待处理的像素数据。
另外，本发明的一个特征是，根据本发明装置包含存放用来指示与绘制相关的处理的命令的命令缓冲器、访问按各块单元存放的存储器内的像素数据并存放上述数据的块缓冲器、根据命令对在块缓冲器中的像素进行处理并检测块缓冲器中各行的边界的像素数据的处理状态的像素数据处理单元以及有效表示各行边界上的像素数据的处理状态的处理状态信息的状态寄存器，在该装置中，对每块中的像素处理是根据命令和处理状态信息进行的。
本发明的一个方面特征是，由于根据块缓冲器中像素数据的处理状态执行涉及图像处理的命令和对像素数据进行处理，所以可以对块单元中所有的像素数据进行处理而不依赖光栅产生的顺序，减少了存储器和图像处理器之间的访问次数，实现了高速图像处理器之间的访问次数，实现了高速图像处理和绘制处理。
本发明的一个方面特征是由于规定了下一个待处理的像素数据状态信息，所以可以对块单元中所有的像素数据进行处理而不依赖光栅产生的顺序，减少了存储器和图像处理器之间的访问次数，实现了高速图像处理和绘制处理。
本发明的一个方面特征是由于在每个块中的每个行单元中保存了待处理的图像数据的处理状态信息，所以可以减小状态寄存器的容量，并可以指定下一个待处理的像素数据。
本发明的一个方面特征是，由于在相邻块边界的每个像素数据内保存有待处理的像素数据的处理状态信息，所以可以减少状态寄存器的容量，并可以指定下一个待处理的像素数据。
本发明的一个方面特征是，为了减少用于判断图形覆盖的信息，设置了一控制数据写入区域，以指示在存储绘制用的图形数据的数据存储区域内的像素是否已经画出，把控制数据标志存储在控制数据写入区域，当控制数据写入区域内的信息指示绘制没有完成时，进行绘制，否则，则禁止绘制。
本发明的一个方面特征是，当根据关于三维图像的像素组数据按顺序地画完了多个像素时，把控制数据写入区域设置成指示在存储绘制用的各像素图形数据的数据存储区域内的像素是否已经画出，当命令画出各像素时，根据控制数据写入区域内的控制数据选定新近要画的像素，按顺序画出选定的像素，把指示绘制已经完成的控制数据写入到与已画出的像素有关的控制数据写入区域。
本发明的一个方面特征，当根据关于三维图像的像素组数据按顺序地画完了多个像素时，把控制数据写入区域设置成指示在存储绘制用的各像素图形数据的数据存储区域内的像素是否已经画出，当命令画出各像素时，并且仅当指示像素仍未画出的控制数据加入到从数据存储区域内取出的绘制所用的各像素图形数据内时，画出该像素，并把指示绘制已经完成的控制数据加入到该像素的绘制所用的图形数据内，当指示该像素已经画完的控制数据加入到从数据存储区域取出的绘制所用的各像素的图形数据时，禁止再次画出。
本发明的一个方面特征是，根据本发明的装置能应用于根据与多个多边形的图像有关的像素组数据，按顺序画出各多边形的像素。
本发明的一个方面特征是，根据本发明的装置能应用于按照与各图形的深度有关的深度信息以列表的形式对包含与不同深度的多个多边形图形有关的像素组图像信息的图形组进行排序，并按照排序顺序按次序画出各图形的像素。
另外，本发明的一个方面是使用了一种方法，在该方法中，当根据包含与不同深度的多个多边形图形有关的像素组的图像信息的图形表进行绘制时，先从最接近屏幕的观看者起对待显示的图形表(显示表)中的图形进行排序，然后根据排序的顺序画出各图形。更具体地说，本发明的一个方面特征是，按照与各图形深度有关的深度信息对包含与不同深度的多个多边形图形有关的像素组图像信息的图形组进行排序，根据排序的顺序选择各图形，根据图像信息判断属于选出的图形的多边形绘制区域是否包含在属于较高排序顺序的图形的多边形绘制区域，从图形表中删除已判别出包含在内的图形，并当命令画出判断出不包含在内的图形各像素时，根据图像信息画出图形的各个像素。
另外，本发明的一个方面特征是，在运行上述图形制作方法的过程中，当命令画出已判别为未包含在区域判别过程的图形表中的图形各像素时，从存储绘制所用的各像素的图形数据的数据存储区域内取出绘制所用的各像素的图形数据，仅当在取出的绘制用的图形数据中加入了表示像素仍未画出的标志时，才画出该像素，并把表示已完成绘制的标志加入到绘制所用的该像素的图形数据中，并存储在数据存储区域内，当从数据存储区域内取出的绘制用的各像素的图形数据已经加入了表示像素已经画出的标志时，禁止再次画出该像素。
本发明的一个方面特征是，在具体地判断出一多边形绘制区域属于图形表时，在绘制区域分别提供了属于图形表的多边形一个外接矩形和该多边形的一内接矩形，并判断是否由与排序顺序较高的图形有关的内接矩形来隐藏与选出的图形有关的外接矩形。
另外，本发明的一个方面特征是，使用了一种方法，在该方法中，根据深度形成多个组，每个组包含由多个多边形组成的一个图像单元，为各组中的每一个组产生图形表，图形表包含与该多边形图形对应的像素组的图像信息，在判断出覆盖属于一图形表的图形时，在绘制区域分别为各组图形提供外接矩形和内接矩形，并判断是否由与排序顺序较高的图形有关的内接矩形来隐藏与选出的图形有关的外接矩形。
另外，本发明的一个方面特征是，为了在绘制过程中根据包含对应于多幅深度不同的多边形图形的像素图形信息的图形表来取消Z比较，以实现高速绘制处理，分别为属于图形表的多幅图形提供了图形区域，当命令画出各图形时，判断与各图形相关的绘制区域是否属于与具有较高排序顺序的图形相关的图形区域，并根据图像信息画出已判断为不属于的图形。
本发明的一个方面特征是，根据包含对应于深度不同的多幅多边形图形的像素组的图像信息的图形表，提供属于图形表的多幅图形的绘制区域，当命令对各图形作画时，判断与各图形有关的绘制区域是否属于与排序顺序较高的图形有关的绘制区域，根据图形信息画出已判断为不属于的图形，当命令画出判断为属于的图形各像素时，从存储绘制用的各像素的图形数据的数据存储区域内取出绘制用的各像素的图形数据，并仅当在取出的绘制所用的图形数据已加入表示像素未画出的标志时，画出该像素，把表示该像素已画出的标志加入到绘制所用的像素的图形数据中，并存储在数据存储区域内。当从数据存储区域内取出的绘制所用的各像素的图形数据加入了表示该像素已画的标志时，则禁止再次画出该像素。
本发明的一个方面特征是，根据深度形成多个组，每组包含多幅作为图像单元的多边形，在绘制区域分别提供一包含对应于各组的多边形图形的像素组图形信息的图形表和在图形表内的各组的图形的外接矩形，当命令画出各组的图形时，判断与各组的图形有关的外接矩形是否属于与绘制顺序较高的一组图形有关的外接矩形，根据图像信息画出判别为属于的一组图形时，从存储绘制所用的属于该组的图形的各像素的图形数据的数据存储区域中取出绘制所用的图形数据，并仅当在取出的绘制所用的图形数据中加入了表示像素仍未画出的标志时，画出该像素，在该绘制用的像素的图形数据中加入表示已经画出该像素的标志，并存储在数据存储区域中，当从数据存储区域中取出的绘制所用的各像素图形数据中已加入了表示该像素已画出的标志时，禁止重画该像素。
本发明的一个方面特征是，使用一种方法，在该方法中，在实现取消了Z比较的图形制作方法的过程中，为了判断属于图形表的图形是否有重叠，在图形区域分别为多幅多边形提供了外接矩形，当命令画出各多边形时，判别与各多边形有关的外接矩形是否属于与绘制顺序较高的多边形有关的外接矩形。
本发明的一个方面特征是，用三维图形显示方法根据上述图形制作方法之一得到的绘制用的图形数据在显示屏上显示三维图像。
另外，本发明的一个方面特征是，减少了判别图形重叠所需信息的图形制作装置由下列装置构成：数据存储装置，其中存储了与像素组相关的二维图形，这些数据与像素组以及表示各像素是否已经画出的控制数据有关；数据取出装置，根据与多幅多边形图形对应的像素组图像信息，从数据存储装置中取出指定的图像数据和控制数据；图像数据产生装置，当数据取出装置取出的控制数据指示像素没有画出时，根据图像信息产生新的图形数据，当数据取出装置取出的控制数据指示像素已画出时，禁止产生新的图形数据；绘制装置，画出图形数据产生装置根据数据存储装置指定的像素产生的图形数据，以及控制数据提供装置，向数据存储装置内的控制数据之一的已由绘制装置画出的像素的控制数据提供表示像素已画出的数据。
另外，本发明的一个特征方面是，上述根据图形表的图像信息画出图形并且判别图形重叠所需的信息减少的装置进一步包含图形表存储装置，其中存储包含对应于多幅多边形图形的像素组的图像信息的图形表；排序装置，它按照与各图形深度相关的深度信息对存储在图形表存储装置内的图形表的图形组进行排序；以及传送装置，它把与排序装置产生的排序图形有关的图像信息传送给数据取出装置。
另外，本发明的一个方面特征是，仅从图形表中取出彼此不重叠的图形的图形制作装置包含：数据存储装置，其中存储了与像素组关联的与二维图形相关的图形数据，这些数据与象素组以及表示各像素是否已经画出的控制数据有关；图形表存储装置，存储包含对应于多幅多边形图形的像素组图像信息的图形表；排序装置，按照与各图形深度有关的深度信息对存储在图形表存储装置内的图形表的图形组进行排序；区域判别装置，根据图像信息判别属于排序装置的排序图形的多边形绘制区域是否包含在属于排序顺序较高的图形的多边形绘制区域；删除装置，从图形表中删除区域判别装置判别为已包含的图形；图形数据产生装置，根据图像信息为像素中的每一个像素产生与区域判别装置判别为不包含的图形相关的图形数据；以及绘制装置，画出图形数据产生装置根据数据存储装置指定的像素产生的图形数据。
本发明的一个方面特征是，上述仅从图形表中取出彼此不重叠的图形的图形制作装置进一步包含：矩形提供装置，分别为属于排序装置的排序图形的多边形提供外接矩形和为与绘制区域有关的多边形提供内接矩形；以及区域判别装置，根据矩形提供装置提供的矩形判别绘制区域。
本发明的一个方面特征是，在上述图形制作装置中，图形表存储装置包括多个组，每个组包含一个由多幅多边形根据深度不同组成的图像单元，图形表存储装置存储包含对应于各多边形图形的像素组的图像信息的每组图形表。该图形制作装置进一步还包含矩形提供装置，分别为属于排序装置的排序图形的图形组提供外接矩形，为与绘制区域有关的图形组提供内接矩形；以及区域判别装置，根据矩形提供装置提供的矩形判别绘制区域。
本发明的一个方面特征是，在绘制过程中取消了Z比较处理的图形制作装置包含：数据存储装置，存储与二维图形相关却与像素组关联的图形数据，还存储表示各像素是否已画出的控制数据；图形表存储装置，包括多个组，每个组包含一个由多幅多边形根据深度不同组成的图像单元，图形表存储包含对应于各多边形图形的像素组的图像信息的每组图形表；排序装置，按照与各图形深度有关的深度信息对存储在图形表存储装置内的图形表的图形组进行排序；矩形提供装置，分别为属于排序装置排序的图形组的组中的图形提供外接矩形和为与绘制区域关联的组内的图形提供内接矩形；区域判别装置，判别属于排序顺序较高的组内的图形的内接矩形是否隐藏了与矩形提供装置提供的矩形中已排序的组中的图形有关的外接矩形；图形数据产生装置，根据图像信息产生仅与区域判别装置判别为未隐藏的图形中的多边形有关的图形数据中的每个像素；以及绘制装置，画出图形数据产生装置根据数据存储装置指定的像素产生的图形数据。
相似地，本发明的一个方面特征是，图形制作装置包含数据存储装置，存储与二维图形相关而与像素组关联的图形数据以及存储表示各像素是否已画出的控制数据；矩形提供装置，根据包含有与不同深度的多幅多边形图形对应的像素组的图像信息的图形表为属于该图形表而与绘制区域关联的多边形提供外接矩形；区域判别装置，判别矩形提供装置提供的各外接矩形是否属于绘制顺序较高的外接矩形；第一图形产生装置，为与区域判别装置判别为不属于的多边形相关的每个像素图形数据产生图形；数据取出装置，当区域判别装置判别为属于时，根据图像信息取出图像数据和数据存储装置指定的控制数据；第二图形数据产生装置，当数据以出装置取出的控制数据指示绘制未完成时，按照图形表中的图像信息产生新的图形数据，当数据取出装置取出的控制数据指示绘制已经完成时，不产生新的图形数据；绘制装置，画出各图形数据产生装置根据数据存储装置指定的像素产生的图形数据；以及控制数据提供装置，为属于数据存储装置内的控制数据之一的绘制装置画出的像素的控制数据提供表示绘制完成的数据。
本发明的一个方面特征是，上述各图形制作装置内的各装置形成单片LSI，并安装在同一基片上。
另外，本发明的一个方面特征是，三维图形显示装置包含一个显示装置，它根据上述装置之一的绘制装置画出的各像素的图形数据在显示屏上显示三维图像。
本发明的一个方面特征是，在按顺序作出各图形的像素的过程中，仅当控制数据或标志是以表示在控制数据写入区域内绘制还未完成的方式存储时，才根据图形信息进行作画，当控制数据或标志是以表示在控制数据写入区域内绘制已经完成的方式存储时，禁止再画，所以为判别图形是否重叠只要判别控制数据写入区域的信息就够了，从而限制了判别图形重叠所需的信息量，减少了存储图形数据的数据存储区的容量。
本发明的一个方面特征是，在根据图形表制作各图形的过程中，当属于图形表的一个图形的绘制区域包含在属于绘制顺序较高的图形的多边形的绘制区域时，从图形表中删除前一幅图形，仅画出判别为不包含的图形的各像素，所以仅取出彼此不重叠的图形，实现了高速绘制处理。
另外，本发明的一个方面特征是，在画出各图形的过程中，判别各图形的绘制区域是否属于与绘制顺序较高的图形有关的绘制区域，并根据图像信息画出判别为不属于的图形，以取消绘制处理中的Z比较，实现高速绘制处理。
本发明的一个方面特征是，为了通过平行处理实现高速图像处理系统和在该系统中实现高速存储器访问，即使在除了CPU之外的处理器访问存储器时，也不降低CPU的处理性能，即为了使多个处理器能同时访问存储器，控制各处理器的总线使用位范围。
另外，本发明的一个方面特征是，由各模块独立地控制存储器，至少可以独立地控制一根控制线。
另外，本发明的一个方面特征是，为了使各存储器模块能访问不同的行地址，进行这样一种控制，即在存储器内可选择地设置行地址触发命令。
另外，本发明的一个方面特征是，通过使用多值信息的专门滤波方法，在图像输入和输出处理中进行高质量的图像处理运算；通过基于偏差点检测和位模式进行编码和译码处理运算；通过使用积之和的运算的数字滤波方法，进行通信处理的调制及解调的运算；通过专用总线把进行上述处理的由高速RISC和图像处理芯体构成的单片处理器连接起来，并把处理和存储集成在一起。
另外，本发明的一个方面特征是，为了运行多任务方式下的多种处理提供了一种寄存器，它根据预定的处理装载为各种处理动态地分配总线占用时间，使之不降低到最小的总线通过量，保证对各处理进行实时操作。可以容易地用软件改变寄存器，可以通过诸如处理序列和工作模式修改设定值。
另外，本发明的一个方面特征是，为了提高总线效率，设置了一个装置，用以预测行地址和变化，并在地址控制命令之前发出信号。
另外，本发明的一个方面特征是，为了在任务转换时在内部寄存器内重新恢复有用的数据，设置了一个返回读出地址并执行重新启动处理的装置。
本发明的一个方面特征是，如果位范围之间没有冲突，则通过由处理器控制总线位范围可以实现同时访问。
本发明的一个方面特征是，由于可以由位范围调整存储器总线，所以CPU和图像处理用的处理器根据操作模式可以并行访问存储器，可以连续地进行处理不会发生误击中的开销，实现了高速的处理。
图1是按照本发明中的块内的象素先进行作图的方法的示意图；
图2是按照本发明的绘制装置的总体框图；
图3是表示各行状态控制方法的示意图；
图4是表示指明各行状态的寄存器内容的示意图；
图5是解释决定作图方向的条件的示意图；
图6是表示分解三角形方式的特例的示意图；
图7是表示三角形分解算法的示意图；
图8是表示确定作图方向算法的示意图；
图9是表示状态寄存器初始化方法的示意图；
图10是表示状态寄存器设置方法的示意图；
图11是表示右块各行提取方法的示意图；
图12是表示右块取地址控制方法示意图；
图13是表示开始作图时提取方法的示意图；
图14是表示开始作图时提取地址控制方法的示意图；
图15是应用本发明的图形微处理器的通用系统示意图；
图16是表示通常使用的作图方法的示意图；
图17是按通常方法作图的时序图；
图18是表示按照本发明的作图方法的示意图；
图19是按照本发明的方法作图的时序图；
图20是表示象素性质计算方法的示意图；
图21是表示控制寄存器内容的示意图；
图22是详述象素生成序列的示意图；
图23是解释决定处理状态的逻辑示意图；
图24是解释利用Z位进行隐藏表面处理的示意图；
图25是按照本发明的三维图形显示装置的总体构造图；
图26是帧缓冲器的构造框图；
图27是表示在读取使用Z位的帧缓冲器时位安排的实例；
图28是解释图形处理器指令的示意图；
图29是图形处理器的详细构造图；
图30是象素处理单元的详细构造图；
图31是按照本发明的三维图形显示装置另一个实施例的总体构造图；
图32是按照本发明的三维图形显示装置另一个实施例的总体构造图；
图33是解释图形组的外接矩形和内接矩形定义的示意图；
图34是解释采用外接矩形和内接矩形时的处理流程图；
图35是解释在删除一隐藏图形时表构成的实例的示意图；
图36是解释在消除Z比较后外接矩形的定义实例；
图37是解释在采用Z比较消除方法时无图形重叠情况下的提取实例；
图38是解释在采用Z比较消除方法时有图形重叠情况下的作图实例；
图39是Z比较非必要性检测电路的具体构成图；
图40是解释Z比较非必要性检测电路的操作时序图；
图41是解释区域判别电路逻辑的示意图；
图42是解释按照本发明的三种方法处理的示意图；
图43是本发明进一步实施例的框图；
图44是解释当进行即时信号传送、即时信号接收、存储器传送和复制时存储器总线的分配实例；
图45是解释存储映象实例的示意图；
图46是解释图像处理器和存储器之间的关系的示意图。
图47是解释行地址设定方式的概念性示意图；以及
图48是解释总线控制单元组成的框图。
以下借助附图详述本发明的实施例。
图1是按照本发明的绘制过程略图。
组成二维排列连续地址的块2110、2120、2130和2140等构成了绘制区域2100。
在本实施例中，假定一个块可以存储16个象素的数据，沿着行和列的方向都为4个。
各象素数据的地址排列形式为，第二行的4个象素数据列于第一行4个象素数据之后，而与其右侧相邻块的第一行4个象素数据又紧随其第四行象素数据之后，如块1410和1420所示。
绘制区域上的一个块2110的复制取入块缓冲器1400内的存储区域1410并在那里作出图像出来。
在绘制过程中，接下来将要处理的位于相邻右侧的块2120存入块缓冲器内的存储区域1420。
附图中带圆圈的地址代表象素数据，虚线圆圈表示不用画出的象素数据，实线表示需要画出的象素数据，而阴影线表示已经画出的象素数据。
在绘制如图1所示的三角形时，首先生成象素数据X00和X01，画出第一行，随后，生成了第二行的象素数据X05、X06和X07。
按照通常光栅显示过程，随后将要生成的是象素数据X14，但是对于属于块2120的象素数据的X14来说，并不能保证其已经取入存储区域1420。
因此，按照本发明，应该暂时中断象素数据X14的生成而把绘制操作转移到对能够马上生成的象素数据X09的处理上。该图说明了在完成上面处理之后已画出了象素数据X0a，并在生成象素数据X18之前中断该行绘制过程，然后绘制操作又转向接下来一行上的象素数据X0e的处理。
如上所述，在存储区域1410可以产生块2110的复制，所以所有待生成的象素数据都能生成出来。
当能生成的象素数据全部放入存储区域1410时，图画就转向右侧相邻的块2120。此时，块2120的复制已要放入存储区域1420，先前中断的象素数据X14的绘制过程又继续进行。
与此同时，存贮着已经处理过的块2110的复制的存储区域1410又开始将其内容回写。
就存贮块2120复制的存储区域1420来说，在生成象素数据X14后即完成了第二行的处理，随后，又重新开始一度中断的象素数据X18的处理。
同样也在存储区域1420生成了象素数据X18—X1f。
在上面的处理过程中，类似于上述方式，块2130的复制存入块缓冲器1400中的合适区域。
当块缓冲器1400内有两块存储区域时，上述合适区域对应于已经完成回写的存储区域1410。
因此，由于块2110仅简单地一次读取和写入，存储交换量可以降低到最低限定。
图2是按照本发明的绘制装置实例的概括框图。
绘制区域2000位于存储装置2000内而块缓冲器1400位于象素数据生成与处理装置1000之中。象素数据生成和处理装置1000还包括存贮绘制指令的命令缓冲器1100、生成块缓冲器用象素数据的象素数据处理单元1200和保存每一块和第一行状态的绘制状态寄存器1300。
现借助图3和图4解释每一行的绘制状态控制方法。
图3所描述的详细情形与图1相同。
这里解释的是三角形的绘制过程。
现在，存贮了绘制三角形指令1100的指令缓冲器开始执行该条指令。
象素数据处理单元1200按各自的行将命令分解成绘制指令并在块缓冲器1400内的存储区域1410上执行。绘制中所示的情形表明，对应于块缓冲器1400的存储区域1410内第一行1411的状态寄存器1311已经完成了该行的处理。
同样，由于其处理跨出了块边界，对应于存储区域1410内第二行1412的状态寄存器1312表明对这一行的处理处于中断状态。对应于存储区域1410内第三行1413的状态寄存器1313表明正在处理本行，而对应于存储区域1410内第四行1414的状态寄存器1314表明还未开始处理这一行，并且也未作出是否开始处理的判断。当三角形绘制命令1110的分析结果表明需要处理该行时，对应于存储区域1410内第四行1414的状态寄存器1314转入等待执行状态。
绘制状态寄存器1300还包括存储块或三角形的状态命令的寄存器1320，但是不包括表示各行状态的寄存器1310。
图4是解释这些寄存器内容的实例。当前绘制位置(X，Y)、当前深度信息(Z)、当前颜色(R，G，B)和当前绘制状态(标志)都作为寄存器各项内容被存贮下来。状态分为五种表达形式已完成、中断、执行中、等待执行和未确定。从数值(Xs，Ys，Yz，Rs，Gs，Bs，S-Y)中可以获得三角形和象素数据单元其它各种组件内每一行开始点的信息，它们作为寄存器1320的内容被存贮下来。
在这样一种通过每块单元实现的绘制方法中，只有在完成左侧块的处理后，从最左边开始进行的绘制操作才可转至处理后续的块。
如果各行的开始点都向左移一个行单元，而且每一行都越出其左侧块边界，此刻，就必须读取更左边的块并从更左边的块开始处理。
下面将以实例来解释用来解决上述难题的对策。
在本发明中，以如下方式解决上述难题，即当把三角形绘制命令1110展开为每行的绘制命令时，规定了象素数据的处理次序。
图5表示其次序。
情形(a)所示的例子，其最左边的点也即其最上面的点。在本例中，如果从上向下完成绘制过程，则各行的起始点都落在各块的左侧边缘内。当三角形的顶边沿水平方向沿伸时，情况也是如此。
情形(b)所示的例子，最左边的点也是最下面的点。在本例中，情况正好与情形(a)中的相反，只有从下往上完成绘制时，各行的起始点才落在各块左边缘内。当三角形的底边沿水平方向伸展时情况也是如此。
情形(c)所示的例子不同于情形(a)和情形(b)。在本例中，三角形可以被经过最左边点的水平线划分为分属情形(a)和(b)的上、下两个三角形。因而分割的图形为三角形，所以仍然可以利用通常的三角形绘制算法。
图6为说明性示意图，对图5中三角形分割方法作进一步推广。
按三角形绘制命令1110指示，画出顶点为P0、P1和P2的三角形。这里顶点P0、P1和P2都含有坐标信息和颜色信息。
通过给出起点Ps和终点Pe执行各光栅的三角形着色或变暗绘制操作。在本例中的图6(1)和图6(2)所示的两种情形下，Ps或Pe的生成方法取决于其在P1的上方还是下方。因此，三角形相对于P1分割为上、下两部分。
如果采取上述措施，就能自动处理图5(c)所示的情况。根据图6中的方程可以确定分割生成的新顶点P3的坐标。
图7是解释如何分解三角形绘制命令1110的流程图。各顶点经排序器1210沿Y方向重新排列并转换成命令1120。命令1120由三角形分割器1220变换为两条三角形绘制命令1130。在变换期间，顶点只有是最上面或最下面的点时(这里是P1)，才生成顶点P3并分割三角形。
图8表示的是确定分割的三角形绘制命令1130的绘制起点和绘制方向的方法。绘制起点1150由最左边点探测器1230确定，同时也确定出三角形最上面点的Y轴坐标值1140。
比收器1250对三角形最上边点的Y轴坐标值1140与先前确定的起点1150的Y轴坐标值进行比较。当最上边点的Y轴坐标值1140与绘制起点1150的Y轴坐标值相等时，绘制方向1160向下，当不相等时则向上。
图9表示代表着块内绘制状态的寄存器1310的初始化方法。当将要画出三角形第一个点或被相关块覆盖的一系列行的第一个点时即完成寄存器1310的初始化。
此时，初始化器(26)将块和寄存器1310内的Y轴坐标值1263重新设置，寄存器1310所有的标志都指示为非确定状态。
随后，在本例中，光栅操作发生器设置各行的起点Ps和终点Pe，开始三角形绘制。每次设置行时，计数器1263都更新行地址。状态标志设置为等待状态。光栅操作发生器1262完成操作后仍会留有一些处于未确定状态的行，这些行移入完成状态。
图10是实行绘制状态控制的示意图。
计数器1271表示的是一个正在处理的行。按照行处理完成后绘制方向，计数器1271增大或减小。从对应于正在处理的行的寄存器1313中可以读取绘制完成坐标Xe1273，并通过比较器将其与正在绘制的象素数据坐标值1272进行比较。当两者相等时，终止该行的提取处理。在本发明中，除了比较器之外，还包括用来确定正在提取的象素数据坐标值1272是否位于块间边界上的块边界判断单元。
在本实施例中，因为块边界地址为X03、X07、X0b和X0f，所以通过判断最低位数字是否为1就足够了。比较器1274和块边界判断单元1275的输出被输入至状态发生器1276，控制后继执行的条件。
当块内有后续象素数据并且可能需要处理时，象素数据发生器1277继续工作而横向坐标1272也进行更新。当后续的象素数据位于块外或已经完成操作后，就要对寄存器1313作相应设置，更新行计数器1271并转向处理后面的行。
现借助图11—图14解释高效取块的方法。
图11所示情形是对图1绘制处理的延续，这里正在处理的是块2120。此时，当块2120处理开始时，已经完成绘制的块2110的内容即被回写。
假定附图表示的是完成回写时刻的状态。
当执行块2110处理时，三角形的第一行1311已经处于完成状态。在对块2120正在进行的处理进程中，第二行1313刚刚处于完成状态。现在处理的是行1313，而第四行处于等待执行状态。在本例中，由于位于包含要取出的象素数据的右侧相邻块2130的行都在第三、四行上，所以这些行被单独预先提取。
图12表示执行上面处理的方法。地址发生器1281产生对应块2130的地址1282。此时，读取对应于寄存器1310的状态标志1283并输入比较器1284。比较器1284判断状态标志1283是否指示为完成状态，只有当状态标志1283指示为非完成状态，才发送提取地址1285。
图13表示的是一个实例，其中刚刚处理好的块并非位于相邻的左侧。在本例中，必须从块本身提取操作开始处理。预先知道的是如图5所解释的首先要生成的象素数据的位置和绘制方向。
图13(a)表示的情形是，首先要生成的象素数据的位置为X05，绘制方向朝下，并且只有标以2115的部分是预先提取的。
图13(b)表示的另一种情形，其中首先要生成的象素数据的位置为X09，绘制方向朝上，并且只有标以2116的部分是预先提取的。
图13(c)表示的另外一种情形是，其中首先要生成的象素数据的位置为X05，绘制方向同时朝上和朝下，而且只有标以2117的部分是预先提取的。
图14表示处理上述情形的方法。按照图12所解释的同样方式，地址发生器1281产生块地址1282。在比较器1286中比较地址1282的X坐标，在比较器1287中比较地址1282的Y坐标，这些比较结果送入与门1288，并从与门发送提取地址1285。
图15表示的是应用本发明的图形微处理器的框图。单片微处理器7000包括中央处理单元3000、光栅化单元4000、总线控制单元5000和显示单元6000。存储区域2000经专用总线与微处理器单元7000中的总线控制单元5000相连，它能够通过总线控制单元5000与中央处理单元、光栅化单元4000和显示单元6000进行数据交换。显示单元6000从存储区域2000内的绘制区2100读取数据并产生用于显示装置的信号。光栅化单元4000包含按照本发明的象素数据处理装置1000。中央处理单元3000执行应用程序并将合成绘制命令1110不经总线控制单元5000而直接送至光栅化单元4000。在实行绘制操作期间，光栅化单元4000经总线控制单元5000访问存储器件2000。
图16表示不采用本发明的绘制执行序列。由于绘制操作不考虑边界而逐行完成，最多要访问块25次。因为每次访问块时要修改低位存储地址，系统的性能下降同时存储的吞吐量增加。
图17表示的是按上述方式完成的绘制操作的时序图。只是在块2110、2120、2130和2140的第一行进行绘制时就已4次切换地址，而且由于在需要时要执行块读取，所以保存在待读取块中的写入内容必须在块读入之前回写。
图18表示按照本发明的提取次序。各块内象素数据的生成方式为，同一块内的象素数据具有相同的优先权而与行进行的次序无关。在本例中，访问块的次数为7次。
图19表示按照本发明的时序图。在对块2110、2120、2130和2140内各行进行绘制时，块只切换了4次。而且，由于预先提取控制，所以在对块中写入内容回写前可以将块读入，从而实现了如图19所示的流水线处理。
虽然不管各行的光栅显现次序如何在生成曾经提取块的可执行象素数据之前作了处理，但是仍然防止了相关块的多次读入并且改善了吞吐量。
图20—图23是解释另一个基于另一种象素生成序列的实施例的示意图。图20表示待生成象素性质的计算方法。象素性质1415包括深度信息Z、网纹坐标S、t、象素亮度信息Ir、Ig、Ib等，基于这些值可以确定最终象素值。象素性质作为三角形平面内的坐标值X、Y和恒定参数Param的函数可以唯一地确定。本实施例基于具有这样一种象素生成单元1277的绘制装置。
图21表示存贮处理控制信息的寄存器的内容。块1320表示每一块的处理状态。Param是利用X和Y线性计算多种性质的系数组，当前块即当前正在处理的块地址，基准块是存贮用于正在处理的块行的起始块地址的寄存器，方向为处理各块过程中沿右或左前进方向，下一基准点表示在处理后续行时基准块地址。
与块内部状态相关的状态寄存器1310由块内各行的状态寄存器1311—1314构成。状态寄存器1311—1314的内容包括各行的左端象素地址Xs、右端象素地址Xe、向左处理状态标志Lflag和向右处理状态标志Lflag。通过计算两侧地址确定Xs和Xe，并且以与上述实施例同样的方式确定向左处理状态标志和向右处理状态标志。
现借助图22详述象素生成序列。图22表示提取三角形的方式。象素由上往下连续处理。当存在多个最上端象素时从最左端象素开始处理。各行的绘制范围〔Xs、Xe〕根据三角形各边的倾角决定。块2150是后面将要解释的基准块。将块2150放于中心开始向右和向左绘制。在紧接着预先对块2150内象素的绘制之后，左、右块内的各行处于冻结状态。接着处理右侧相邻块并改变右侧状态标志。即，第四行处于处理结束状态而其它行处于处理冻结状态。当处理向右进行时，就到达最右端块2160。在完成该块处理后所有的行均处于完成状态。此时，处理方向又转向左方。这是因为左侧状态标志仍处于冻结状态。处理又从基准块的左侧块开始。当沿左方向上的处理完成后，处理转向低一行上的基准块2180，这一新的基准块作为下一基准被预先记录下来。它紧挨着上面处理块，包含待画出的象素并且出现在开始、结束或由某个算法确定的位置。
在本实施例中采用的是第一位置。处理不断向下行进并在所有的下一基准都能确定时停止处理。
图23是简述确定各行处理状态的逻辑图。块1272用来将象素沿横向移动，按照处理的行进方向确定在横向上增加或减少。而且，在块1274或1275对范围进行检查。在块1276中，按照处理行进方向可以确定选择对哪一块进行检验来反映状态。
现在借助图24—图42解释按照本发明的进一步实施例。图24表示图形提取装置的框图，而图25表示采用图24所示的图形绘制装置的三维图形显示装置。在图24和图25中，CPU10a、存储控制器20a、主存30a、I/O接口40a、图形处理器50a和帧缓冲器60a作为图形绘制装置组成部分随其一起提供，而图形绘制装置内各部件与调色板70a和CRT80a作为三维图形显示装置的组成部分随三维图形显示装置一起提供。存储控制器20a、I/O接口40a和图形处理器50a分别与I/O总线100a连接。
CPU10a带有指令高速缓冲存储器12a，数据高速缓冲存储器14a、整数运算单元和浮点运算单元，并且可以经存储控制器20a和专用总线90a访问主存30a存取指令和数据。主存30a内存贮有图形表，该表包含对应深度方向上位置不同的数个多边形的待显示图形象素组图像信息。即，主存30a组成了一种图形表存贮装置。在图形表中包括了每一图形的Z坐标值，按照CPU10a的命令将各图形依Z值从小到大排序，而且各图形按排序次序经存储控制器20a将图形的图像信息传送到图形处理器50a。与此同时，CPU10a还用作根据图像信息判断属于已排序图形表中的多边形绘制区域是否包含在属于序数较高图形的多边形绘制区域内的区域判断装置，并且用作删除由区域判断装置判断已被包含的图形的删除装置。而且，I/O接口40a构成了与硬盘和通信的接口。
图形处理器50a与CPU10a相连。并且从它那里接收令并按照命令基于包含在帧缓冲器60a内图形表的图像信息连续作出图形数据。如图26和图27所示，帧缓冲器60a带有多个彩色平面62a，每个设计为存贮各象素的图形数据。向每个象素提供16位数据存贮区，两个象素的数据构成一个字的数据，每个象素有15位数据分配给R、G、B颜色数据作颜色信息而另外1位分配作Z信息数据。对于Z信息来说，当象素已被画出时，将表示控制数据的标志“1”存起来而当象素还未被画出时将数据“0”存起来。帧缓冲器60a内图形数据(提取数据)作为显示数据连续读入，并在经调色板70a扩展显示颜色之后向CRT80a发送。这样按照显示数据的三维图像就在CRT80a的屏幕上显示。
当图形处理器50a根据图形表作出图形数据时，图28所示的命令由CPU10a传送至图形处理器50a并由图形处理器50a按照命令进行处理。三维三角形绘制命令是一条用于具有深度的图形的命令，在深度方向上，沿着绘制轴方向移动，从绘制始点开始图形数据以一可变的量增加(或减少)、而且图形沿深度方向变暗。上述方法取自古朗(Gourand)阴影法。
三维直线复制命令将帧缓冲器60a上由Addr1和SX1指定的直线数据用作源数据并将其复制到由Addr2和SX2指定的直线段上。通过在Addr1与Addr2切换之间多次产生该指令可以进行具有纹理特征的多边形绘制。纹理特征图采用的是图形表面的图像数据因而可以实时显示图像。
当只是显示三维图形的轮廓时采用三维直线绘制命令。
二维直线绘制命令是一条用于在显示二维图形时画出直线的命令。
二维直线复制命令是一条将由Addr1指定的直线源数据复制到Addr2指定地方的命令。通过在Addr1与Addr2之间逐步切换多次生在该命令，可以进行二维图像数据的扩展、压缩和旋转。
BitBLT是位块传送的缩写，该命令是一条将二维图像数据高速复制到另一区域的命令。
如图29所示，命令FIFO(先进先出)501a、Z比较非必要性检测电路502a、译码器503a、参照用DDA(数字式差分分析仪)控制单元506a、DDA507a、508a、509a、510a和511a、象素处理单元513a、缓冲器514a和寄存器单元515a随图形处理器50a作为组成部分特别提供。寄存器单元515a带有多个外围设备计算用寄存器516a、参考坐标寄存器517a和直线计算用寄存器518a。命令FIFO501a用来暂存来自CPU10a的命令，暂存命令由译码器解释，然后按照所解释的命令执行各控制单元504a、505a和506a。参照用DDA控制单元504a命令DDA507a和508a计算用于三维直线复制指令、二维直线复制指令和BitBLT指令的源数据坐标值，并把由DDA507a和508a计算出来的源数据坐标值X、Y存入参考坐标寄存器517a。绘制用DDA控制单元505a向DDA509a和511a输出计算命令以控制用于帧缓冲器60a内图形数据绘制的坐标值的计算，并将DDA509a和511a的计算结果坐标值X、Y和Z存入各自的寄存器516a和518a。象素处理单元513a带有地址计算单元502a、颜色计算单元521a、筒形移位器单元522a和象素运算单元523a以计算写入帧缓冲器60a内的图形数据。
如图30所示，寄存器文档524a、系数寄存器D 525a、系数寄存器S 526a、ALU 527a、锁存器528a、系数寄存器C 529a、锁存器530a、ALU 531a、锁存器532a、533a、534a和535a、筒形移位器536a、门537a、数据扩充单元538a、CL0 539a、CL1 540a、门541a、图形掩膜542a、移位器543a和544a及ALU 545a作为组成部分随象素处理单元513a一起提供，从而使帧缓冲器60a的数据经读取缓冲器514a输入，并将ALU545a计算的数据经写入缓冲器5143a传送至帧缓冲器60a。
地址计算单元520a适于计算对应于DDA 507a—511a所计算的坐标值的存储地址。而且，在系数寄存器S 526a中，当源数据的坐标值移动一个象素时存贮存储地址的变化量并由ALU527a随坐标值的移动更新存储地址。同时，在系数寄存器D 525a中，当提取坐标地址值移动一个象素时存贮存储地址的变化量并由ALU 527a随坐标的移动更新存储地址。ALU 527a计算的存储地址经锁存器528a锁存后存入寄存器文档524a。
颜色计算单元521a连接成可以连续计算待绘制的响应三维三角形绘制指令的图形数据。在系数寄存器C 529a中，相邻象素间数据差值被存贮下来并随着绘制坐标的移动由ALU 531a计算绘制数据。在本例中，绘制数据暂存于锁存器532a中，随后送往象素运算单元523a并回送至锁存器532a从而供计算后面的象素数据时用。即，当存贮起点的颜色信息时，在象素每次移动时信息PX、dPY由系数寄存器C 529a送往ALU 531a，并随着绘制坐标的移动由ALU531a计算图形数据。
筒形移位器单元522a连接成可以移动用于与绘制地址有关的三维直线复制命令、二维直线指令和BitBL命令的源数据。象素运算单元523a连接成可以在ALU 545a的参与下根据锁存器532a的绘制数据和绘制目的地址的数据实行运算。ALU 545a包括对绘制数据的加、减、与、或、EOR和整除运算功能。即，当经该取缓冲器5142a输入的数据值非0时，ALU 545a判断其还未绘制，经移位器544a从门541a取入数据并与图形掩膜542a的数据一起产生新图形数据。另一方面，当从该取缓冲区514a读取的图形数据的Z值为“1”时，ALU判断其已被绘制，从读取缓冲器514a经移位器543a输入的图形数据并经写入缓冲器5143a输入图形数据。即，对于由图形掩膜542a产生的掩膜信息所决定的掩膜指定位来说，在提取目的地输入的是未经算术运算的未修改源数据。因此，通过产生用于由Z位所示已经绘制的象素的掩膜数据可以消除新的图形数据的产生。
现在解释在向图形处理器50a传送作为图形绘制命令的三维三角形绘制指令时的具体处理过程。该指令以如图28所示的形式表示：
三角形(Addr)，X1，Y1，X2，Y2，P，dpx，dpy
三角形＝表示三维三角形绘制命令
Addr＝三角形提取开始顶点的存储地址
X1，Y1＝从表示三角形顶点地址获得的相对坐标值
X2，Y2＝从表示三角形顶点地址获得的相对坐标值
P＝绘制起始点的象素数据
dpx＝当沿X方向移动一个象素时象素数据的变化分量
dpy＝当沿Y方向移动一个象素时象素数据的变化分量
当上述指令经指令FIFO 501a输入译码器503a并经译码器503a识别为三维三角形绘制命令时，按照该命令执行控制。首先，设定外设计算用寄存器516a的参数X1，Y1，X2和Y2。此后，通过DDA509a和510a，可以连续计算连接三角形上Addr和(X1，Y1)的直线上的坐标值(e1)与连接三角形上Addr和(X2，Y2)的直线上的坐标值(e2。随后，为了要画出平行于X轴并且两端点为(e1)、(e2)的直线，在直线计算寄存器518a内设置两个坐标值。于是，DDA 509a和510a生成平行于X轴方向的直线的坐标值。在生成平行直线坐标值的同时，象素处理单元513a执行象元数据处理。
象素处理单元513a的锁存器532a存贮作出的象素数据而系数寄存器C529a存贮参数dpx。因此，当平行线上坐标值移动一个象素时，系数寄存器C 529a内的值就与锁存器532a的值相加并计算下一象素的数据。而且，锁存器528a中存贮着与平行线坐标值相对应的帧缓冲器60a内存储地址，当每次更新坐标值时系数寄存器D525a的值就相加并更新存储地址。而且，当每次计算象素数据时，通过存储器访问和象元运算控制单元506a，从帧缓冲器60a中，按照锁存器528a指定的地址读取绘制分配的象素数据。当读取象素数据的Z位是可重写入的“0”时，ALU 545a结合锁存器532a内数据对数据施行算术运算，此后再放入帧缓冲器60a。通过上述处理，可以连续画出平行直线上的各象素。当作完一条平行直线时，坐标值(e1)和(e2)移动一个象素并对另一平行直线作相同处理。重复处理即完成三角形的绘制。
当借助于图形处理器50a完成绘制时，由于在象素算术运算时可以同时进行Z位判断，所以Z位判断并不占用执行时间，因此实现了高速处理。而且，通过在ALU 545a的输入处提供移位器543a和544a，可以减半或倍增数据量。
借助图24解释具体的处理内容，其中，在图形表连续绘制过程中，通过提供/位标志作为控制数据表示帧缓冲器60a内各象素是否完成绘制，检查图形是否重叠并避免作出隐藏图形。
首先，当CPU10a对存贮在基于深度信息的主存30a内的图形表中的图形组连续进行排序时，按照排序次序的图形命令由CPU10a送往图形处理器50a。作为命令实例，当输入图形单元(三角形)命令时，按命令执行处理。例如，如图24所示，在帧缓冲器60a内三角形600a已经作好的情况下，当在已被作好的三角形600a后面要作出一个新的三角形601a时，则完成下列处理。即，在本例中，三角形601a比三角形600a的显示深度更深，对于三角形601a来说，处理的只是三角形600a未隐藏的部分。在图24所示的实例中，三角形601a的第一象素6011a和第二象素6001a将在三角形601a作图过程中作出。
首先，根据三角形601a各顶点确定各象素的坐标值，同时生成各象素的颜色信息。随后，生成第一象素6001a的象素数据513a。此时每个象素的Z位设定“1”。于是象素数据5132a作为象素数据51 39a输出到ALU545a。而且，象素数据经该取缓冲器5142a由帧缓冲器60a读入三角形601a的象素6011a和第二象素6001a。此时，由于在第一象素6011a上未作出过象素数据，所以象素数据的Z位为“0”。
另一方面，因为先前已作过三角形600a，象素数据存贮于第二象素数据6001a内，所以Z位存贮标志“1”。第一象素6001a的象素数据由于其Z位为“0”，所以是可重写的，因此，象素数据由图形遮蔽542a以“0”遮蔽。而且，因为第二象素6001a的象素数据Z位为“1”，象素数据由图形遮蔽542a以“1”遮蔽并作为遮蔽象素数据540a输出到ALU 545a。另外，第二象素6001a的象素数据51 38a因送往ALU 535a，所以也输入进来。由于第一象素6001a的象素数据是可重写的，所以ALU 545a将第一象素6011a的象素数据作为象素数据重新写入，并作为新的象素数据在帧缓冲器60a上作出。另一方面，由于Z位为“1”，象素6001a禁止重写，所以第二象素6001a的象素数据5138a因未使用象素数据5139a而输出。
按照本实施例，可重写能力由每个象素数据Z位值判断，并且根据判断结果完成图形作出，因此只有位置更深的图形才可以连续作图而不受是否靠近观察者重写的影响。由于仅仅1位标志就是以作为判断图形交叠的信息，所以帧缓冲器60a的容易可以减少。
在上面实施例中，CPU 10a和图形处理器50a由分离的大规模集成电路(LSI)构成，但在图31中它们由单片LSI构成。即，CPU10a、存储器控制器20a和图形处理器50a集成在一块普通的LSI120a上。而且主存30a可以并入帧缓冲器60a内。在本例中，帧缓冲器60a内的显示数据由存储器控制器20a该取，经显示总线110a传送至调色板70a并按显示数据在CRT80a的屏幕上显示图像。
图32表示其它系统构造的实例，其中在帧缓冲器60a上的绘制不借助图形处理器50a的由CPU10a完成。在本实施例中，图25中所有由图形处理器50a完成的绘制处理由CPU 10a完成。
以下解释的实施例中，图形是否重叠由CPU10a检查，并且对于完全隐藏的图形不进行绘制。在本实施例中，多个三角形作为一组处理。
如图33所示，就多个三角形组成的一组而言，按照绘制区域定义由该组所表示的图形的第一外接矩形S1和第二内接矩形S2。然后根据定义检查多个组的重叠程度，例如，当组1中第一矩形S1完全覆盖第二矩形S2时，组1中的三角形被隐藏起来，因此无需绘制。
现借助图34和图35解释完成上述方法的处理内容。图形表由来自显示图形中更靠近观察者的带组的组单元连续生成。例如，当一簇三角形组由被分割成1—N个多边形的图形的图形表组成时，各组中的多边形按各多边形Z坐标值从小到大的次序重新排列(步骤10)。在完成这种处理后，多边形次序为1、3、2、4的图形表900a重新排列为多边形次序为1、2、3、4的图形表910a。然后图形表依次复原以检验某一组是否被另一组隐藏。即，判断第i组中第二矩形(内接矩形)是否将第i＋1组中或第i＋1组下面的第一矩形(外接矩形)隐藏起来以取出隐藏组(步骤S12)。例如，就第二矩形数据913a而言，隐藏的第一矩形数据912a被复原出来。在图35所示的实例中，由于多边形3的第一矩形被多边形1的第二矩形隐藏，多边形3从图形表中删除出去(步骤S14)。通过这种处理，图形表910a复制为图形表920a。对所有的图形表施行这些处理(步骤16)。
按照本实施例，在按图形表作出图形之前，不需要绘制的隐藏图形从数张图形表中删除，因此，加快了显示三维图形图像的处理速度。
当同时采用图24和图33显示的两种方法时，由于对隐藏图形不进行绘制，所以减少了帧缓冲器60a的容量，同时也加快了处理速度。
现在解释减少Z比较处理的方法。
如图36所示，为了减少处理外接矩形的Z比较，一系列的多边形定义为各绘制区域的外接矩形S1。当包围由多个三角形表示的多边形组1的外接矩形S1与包围另一多边形组的外接矩形无重叠之处时，则取消各多边形组之间的Z比较。
例如，如图37所示，作为包围多边形组1的外接矩形S1的绘制区域，设定(X1，Y1)和(X2，Y2)，并在图形处理器50a中存贮这些值。随后，当作出多边形2时，作为包围多边形组2的外接矩形S2的绘制区域，定义(X3，Y3)和(X4，Y4)并以相同的方式存贮在图形处理器50a。此后，判断外接矩形S1与外接矩形S2是否相互重叠，当判断未重叠时，在作出多边形组2后已绘制区域更新为(X1，Y1)和(X4，Y4)。
然后，如图38所示，作为包围多边形组3的外接矩形S3的绘制区域，定义并存贮(X5，Y5)和(X6，Y6)。在本例中，由于外接矩形S3与一部分绘制区域相重，因此多边形组的每个象素完成Z比较并检查图形实际上是否重叠。这些处理由图形处理器50a中Z比较非必要性检测电路502a完成。具体电路如图39所示。锁存器550a、寄存器(X最小值)551a、比较器552a、锁存器553a、寄存器(Y最小值)554a、比较器555a、锁存器556a、寄存器(X最大值)557a、比较器558a、锁存器559a、寄存器(Y最大值)560a、比较器561a、与门562a、563a和565a、触发器566a、567a、568a和569a以及区域判断电路570a作为其组成部分随Z比较非必要性检测电路502a一起提供。外接矩形坐标值中的X坐标最小值输入终端571a而Y坐标最小值输入终端572a。而且，电路若这样构成，则当输入坐标最小值时终端573a设置为“1”，输入最大值时终端574a设置为“1”。按照坐标值所作的判断处理以图40所示的时序图完成。
首先，作为待绘制图形的外接矩形顶点的坐标值，当XY坐标最小值由终端571a和572a输入时，终端573a设置为1，同时寄存器值和输入数据在各自的比较器552a、555a、558a和556a内进行比较。在本例中，寄存器551a中的X坐标最小值，寄存器554a中的Y坐标最小值，寄存器557a中的X坐标最大值和寄存器560a中的Y坐标最大值分别随已作出的图形一起设置。
当输入信号值小于各个寄存器值时，比较器552a和555a输出高电平信号，否则输出低电平信号。当输入数据值大于各寄存器值时比较器558a和561a输出高电平信号，否则输出低电平信号。当比较器552a和555a输出高电平信号时，判断输入的是小于各寄存器值的数据，并由更新信号581a和582a自动对寄存器551a和554a中寄存器值进行更新。
随后，当作为待绘制图形外接矩形另一顶点坐标值的XY坐标最大值输入至终端571a和572a时，终端574a设置为“1”，同时寄存器值和输入数据在各自的比较器552a、555a、558a和560a内进行比较。当比较器558a和561a输出高电平信号时，判断输入的数据值大于各寄存器值，并由更新信号583a和584a对寄存器557a和560a中寄存器值自动更新。各比较器552a、555a、558a和561a的输出信号输出至对重叠区域进行检查的区域判断电路570a。
区域判断是按照图41所示的逻辑图完成的。当不存在重叠区域时，输出的是表示Z比较非必要性信号的高电平信号，当存在重叠区域时输出表示Z比较必要性的低电平信号。该信号输入至图形处理器50a中的译码器503a。当输入信号是激活的(高电平)，译码器503a控制绘制用DDA控制单元505a和存储器访问与象素运算控制单元506a使得在图形绘制操作过程中不进行Z比较。通过这些控制，当不存在重叠图形时，由帧缓冲器60a读取的数据和作图过程中的Z值比较不必进行而且仅将图形数据放入帧缓冲器60a中就足够了，因此可以高速完成三维图形显示。而且，已绘制区域的管理由硬件(Z比较非必要性检测电路502a自动完成，这样，减轻了软件的负提并实现了高速处理。
现在解释减少Z比较处理方法的具体实例。
通过将数值数据应用到图39所示的电路中解释图38所示的实例，其中多边形组1已被作出而多边形组2有待绘制。
当假定图38所示的外接矩形S1的坐标分别为(10，20)和(60，70)时，图39所示的寄存器551a设置为10，寄存器554a为20，寄存器557a为60而寄存器560a为70。在这种情况下，当定义多边形组2的坐标值为(80，30)和(100，110)并且输入做XY坐标值较小时，终端573a设置为1，同时分别向终端571a和572a输入80和30。当这些值分别与比较器552a、555a、558a和556a中的寄存器值进行比较时，比较器552a输出为“0”，比较器555a输出为“1”，比较器558a输出为“1”而比较器561a输出为“0”。随后这些输出结果暂时存贮在触发器566a—569a中，以后输入至区域判断电路570a的终端C00—C03。
接着，当输入的XY坐标值较大时，终端574a设置为“1”，同时分别向终端571a和572a输入100和110，这些值与比较器522a、555a、558a和561a内的寄存器值进行比较。比较器552a将“0”作为比较结果输出而比较器561a的输出结果为“1”，并且这些比较结果输入至区域判断电路570a的输入终端C10—C13。而且，在本实例中，由于各与门564a和565a的输出设定“1”，寄存器557a和5 60a内寄存器值由更新信号583a和584a自动更新。即，X坐标的最大值更新为100而Y坐标的最大值更新为110。
接着，区域判断电路570a根据输入至终端C00—C13的信号状态，按图41所示的逻辑判断是否需要进行Z比较。在本实例中，由于输入终端C00—C03指示0010而输入终端指示0011，满足向输出终端OUT发送“1”的条件，所以输出终端OUT输出一个表示Z比较非必要性信号的高电平信号。在本实例中，存储器访问和象素运算控制单元506a并不执行读取绘制目的地址的控制，而是直接把象素运算控制单元513a产生的提取数据放入帧缓冲器60a中。当完成Z比较时，必须经各象素的读取-修改-写入操作放入帧缓冲器60a，但是当不执行Z比较时，只需通过写操作可以完成绘制，由此实现了高速提取。
当输入作为多边形组3的绘制区域的坐标的坐标值(20，105)和(30，120)用于作出多边形组3时，寄存器551a设置为10，寄存器554a设置为20，寄存器557a设置为100而寄存器560a设置为110a，随后判断图形重叠。在本实例中，当输入作为多边形组3的坐标值较小时，各比较器552a、555a、558a和561a的输出结果为“0”。随后，当输入作为多边形组3的坐标值较大时，比较器552a、555a和558a的输出为“0”而比较器561a的输出为“1”。当这些信号输入区域判断电路570a时，输出终端C00—C03全部为“0”的逻辑不满足图41所示的逻辑时，输出终端OUT的输出为低电平。即，由于多边形3的外接矩形覆盖已作出矩形，按图24的实施例的方式，利用Z位判断在图形绘制过程中各象素是否处于禁止绘制状态。
图42是上述方法的概要。即，首先从图形表900a中删除不必要的图形。然后不作Z位判断就完成非重叠图形的绘制。而且，对于需要作隐藏表面处理的图形来说，在进行Z位判断的同时按照图24所示方式完成绘制。这些处理包含以下方法。
(1)由图形组单元检查是否重叠并从图形表中删除隐藏图形。
(2)由图形组单元检查是否重叠并取消非交叠图形的Z位判断。
(3)从离观察者距离最近的图形表开始依次排序并对表示已写入的Z位进行判断。
这三种方法可单独使用也可组合使用。
如上所述，按照本发明，表示象素是否已作出的数据被写入存贮绘制图形用数据的数据存贮区域，并且用于判断图形重叠的信息量有限，因此减少了数据存储区域的存储容量。
图43是表示本发明另一个实施例的框图。图像处理器106采用由CPU总线CPUB、高速总线HSB和低速总线LSB组成的内部三总线结构。
CPU总线CPUB将中央处理单元CPU、高速缓存CCA和浮点运算单元FU连接起来。CPU总线CPUB与存储总线控制器MBU相连。中央处理单元CPU采用RISC(精减指令集计算机)型CPU。
因此，可以通过软件达到通常只有依靠分离的LSIS才能达到的性能，具体而言，高于100MIPS的RISC可以在10MHz下完成图形处理。即，通过将通常由分离LSIS完成的处理集成进CPU，可以将存储器也集成进去。因此降低了诸如存储器和分离LSIS的成本，同时节省了所占空间和装配时间。
高速总线HSB连接高速IO处理器HPU、高速总线接口HIO、高速总线缓冲器HCA和存储总线控制器MBU。高速IO处理器HPU进行传真机需要的图像处理，如失真校正、高质量图像处理和光栅信息与代码、矢量信息之间转换。具体功能包括驱动、空间过滤、数据解码和显现为光栅信息、检测光栅信息、编码、显现矢量信息的差异点。高速总线接口HIO位于高速总线HSB和高速IO设备之间。具体而言，高速总线接口HIO处理送往显示器的显示数据、送往激光打印机的打印数据和来自光传感器的图像数据。高速总线HSB的数据经存储总线控制器MBU与其它总线连接。
低速总线LSB连接低速IO处理器LPU、低速总线接口LIO、低速总线缓冲器LCA和存储总线控制器MBU。低速总线接口LIO作为低速总线LSB的数据与低速IO设备之间的接口。具体而言，低速总线接口LIO处理来自只读存储器ROM的数据、文件FILE和打印机和用于通过外部IO控制单元I/O控制纸张传动机构的数据。
低速IO处理器LPU控制诸如定时器、经网络控制单元NCU与通信通道相连的输入输出调制解调器信号。网络控制单元NCU包括在电话TEL的信号之间切换的功能，而且串行通信控制器SCU向同步DRAM和SDRAM传送高速总线HSB的数据。
通过独立提供上述存储器用总线可以轻松地连接高速存储器。而且，通过分隔高速IO和低速IO，寻址变得容易并且减轻了承担高速数据传送的总线的负担。
在解释信号流之前先解释传真功能流。
首先，在信号传送期间，由传感器15b读取的图像数据经A/D转换器转换为数字数据，经高速总线接口HIO读入高速总线HSB，由高速IO处理器HPU读入完成图像处理。在上述处理中，诸如空间过滤之类积之和的运算操作可以利用浮点运算操作单元FU高效率完成。所有诸如线存储器之类的局部存储器集成入构成主存的高速存储器11b。CPU一般利用高速缓存CCA完成运算处理，但是当生成不需要放在高速缓存内的数据时，CPU向存储器总线单元MBU提出请求并从高速存储器中提取预置数据。但是，在完成包括诸如变形校正处理、高质量图像处理和编码处理等的读取图像处理时，可以预先确定必要的数据和时序，因此，可以预先安排总线。上述时序将在后面详述。一般需要分离LIIS完成的调制解调器处理可以在CPU处理期间通过利用总线安排实现。在直到现在为止的解释中，调制解调器处理指的是模拟信号的电话网，它同样可以应用于ISDN和无线信号传送。在转换为通信用数据后，该数据经低速总线接口LIO传送到网络控制单元NCU并与电话网连接。当一线单元完成图像处理时，CPU经低速IO处理器LPU和低速总线接口LIO向I/O控制单元29b发出命令，并驱动读取机构13b。
在接收信号期间，来自电话网的数据经网络控制单元NCU输入并经低速IO处理器LPU由高速IO处理器HPU完成诸如译码的图像处理。图像数据可经高速总线插口HIO显示于显示器20b上或经并串转换器P/S转换为串行数据由激光打印机16b打印出来。
现借助图44解释存储器总线安排，为了进行多任务处理，任务通常通过定时器中断切换并完成虚拟并行处理。周期现在约为20毫秒。在涉及诸如传真机等机器的处理时并不按此种周期进行切换。例如，传真机单行扫描时间从1毫秒到10毫秒不等。在这段时间里必须完成4000个象素的处理。但是，虽然有关的图形处理需要高速进行，但处理顺序是固定的，因而很容易制订安排。因此，可以预先分配存储器总线用时，图44表示一个用于即时信号传送、即时信号接收、存储模式信号传送和复制的存储器总线分配实例。
即时信号传送是一种普通的传真信号传送模式，其中按原样传送读取数据。图中垂直方向表示位的位置，而横向表示下一块单元的时间。例如一块表示一个全部256个字的访问处理。但是一块可对应1位单元或者对应更大的单元，比较好的是对应2的幂次。在图中的图像处理准备期间，开始时64位使用全部总线，中央处理单元CPU完成驱动和控制，然后O—15位向高速IO处理器HPU开放，而从高速总线接口HIO上提取的传感器信号写入高速存储器。中央处理单元CPU读取16位到64位的描述的失真校正程序并执行该程序。如上所述，存储器总线单元MBU具有允许以不同方式访问每个存储器模块的功能。即，虽然地址行简单地用于列地址对齐，行地址、读-写模式和突发长度可以分开来设置。在这种配置下，可以实现从多个处理器同时访问存储器。当开始从传感器读取的原始信号时，允许高速IO处理器HPU使用的总线宽度扩展为0-47位以实现高速图像处理。48-63位的总线在中央处理单元CPU与低速IO处理器LPU之间随需要在时间上共享。
即时接收是一种模式，其中接收的信号按原样打印出来。与读取图像处理相比，记录图像处理的工作量是有限的，所以总线可以局限在0—31位，而32—63位提供完成诸如CPU中译码和控制等处理。该措施的出发点是，译码处理量对造成瓶颈问题的影响很大。
存储器信号传送是一种模式，其中预先读取原来信息并传送存储器内存贮的数据。由于编码传送信号信息存贮在存储器内，编码信号曾经被解释，经过大小变换并受接收机译码能力决定再次编码。总线根据中央处理单元CPU和高速IO处理器HPU的负荷进行分配。
由于复制模式无需编码和译码处理，因而简化了控制，但是因为需要同时完成读取图像处理和记录图像处理，必须增加分配给高速IO处理器HPU的总线。
图45表示存储器映射的实例。当假定这里用的传真机以400点/英寸分辨率处理A3尺寸原稿件时，一行约为5000点。而且，假定一点占用8位而总线为64位，则总线可存贮8点。虽然进一步考虑将8点作为一包来访问，但是转换寄存器需要大量硬件，同时由于访问地址的不连续性，经常会发生误命中，这样就使访问效率明显降低。因此本实施例提供位范围以允许分离访问，不必进行反转逻辑并保证地址的连续性。
而且，通过描述与该取高位总线和映射低位总线的程序，可以轻松实现同时访问。
图46表示图像处理器10b与高速存储器11b之间的关系。公用地址线和数据线分开设线。诸如RAS和CAS的信号经公用线传送而读写控制和芯片选择信号经分离线传送。在这种配置下，可以实现每块芯片的分离行地址设定和分离读-写设定。
图47概括表示存储器设定不同行地址的方式。图47(a)—(d)表示64位总线的各读出地址。当设定行地址时，可以通过控制芯片选择设定分离的行地址。在图47(a)和(b)中，行地址设定为Ra，而在图47(c)和(d)中行地址分别设定为Rb和Rc，从而能够访问分离的行地址。
因此，通过经总线分离模式访问SDRM，可以在传真机上实现高速图像处理，从而提供价廉物美的传真机。
图48表示图43所示的总线控制单元MBU的详细框图。总线控制单元MBU是CPU总线CPUS、高速总线HSB和低速总线LSB这三条总线的高速存储器11b的接口。总线控制单元MBU对三条总线进行调整分配和改变尺寸。各总线的地址信号CPUB-A、HSB-A和LSB-A输入地址多路转换器，分离为行地址与列地址并送至地址缓冲器1402b。在地址缓冲器1402b中，行地址锁存在地址寄存器1411b中。在第一存储器控制单元1406b中，输入各总线的控制信号CPUB-C、HSB-C和LSB-C并交换总线要求、响应、选择、读取和写入信号。为了响应该控制状态，第二存储器控制单元1405b确定在哪一高速存储器内，地址缓冲器的行地址有待设定并选择完成控制。在数据选择单元1407b，各总线的输入数据信号CPUB-D、HSB-D和LSB-D经过总线尺寸改变并在数据重新安排后送至数据缓冲器1409b中。数据重新安排由锁存器1410b和选择器1480b完成。按照寄存器1404b的命令确定什么时候在哪一条总线上提供多少数据。寄存器1404b对应的是CPU总线CPUB的I/O地址并根据译码器1403b对CPUB地址的译码和锁存CPU数据CPUB-D加以修改。根据寄存器1404b的内容决定第一存储器控制单元1406b和多路转换器1406b的操作。数据缓冲器1409b在输出或输入于各存储器模块11-1b—11-4b的数据安排上完成缓冲功能。
如上所述，按照本发明，可以高速实时地处理大量数据。
而且，在存储设备和图像处理设备之间传送的数据量可以降至最少，从而实现了高速处理。
而且，在存储器件和图像处理器件之间传送的数据量可以降至最少，并减少了因图形重叠而引起的绘制抑制处理(隐藏表面处理)，从而可以高速完成特别是复杂图像处理和三维图形的显示处理。
而且，允许高速访问存储器的图像处理系统的部件数的增加得到了抑制，因而也就降低了成本。
而且，减少了存贮提取用数据的数据存贮区域的容量。
而且可以显示实现了高速提取处理的三维图形。
而且将通常独立完成的图像输入和输出、编码和译码处理及通讯处理集成在一起，并且将高速局部处理用存储器和大容量存储器集成在一起，从而可以提供价格便宜的高速图像处理系统。

Claims (44)

1.一种数据处理器，其特征在于，根据保留从存储器存取的象素数据的块缓冲区中各行象素数据处理状态执行有关图像处理的命令并完成象素数据的处理。
2.一种如权利要求1所述的数据处理器，其特征在于，根据待处理的象素数据的处理状态定义接下来要处理的象素数据。
3.一种如权利要求1所述的数据处理器，其特征在于，所述的数据处理器包括保存与提取处理有关的命令的命令缓冲器、访问并保存各块单元内存储器中象素数据的块缓冲器、根据命令执行所述块缓冲器内象素数据处理并检测所述块缓冲器内各行的象素数据的处理状态的象素数据处理单元以及保存表示各行象素数据处理状态的处理状态信息的状态寄存器，其中根据命令和处理状态信息执行各块内的象素数据的处理。
4.一种如权利要求2所述的数据处理器，其特征在于，所述的数据处理器包括保存与提取处理有关的命令的命令缓冲器、访问并保存各块单元内存储器中象素数据的块缓冲器、根据命令执行所述块缓冲器内象素数据处理并检测所述块缓冲器内各行的象素数据的处理状态的象素数据处理单元以及保存表示各行象素数据处理状态的处理状态信息的状态寄存器，其中根据命令和处理状态信息执行各块内的象素数据的处理。
5.一种如权利要求3所述的数据处理器，其特征在于，所述的处理状态信息就是各行边界处象素数据的处理状态。
6.一种如权利要求4所述的数据处理器，其特征在于，所述的处理状态信息就是各行边界处象素数据的处理状态。
7.一种如权利要求3所述的数据处理器，其特征在于，根据所述的处理状态信息规定接下来要处理的象素数据。
8.一种如权利要求4所述的数据处理器，其特征在于，根据所述的处理状态信息规定接下来要处理的象素数据。
9.一种如权利要求5所述的数据处理器，其特征在于，根据所述的处理状态信息规定接下来要处理的象素数据。
10.一种如权利要求6所述的数据处理器，其特征在于，根据所述的处理状态信息规定接下来要处理的象素数据。
11.一种数据处理设备，其特征在于，所述的数据处理设备包括：保存象素数据的存储器；根据保存由块单元从所述存储器中存取的象素数据的块缓冲器内各行的象素数据的处理状态执行图像处理命令，完成象素数据处理，将其写入所述存储器并完成对保存在所述存储器内象素数据输出控制；以及输出并显示保存在所述存储器内的象素数据的输出显示设备。
12.一种如权利要求11所述的数据处理设备，其特征在于，所述的数据处理器根据保存由块单元从所述存储器中存取的象素数据的所述块缓冲器中待处理的象素数据的处理状态规定接下来要处理的象素数据，将其写入所示存储器并完成对保存于所述存储器内象素数据的输出控制。
13.一种如权利要求11所述的数据处理设备，其特征在于，所述的数据处理器包括保存与提取有关的处理命令的命令缓冲器、访问并保存每个块单元内所述存储器中象素数据的块缓冲器以及保存指示象素数据处理状态的状态寄存器，其中每一块内象素数据的处理根据命令和处理状态信息执行，并且在经所述的命令缓冲器处理象素数据的同时更新处理状态信息。
14.一种如权利要求13所述的数据处理设备，其特征在于，所述的处理状态信息就是各行边界处象素数据的处理状态。
15.一种如权利要求13所述的数据处理设备，其特征在于，根据所述的处理状态信息规定接下来要处理的象素数据。
16.一种如权利要求14所述的数据处理设备，其特征在于，根据所述的处理状态信息规定接下来要处理的象素数据。
17.一种图形绘制方法，其特征在于，当根据与三维图像有关的象素组数据连续画出多个象素时，提供一个控制数据写入区域指示象素是否已放入存贮各象素绘制用图形数据的数据存储区域内，当发出对各象素绘制的命令时，根据控制数据写入区域确定新的绘制象素，连续作出确定的象素并将指示绘制完成的控制数据写入与绘制完成象素有关的控制数据写入区域。
18.一种如权利要求17所述的图形绘制方法，其特征在于，当发出对各象素作图的命令时，只有当指示象素未提取的控制数据加入取自数据存贮区域的各象素的绘制用图形数据时，画出象素并将指示绘制完成的数据加入绘制用图形数据中并存入数据存贮区域，并且当指示象素已画好的控制数据加入取自数据存贮区域的各象素的绘制用图形数据时，禁止象素再画出。
19.一种如权利要求17所述的图形绘制方法，其特征在于，与三维图像有关的象素组数据是与多个多边形有关的象素组数据。
20.一种如权利要求19所述的图形绘制方法，其特征在于，当发出对各象素绘制的命令时，只有当指示象素未作出的标志加入取自数据存贮区域的各象素的绘制用图形数据时，画出象素并将指示绘制完成的标志加入绘制用图形数据中并存入数据存贮区域，并且当指示象素已作出的标志加入取自数据存贮区域的各象素的绘制用图形数据时，禁止象素再画出。
21.一种图形绘制方法，其特征在于，当按照与各图形有关的深度信息对包含与深度不同的多个多边形图形有关的象素组的图像信息进行排序并且各图形象素接排序次序连续绘制时，提供指示象素在对各象素绘制用图形数据进行排序的数据存贮区域的特定区域上是否已绘制的控制数据写入区域，当发出对各象素绘制的命令时，只有当指示象素未作出的标志加入取自数据存贮区域的各象素的绘制用图形数据时，画出象素并将指示绘制完成的标志加入绘制用图形数据中并存入数据存贮区域，并且当指示象素已作出的标志加入取自数据存贮区域的各象素的绘制用图形数据时，禁止象素再画出。
22.一种如权利要求21所述的图形作图方法，其特征在于，接深度信息排序后各图形按排序次序选取，按照图像信息判断属于所选图形的多边形绘制区域是否包含在属于次序更高的图形的多边形绘制区域内，从图形表中删除经判断是属于包含情形的图形，并且当发出了对经判断不属包含情形的图形的各象素进行绘制的命令时，根据图像信息进行图形各象素的绘制。
23.一种图形绘制设备，其特征在于，所述图形绘制设备包含：存贮与二维图形有关的图形数据和指示各象素是否已经作出的控制数据的数据存储部件；根据与一系列多边形图形对应的象素组图像信息从数据存储部件作出指定图形数据和控制数据的数据提取部件；图形数据生成单元，当由数据提取单元提取的控制数据指示象素绘制未完成时它将按图像信息生成新图形而当控制数据指示象素作图完成时它将不生成新图形的图形数据生成部件；提取由图形数据生成单元根据数据存储单元指定的象素生成的图形数据的作图单元；以及提供表示用于在数据存贮单元内控制数据之间的作出单元已经作好的象素控制数据的象素绘制是否完成的控制数据提供单元。
24.一种如权利要求23所述的图形提取设备，其特征在于，图形绘制设备还包括：存贮包含对应于一系列深度不同的多边形图形的象素组图像信息的图形表的图形表存贮单元以及按各图形深度信息对图形表面存贮单元内存贮的图形表中图形组进行排序的排序单元；另外，所述的数据提取单元根据与经排序单元排序的图形有关的图像信息从所述的数据存贮单元提取指定的图形数据和控制数据。
25.一种如权利要求24所述的图形绘制装置，其特征在于，图形绘制设备进一步包括根据图像信息判断属于由排序单元排序的图形的多边形绘制区域是否包括在属于更高次排序图形的多边形绘制区域内的区域判断单元以及从图形表中删除经区域判断单元判断属包含情形的图形；另外，所述的图形数据生成单元根据图像信息生成与经用于每个象素的区域判断单元判断不属于包含情形的图形有关的图形数据。
26.一种如权利要求25所述的图形绘画设备，其特征在于，图形绘制设备还包括分别提供用于属于经排序单元排序的图形的多边形的外接矩形和用于与绘制区域有关的多边形的内接矩形的矩形提供单元，另外，所述的区域判断单元判断与对由矩形提供单元提供的矩形之间排序的组内图形有关的外接矩形是否被属于排序度更高的图形的内接矩形隐藏。
27.一种如权利要求25所述的图形提取设备，其特征在于，图形绘制设备还包括分别提供用于属经排序单元排序的图形的图形组的外接矩形和用于与绘制区域有关的图形组的内接矩形的矩形提供单元，另外，所述的区域判断单元判断与对由矩形提供单元提供的矩形之间排序的组内图形有关的外接矩形是否被属于排序度更高的图形的内接矩形隐藏。
28.一种图形绘制设备，其特征在于，图形绘制设备包括：存贮与二维图形有关的图形数据相指示各象素是否已作好的控制数据的数据存储部件；根据包含对应于具有不同深度的多边形图形的象素组图像信息的图形表提供用于属于与绘制区域有关的图形表的图形的外接矩形的矩形提供部件；判断由矩形提供部件提供的各外接矩形是否属于更高次作出的外接矩形的区域判断部件；生成每个象素与经区域判断部件判断处于不属于状态的图形有关的图形数据的数据生成部件；以及由图形数据生成部件根据由数据存贮部件指定的象素生成的图形数据绘制的绘制单元。
29.一种如权利要求28所述的图形绘制设备，其特征在于，图形绘制设备还包括：生成每个象素与经区域判断部件判断处于不属于状态的图形有关的图形数据的第一图形生成部件；数据提取部件，该部件在当所述的区域判断单元判断处于属于情形时，它根据图形信息提取由所述数据存贮部件指定的图形数据和控制数据；第二图形数据生成部件，该部件在当由所述数据提取单元提取的控制数据指示绘制未完成时，根据图形表中图像信息生成新的图形数据，当由所述数据提取单元提取的控制数据指示绘制已完成时，不生成新图形数据；由各图形数据生成单元根据数据存贮单元指定的象素的图形数据进行绘制的绘制部件；以及提供指示用于由数据存贮部件的控制数据之间的绘制部件作出的象素的控制数据的绘制完成的数据的控制数据提供部件。
30.一种包含多个处理器、连接所述处理器总线、所述总线控制部件的图像处理系统，总线控制部件对所述总线和经所述总线控制单元访问的存储器进行调节，其特征在于，至少有一个所述处理器包括一个在使用时限定总线宽度的部分，并且所述总线控制部件包含允许所述多个处理器同时访问所述存储器的控制功能。
31.一种如权利要求30所述的图像处理系统，其特征在于，所述的存储器由多个模块组成，在所述存储器与所述处理器之间的连接中，所有的地址线是公用的，数据线是分开的而控制线至少有一条是分开的。
32.一种如权利要求31所述的图像处理系统，其特征在于，在所述多个模块中至少有两个模块包括设置不同行地址的部分。
33.一种如权利要求31所述的图像处理系统，其特征在于，在所述多个模块中至少有两个模块包括设置不同行地址的部分，并且所述部分还包括在发送行地址时对至少一个模块的芯片使能信号取反的那一部分。
34.一种如权利要求30所述的图像处理系统，其特征在于，所述的总线用位宽限制部分在至少一个经软件对用于各处理器的使用位范围进行设定的处理器上实现。
35.一种如权利要求30所述的图像处理系统，其特征在于，至少一个处理器的启动为停止命令是给来自另一个处理器的寄存器的访问完成的。
36.一种如权利要求30所述的图像处理系统，其特征在于，至少有一个处理器的处理能力超过100MIPS。
37.一种如权利要求30所述的图像处理系统，其特征在于，至少有一个处理器是RISC型的。
38.一种如权利要求30所述的图像处理系统，其特征在于，所述的存储器是同步DRAM。
39.一种图像处理系统，其特征在于，所述的图像处理系统包括：
光探测部件；
将由所述光探测部件读取的信息转换为多值数字数据的转换部件；
借助预先输入数据校正多值数字数据的校正处理部件；
存贮参考数据的第一存储器；
将来自所述校正处理部件的输出编为二进制值的编码部件；
将二进制编码结果转换为编码数据的编码处理单元；
存贮来自所述编码处理单元的参考数据的第二存储器；
存贮编码数据的第三存储器；
将编码数据转换为传送信号的通信处理单元；
存贮来自所述通信处理单元的参考数据的第四存储器；
完成系统控制的CPU；以及
主存，其中所述的第一、第二、第三和第四存储器映射到所述主存的公用存储地址上。
40.一种如权利要求39所述的图像处理系统，其特征在于，所述的第一、第二、第三和第四存储器与公用存储器总线连接。
41.一种图像处理系统，其特征在于，包括将来自通信线的接收信号转换为编码数据的通信处理部件，存贮来自所述通信处理部件的参考数据的第一存储器，存贮编码数据的第二存储器、将编码数据转换为输出数据的译码处理部件、存贮来自译码处理单元的参考数据的第三存储器，完成系统控制的CPU以及主存，另外，所述的第一、第二和第三存储器映射到所述主存的公用存储地址上。
42.一种如权利要求41所述的图像处理系统，其特征在于，第一、第二和第三存储器与公用存储器总线连接。
43.一种图像处理系统，包括：光检测部件；将由所述光探测部件读取的信号转换为多值数字数据的转换部件；借助预先输入数据校正多值数字数据的校正处理部件；存贮参考数据的第一存储器；将来自所述校正处理单元的输出编为二进制值的编码部件；存储来自所述编码处理部件的参考数据的第二存储器；存贮编码数据的第三存储器；将编码数据转换为传送信号的第一信号处理部件；存储来自所述第一通信处理部件的第四存储器；将来自通信线的接收信号转换为编码数据的第二通信处理部件；存贮来自所述第二通信处理部件的参考数据的第五存储器；将编码数据转换为输出数据的译码处理部件；存贮来自所述译码处理部件的参考数据的第六存储器；完成系统控制的CPU以及主存，其特征在于，所述的第一、第二、第三、第四、第五和第六存储器映射到所述内存的公用存储地址上。
44.一种如权利要求43所述的图像处理系统，其特征在于，所述的第一、第二、第三、第四、第五和第六存储器与公用存储器总线相连。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853487A (zh) * 1999-01-15 2010-10-06 英特尔公司 使用三维流水线伸拉位闪的方法和装置
CN102306371A (zh) * 2011-07-14 2012-01-04 华中科技大学 一种分层并行的模块化序列图像实时处理装置
CN102413265A (zh) * 2004-06-10 2012-04-11 佳能株式会社 图像处理装置及其控制方法
CN1460943B (zh) * 2002-04-24 2012-06-27 夏普公司 图像处理设备
CN101968955B (zh) * 2009-07-28 2012-08-22 慧帝科技(深圳)有限公司 图像处理系统及其图像处理方法
CN104094348A (zh) * 2012-02-02 2014-10-08 三菱电机株式会社 显示装置
CN105913386A (zh) * 2008-03-12 2016-08-31 皇家飞利浦电子股份有限公司 实时数字图像处理体系结构
CN106708434A (zh) * 2016-12-12 2017-05-24 中国航空工业集团公司西安航空计算技术研究所 一种面向GPU像素流的自适应Cache写分配方法
CN110444148A (zh) * 2019-07-30 2019-11-12 广州健飞通信有限公司 基于256级灰度led显示屏幕的fpga实现方法、装置及计算机可读存储介质

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW304254B (zh) * 1994-07-08 1997-05-01 Hitachi Ltd
US6786420B1 (en) 1997-07-15 2004-09-07 Silverbrook Research Pty. Ltd. Data distribution mechanism in the form of ink dots on cards
US5940090A (en) * 1997-05-07 1999-08-17 Cirrus Logic, Inc. Method and apparatus for internally caching the minimum and maximum XY pixel address values in a graphics subsystem
US6618117B2 (en) 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
US6624848B1 (en) * 1997-07-15 2003-09-23 Silverbrook Research Pty Ltd Cascading image modification using multiple digital cameras incorporating image processing
US7110024B1 (en) 1997-07-15 2006-09-19 Silverbrook Research Pty Ltd Digital camera system having motion deblurring means
US7551201B2 (en) 1997-07-15 2009-06-23 Silverbrook Research Pty Ltd Image capture and processing device for a print on demand digital camera system
US6690419B1 (en) 1997-07-15 2004-02-10 Silverbrook Research Pty Ltd Utilising eye detection methods for image processing in a digital image camera
US6879341B1 (en) 1997-07-15 2005-04-12 Silverbrook Research Pty Ltd Digital camera system containing a VLIW vector processor
GB9715005D0 (en) * 1997-07-17 1997-09-24 Philips Electronics Nv Graphic image texture generation
US6232986B1 (en) * 1997-08-12 2001-05-15 Ricoh Company, Ltd. Three-dimensional graphics processing apparatus
US6141020A (en) * 1997-11-12 2000-10-31 S3 Incorporated Opposing directional fill calculators in a graphics processor
JP3179392B2 (ja) 1997-11-17 2001-06-25 日本電気アイシーマイコンシステム株式会社 画像処理装置及び画像処理方法
US6028607A (en) * 1998-01-15 2000-02-22 Sun Microsystems, Inc. Method of producing a sequence of triangles from a vertex raster with and without half resolution edges while decompressing a compressed geometry stream
JP3008943B1 (ja) * 1998-08-18 2000-02-14 富士ゼロックス株式会社 画像処理装置および画像処理方法
US6614449B1 (en) * 1998-08-28 2003-09-02 Ati International Srl Method and apparatus for video graphics antialiasing using a single sample frame buffer and associated sample memory
WO2000014683A1 (fr) * 1998-09-07 2000-03-16 Mitsubishi Denki Kabushiki Kaisha Circuit integre a semi-conducteurs
US6608625B1 (en) * 1998-10-14 2003-08-19 Hitachi, Ltd. Three dimensional graphic processor
US6347344B1 (en) * 1998-10-14 2002-02-12 Hitachi, Ltd. Integrated multimedia system with local processor, data transfer switch, processing modules, fixed functional unit, data streamer, interface unit and multiplexer, all integrated on multimedia processor
US6504543B1 (en) * 1999-01-06 2003-01-07 Matsushita Electric Industrial Co., Ltd. Polygon drawing method and polygon drawing apparatus
US6950459B1 (en) * 1999-01-08 2005-09-27 Panasonic Communications Co., Ltd. Activation of multiple xDSL modems with half duplex and full duplex procedures
US6466229B1 (en) * 1999-01-26 2002-10-15 Fuji Xerox Co., Ltd. Graphics processing apparatus and graphics processing method
US6762761B2 (en) * 1999-03-31 2004-07-13 International Business Machines Corporation Method and system for graphics rendering using hardware-event-triggered execution of captured graphics hardware instructions
US6795072B1 (en) * 1999-08-12 2004-09-21 Broadcom Corporation Method and system for rendering macropixels in a graphical image
US6654022B1 (en) * 1999-09-30 2003-11-25 International Business Machines Corporation Method and apparatus for lookahead generation in cached computer graphics system
JP3753584B2 (ja) * 2000-02-15 2006-03-08 富士通株式会社 画像処理装置
US6819321B1 (en) * 2000-03-31 2004-11-16 Intel Corporation Method and apparatus for processing 2D operations in a tiled graphics architecture
US20050052459A1 (en) * 2000-06-07 2005-03-10 Lewis Michael C. Method and system for rendering macropixels in a graphical image
US6963347B1 (en) * 2000-08-04 2005-11-08 Ati International, Srl Vertex data processing with multiple threads of execution
JP2002116905A (ja) * 2000-10-06 2002-04-19 Matsushita Electric Ind Co Ltd 情報処理装置
US6995770B2 (en) * 2002-08-22 2006-02-07 International Business Machines Corporation Command list controller for controlling hardware based on an instruction received from a central processing unit
US6792948B2 (en) 2003-01-22 2004-09-21 Archibald I. J. Brain Laryngeal mask airway device with airway tube having flattened outer circumference and elliptical inner airway passage
US20050062760A1 (en) * 2003-07-09 2005-03-24 Twede Roger S. Frame buffer for non-DMA display
US20050245238A1 (en) * 2004-04-28 2005-11-03 Cheng Nai-Sheng Method of function execution to reduce the memory usage in a wireless system
US8416242B1 (en) 2004-05-14 2013-04-09 Nvidia Corporation Method and system for interpolating level-of-detail in graphics processors
US7724263B2 (en) * 2004-05-14 2010-05-25 Nvidia Corporation System and method for a universal data write unit in a 3-D graphics pipeline including generic cache memories
US20060007234A1 (en) * 2004-05-14 2006-01-12 Hutchins Edward A Coincident graphics pixel scoreboard tracking system and method
US7079156B1 (en) * 2004-05-14 2006-07-18 Nvidia Corporation Method and system for implementing multiple high precision and low precision interpolators for a graphics pipeline
US8860722B2 (en) * 2004-05-14 2014-10-14 Nvidia Corporation Early Z scoreboard tracking system and method
US7868902B1 (en) 2004-05-14 2011-01-11 Nvidia Corporation System and method for pixel data row forwarding in a 3-D graphics pipeline
US8687010B1 (en) 2004-05-14 2014-04-01 Nvidia Corporation Arbitrary size texture palettes for use in graphics systems
US8411105B1 (en) 2004-05-14 2013-04-02 Nvidia Corporation Method and system for computing pixel parameters
US8711155B2 (en) * 2004-05-14 2014-04-29 Nvidia Corporation Early kill removal graphics processing system and method
US8743142B1 (en) 2004-05-14 2014-06-03 Nvidia Corporation Unified data fetch graphics processing system and method
US8736620B2 (en) 2004-05-14 2014-05-27 Nvidia Corporation Kill bit graphics processing system and method
US8736628B1 (en) 2004-05-14 2014-05-27 Nvidia Corporation Single thread graphics processing system and method
US8432394B1 (en) 2004-05-14 2013-04-30 Nvidia Corporation Method and system for implementing clamped z value interpolation in a raster stage of a graphics pipeline
WO2006111893A1 (en) * 2005-04-19 2006-10-26 Koninklijke Philips Electronics N.V. Depth perception
US20070052704A1 (en) * 2005-09-08 2007-03-08 Arm Limited 3D graphics image formation
US8537168B1 (en) 2006-11-02 2013-09-17 Nvidia Corporation Method and system for deferred coverage mask generation in a raster stage
US9965886B2 (en) * 2006-12-04 2018-05-08 Arm Norway As Method of and apparatus for processing graphics
US8441497B1 (en) 2007-08-07 2013-05-14 Nvidia Corporation Interpolation of vertex attributes in a graphics processor
JP5034806B2 (ja) * 2007-09-13 2012-09-26 富士通セミコンダクター株式会社 図形描画装置、図形描画方法、図形描画プログラム、および該プログラムを記録した記録媒体
JP4935616B2 (ja) * 2007-10-19 2012-05-23 ソニー株式会社 画像表示制御装置、その制御方法およびプログラム
US20130027416A1 (en) * 2011-07-25 2013-01-31 Karthikeyan Vaithianathan Gather method and apparatus for media processing accelerators
US9251554B2 (en) 2012-12-26 2016-02-02 Analog Devices, Inc. Block-based signal processing
JP2021068367A (ja) * 2019-10-28 2021-04-30 ルネサスエレクトロニクス株式会社 画像処理装置及び画像処理方法
US11017265B1 (en) * 2020-01-29 2021-05-25 ReportsNow, Inc. Systems, methods, and devices for image processing
US20220301096A1 (en) * 2021-03-18 2022-09-22 Samsung Electronics Co., Ltd. Method and apparatus for isolating 3d draw calls for selective upscaling
US11158031B1 (en) 2021-05-24 2021-10-26 ReportsNow, Inc. Systems, methods, and devices for image processing

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4303986A (en) 1979-01-09 1981-12-01 Hakan Lans Data processing system and apparatus for color graphics display
US4303896A (en) * 1980-05-21 1981-12-01 The Babcock & Wilcox Company Wide range data cable equalizer
US4648035A (en) * 1982-12-06 1987-03-03 Digital Equipment Corporation Address conversion unit for multiprocessor system
JPS60227292A (ja) 1984-04-26 1985-11-12 三菱電機株式会社 高速フレームバッファメモリ装置
US4604683A (en) * 1984-12-10 1986-08-05 Advanced Computer Communications Communication controller using multiported random access memory
JPH07123280B2 (ja) * 1985-05-15 1995-12-25 株式会社日立製作所 画像信号処理装置
US4818932A (en) * 1986-09-25 1989-04-04 Tektronix, Inc. Concurrent memory access system
CA1309198C (en) * 1987-12-10 1992-10-20 Carlo J. Evangelisti Parallel rendering of smoothly shaded color triangles with anti-aliased edges for a three dimensional color display
US5136664A (en) * 1988-02-23 1992-08-04 Bersack Bret B Pixel rendering
GB2223384B (en) * 1988-07-14 1992-05-06 Daikin Ind Ltd Method and apparatus for applying shadowing operation to figures to be drawn for displaying on crt-display
US5043874A (en) * 1989-02-03 1991-08-27 Digital Equipment Corporation Memory configuration for use with means for interfacing a system control unit for a multi-processor system with the system main memory
JPH0760465B2 (ja) * 1989-10-23 1995-06-28 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 凹ポリゴン描出方法及びプロセツサ
US6070003A (en) * 1989-11-17 2000-05-30 Texas Instruments Incorporated System and method of memory access in apparatus having plural processors and plural memories
JPH03216775A (ja) 1990-01-22 1991-09-24 Sharp Corp スタガ格子配列型メモリの直線描画におけるアクセス方法
US5251296A (en) * 1990-03-16 1993-10-05 Hewlett-Packard Company Methods and apparatus for generating arbitrarily addressed, arbitrarily shaped tiles in computer graphics systems
US5329616A (en) * 1990-08-16 1994-07-12 Canon Kabushiki Kaisha Compressed image stores for high resolution computer graphics
JPH04107056A (ja) 1990-08-27 1992-04-08 Canon Inc 画像記録装置
US5237567A (en) * 1990-10-31 1993-08-17 Control Data Systems, Inc. Processor communication bus
EP0506482B1 (en) * 1991-03-29 1998-11-25 Canon Kabushiki Kaisha Image processing
JP3992757B2 (ja) * 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
US5384861A (en) * 1991-06-24 1995-01-24 Picker International, Inc. Multi-parameter image display with real time interpolation
JPH0589251A (ja) * 1991-07-12 1993-04-09 Sony Corp 画像の描画装置
US5307180A (en) * 1991-12-18 1994-04-26 Xerox Corporation Method and apparatus for controlling the processing of digital image signals
US5164916A (en) * 1992-03-31 1992-11-17 Digital Equipment Corporation High-density double-sided multi-string memory module with resistor for insertion detection
US5412788A (en) * 1992-04-16 1995-05-02 Digital Equipment Corporation Memory bank management and arbitration in multiprocessor computer system
GB2267203B (en) * 1992-05-15 1997-03-19 Fujitsu Ltd Three-dimensional graphics drawing apparatus, and a memory apparatus to be used in texture mapping
JPH087799B2 (ja) * 1992-06-19 1996-01-29 インターナショナル・ビジネス・マシーンズ・コーポレイション データ視覚化装置および方法
US5446836A (en) * 1992-10-30 1995-08-29 Seiko Epson Corporation Polygon rasterization
US5325485A (en) * 1992-10-30 1994-06-28 International Business Machines Corporation Method and apparatus for displaying primitives processed by a parallel processor system in a sequential order
JP3216931B2 (ja) * 1993-01-13 2001-10-09 日本電気株式会社 バスサイジングを有するマイクロプロセッサ
GB9303009D0 (en) * 1993-02-15 1993-03-31 Canon Res Ct Europe Ltd Processing image data
US5509110A (en) * 1993-04-26 1996-04-16 Loral Aerospace Corporation Method for tree-structured hierarchical occlusion in image generators
US5613048A (en) * 1993-08-03 1997-03-18 Apple Computer, Inc. Three-dimensional image synthesis using view interpolation
US5596686A (en) * 1994-04-21 1997-01-21 Silicon Engines, Inc. Method and apparatus for simultaneous parallel query graphics rendering Z-coordinate buffer
US5619627A (en) * 1994-05-03 1997-04-08 Loral Aerospace Corp. Multiple-level occulting using a mask buffer
TW304254B (zh) * 1994-07-08 1997-05-01 Hitachi Ltd

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853487A (zh) * 1999-01-15 2010-10-06 英特尔公司 使用三维流水线伸拉位闪的方法和装置
CN1460943B (zh) * 2002-04-24 2012-06-27 夏普公司 图像处理设备
CN102413265B (zh) * 2004-06-10 2015-09-16 佳能株式会社 图像处理装置及其控制方法
CN102413265A (zh) * 2004-06-10 2012-04-11 佳能株式会社 图像处理装置及其控制方法
CN105913386A (zh) * 2008-03-12 2016-08-31 皇家飞利浦电子股份有限公司 实时数字图像处理体系结构
CN105913386B (zh) * 2008-03-12 2020-03-10 皇家飞利浦电子股份有限公司 实时数字图像处理体系结构
CN101968955B (zh) * 2009-07-28 2012-08-22 慧帝科技(深圳)有限公司 图像处理系统及其图像处理方法
CN102306371B (zh) * 2011-07-14 2013-09-18 华中科技大学 一种分层并行的模块化序列图像实时处理装置
CN102306371A (zh) * 2011-07-14 2012-01-04 华中科技大学 一种分层并行的模块化序列图像实时处理装置
CN104094348A (zh) * 2012-02-02 2014-10-08 三菱电机株式会社 显示装置
CN104094348B (zh) * 2012-02-02 2016-04-27 三菱电机株式会社 显示装置
CN106708434A (zh) * 2016-12-12 2017-05-24 中国航空工业集团公司西安航空计算技术研究所 一种面向GPU像素流的自适应Cache写分配方法
CN106708434B (zh) * 2016-12-12 2020-04-07 中国航空工业集团公司西安航空计算技术研究所 一种面向GPU像素流的自适应Cache写分配方法
CN110444148A (zh) * 2019-07-30 2019-11-12 广州健飞通信有限公司 基于256级灰度led显示屏幕的fpga实现方法、装置及计算机可读存储介质

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