CN1117644A

CN1117644A - 减小非易失性存储单元中的应力

Info

Publication number: CN1117644A
Application number: CN95100271A
Authority: CN
Inventors: 乔治·斯马兰多; 史蒂文J·舒曼; 武重庆
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1994-01-19
Filing date: 1995-01-19
Publication date: 1996-02-28
Anticipated expiration: 2015-01-19
Also published as: DE69517060T2; TW281763B; EP0664544A3; DE69517060D1; EP0664544B1; JP2005228475A; KR950034268A; US5434815A; KR100285219B1; EP0664544A2; JPH07254295A; CN1039172C

Abstract

本发明通过在字线控制下有选择地对读出线加偏压而减小应力。把字线连至一反相器件再连至一晶体管，该晶体管用于把存储单元中的可变阈值可编程晶体管的栅极接地。字线去电与读出线去电同步。在去电时，特定存储单元的读出放大器与主锁存电路断开，主锁存电路又连至从锁存电路，用以把读出放大器的输出加至一输入/输出缓冲器，以在读操作时保存已读出的数据。本发明还可在对读出线和可变阈值可编程晶体管进行擦除操作时减小字线电压。

Description

减小非易失性存储单元中的应力

本发明涉及减小非易失性半导体存储器中应力的方法。

非易失性存储器件(诸如电可编程序与紫外线可擦只读存储器(EPROMs)以及电可擦与可编程序只读存储器(EEPROMs))包括存储单元的芯阵列，而每个存储单元包括一可变阀值晶体管。改变导通电压阀值可对这些晶体管进行编程。

图1示出一种按照现有技术包括存储单元11的存储器阵列10的一部分，每个存储单元本身又包括一对晶体管，第一个晶体管是一个选择晶体管11a，而第二个晶体管是一个可变阀值晶体管11b。按照现有技术的一种方案，选择晶体管11a是N沟道增强型晶体管，而可变阀值晶体管11b是N沟道先天型(native)晶体管。现在，在现有技术中还有其他类型的存储元件11，它们包括了大量的晶体管。

示于图1的存储单元11通过如图所示的位线12、读出线13、字线19而互连。特别地，把N沟道增强型选择晶体管11a的漏极连至靠近的位线12。把选择晶体管11a的栅极以及可变阀值晶体管11b将分别与靠近的字线19和读出线13相连。

图2示出现有技术的非易失性存储器20的结构，图中包括了从图1的存储单元阵列中选出的一部分。在图2中，存储单元11仍然包括一对晶体管，它们分别是选择晶体管11a和可变阀值晶体管11b。如同前面那样，由于选择晶体管和可变阀值晶体管(11a和11b)是N沟道的，把选择晶体管11a的漏极连至位线12，而把选择晶体管和可变阀值晶体管(11a和11b)的栅极分别连至字线19和读出线13。字线19由字线译码器22驱动，该译码器22受控制信号PWRUP(加电)控制，已编好程序识别该信号。

此外，在图2的现有技术中还示出读选择晶体管24，它被连至读选择线26。当读操作有效时，接通读选择晶体管24，把位线12在电气上连至数据总线27，该总线又连至一读出放大器(sense ampli-fier)29。位线又通过一程序选择晶体管32连至位锁存器30，该程序选择晶体管的栅极由程序选择线34来控制。按照现有技术的一种典型结构，读选择晶体管是一N沟道增强型晶体管，而程序选择晶体管32是一N沟道增强型晶体管。

按照现有技术，把图2的字线19连至字线锁存器32，该锁存器由字线电压源44供给一字线偏压VWL。字线锁存器42包括字线锁存晶体管46和48。把字线锁存晶体管46和48的源极连至字线电压源44的正电压端。把字线锁存晶体管46和48各自的栅极连至另一个晶体管的漏极。换句话说，把字线锁存晶体管46的栅极连至字线锁存晶体管48的漏极，而把字线锁存晶体管48的栅极连至字线锁存晶体管46的漏极。字线锁存器42还包括一个N沟道增强型的字线锁存晶体管50，把该晶体管的栅极连至字线19以及字线锁存晶体管46的漏极。把字线锁存晶体管50的漏极连至字线锁存晶体管46的栅极和字线锁存晶体管48的漏极。

把现有技术图2中的读出线13进一步连至第一和第二参照通路晶体管35和40各自的源极，这两个晶体管都是N沟道增强型器件。把第一和第二参照通路晶体管35和40的各自的漏极连至第一和第二参考电压源(36和38)的各自的正端。把第一和第二参照通路晶体管35和40的栅极分别连至字线19以及字线锁存器42的输出端。

按照现有技术，当对图2的电路进行读操作时，把位线12连至读出放大器29并且对被选择的位线、读出线和字线12、13和19加上适当的偏压，来询问存储单元11的导通状态。如果存储单元选择晶体管11a被接通，而加至读出线13的偏压超过了可变阀值晶体管11b的阀值，则将从位线12经过存储单元11而流至地，而读出放大器29将检测得一根据习惯定义的“低”(电平)状态。与此相反，如果加至读出线13的偏压没有超过可变阀值晶体管11b的阀值，就没有电流流经存储单元11，而读出放大器29将检测得一“高”(电平)状态。

这样，特定存储单元11的低电平或高电平状态与可变阀值晶体管11b的低阀值或高阀值相对应。不管被选择的存储单元11在读操作中的导通状态如何，都对各端(即位线12、读出线13和字线19)加上特定的偏压。这些偏压一方面具有为检测存储单元11的导通状态提供必需的激励这一需要的作用，同时这些偏压也有扰乱可变阀值晶体管11b编程的状态这一不需要的作用。令人遗憾的是各个偏压的这一有害作用会随时间而增强，即，施加特定偏压的时间越长，晶体管11b已编程的阈值就越容易被扰乱。这样，加至存储单元11的偏压起着不需要的应力电压的作用。

在编程操作中，加至存储单元11各端的偏压要比在读操作时加的那些偏压高得多。一方面这些高的偏压具有改变可编程序存储单元11的阈值这一需要的作用，另一方面它们也具有在存储单元11中对于各个晶体管施加应力电压这一不需要的作用，它对于长期可靠性方面将产生负面影响。

因此，本发明的一个目的是在半导体存储器阵列的存储单元进行读操作和编程操作时减小应力电压，其做法是缩短各偏压加至存储单元的时间。

本发明进一步的目的是增加非易失性半导体存储器阵列芯存储器的有效工作寿命和可靠性。

在一个非易失性半导体存储器中的上述目的是这样来实现的：采用多个字线驱动参考电压通路器件，用以把一预定的单个偏压有选择地在分布于读出线选定位置处的多个读出线位置上加至读出线，以确保当有字线信号加至参考电压通路器件时就近把偏压加至读出线。把读出线连至读出线锁存器以及读出线接地装置。按照这种结构，读偏压只在确定被选择存储器单元的导通状态所需的时间内才被加上，并且在编程操作时，通常所加的高电平偏压中之一也被消除了。

读偏置控制是由施加读偏压与地址变更同步来实现的。按照本技术，随着从一个芯存储器单元至另一个芯存储器单元的地址变更，字线偏置信号只在一段有限的时间内加上。再者，只有在字线有效时，才加上读出线偏压。藉助于采用字线驱动参考电压通路器件，以及把自译码锁存器和读出线接地器件连至读出线，可以达到读出线偏置与字线偏置的同步，这些字线驱动参考电压通路器件与参考偏压源相连，并且分布在读出线上。读出线接地器件由字线锁存器驱动。

当进行读操作时，与被选择存储器单元相应的位线通过打开读选择晶体管而与读出放大器相连。相应于特殊存储器单元的字线由字线译码器选择。最后，把读出线通过一个字线驱动参考电压通过晶体管而连至它的参考偏压。所有共用被选择字线和读出线的存储器单元将在单元的选择晶体管和可变阈值晶体管的栅极处看到相同的偏压，而只有当被一读选择晶体管选择时才进行位线驱动。在共用一条位线的单元中，只有一个具有被选择字线的那个单元才在它的可变阈值晶体管上看到一漏极偏压。而所有共用未被选择字线的那些单元的选择晶体管和可变阈值晶体管栅极都被偏置在零伏。通过在地址变更检测(ATD)后同步地加上偏压，然后在存储了读出结果后再把偏压去除，可以减小被选择单元的应力。因为这一方法需要把读出线偏压从零切换至VREF，用于把参考偏置电压连至读出线的通路晶体管的个数以及在读出线上的实际布局要与已确定的切换速度目标值相适应，其做法是在读出线的整个长度上分布多个参考电压通路晶体管。

在进行擦除操作时，与被选择存储器单元相关的字线、参考电压供给以及字线锁存器电压供给都被设置在相同的电位上。然而，读出线锁存电压供给被设置在很高的电压电平上。因此，为了完成擦除，在读出线上的电压电平很高，而在擦除时把加至被选择存储器单元的选择晶体管的电压电平设置在很低的应力电压电平上。此外，加至参考电压通路晶体管的电压，不管该晶体管是否被选择，都要比为进行擦除操作而加至读出线的很高电平的电压低很多。

图1示出按照现有技术的一种非易失性半导体存储器芯的结构，它包括一些双晶体管单元。

图2示出按照现有技术的一种非易失性半导体存储器的结构，它包括一个读出放大器。

图3示出按照本发明的一种非易失性半导体存储器的结构，它包括体现本发明创造性的由字线驱动的各个参考电压通路器件以及体现本发明创造性的一个读出线锁存器以及读出线接地器件。

图4是用于锁存已读出数据的一种电路结构，这种读出数据是与ATD控制的读出放大器和被选择字线加电有关的。

图5是与本发明有关的用于产生去电和控制信号的电路。

图6是完成图7所述过程所需的加电、去电以及控制信号的时序图。

图7是描述按照本发明的加电和去电过程细节的流程图。

图3示出按照本发明的一种非易失性存储器的结构。所示的存储单元11包括一对晶体管，它们分别是选择晶体管11a和可变阈值晶体管11b。可变阈值晶体管11b的存储状态为“高”(电平)或“低”(电平)。这个存储状态被认为是读操作时被读出的数据或编程操作时被编程的数据。

由于选择晶体管和可变阈值晶体管(11a和11b)是N沟道型的，因此把选择晶体管11a的漏极(或输出连接点)连至位线12，而把选择晶体管和可变阈值晶体管(11a和11b)各自的栅极分别连至字线19和读出线13。字线19由字线译码器22驱动，译码器22受控制信号PWRUP控制，已编好程序来识别该信号。这里，为方便起见，各个晶体管的栅极、源极和漏极分别称为控制连接点、输入连接点和输出连接点。

在图3中还示出读选择晶体管24，把它的栅极连至读选择线26。当读操作有效时，接通读选择晶体管24，把位线12在电气上连至数据总线27，该总线与读出放大器29相连。把位线12进一步连至位锁存器30，该锁存器受程序选择线34的控制，而该线连至程序选择晶体管32的栅极。按照现有技术的一种典型结构，读选择晶体管24是N沟道增强型晶体管，而程序选择晶体管32是N沟道增强型晶体管。

把图3的字线19连至字线锁存器42，该锁存器由字线电压源44提供字线偏压VWL。字线锁存器42包括字线锁存晶体管46和48。把字线锁存晶体管46和48的源极都连至字线电压源44的正电压端。把字线锁存晶体管46和48的各自的栅极与另一个晶体管的漏极相连。换句话说，把字线锁存晶体管46的栅极连至字线锁存晶体管48的漏极，而把字线锁存晶体管48的栅极连至字线锁存晶体管46的漏极。字线锁存器42还包括一N沟道增强型的字线锁存晶体管50，把该晶体管的栅极连至字线19以及字线锁存晶体管46的漏极。把字线锁存晶体管50的漏极连至接地晶体管70的漏极。

把图3的读出线13连至读出线锁存器52，该锁存器由读出线电压源54提供读出线偏压VSL。读出线锁存器52包括读出线锁存晶体管56和58。把读出线锁存晶体管的源极都连至读出线电压源54的正电压端。把读出线锁存晶体管56和58各自的栅极连至另一个晶体管的漏极。换句话说，把读出线锁存晶体管56的栅极连至读出线锁存晶体管58的漏极，而把读出线锁存晶体管58的栅极连至读出线锁存晶体管56的漏极。读出线锁存器52还包括一个N沟道增强型的读出线锁存晶体管60，把该晶体管的栅极连至读出线13、读出线锁存晶体管56的漏极以及接地晶体管70的漏极。

读出线锁存晶体管60的漏极与读出线锁存晶体管56的栅极相连，当进行读操作并加电时，相应于存储单元11的位线12通过使读选择晶体管打开而被连至读出放大器29。字线19由字线译码器22选择。最后，把读出线13通过一个或数个诸如65和66的字线驱动参考电压通路晶体管而连至参考偏压62。在读操作的这一时刻，把读出线锁存电压源54(VSL)设置为VREF；把字线锁存电压源44(VWL)设置为V_cc。当然，把参考偏压62也设置为VREF。因此，加至存储单元11的偏压如下：位线12被读出放大器29钳位至相当低的电压。这一相当低的电压大体上是虚地或者幅度约为2伏。此外，把字线19设置为V_cc，按照较佳实施例，V_cc的值最好是5伏。最后，把读出线13设置为VREF，该值是用以确定可变阈值晶体管11b的导通状态的偏压。按照较佳的实施例，VREF大约是2伏。再者，字线锁存器42的输出为低电平，确保接地晶体管70被关断而不导通。

所有共用被选择字线和读出线的存储单元(它们分别是19和13)，将在它们相关的单元选择晶体管和可变阈值晶体管的栅极上看到相同的偏压，但只有一个相关的读选择晶体管被选择时，它们才被相关的位线驱动。在共用一条位线的存储单元中，只有还具有被选择字线的存储单元11将在它的可变阈值晶体管11b上看到漏极偏压。而把所有共用未被选择字线的存储单元的选择晶体管栅极以及可变阈值晶体管的栅极都偏置在零伏。

藉助于与地址变更检测(ATD)同步加上偏压，并在存储了读出操作的结果后去除与去电相随的偏压，可以减小被选择存储器单元11在读操作和加电时的应力。由于这种方法需要把读出线偏压由零切换至VREF，因此要藉助于包括多个分布在读出线13长度上数个位置处的通路晶体管65、66，使得把相关的参考偏压线63或64连至读出线13的通路晶体管65和66的个数和实际布局要与被确定的切换速度目标值相适应。

在擦除操作中，把与被选择存储单元11相关的字线19、参考偏压62以及字线锁存电压供给44都设置在同一电平上。然而，把读出线锁存电压源54设置在很高的电压电平上。因此，为完成擦除而在读出线13上的电压电平很高时，把加至被选择存储器单元11的选择晶体管11a的电压电平设置在低得多的应力电平上。此外，加至参考通路晶体管65和66的电压，不管晶体管是否被选择，都要比为完成擦除操作而加至读出线13的很高的电平低很多。

图4示出了本发明所采用的去电和加电相关联的电路。为了能在读操作时去除加至存储单元的偏压，必须存储读出操作的结果。这可以通过采用主从锁存器结构来实现。在加电之前和在读出时，把主锁存器电路112通过由信号SAL驱动的晶体管118而连至读出放大器29。把从锁存器电路114连至输入/输出电路116以接收来自读出放大器29的信息。用由信号SALD％驱动的晶体管119把从锁存器电路与主锁存器电路112断开。

在允许的读出时间间隔终了时，SAL变低，使主锁存器电路112与读出放大器29断开。随着SAL从高变低，信号SALD％变高，而主锁存电路中的内容被转移至从锁存电路114以及输入/输出电路116。主锁存电路与从锁存电路114之间的连接时间越短越好，即SALD％在短时间内脉冲式升高。随着SALD％由高变低，SAL又变高，而主锁存电路112准备从读出放大器接收新的输入。如果不发生地址变更，则读出放大器29便去电。

采取这种结构有可能在主锁存电路112一旦与读出放大器29断开后就立即开始一个新的读循环，这样就把新的循环叠加在先前的循环上。换句话说，存储器可用于“流水线”(pipe line)方式。

图5是用来产生本发明所需的去电和控制信号的电路。特别地，图中示出接收输入信号ATP的控制电路，该信号加至一包括第一、第二和第三反相器131、132和133的反相器组合(bank)130。ATP信号又被加至NAND(与非)门136。反相器133的输出也提供给NAND门136作为输入。这一电路组合的作用是从NAND门136产生一有限宽度的脉冲输出，其宽度由反相器131、132和133产生的时延确定。如图6的时序图将要指明的，输入信号ATP在发生地址变更时，将在一特定的时刻产生从高到低的跃变。由反相器133到NAND门136的另一个输入在该时刻由于ATP在较早时刻的高电平稳定状态而仍为低电平。NAND门136只有在它的两个输入都是高电平时才输出低电平。因此，当ATP为稳定状态时，NAND门136将为高电平。此外，第三反相器133的输出的稳定状态为低电平，当ATP(即反相器131的输入)跃变至高电平时，第三反相器133将使NAND门136的输出为低电平。

因此起始的ATP跃变到低电平将使NAND门136的输出保持在高电平，并通过反相器131、132和133开始一跃变波动。

在低电平ATP脉冲的持续时间内允许进行适当的读操作。当ATP又变回高电平时，在反相器131输入端跃变至高电平将由NAND门136输出一个预定宽度的低电平脉冲而反映出来。这个脉冲用作RS型锁存器139(它由NAND门140和142构成)的复位信号，并使输出信号SAL产生向低电平的跃变。

输入信号ATP又作为输入而提供给NAND门150，该NAND门又接收SAL信号经过二次反相的输入(并由于经过第一和第二反相器156和157而有延迟)。SAL又与NAND门150的输出一起成为NOR(或非)门154的输入，以产生输出信号SALD％。NOR门154的输出只在ATP和SAL不同步的窄的时间窗内才会是高电平。然而，由图6的时序图所看到的那样，这一不同步的时间间隔将随由第一和第二反相器(156和157)引入的延迟所决定的时间间隔而结束。图5的电路还可产生去电信号PWRDWN，该信号是由NOR门152产生的，以NAND门140和150的输出作为该NOR门的输入。

图6指出了为各自的信号ADDRESS、ATP、SAL、SALD％以及PWRUP产生的脉冲定时，这些信号是由图5所示的电路产生或处理的。如已经指出的，ATP是输入至图5的反相器131的信号。此外，SAL是由NAND门142输出的信号。如图6的时序图所示，输入至反相器131的信号ATP在一特定的时刻t₁由高电平跃变到低电平，接着在时刻t₂又有一向上的跃变，由低电平至高电平。ATP的这些跃变的作用是产生了一SAL的延迟的低电平脉冲，它在t₃至t₆的时刻内保持着低电平。由NOR门154输出的信号SALD％在低电平脉冲信号SAL的时间范围内跃变到高电平，它在由t₄至t₅的时间间隔内升至高电平。

如下面指出的，SAL和SALD％这两个信号有效时，就执行完成图4所示的电路操作所需的存储器中的程序，特别地，在特定的加电动作的末尾以及在准备去电操作中，内部定时脉冲ATP将跃变至高电平状态，如t₂时刻所示。在那个时刻后的时刻t₃，主锁存电路112与读出放大器29断开。这是由信号SAL作用在通路晶体管118的栅极上实现的，该信号使晶体管118关闭(接通)但又不允许有明显的电流流经该晶体管。再者，把主锁存电路112通过关闭(接通)晶体管119而连至从锁存电路114，该晶体管允许来自主锁存器114的输出信号可以加至从锁存电路114的输入端，接着再加至输入/输出缓冲器116。藉助于把主锁存电路112在t₃与读出放大器29断开，而把主锁存电路112在t₄连至从锁存电路114，可在读出操作中完成无噪声读出而无输出切换。再者，在输出切换时完成牢靠的输出数据存储。

本发明的加电和去电过程结合读操作而总结在图7中。特别地，过程从指示起始的椭圆形框160开始。当判定框162判定在芯存储器中有新的地址变更(在采用地址变更检测，或ATD时)，就对读出放大器29和字线19进行加电操作，如方框164所示。加电包括把适当的偏压加至读操作所需的位线、读出线和字线，如上面所讨论的那样。如果没有新的地址变更，就如方框163所示，操作继续进行。特别地，方框163表明读出放大器29和字线19将去电，而将存储在从锁存路114中最后读出的数据。在对读出放大器29和字线19加电后，采用适当的地址并进行译码，进行读出操作并到达一新的存储单元位置，如方框166所示。接着，按照方框167，在主锁存电路112中获得被读出的数据。与方框166和167的动作相并行，如方框165所示，对信号ATD进行初始化或开始工作。在按照步骤167在主锁存电路112中获得数据后，在每个判定框168中来判定ATP是否结束。如果ATP没有结束，则控制继续，重复方框166的动作，对一新的地址加以采用和译码，并开始新的读出操作。另一方面，如果ATP已经完成或结束，则数据被锁存在从锁存路114中，如方框169所示。最后，在去电操作完成后，控制回至图7中的“A”点，再次按方框162检查是否有新的地址变更。

作为完成本方案的结果，包括在完成读出以后与在进行擦除操作时的去电以及字线降低电压的状态，以及与去电对连至芯存储器中可变阈值晶体管的读出线的相关联的作用，可以达到减小芯存储器中应力的有益效果。这一应力减小有利于提高芯存储单元的寿命和可靠性。

Claims

1.一种非易失性半导体存储单元结构，其特征在于，包括：

一存储单元，包括第一和第二存储单元晶体管结构，第二存储单元晶体管结构包括一可变阈值晶体管，每个所述第一和第二存储单元晶体管结构包括各自的输入、输出和控制连接点，而把第一存储单元晶体管结构的输入连接点连至所述第二存储单元晶体管结构的输出连接点；

一字线，把它连至所述第一存储单元晶体管结构的控制连接点，以允许对单元进行选择；

一读出线，把它连至所述第二存储单元晶体管结构的控制连接点；

一位线，把它连至所述第一存储单元晶体管结构的输出连接点，使得能读出所述可变阈值晶体管的存储状态；以及

读出线锁存装置，当对所述存储单元进行擦除操作时，用该装置把一擦除电压电平加至读出线，该电压要比在所述字线上的电压电平高许多，由此来减小在所述字线上的应力电压电平。

2.如权利要求1所述的一种非易失性半导体存储器结构，其特征在于，进一步包括读出锁存装置，用以把被选择电压电平中的一个加至所述读出线，所述被选择的电压电平包括：一供电电压电平、一参考电压以及一擦除电压电平。

3.如权利要求2所述的一种非易失性半导体存储器结构，其特征在于，所述读出锁存装置用于把一电压加在所述读出线上，该电压足以擦除所述可变阈值晶体管。

4.如权利要求1所述的一种非易失性半导体存储器结构，其特征在于，进一步包括把被选择的电压在多个位置上加至读出线的装置，所述电压施加装置包括多个晶体管，把每个晶体管的漏极接在一起连至一电源，把源极接在一起连至所述读出线，而把栅极接在一起连至所述字线。

5.如权利要求4所述的一种非易失性半导体存储器结构，其特征在于，进一步包括使所述读出线接地的装置。

6.如权利要求5所述的一种非易失性半导体存储器结构，其特征在于，所述接地装置由字锁存装置控制。

7.权利要求1所述的一种非易失性半导体存储器结构，其特征在于，进一步包括使所述第二存储单元晶体管结构的控制连接点与所述字线去电同步地接地的装置，从而减小在所述存储器结构中的应力。

8.如权利要求7所述的一种非易失性半导体存储器结构，其特征在于，所述用于接地的装置由所述字线的电压状态来控制。

9.如权利要求1所述的一种非易失性半导体存储器结构，其特征在于，进一步包括一数据锁存结构，该结构与所述读出放大器的输出端相连，用以保护在所述存储单元中找到的数据，所述数据锁存结构用于在所述字线和读出线去电后仍能保持受保护的数据，从而减小了在所述存储器结构中读数据时的应力。

10.如权利要求7所述的一种非易失性半导体存储器结构，其特征在于，所述接地装置包括一个具有控制栅极的晶体管，并通过一反相器件把该晶体管连至字线。

11.如权利要求10所述的一种非易失性半导体存储器结构，其特征在于，采用一反相器来对所述字线的电压状态进行反相。

12.在一种半导体存储器中实行存储单元操作的一种方法，其特征在于，包括下述步骤：

在一个非易失性存储单元中，把一个选择晶体管和一个可变阈值晶体管作串联连接，每个晶体管有一个控制连接点，把每个晶体管各自的控制连接点分别连至字线和读出线，而所述选择晶体管包括一漏极连接点，把该点在电气上连至位线和读出放大器；

分别控制所述读出线和字线的电压状态以确保在字线接收到一去电信号时，所述读出线同步地去电；以及

当存储单元去电时，把所述可变阈值晶体管的控制连接点接地。

13.对于一种非易失性半导体存储器的被选择存储单元进行擦除操作的一种方法，该存储器具有选择电路以及可变阈值晶体管用来存储存储器状态信息，所述选择电路由字线控制，而所述可变阈值晶体管的存储器状态由读出线控制，其特征在于，所述方法包括下述步骤：

把一个擦除电压电平加至读出线，用于擦除所述可变阈值晶体管的存储器状态信息；以及

把一个电压加至所述字线，该电压电平小于所述擦除电压电平，以在擦除操作时限制对于所述字线的应力。

14.一种非易失性半导体存储单元结构，其特征在于，包括：

一非易失性存储单元，该单元包括串联连接的第一和第二存储单元晶体管，第二存储单元晶体管是一可变阈值可编程晶体管，每个所述第一和第二存储单元晶体管都包括各自的输入、输出和控制连接点，把所述第一存储单元晶体管的输出连接点连至一位线，用以读出所述第二存储单元晶体管的存储器状态，而把所述第一存储单元晶体管的输入端连至所述第二存储单元晶体管的输出端；

一字线，把它连至所述第一存储单元晶体管的控制连接点；

一读出线，把它连至所述第二存储单元晶体管的控制连接点；

一参考电压通路晶体管装置，它用于把一预定的偏压加到分布于所述读出线的一些位置上，所述用于施加电压的装置受所述读出线的控制；以及

能使所述读出线和所述第二存储单元晶体管的控制栅极有选择地接地的装置。

15.如权利要求14所述的一种非易失性半导体存储单元结构，其特征在于，进一步包括字线装置，用于在所述字线上设置电压电平，所述字线装置用来使所述读出线与所述字线上的去电信号同步地接地。

16.如权利要求14所述的一种非易失性半导体存储单元结构，其特征在于，进一步包括对所述读出线施加一电压电平的装置，该电压足以擦除所述第二存储单元晶体管的存储器状态。