CN1117645A - 半导体存贮装置 - Google Patents

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Abstract

一种半导体存贮装置，具有：连接于字线WL上的字线驱动用P沟道MOS晶体管(11)，以升压电位Vpp为供给电源的字线选择电路(16)和一起连接于数个字线选择电路(16)，把控制该选择电路(16)用的控制信号的电压变换成升压电位的电平用的电平变换电路(15)。如上构成的本发明，可以减少电平变换回路，减少电流消耗。而且可将电平变换电路从存贮单元分离开来配置，因此能得到不易引起错误动作的半导体存贮装置。

Description

半导体存贮装置
本发明是关于半导体存贮装置的发明，特别是关于选择性地驱动字线的字线选择电路的发明。
随着半导体存贮装置的高集成化，对电源电压Vcc的低压化和读出速度的高速化等的要求高了起来。
图8是已有的字线选择电路的电路图，在这图中，P沟道MOS晶体管的源极供以升压电位。这升压电位是比外部供给的电源电压Vcc更高的电位，通常由升压电位发生电路(图中未示出)使其在芯片内部产生。在N沟道MOS晶体管的源极，供以接地电位。P沟道MOS晶体管的漏极及N沟道MOS晶体管的漏极上连接着接于存贮单元的字线WL。P沟道MOS晶体管的栅极及N沟道MOS晶体管的栅极接在一起，通过电平变换电路，与电源电压Vcc作为电源供给的行译码器连接着。这一行译码器由例如地址信号和预充电信号等控制信号控制，按这一控制信号的信号电平有选择地输出Vcc系的输出信号(H电平是Vcc电平的输出信号)。这一Vcc系输出信号由电平变换电路变换信号电平，变成Vpp系的信号(H电平是Vpp电平的信号)，这变换信号被供给P沟道MOS晶体管的栅被以及N道MOS晶体管的栅极。
这种已有的技术，在字线和Vpp之间使用字线驱动用的P沟道MOS晶体管，这样做是因为电源低压化和字线选择高速化的要求，现有的制品大量使用的字线驱动用N沟道MOS晶体管与分立晶体管组合的推动(ブ-ストラツプ)电路，被用不需要分立晶体管的P沟道MOS晶体管取代。
这样想要用P沟道MOS晶体管时，输入那个栅极的控制信号必须是Vpp系的控制信号(H电平为Vpp系的控制信号)。为什么呢，这是因为用Vcc系的控制信号(H电平为Vcc的控制信号)控制P沟道MOS晶体管时，一旦栅极输入H电平(Vcc)，源电压是Vpp，因此发生了P沟道MOS晶体管不完全截止的不利情况。从而控制P沟道MOS晶体管的栅极的信号必须是Vpp系的控制信号，但是行译码器的输出因为是Vcc系的控制信号。所以有必要将信号电平从Vcc电平变换成Vpp系电平。因此，有必要在行译码器与P沟道晶体管之间设置电平变换电路。
图9是另一种已有的字线电路的电路图。在这一图中，对应电平变换电路的是设置于各字线选择电路中行译码器部份中的、栅极相互交叉耦合连接的P沟道MOS晶体管。
这些已有的技术中存在如下问题。
第一、在每一字线选择电路，有必要设置电平变换电路。因此需要许多电平变换电路。例如，在上述已有的技术中，至少设置与字线数相同的电平变换电路。这产生了招致芯片面积增大及消耗电力增大的问题。
第二、电平变换电路，在其电路构成上易于受噪声的影响。在已技术中，电平变换电路，如上所述，作为字线选择电路的一部分，有形成的必要，因此，在芯片配置上，必须配置于噪声易于发生的存贮单元区域的近旁。但是，随着半导体存贮装置像64MDRAM和256MDRAM那样向高集成化发展，存贮单元产生的噪声给周围电路的影响越来越大，像已有技术那样配置的话，电平变换电路可能会受到存贮单元区域产生的噪声的影响而发生错误动作。
鉴于上述问题的存在，本发明的目的是提供一种半导体存贮装置，其周边电路部份的芯片配置面积可缩小，消费电力减少，不易受噪声的影响，能够稳定地工作。
为解决上述问题，本发明提供一种具有如下特征的半导体存贮装置，它含有：许多存贮数据的存贮单元；连接该存贮单元的许多字线；产生比电源电压更高的升压电位用的升压电路；接于该升压电路并把其升压电位供给第1节点用的升压电位供给手段；分别含有行译码器和字线驱动电路、根据多个控制信号有选择地驱动前述字线的多个字线选择电路；和把前述控制信号中的至少一个变换成前述升压电位的电位电平的控制信号并把前述电平变换的控制信号输入多个前述的字线选择电路的电平变换电路，前所行译码器是由前述升压电位作为电源供应，数据前述控制信号把前述升压电位电平的输出信号有选择地供给第2节点所需要的；前述字线驱动电路包含根据前述第2节点的前述输出信号有选择地将前述第1节点的电位供给前述字线的P沟道MOS晶体管。
在这样的结构中，字线选择电路的前段设置电平变换电路，并使电平变换的输出一起输入许多字线选择电路中。因此，没有必要像已技术那样每个字线选择电路都设置电平变换电路、只根据控制字线选择电路的信号数的多少设置电平变换电路就够了。从而可以削减电平变换电路数目，也可以相对减少为使电平变换电路动作所消耗的电流。
而且电平变换电路在电路结构上易受噪声的影响。已有的技术中，有必要把电平变换电路设置于字线选择电路中，因此当然要把电平变换电路设在易于发生噪声的存贮单元部分的近旁。结果，随着半导体存贮装置的高集成化，有可能因为这噪声造成电平变换电路产生错误动作。但是，本发明中没有必要在字线选择电路中设置电平变换电路，从而可以在不靠近存贮单元的地方设置，因此电平变换电路不易受存贮单元产生的噪声影响。从而可以达到防止电平变换电路发生误动作的效果。
下面结合附图所示实施例详细说明本发明。
图1为本发明第1实施例的方框图。
图2是本发明第1实施例中的字线选择电路的具体电路图。
图3是第1实施例的变形例的电路图。
图4是产生升位压电位Vpp的升压电位发生电路的电路图。
图5本发明第2实施例的电路图。
图6本发明第3实施例的电路图。
图7是用或非门构成的字线选择电路的电路图。
图8是已有的字线选择电路的电路图。
图9是另一已有的字线选择电路的电路图。
图1是本发明的第1实施例的方框图。许多字线WL上分别连接着存贮单元10和字线选择电路16。这种字线选择电路16由接地电位Vss及升压电位Vpp作为电源供应的行译码器13(下称Vpp系行译码器)；升压电位供给手段(下称Vpp供给手段)12；及字线驱动电路的P沟道MOS晶体管11，构成。P沟道MOS晶体管11的漏极接于字线WL，P沟道MOS晶体管11的源极，通过Vpp供给手段12，得到压电位Vpp供给。这升压电位Vpp是比外部端子来的电源电压都高的升压后的电位，是由Vpp发生电路14产生的。而Vpp供给手段12是用来为P沟道MOS晶体管11的源极提供Vpp的，比如说，即使只是单独的配线也行，在这种配线的情况下，P沟道MOS晶体管11的源极总是供以Vpp。而且，这种Vpp供给手段12也可以由开关、晶体管构成。而这开关、晶体管的栅极上如果接上预译码器(プ リデコ-ダ)的输出，只有在用前置译码器选择的时候，开关管才接通，Vpp加到与其相对应的P沟道MOS晶体管11的源极上。P沟道MOS晶体管11的栅极用与Vpp系行译码器13的输出信号相对应的信号控制。此处，用与输出信号相应的信号是因为考虑到在行译码器13与P沟道MOS晶体管11的栅极之间存在着反相器等电路元件的情况。这个Vpp系行译码器13，以例如预定电信号和地址信号等的控制信号进行控制。本发明中，这控制信号中的一些是Vpp系控制信号，这一点很重要。然而，这Vpp系控制信号是由电平变换电路15对Vcc系控制信号(H电平Vcc电平)进行电平变换而成的信号。
在这样的构成中，用电平变换电路15把某Vcc系列控制信号进行电平变换成Vpp系控制信号。这一变换了的信号被共同输入多个Vpp系行译码器13。从而，不必像已有技术那样每个字线选择电路都设电平变换电路，只要每隔数个字线选择电路设一电平变换电路即已足够，所以电平变换电路的数目可以减少，能够减小芯片的面积，同时还能达到减低电力消耗的效果。而且电平变换电路在电路结构上易受噪声的影响。已有的技术中，因为在字线选择电路中设置电平变换电路，所以当然有必要把电平变换电路设置于噪声易于发生的存贮单元部份的近旁。随着像64M—DRAM和256M—DRAM那样、半导体存贮装置向高集成化发展、存贮单元产生的噪声对周围的电路的影响越来越大，由此产生电平变换电路错误动作的可能性。本发明中，字线选择电路16中不必设置电平变换电路、在不靠近存贮单元部份的地方设置也有可能，因此，电平变换电路15不易受存贮单元部产生的噪声的影响。从而，即使这样的噪声的影响相对说来较大时，也具有防止电平变换电路15发生错误动作的效果。
但是，如果电平变换电路与字线选择电路离得太开，虽然不易受噪声影响了。但是连接其间的配线变长了。因而接线的寄生电容变大了，产生了电路动作延迟的缺点。作为在芯片配置上的电路部份的配置，在半导体基板上在邻接字线选择电路形成的区域的一边配置存贮单元形成区域(这是因为要防止字线的寄生电容增大，而尽量把字线的配线长度缩短)，在与此不同的其它边(最好是与存贮单元形成区域相反的方向)上，最好把电平变换电路形成区域邻接字线选择电路配置。也就是说，最好采取在电平变换电路形成区域与存贮单元形成区域之间配置字线选择电路形成区域的配置，在上面所说的那样的高集成化半导体存贮装置中，做成这样的结构的话，电平变换电路只要与存贮单元和字线选择电路形成区域分离开，就可以充分防止存贮单元部分产生的噪声的影响，而且可以防止电平变换电路与字线选择电路的接线也变长。因此，几乎不存在配线延迟的问题。而且也能起缩小芯片尺寸的效果。
此外，在本实施例中，升压了的控制信号用来控制行译码器13，而实际产品的字线选择电路，除行译码器之外还有具有各种功能的电路部分存在(例如关于冗余码的电路)，所以在这些部分也可能有使用升压了的控制信号的情况。从而，像上述实施例那样，本发明不仅仅是有关控制行译码器的控制信号，而且在其目的、效果范围内，可适用于控制字线选择电路的多种信号。
图2为上述第1实施例的字线选择电路的具体电路图。几条字线WL上分别连接着存贮单元20。这一存贮单元20由一个晶体管与一个电容器组成的DRAM单元构成。这字线WL连接于由P沟道MOS晶体管与N沟道MOS晶体管组成的字线驱动电路、具体地说，接于P沟道晶体管23的漏极与N沟道MOS晶体管24的漏极。P沟道MOS晶体管23的源极上供以Vpp；N沟道MOS晶体管24的源极上供以Vss。本实施例中Vpp的供给手段，对应于连接P沟道MOS晶体管的源极和Vpp的配线。P沟道晶体管23的栅极与N沟道MOS晶体管24的栅极一起接于Vpp系行译码器25的输出节点a。这Vpp系行译码器25由预充电用的P沟道MOS晶体管26与N与门组成的译码手段29串联联接于Vpp与Vss之间而成，由地址信号Ao～Ak及预充电信号PRCH′控制。这预充电信号PRCH′是Vpp系的控制信号，是Vcc系的控制信号PRCH由电平变换电路27进行电平变换而成的信号。在Vpp系行译码器26的输出节点a，连接着负载用的P沟道MOS晶体管28，其栅极上连接于产生输出节点a的电位电平的反相信号用的Vpp作为电源供给的反相器的输出端。
下面叙述这样的结构中的电路工作情况。在行地址信号Ao～Ak输入N与门29之前，Vpp系的控制信号的预充电信号PRCH′作为预充电动作在规定时间内按高电平、低电平、高电平的顺序(即Vpp电平、Vss电平、Vpp电平的顺序)变化。P沟道MOS晶体管26在PRCH′处于Vss电平时导通、使输出节点a充电到Vpp电平后截止。
负载晶体管28是为了防止在P沟道MOS晶体管26截止后、输出节点a暂时处于浮动状态时，由于噪声导致该输出节点a的电位电平变动而设置的。这里，输出端连接在P沟道MOS晶体管28的栅极上的反相器由串联于Vpp与Vss之间的P沟道MOS晶体管与N沟道MOS晶体管构成。当电源电位以Vcc取代Vpp的情况下，输出节点a为H电平时，构成反相器的P沟道MOS晶体管不完全截止，所以反相器的动作不稳定，妨碍字线高速化，因此把电源电位定为Vpp。
经过作为预充电动作的上述预定时间后，地址信号AO—AK的某一组合被输入N与门29。对被选择的字线WL上连接的字线选择电路加以考虑后，只有与被选择地字线对应的输出节点a变成Vss电平，P沟道MOS晶体管23导通，N沟道MOS晶体管24截止。结果，选出的字线WL变成Vpp电平，接在该字线WL上的存贮单元20的晶体管21导通，电容22积存的数据被转送到位线BL。这种情况下，对于未被选择的字线WL，与之相对应的字线选择电路的输出节点a仍保持Vpp电位不变。从而，P沟道MOS晶体管23截止，N沟道MOS晶体管24导通，所以未被选择的字线WL上没有供给Vpp，因此，存贮单元的数据无法读出。
在这里，N沟道MOS晶体管24为了在字线的非选择情况下导通，将字线固定于o电平而设，以此防止字线处于浮动状态。这能有效防止噪声影响字线电位的变动引起非选择的字线被选择。
在本实施例中，控制Vpp系行译码器25的信号中，只将对在P沟道MOS晶体管26的栅极上的预充电用的控制信号PRCH进行电平变换，作为Vpp系控制信号PRCH′，构成N与门29的N沟道MOS晶体管的栅极上连接的地址用的控制信号Ao—Ak仍旧是Vcc系的控制信号。这是因为控制P沟道MOS晶体管的控制信号必定是Vpp系控制信号，但是控制N沟道MOS晶体管的控制信号不必一定提供Vpp系的控制信号。也就是说，是因为P沟道MOS晶体管的情况下，想用Vcc系控制信号控制时，在控制信号为H电平(Vcc电平)时，晶体管不完全截止，而与此相反，在N沟道MOS晶体管的情况下，是因为Vcc系控制信号为L电平(Vss电平)、晶体管完全截止，电路动作不会不顺利。而且，N沟道MOS晶体管的控制信号即使是Vpp系控制信号，电路动作上也没有问题。
由于以上理由，控制字线选择电路的控制信号即使完全是Vpp系控制信号，电路动作上也没问题，但至少P沟道MOS晶体管上连接的控制信号必须是Vpp系控制信号。通常预充电用的晶体管26，为了防止发生阀值下降而使用P沟道MOS晶体管，所以，在本实施例，标示出以Vpp系控制信号对此进行控制的结构。还有，本发明控制字线选择电路的信号，一个以上(至少是控制P沟道MOS晶体管的栅极的信号)使用Vpp系控制信号，这是重的，至于Vpp控制信号的发生方法如何不成问题。
在本实施例，因为使用着将预充电信号的PRCH进行电平变换，成为Vpp系的PRCH′用的一个电平变换电路27，所以在已有技术中需要与选择电路数目相同的电平变换电路，在本实施例中，一个就够了，因而与已有技术相比，芯片面积相当小就够了，除了可以减少电力消耗外，可提供不易产生错误动作的半导体存贮电路。
在本实施例中供给字线选择电路的电源是Vpp与Vss两者，Vcc不必要。也就是说，在芯片上字线选择电路形成区域各处拉的电源线只要Vss线与Vpp线即可，Vcc线不需要了。从而每一根电源线(Vss与Vpp线)的线宽可以设计得充够粗，所以，可以防止噪声引起电源线电位电平的变动。而且也有电路设计变得简单的好处。
又，在本实施中，Vpp系行译码器29的输出点a直接连接于字线驱动电路中的P沟道MOS晶体管23及N沟道MOS晶体管24的栅极上，而将Vpp系的反相器设置多段、间接连接上去当然是可以的，在下面实施例中这一点也相同。
图3是第1实施例的变形例的电路图。与图2所示的电路部份相同的东西标以同一号码并省略说明。与图2所示电路图不同的是，行译码器与字线驱动用的P沟道MOS晶体管的栅极不是直接连接着、Vpp系的反相器Inv.1及Inv.2被插入。设置这样的反相器是为了控制字线驱动用P沟道MOS晶体管栅极的时间关系。因此，行译码器与字线驱动电路的连接，不仅像这样直接连接的情况，例如像图3那样经反相器间接连接也行。总而言之，若用行译码器的输出节点的电位电平控制字线驱动用的P沟道MOS晶体管(及N沟道MOS晶体管)是可以的。这一点，下面的第2及第3实施例也相同。
在第1实施例，使用一个电平变换电路作预充电信号的电平变换，但是设置进行完全相同的动作的多个电平变换电路也可以。如此，对于一个控制信号设置完全相同地动作的多个电路的原因是要考虑例如长配线的寄生电容量和电平变换电路的驱动能力等。例如，存贮单元分割成几个部件区时，有每个部件区、或每几个部件区并联设置数个电平变换电路的情况，这一点，在下面的第2及第3实施例可以说是相同的。
图4是产生升压电位Vpp的升压电位发生电路的具体电路图。这一升压电压发生电路由：时钟信号发生电路30；用反相器31产生互补的第1及第2时钟信号的手段；第一时钟信号CPI接于其一端上的第1升压用电容32，接于电源电压Vcc端与第1升压用电容32之间、栅极上加以第2时钟信号CP2的第1MOS晶体管33；漏极与栅极共接于第1 MOS晶体管33与升压电容32的连接节点上，源极接于升压电位输出端38的MOS晶体管24；第二时钟信号CP2接于其一端上的第2升压用电容35；接于电源电压Vcc端与第2升压用电容35之间、栅极上加以第1时钟信号CP1的第2MOS晶体管36和漏极与栅极共接于第2 MOS晶体管36与第2升压用电容35的接点上，源极接于升压电位输出端38的MOS晶体管27组成。
像这样的升压发生电路一般用于DRAM等的字线驱动，这电路产生的Vpp经电源线供给字线选择电路。
图5是本发明第2实施例的字线选择电路的电路图。本实施例是关于双重字线方式的实施例，对于与图2记载的电路作相同动作的电路要素，记以同一号码，其说明省略。与第1实施例不同的地方是，Vpp供给手段40具有译码器功能(预译码器)。
Vpp供给电路40，其输出端b上连接着P沟道MOS晶体管41的漏极及N沟道MOS晶体管42的漏极，P沟道MOS晶体管41的源极加Vpp，N沟道MOS晶体管的源极加Vss。P沟道MOS晶体管41的栅极及N沟道MOS晶体管42的栅极共接于节点C上。这一输出节点C连接着用PRCH2′控制的预充电用的P沟道MOS晶体管43的漏极和N与门44及P沟道MOS晶体管组成的负载晶体管45。这负载晶体管45用节点C的电位电平的反相信号控制。
在这里，连接于负载晶体管45的反相器是与第2实施例一样以Vpp作为电源供给的Vpp系反相器。而预充电信号PRCH1′及PRCH2′是Vpp系控制信号，分别为用电平变换电路对Vcc电平信号PRCH1及PRCH2进行高电平变换的控制信号。
在要用已有技术实行双重字线方式的情况下，有必要在字线选择电路部分和Vpp供给手段(预译码器部)中分别设置电平变换电路，但在本实施例，作为主译码器及预译码器用的预充电信号，使用PRCH1与PRCH2两个控制信号用的电平变换电路就行，所以对缩小电路面积很有效。
在本实施例，除了有上述缩小芯片面积，减少耗电及防止电平变换电路的噪声引起错误动作，以及防止电源线电平的变动的效果外，还有如下效果。已有的产品，如上所述，用由字线驱动晶体管的N沟道MOS晶体管及分立使用的晶体管组成的推动(ブ-ストラツプ)电路。在这种情况下，因为驱动用晶体管是N沟道，所以，为了防止阀值降低，首先有确定主译码器的输出，使驱动用的N沟道MOS晶体管的栅极充分发充电后，对预译码器进行输出控制，给驱动用MOS晶体管的源极以电位的时间上的限制，从而有必要使预译码器的输出延迟驱动用晶体管的栅极充分充电所需的时间，所以，造成字线的选择时间变慢。但是像本实施例这样，把P沟道MOS晶体管作为字线驱动晶体管使用的话，没有必要考虑阀值下降，所以没有这样的时间上的限制，也就是说，给予主译码器的预充电信号PRCH1′后，以经过预定时间后，未必需要给予译码器的预充电信号PRCH2′，也可以将PRCH1′与PRCH2′以相同的时间给予主译码器及预译码器。这样把P沟道MOS晶体管作为驱动用晶体管使用的话，在双重译码方式中，主译码器与预译码器的控制时间没有限制，所以达到了可以比从前更快的选择字线的效果。
本实施例还有如下的结构上的特征。即，为了防止字线的电位摆动，下拉用的N沟道MOS晶体管46连接于字线WL上，在其栅极上输入用反相器47使Vpp供给手段40的输出端b的电位电平反相得到的信号。在没有附加这种结构的情况下，行输出器26的输出节点a为低电平(L电平)、输出端b为低电平时，P沟道MOS晶体管23导通。这时，连接在这P沟道MOS晶体管23上的字线WL的电位变低电平，而实际上，由于噪声的影响，在OV至Vth之间变动，所以有发生错误动作的可能，为了防止这种误动作，设置这样的接地用N沟道MOS晶体管46，输出端b的电位电平为低电平时，N沟道MOS晶体管46导通，所以字线WL的电位固定于Vss电平。从而，有着防止节点a的输出为低电平的字线的电位受噪声影响而变动的效果。
还有，这反相器47，可以是Vpp为供给电源的反相器，也可以是Vcc为供应电源的反相器，但是，用Vpp系有可以使字线的电位更快达到Vss，因而可以实现高速化，和不需要Vcc线的好处。
又，本实施例，使用PRCH1′和PRCH2′两个时间不同的预充电信号，但也可以使用同一预充电信号。在这种情况下，电平变换电路用一个即可，所以有简化电路结构的效果。
图6是本发明第3实施例的电路图。在本实施例中，对于与图5上记载的电路动作相同的电路要素标以相同的符号、并省略其说明。本实施例在双重字线方式这一点上与第2实施例相同，但有如下不同：译码手段用CMOS电路构成；没有预充电用的P沟道MOS晶体管，以及在行译码器的输出端没有连接着负载晶体管。
连接在字线WL上的字线驱动用的P沟道MOS晶体管23及N沟道MOS晶体管24的栅极接在一起，直接接于Vpp系行译码器50的输出节点a上。当然，像上面一样，也可设置延迟用的Vpp系反相器。这行译码器50用地址信号A2—A4控制的CMOS—N与门构成。而且，在Vpp供给手段51中，包含用地址信号A0—A1控制的COMS—N与门构成的预译码器电路部份。无论哪一个译码器都将Vpp作为电源供应。而这些地址信号A0—A4控制P沟道MOS晶体管，但地址信号在高电平(H电平)时为了使P沟道MOS晶体管完全截止，地址信号必须是Vpp系控制信号，因此，分别用电平变换电路进行从Vcc系控制信号到Vpp系控制信号的电平变换。本实施例一个控制信号使用一个电平变换电路，因此，最少需要五个电平变换电路，但考虑电平变换电路的驱动能力，也可能对一个控制信号设置多个电平变换电路。总之，比起已有的技术来说，电平变换电路的个数少很多也够了，所以可以缩小芯片面积及减少电力消耗，此外还可以提供不易产生错误动作的半导体存贮装置，在这一点上与上述实施例有相同的效果。再者，本实施例还有可以高速动作的效果。也就是说，译码器电路不是N沟道MOS晶体管，而是CMOS结构。因此，预先输入预充电信号，译码器输出端充电后输入地址信号的动作是不必要的，所以可以谋求字线选择的高速化。而且，译码器的输出端固定于Vpp电平或Vss电平，没有变成浮动，所以即使没有负载晶体管，也不易因噪声而使输出端的电位电平发生变动。
还有，上述第1至第3实施例中，行译码器使用N与门，但也可以使用或非门。图7是行译码器使用N沟道MOS晶体管组成的或非门60的字线选择电路的电路图。与前面的实施例所示的电路要素相同的东西标以同符号并省略其说明。在该实施例中负载用的P沟道MOS晶体管61没有直接连接于行译码器61的输出端a，而是经Vpp系反相器62间接连接着。但本说明书中说到的连接是在包含直接、间接两种连接关系的意义上使用的。而且，本申请请求保护范围的各重要构成部分上的图的参照符号是为了易于理解本发明而用的，而不是用来将本发明的技术范围限制在图中所示的实施例中。
按照本发明，不必设置像字线的数目那么多的电平变换电路，只要按控制字线选择电路的控制信号的数目设置就够了，所以能够缩小芯片面积、减低电力消耗。而且不必将电平变换电路设置于字线选择电路内，所以能提供电平变换电路不易受噪声的影响，不易产生错误动作的半导体存贮装置。

Claims (19)

1.一种半导体存贮装置，其特征在于，它备有：存贮数据的多个存贮单元(10、20)；连接前述存贮单元的多条字线(WL)；用于产生高于电源电压(Vcc)的升压电位(Vpp)的升压电路(14)；接于前述升压电路、供给第1节点(b)前述升压电位的升压电位供给手段(12、40、51)；包含行译码器(13、25、26、50、60)与字线驱动电路(11、23、24)、按照多个控制信号、有选择地驱动前述字线的多个字线选择电路(16)；把前述控制信号中的至少一个变换成前述升压电位的电位电平的控制信号、把前述电平变换过的控制信号输入多个所述字线选择电路电平变换电路(15、27)，
前述行译码器是用于以前述升压电压作电源供应、根据前述控制信号向第2节点(a)有选择地提供前述升压电位电平的输出信号的。而且，前述字线驱动电路包含根据前述第2节点的前述输出信号向前述字线供给前述第1节点的电位的P沟道MOS晶体管(11、23)。
2.如权利要求1所记载的半导体存贮装置，其特征在于，前述字线选择电路(16)，除了构成前述字线驱动电路(11、23、24)的前述P沟道MOS晶体管(11、23)外，还有至少一个P沟道MOS晶体管(28)，这一P沟道MOS晶体管受前述电平变换过的控制信号控制。
3.如权利要求1所记载的半导体存贮装置，其特征在于，前述译码器(13、50)，由：一端接于前述第2节点(a)被多个前述控制信号的一部分的地址信号的逻辑电平控制的译码器电路；和源极被接于前述升压电位上，漏极接于前述第2节点上，栅极用前述控制信号的一部分的预充电信号控制的、预充电用的P沟道MOS晶体管构成，而且前述预充电信号就是前述电平变换过的控制信号。
4.如权利要求1所记载的半导体存贮装置，其特征在于，前述升压电位供给手段(12、40、51)由多个地址信号控制，根据多个地址信号，有选择地向前述第1节点供应前述升压电位(Vpp)。
5.如权利要求1、2、3或4所记载的半导体存贮装置，其特征在于，为了减少前述字线(WL)的寄生电容量，在邻近半导基板上的前述字线选择电路(16)形成的区域的一边，配置存贮单元(10、20)形成区域，
在前述字线选择电路形成区域的另一边配置前述电平变换回路(15、27)形成区域。
6.如权利要求1或4所记载的半导体存贮装置，其特征在于，前述行译码器(13、25、26、50)由CMOS晶体管构成，所述CMOS晶体管由前述控制信号的一部分、而且是前述电平变换过的控制信号的地址信号控制。
7.一种半导体存贮装置，其特征在于，具有：分别由电容器(22)和晶体管(21)构成的存贮数据用的多个存贮单元(10、20)；前述存贮单元连接的多条字线(WL)；产生比电源电压(Vcc)高的升压电位(Vpp)的升压电路(14)；接于前述升压电路，供给第1节点(b)前述升压电位的多个升压电位供给手段(12、40、50)；多个行译码器(13、25、26、50、60)和多个字线驱动电路(11、23、24)，
所述各行译码器由源极供以所述升压电位、漏极与第二节点连接、栅极由具有所述升压电位电平的第1预充电信号控制、对第二节点预充电用的预充电用P沟道MOS晶体管(26)和由一端接于所述第2节点、根据多个第1地址信号有选择地对前述第2节点的电位进行放电用的译码手段(29)构成。
前述各字线驱动电路由源极接于所述第1节点、漏极接于字线、栅极用前述第2节点的电位电平控制的字线驱动用P沟道MOS晶体管(23)和由源极接地、漏极接于字线、栅极用前述第2节点的电位电平控制的字线驱动用N沟MOS晶体管(24)构成，
而且具有把电源电压电平的信号变换成具有前述升压电位的电位电平的预充电信号、和把前述预充电信号输入所述多个字线选择电路用的电平变换电路(15、27)。
8.如权利要求7所记载的半导体存贮装置，其特征在于，它还由设置于所述升压电位(Vpp)与前述第2节点(a)之间的、用反相器输出控制的负载用P沟道MOS晶体管(28)；源极供以所述升压电位、漏极接于所述负载用P沟道MOS晶体管的栅极的第1P沟道MOS晶体管(26)；和源极上连接于前述接地电位、漏极接于前述负载用P沟道MOS晶体管的栅极、栅极与前述第1P沟道MOS晶体管的前述栅极共通连接的第1N沟道MOS晶体管组成，且具有用前述第2节点的电位电平控制的第1反相器(23、29)。
9.如权利要求7或8所记载的半导体存贮装置，其特征在于，所述升压电位供给手段(12、40、51)根据多个第2地址信号有选择地向所述第1节点(a)提供前述升压电位Vpp。
10.如权利要求7或8所记载的半导体存贮装置，其特征在于，前述升压电位供给手段(12、40、51)由源极供以前述升压电位(Vpp)、漏极接于前述第一节点(b)、栅极用第3节点(c)的电位电平控制的第2P沟道MOS晶体管(41)；源极供以接地电位、漏极接于所述第2节点、栅极用前述第3节点的电位电平控制的第2N沟道MOS晶体管；和升压电位作为电源供给、根据多个第2地址信号、有选择地向前述第3节点供给升压电位用的译码器(43、44)构成。
11.如权利要求10所记载的半导体存贮装置，其特征在于，前述译码器电路(43、44)，是由源极供以前述升压电位、漏板上接于第3节点、栅极用具有升压电位的电位电平的第二预充电信号控制的、对前述第3节点预充电用的第3P沟道MOS晶体管(43)，和一连接在前述第3节点、根据所述第2地址信号、有选择地使前述第3节点的电位放电用的预译码器手段(44)组成。
12.如权利要求11所记载的半导体存贮装置，其特征在于，还具备将电源电压电平信号变换成具有前述升压电位的电位电平的前述第2预充电信号，把前述第2预充电信号输入多个前述字线选择电路用的电平变换电路。
13.如权利要求12所记载的半导体存贮装置，其特征在于，前述第1及第2预充电信号，是用同一个前述电平变换电路进行了电平变换的信号。
14.如权利要求11、12或13所记载的半导体存贮装置，其特征在于，还具有形成前述第1节点(b)的电位的反相信号用的第2反相器(47)；和在前述字线(WL)与接地电位端之间形成、用前述反相器的输出控制的、在前述第1节点未供以升压电位时，将前述字线固定于接地电位用的接地用晶体管(46)。
15.如权利要求14所记载的半导体存贮装置，其特征在于，前述升压电位(Vpp)作为电源供给的前述第2反相器(47)。
16.如权利要求7、8、11、12或13记载的半导体存贮装置，其特征在于，前述存贮单元(10、20)形成的区域与前述字线驱动电路(11、23、24)形成的区域相邻配置在半导体基板上，而且在前述电平变换电路(15、27)形成区域与前述存贮单元形成区域之间配置前述字线驱动电路形成区域。
17.一种半导体存贮装置，其特征在于，具有：存贮数据的多个存贮单元(10、20)；连接前述存贮单元的多条字线(WL)；产生升压电位用的升压电路(14)；接于所述升压电路、将前述升压电位供给第1节点(b)用的升压电位供给手段(12、40、51)；和各含有具有字线驱动用的P沟道MOS晶体管(11、23)的字线驱动电路(11、23、24)和行译码器(13、25、26、50、60)、而且按照有前述升压电位的电位电平的至少一个控制信号有选择地驱动前述字线用的多个字线选择电路(16)，
前述控制信号控制着多个所述字线选择电路，前述行译码器用前述升压电位作为电源供给，有选择地输出具有前述升压电位的电位电平的输出信号，前述字线驱动电路根据前述输出信号把前述第1节点的电位供给前述字线。
18.如权利要求17所记载的半导体存贮装置，其特征在于，所述升压电位供给手段(12、23、24)用多个地址信号控制，根据前述多个地址信号有选择地将所述升压电位提供给前述第1节点(b)。
19.如权利要求17或18所记载的半导体存贮装置，其特征在于，为了减少前述字线(WL)的寄生电容量，邻近半导体基板上的前述字线选择电路形成的区域的一边配置存贮单元(10、20)的形成区域，
在前述字线选择电路形成区域的另一边配置形成前述电平变换电路(15、27)的形成区域。
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