CN1118761C

CN1118761C - 总线接口控制电路

Info

Publication number: CN1118761C
Application number: CN97198626.6A
Authority: CN
Inventors: 杰伊·W·古斯廷; 迈克尔·L·霍奇
Original assignee: Honeywell Inc
Current assignee: Honeywell Inc
Priority date: 1996-10-07
Filing date: 1997-09-19
Publication date: 2003-08-20
Anticipated expiration: 2017-09-19
Also published as: EP0929866B1; JP4274582B2; WO1998015898A1; CA2266076C; US5805844A; EP0929866A1; AU721685B2; JP2001502088A; DE69726302T2; HK1023198A1; CA2266076A1; CN1232566A; DE69726302D1; AU4413297A

Abstract

一种用于分布式过程控制系统的一个模块的接口电路的控制电路，尽管核心子模块的模块总线的结构和协议与外围子模块的PCI总线的结构和协议不相兼容，但它们核心子模块和外围子模块可以通过接口电路进行通信。控制电路包括：模块总线状态和(MBSM)、PCI目标状态机(PTSM)、判优器状态机(ARSM)和地址译码逻辑(ADL)电路。响应于在相应的总线上加到控制电路的来自核心子模块和外围子模块的控制信号，以及由MBSM、PTSM、ARSM和ADL电路产生的控制信号，控制电路确定两个子模块中的哪一个子模块被准许访问接口电路的寄存器，控制电路还授权外围子模块通过接口电路访问核心子模块的存储器。如果两个子模块同时请求访问接口电路，则外围子模块有优先权。如果另一个模块有一个相关的访问请求，则控制电路阻止任何一个子模块连续访问接口电路。

Description

总线接口控制电路

交叉引用的相关申请：与本申请同时申请的、题目为“用于分布式过程控制系统的改进的通用操作员站模块”的、Jay W.Gustin等人的美国专利申请，该申请转让给本申请的受让人，这里参照引用了该申请，使它们一部分似乎全部地在这里列出。

本发明涉及控制电路领域，更确切地说涉及由状态机实施的控制电路，用于控制对分布式过程控制系统的一个模块的接口电路的访问，模块的子模块通过接口电路进行通信。

分布式过程控制系统(例如，Honeywell公司的TDC3000)提供一种计算机化的工厂管理系统，在1986年8月19发日颁布的美国专利4,607,256中描述了了它的一个版本，并且要求对它的保护。每个这样的过程控制系统都包括多个不同类型的模块，每个模块都包括一个共用的核心子模块。每个模块还包括一个外国子模块，每个模块的外围子模块的功能和结构一般来说均不相同。在系统的一个指定的模块和其它模块之间的所有通信都是经过网络的局部控制网络(LCN)总线实现的，其中要经过每个模块的核心子模块对LCN进行访问。在核心子模块和它的相关联的外围子模块之间的通信是通过一个接口电路完成的。现有技术的核心子模块和外围子模块的所有硬件和软件部件都是经过专门设计的，以便实现指定模块所需的功能。

近些年来，市场上销售的个人计算机(PC)的性能、它们的相关外围设备、以及相关的操作系统软件都有巨大的提高，但它们的价格都随之下降。因此期望，在诸如通用操作员站模块之类的模块的外围子模块中加入市场上销售的PC、外围设备、和软件，以代替例如这样的系统的一个操作员站模块的外围子模块的专用硬件和软件部件。这样的做的问题是，市场上可利用的硬件和软件使用符合工业标准的市场上可得到的总线协议进行通信，例如，一个这样的协议是外围部件互连(PCI)总线和信号发送协议。遗憾的是，该PCI总线和信号发送协议和模块总线的总线和信号发送协议不相兼容。在以上叙述过的题目为“用于分布式过程控制系统的改进的通用操作员站模块”的交叉引用专利申请中，给出一个解决这个问题的方案的教导，它包括一个接口的电路，该接口电路允许一个指定模块的核心子模块通过一个新的接口电路与它们相关外围子模块进行通信，所说外围子模块是用市场上销售的硬件和软件实施的，其中不需要对核心子模块的硬件和软件部件作任何改变。本发明的控制电路通过模块的子模块来控制接口电路的操作和对接口电路的访问。

本发明提供一种用于接口电路的控制电路，该接口电路允许经一接口电路在分布式过程控制系统的一个模块的核心子模块和外围子模块之间进行通信。外围子模块的成分都是标准的市场上销售的电子部件和与这样一些硬件相关的软件。核心子模块的模块总线的结构和协议与外围子模块的市场上销售的总线(例如PCI总线)的结构和协议不相兼容。该控制电路是通过三个状态机实施的。一个是判优器电路或判优器状态机(ARSM)，第二个是PCI目标状态机(PISM)，第三个是模块总线状态机(MBSM)。判优器状态机确定核心子模块的模块总线或外围子模块的PCI总线中的哪一个总线响应于来自模块总线状态机和PCI状态机的控制信号对接口电路的部件进行了访问。

由PCI总线上的信号表示的PCI协议由PTSM来解释。PTSM的功能是检测从PCI总线接收的信号以确定这些信号寻址接口电路中哪一个部件，以及发送这些信号的时间。此外，PTSM还产生用于ARSM和MBSM的控制信号。

MBSM产生模块总线控制信号，该信号允许核心子模块读出或写入允许模块总线访问的接口电路的寄存器之一。

MBSM还产生模块总线控制信号，它允许外围子模块针对核心子模块的存储器执行一次直接存储存取操作。

因此，本发明的一个目的是为分布式过程控制系统的一个操作员站模块的接口电路提供一个改进的控制电路。

本发明的另一个目的是为包括多个状态机的分布式过程控制系统的一个模块的接口电路提供一个改进的控制电路。

从以上结合附件对本发明的优选实施例描述中，很容易弄清本发明的其它目的、特征、和优点；当然，在不偏离本发明公开的新颖概念的构思和范围的条件下，还可以进行许多变化和改进，其中：

图1是一个通用操作员站模块的方块图，它包括利用了本发明的控制电路的一个接口电路；

图2是说明图1的控制电路的主要部件的接口电路方块图；

图3是判优器状态机的状态图；

图4是模块总线状态机的状态图；

图5是PCI目标状态机的状态图。

应该注意，本申请的图1对应于交叉申请的图2，本申请的图2对应于交叉申请的图3。本申请的图1和2上的标号与交叉引用的申请的图2和图3的标号相同，只有一个例外，从而会更加容易地理解两个申请的教导。

参照图1，模块56包括接口电路58，核心子模块16’借助于接口电路58与模块56的外围子模块59的部件通信。在接口电路58和核心子模块16’之间的连接是通过模块总线18’实现的，在接口电路58和外围子模块59的部件之间的连接是通过外围部件互连(PCI)局部总线60实现的。应该说明的是，在市场上销售的许多产品中都使用PCI总线。PCI总线60包括单个32位总线(在该总线上的地址和数据、命令和字节通道控制都被多路复用)加上控制的中断线。模块总线18’包括两个总线(一个是32位的数据总线19’，另一个是24位的地址总线20’)加上中断和控制线。

图2是模块56的接口电路58的方块图。在核心子模块16’和接口电路58之间的通信是通过模块总线18’实现的，总线18’包括数据总线19’，地址总线20’和适当的中断和控制线。在模块56的接口电路58和外围子模块59的部件之间的通信是通过PCI总线60和适当的中断和控制线实现的。

接口电路58的功能是，把具有自己的信号发送协议的来自PCI总线60的信号转换为满足模块总线18’的信号发送协议的信号，以及把来自模块总线18’的信号转换为满足PCI总线60的信号协议的信号。此外，接口电路58还实现支持由模块56作为其中的一个部件的过程控制系统利用的通信协议所需的硬件资源。在优选实施例中，过程控制系统是Honeywell公司的TDC3000。在模块地址总线20’上的地址范围确定两个子模块的存储器或硬件部件中的数据，即，操作数、指令、命令、或寄存器模块83的控制寄存器之一的地址。例如，地址范围之一包含用于选择控制寄存器27’，28’或30’之一的地址。核心子模块使用控制各寄存器27’、28’和30’来控制外围子模块59的各个部件，例如打印机84、磁盘62、CRT82、等的操作。

通过PTSM85和模块总线协议来解释PCI协议(更加准确地说是解释PCI总线60上的信号)，更加准确地说，通过MBSM86解释来自核心子模块16’的控制信号。当在PCI总线60上发送数据时，控制信号(例如FRAME、IRDY、C/BE[3..0])通知该些信号被寻址到的目标(例如SCSI控制器64)。PTSM85的功能是检测这些信号以确定什么样的信号需要发送到MBSM86、ARSM90、以及哪一个接口寄存器88。此外，PTSM85还产生PCI总线协议所需的PCI控制信号。PTSM85与所加的PCI时钟信号同步地前进到不同的状态。PCI状态机85可以停留在某种状态，等待一PCI总线信号、或多个信号、或来自MBSM86的控制信号。

ARSM90是一个同步状态机，在图3中示出了它的状态图。ARSM90确定PCI总线60或模块总线18’中的哪一个总线可以访问接口寄存器88之一。接口寄存器88包括：局部控制网络处理器(LCNP)寄存器118、和调试端口(DP)寄存器119，寄存器模块83的控制寄存器27’、28’和30’和PCI配置空间寄存器94。ARSM90还控制PCI对地址总线96和数据总线98的访问。应该注意，模块总线20’既不访问寄存器94，也不访问PCI总线60。还通过判优器90控制PCI总线60对寄存器90的访问。

模块总线状态机(MBSM)86是一个同步的单热(one hot)状态机，在图4中示出了它的状态图。MBSM86产生MBSM控制信号，该信号允许核心子模块16’去读取、或写入调试端口寄存器119中的一个寄存器、或控制寄存器模块83的一个控制寄存器。MBSM86产生模块总线控制信号，该信号允许外围子模块59对于核心子模块16’的DRAM24’执行一个直接存储存取(DMA)操作。MBSM86控制核心子模块16’执行的对接口寄存88中的任何一个寄存器的所有访问的时序。MBSM86还控制在模块总线20’上的对DMAM24’进行的DMA循环访问的时序。结果，在接口电路58中不需要单独的DMA电路。MBSM86与所加的PCI时钟信号同步地前进到不同的状态，且它将变至下一状态，或者停留在一个指定的状态，这是依据来自模块总线16’、PCI状态机85、和判优器90的控制信号决定的。MBSM机86 控制PCI中断的产生。

PTSM85是一个同步的单热状态机，在图5中表示的是它的状态图。PTSM85包括检验所加的PCI地址的电路；并且，如果一个地址是PCI配置空间寄存器94的识别范围之一，则通过控制信号PCI-REQ向ARSM90发出一个访问模块总线20’的请求。模块总线20’由ARSM90控制，以便当PCI总线60访问控制寄存器88、DRAM24’或核心子模块16’的状态寄存器时，阻止核心子模块16’访问接口电路58的接口寄存器88、不得从寄存器88读出数据，或把数据写处寄存器88。MBSM86控制通过核心子模块16’对接口寄存器88的访问的时序，并且当完成写或读循环时，MBSM86把模块总线20’的控制返回到核心子模块16’的处理器22’。

通过ARSM90，对于访问接口电路58的任何接口寄存器88或核心子模块16’的DRAM24’的请求进行路由选定，ARSM90确定当这样一些请求重叠时哪个子模块(核心子模块16’或外围子模块59，或者更加简洁地说，PCI总线60或模块总线18’)将被允许访问。当同时产生这些请求时，ARSM90被偏置以允许进行PCI总线访问。或者是通过使PTSM85进入使一请求信号发送到ARSM90的状态，或者是通过地址译码逻辑(ADL)电路108译码在模块地址总线20’上适当范围内的一个地址来启动访问循环。

图3、4和5分别是表示判优器状态机(ARSM)90、模块总线状态机(MBSM)86、和PCI目标状态机(PISM)85的状态的状态图。在这些图中，把状态机(例如ARSM90)的状态表示为带有名称(或简称)的一个圆，所说名称(或简称)是位于圆中的状态的名称，例如图3中的“IDLE(空闲)状态。由ARSM90在其PCI-GNT状态中产生的控制信号被定位在一个椭圆中，该椭圆通过一个引线连接到代表该状态的圆上。例如，由ARSM90在其PCI-GNT状态中产生ARSM控制信号PCI-GNT＝TRUE(真)。只要PCI-REQ控制信号加到ARSM90，ARSM90将停留在它的PCI-GNT状态。这种情况由一个圆弧表示，有一个箭头和确定一个状态的圆相交。把控制信号的名称打印在它的附近。例如，只要控制信号PCI-REQ通过PTSM85加到ARSM90，ARSM90将停留在它的PCI-GNT状态。

PTSM状态机(PTSM)85响应于在PCI总线60上出现的一个PCI地址将发出一个请求信号(PCT-REQ)，当由PTSM85的地址检查电路检测到这些地址时该PCI地址与接口电路的寄存器88或DRAM存储器24’之一相关联；该请求信号PCI-REQ使ARSM90从它的IDLE(空闲)状态改变到它的REQUEST BUS(请求总线)状态。当在模块总线18’的控制线之一上接收模块总线允许MBBGNT信号时(在这时进入了PCI-GNT状态)，ARSM92离开上述REQUEST BUS状态。该状态一直保持到信号PCI-REQ的请求信号取消时为止。PCI-GNT状态将使另外两个同时出现的状态被启始。一个状态是PCI-GNTFF状态，如果在前一个PCI-GNT状态之后直接发生另一个PCI-REQ信号，则可使用所说PCT-GNTFF状态去阻止重新进入PCI-GNT状态。这就允许模块总线18’在背靠背的PCI访问循环之间获得访问。另一个状态是四个可能的状态之一，它取决于PCI总线正在访问的接口电路58的资源。另一个这种可能的状态是存储器授权状态MEMGNT，它授权一个PCI去进行DRAM24’访问。如果通过PCI总线60正被访问的地址在80000-FFFFF(十六进制)的范围内，则进入这个ARSM90状态。如果这样，地址译码逻辑电路(ADL)108就要产生ADL控制信号PCI TO(至)DRAM DRCODE(译码)，该控制信号发送到ARSM90。第二个这种可能的状态是寄存器授权状态REGGNT，它授权对控制寄存器83之一进行PCI访问。如果在PCI总线60上的地址在43000-45FFF(十六进制)的范围内(这将使ADL108产生ADL控制信号PCI TO REG DECODE)，则ARSM90进入它的REGGNT状态。第三个这样的状态是控制授权状态CNTLGNT，它授权对LCNP控制寄存器118、或者对寄存器模块92的调试端口寄存器119进行一PCI访问。如果由地址多路复用器110加到ADL108的PCI地址在E000-EC00的范围内或者在50000至50004范围内(十六进制)(这将使ADL108向ARSM90施加ADL控制信号PCITO LCNP CONTROL(控制)REGS DECODE(译码)信号，则进入GNTLGNT状态。第四个也是最后一个这样的状态是配置授权状态CFGGNT，如果PCI总线60正在访问配置寄存器94，则ARSM将进入该配置授权状态。如果加到ADL108的PCI地址是寄存器94的地址，使ADL108施加将要加到ARSM90的ADL控制信号PCI TOCONFIG REGISTER(寄存器)DECODE，则进入CFGGNT状态。这四个状态相互排斥。在任何指定的PCI循环期间，只进入四个状态中的一个状态。进入的状态要保持到取消PCI-REQ信号为止。

ARSM90从ADL108接收一个MODBUS请求信号在PCI-REQ信号无效的条件下将使ARSM90进入它的MODBUS-GNT状态。如果加到ADL108的地址来自于核心子模块16’、并且在43000-45FFF(十六进制)的地址范围内，ADL108将产生MODBUSREQUEST控制信号。如果MODBUS REQUEST和PCI-REQ这两个控制信号同时有效，则PCI-REQ有优先权，并且将不进入MODBUS-GNT状态。如果PCI-GNTFF处在它的设定状态，则不进入PCI-GNT状态。如果要进入，则进入MODBUS-GNT状态；即没有PCI REQ信号，并要同时启动另一个状态，即MODBUS-GNTFF状态。MODBUS-GNTFF状态在一个模块总线访问循环结束时阻止进入MODBUS-GNT状态。如果存在背靠背模块总线循环请求时，这就允许一PCI访问循环。MODBUS-GNT状态一直保持到取消MODBUS REQUEST信号为止。

现在参照图4，模块总线状态机(MBSM)86具有三个控制路径。第一个路径是PCI至模块总线(PMB)路径。对于核心子模块16’的DRAM24’、或者对于接口电路58的寄存器模块83的接口控制寄存器27’、28’，或30的任何PCI访问都是由处在MEMGNT或REGGNT状态的ARSM90指示的。来自加到MBSM86的这些状态的ARSM控制信号MEMGRNT＝TRUE或者REGGNT＝TRUE将在它的PM路径上启动MBSM86。在第一状态PMBS2，把模块授权确认信号(MBGACK＝TRUE)发送到核心子模块16’。MBSM86然后在下一个时钟信号上无条件地转到它的PMBS3状态。在这一状态，地址输出允许信号ADDOE被断言(assert)。如果PCI循环是一个写循环(MBRW被解断言(deassert))，则断言地址输出允许信号ADDOE。ADDOE信号在被断言时允许把地址信号加到模块地址总线20’。如果PCI访问循环是一个写循环，并且模块总线读/写信号(MBRW)被驱动到一个表明写操作的一个值时，则断言该数据输出允许信号DATAOE。MBSM86然后无条件地转向到它的PMBS4状态，MBSM86在此状态断言该地址选通信号MBBAST。MBSM86然后无条件地前进到它的PMBS5状态，MBSM86在此状态停留，直到它或者接收到一个模块总线误差信号(MBBERR)(在这种情况下MBSM86前进到它的PMBS8状态)，或者它接收到来自核心子模块16’的一个模块总线数据确认信号(MBDACK＝FALSE(假))时为止。接收到一个MBDACK信号使MBSM86前进到它的PMBS6U状态。在MBSM86处在它的PMBS6状态时没有任何信号变化，可用作一个时钟的时间延迟。MBSM86然后前进到它的PMBS7状态。当MBSM86处在它的PMBS7状态时，也是没有任何信号变化，这就提供了一个时钟周期的第二个时间延迟，在此之后MBSM86转变到它的PMBS8状态。MBSM86在它的PBSM8状态断言一个准备着手信号READY(准备)给PTSM85。MBSM86然后无条件地前进到它的PMBS9状态，在此状态，在无条件地前进到它的PMBS10状态之前，信号MBBAST和DATAOE被解断言(即，该些信号为假)。在PMBS10状态，信号ADDOE被解断言。MBSM86然后无条件地转向它的PMBS11状态，MBSM86在此状态停留到PTSM85进入它的TURN-AR状态时为止，该状态由信号T4表示。控制信号T4指示：PCI总线60已经确认了该PCI访问循环的结束。当控制信号T4被断言时，MBSM86返回到它的IDLE状态，在此状态信号MBGBACK和READY被解断言。

MBSM86的第二个控制路径是从模块总线18’到模块83的控制寄存器之一的路径，在图4中表示为MR路径。当ARSM90进入它的MODBUS-GNT状态、并且产生要加到MBSM86的MODBUS-GNT信号时，进入MR路径。MBSM86在收到这个信号时前进到它的MRS1状态。在此状态，如果该访问循环是一个模块总线读循环(模块总线读/写信号MBRW被断言)，或者该循环是一个中断确认循环(MBIACK被断言)，则数据输出允许信号(DATAOE＝READ)被断言。如果该循环是一个写循环(MBSW被解断言)，则模块总线写选通信号MOD-WRTSTB被断言。无条件地进入下一个状态，MRS2。在此状态，如果该循环是一个模块总线写，则模块总线写选通信号(MOD-WRTSTB)被断言。无条件地进入下一个状态MRS3，并且模块总线数据确认信号(MBDACK)被断言。MBSM86在此状态停留，直到发生了三个条件之一时为止。一个条件是接收来自核心子模块16’的一个模块总线差错信号MBBERR，在这种情况下MBSM86返回到它的IDLE状态。如果模块总线中断确认信号MBIACK被断言，则MBSM86将仍旧保持在它的MRS3状态。如果不，则要针对模块总线时隙地址选通信号MBSAST的断言和模块总线地址选通信号MBBAST的断言进行一次测试。如果这两个信号都是真，则MBSM86停留在它的MRS3状态。如果这两个信号或是假，或者说被解断言，则MBSM86前进到它的MRS4状态，在此状态下数据确认信号MBDACK被解断言。MBSM86然后将无条件地进入它的IDLE状态，在此状态数据输出允许信号DATAOE被解断言。

MBSM86的第三个控制路径是PCI或LCNP控制寄存器118或至PCI配置寄存器94，即REG路径。当ARSM90进入它的控制授权状态CNTLGNT或配置授权状态CFGGNT时，由这些状态断言的控制信号使MBSM86进入它的REG路径。在此路径的第一状态REGS1，模块总线授权确认(MBGACK)信号被断言。在收到下一个时钟信号时无条件地进入REGS2，在这里READY信号被断言给PTSM85。也是无条件进入的下一个状态REGS3是一个时钟的时间延迟，和状态REGS4是一样的。无条件地进入MBSM85的状态REGS5，MBSM86将要停留在这里，直到PCI-REQ和MBGNT这两个信号都被解断言为止。

现在参照图5，PTSM85支持2种类型的访问循环，即配置访问和存储器访问。配置访问用于从通过PCI规定修正本2.0确定的对于PCI配置空间寄存器94的读取，或向所说寄存器94写入。存储器访问是从模块83、模块92的任何一个寄存器读出，或者向所说寄存器写入，或者向核心子模块16’的DRAM24’写入。PTSM85的大多数状态是由配置访问和存储器访问共享的。通过PTSM85解码在一个PCI地址阶段提供给接口电路58的PCI命令，确定事务类型的存储器读/写、或配置读/写。

外围子模块59通过断言控制信号FRAME而发出事务开始的信号，这使PTSM85从它的IDLE状态前进到它的忙碌状态B-BUSY，PTSM85将停留在它的B-BUSY状态，直到发生以下三件事情之一为止：该事务作为对于LCNP和调试端口寄存器92、控制寄存器87(寄存器27’，28’和30’)、或者对于核心子模块16’的DRAM24’的一PCI存储器访问而被译码的；该事务的目标是使DTSM85返回到它的IDLE状态的另一个PCI实体；或者，该事务是作为对于PTSM85前进到它的DROP-REQ状态的PCI配置空间寄器94的一配置访问而被译码的。进入DROP-REQ状态将使一个总线请求控制信号PCI-REQ被发送给ARSM90，并且使装置选择信号DEVSEL信号在PCI总线60上被断言，这表明接口电路58已经接受这个访问并且将作出响应。PTSM85将停留在它的DROP-REQ状态，直到信号READY由MBSM86接收、使PTSM85前进到它的XFER状态为止。如果配置事务是一读取，则进入XFER状态将PTSM控制信号TRDY在PCI决线60上被断言，发出接口电路58准备传送数据的信号。然后，PTSM85将停留在XFER状态，直到主导装置被授权向PCI总线60发送信号的或接收来自PCI总线60的信号的外围子模块59的一个部件(例如PCI接口电路72)断言控制信号IRDY时为止，在这时将要传送数据。如果配置事务是一写，则进入XFER状态将PTSM85停留下来，直到该事务的PCI主导装置断言了信号IRDY为止，发出PCI主导装置已经准备传送的信号，然后PTSM85将断言控制信号TRDY，并且将传送数据。假定配置访问不是主导装置的一个突发的尝试(下面将描述)，同时断言IRDY和TRDY将使PTSM85前进到其转向状态TURN-AR，这将使PCI主导装置和PTSM85解断言它们各自的PCI控制信号，并且停止驱动，或解断言PCI总线60’的地址和数据信号(AD-OE＝FALSE)。PTSM85然后无条件地前进到它的IDLE状态。

在对于寄存器92、或者对于接口电路58的控制寄存器27’、28’和30’、或者对于核心子模块16的DRAM24’的一存储器访问的情况下，通过信号FRAME的断言而发出事务开始的信号，这使PTSM85从它的IDLE状态前进到它的BUSY(忙碌)状态。当事务作为一存储器访问被译码时，PTSM85前进到它的S-DATA状态。进入S-DATA状态将使总线请求信号PCI-REQ被发送给ARSM90，并且将使装置选择信号DEVSEL在PCI总线60上被断言，这表明接口电路58已接受该访问并且将作出响应。PTSM85将停留在它的S-DATA状态，直到接收到来自MBSM86的READY(准备)信号时为止。这使PTSM85前进至它的XFER状态。如果存储器事务是一读，则进入XFER状态将使信号TRDY在PCI总线60上被断言，从而发出接口电路准备传送数据的信号。然后，PTSM85将停留在XFER状态，直到主导装置断言信号IRDY时为止，这时将要传送数据。

如果存储器事务是一写，则进入XFER状态将使PTSM85停留直到该事务的PCI主导装置断言控制信号IRDY为止，这时发出主导装置准备传送数据的信号。PTSM85然后将断言信号TRDY，并且将传送数据。假定该存储器访问不是主导装置的一个突发的尝试，则IRDY和TRDY的同时断言将使PTSM85前进到它的TURN-AR状态，这将允许主导装置和PTSM85解断言它们各自的PCI控制信号，并且停止驱动PCI总线60的地址和数据信号。PTSM85然后无条件地前进到它的IDLE状态。

接口电路58不支持突发事件。如果PCI主导装置尝试一个突发事件，则PTSM85将向主导装置发出信号以只在一个单一数据阶段后(信号TRDY和IRDY在两者都被断言时确定一个数据阶段)终止突发尝试。主导装置利用控制信号FRAME以确定一次突发尝试，并且在一次事务中发出最后的数据阶段的信号。在这一事务中，在最后数据阶段之前，控制信号FRAME被解断言。因此，如果在一个数据阶段期间信号FRAME被断言，则主导装置期图执行另一个数据阶段。如果在一个数据阶段期间信号FRAME未被断言，则主导装置在此事务中的最后数据阶段中正在占用。如果正在作突发事件尝试，在配置访问和存储器访问的XFER状态期间，PTSM85将检测控制信号FRAME，并且将对在PCI总线60上STOP(停止)控制信号的断言作出响应。在整个数据传送过程中，STOP控制信号保持被断言，并且向PCI主导装置发出信号以在当前数据阶段后终止该事务。在完成当前的数据阶段时，PTSM85将从它的XFER状态前进到它的WAIT(等候)状态，并且在它的WAIT状态停留下来，一直到控制信号被解断言为止。信号FRAME的解断言使PTSM85前进到它的TURN-AR状态。这允许主导装置和PTSM85解断言它们各自的PCI控制信号，并且停止驱动PCI总线60的地址和数据信号。PTSM85然后将无条件地前进至它的IDLE状态。

一旦核心子模块16’或者接口电路58出现灾难性的故障，或者当在检测到一个地址奇偶校验误差的条件下PTSM85处在它的S-DATA或DROP-RQ状态时，通过PTSM85断言PCI系统差错信号SERR。如果通过奇偶校验产生和检查电路114检测到一个数据奇偶校验差错，当PTSM85处在IDLE或者TURN-AR状态时，由PTSM85断言PCI奇偶校验差错信号PERR。

从以上所述显然可以看出，在不偏离本发明的范围的条件下可以对优选实施例进行各种改进。

Claims

1、一种用于分布式过程控制系统的一个模块的接口电路的控制电路，所说模块包括一个核心子模块、一个外围子模块、和一个接口电路；接口电路包括一个输入数据多路复用器及接口寄存器；核心子模块具有存储器装置，产生控制和中断信号，并且经过一个具有一结构和一协议的模块总线与接口电路通信；外围子模块产生控制和中断信号，并且经过一个具有和模块总线的结构和协议不兼容的结构和协议的第二总线与接口电路通信；所说控制电路包括：

A)用于产生判优器状态机控制信号的判优器状态机装置，用于产生模块总线状态机控制信号的模块总线状态机装置，用于产生第二总线目标状态机控制信号的第二总线目标状态机装置，以及用于产生地址译码逻辑控制信号的地址译码逻辑装置；

B)所说判优器状态机装置响应于模块总线状态机控制信号、第二总线目标状态机控制信号、地址译码逻辑控制信号、来自核心子模块的控制信号、和来自外围子模块的控制信号产生判优器状态机控制信号；所说判优器状态机控制信号确定何时核心子模块访问接口寄存器之一、或者何时外围子模块访问接口寄存器之一或者访问核心子模块的存储装置；

C)模块总线状态机装置响应于判优器状态机控制信号、第二总线目标状态机控制信号、和来自核心子模块的控制信号产生模块总线状态机控制信号；所说模块总线状态机控制信号允许核心子模块进行访问时从接口电路的接口寄存器之一读出或者写入所说寄存器之一，或者允许外围子模块在访问接口寄存器时、或访问核心子模块的存储装置时从接口寄存器之一读出或者写入所说寄存器之一，或者从核心子模块的存储装置读出或者写入所说的存储装置；所说模块总线状态机控制信号控制这样一些访问的时序，并且，所说模块总线状态机控制信号还控制由外围子模块产生的中断；

D)第二总线状态机装置响应于判优器状态机控制信号、模块总线状态机控制信号、和来自外围子模块的控制信号产生第二总线目标状态机控制信号；所说第二总线目标状态机控制信号在需要时允许外围子模块从接口电路的接口寄存器之一读出或向所说寄存器之一写入，或者从核心子模块的存储装置读出或向所说存储装置写入；以及

E)地址译码逻辑装置响应于来自核心子模块或外围子模块的，通过输入地址多路复用器发送到地址译码逻辑的地址信号产生地址译码逻辑控制信号，所说地址译码逻辑控制信号识别通过进行访问的子模块读出和写入数据信号的接口电路的接口寄存器或核心子模块的存储装置。

2、如权利要求1的控制电路，其中：第二总线是一个外围部件互连总线，第二总线状态机装置是一个外围部件互连目标状态机，第二总线目标状态机控制信号是外围部件互连目标状态机控制信号。

3、如权利要求2的控制电路，其中：判优器状态机响应于地址译码逻辑装置正在产生的模块总线请求控制信号确定模块总线访问接口电路；或者响应于来自外围部件互连目标状态机的外围部件互连总线请求信号确定外围部件互连总线访问接口电路；如果模块总线请求信号和外围部件互连请求信号这两者同时加到判优器状态机，则判优器状态机授权外围部件互连总线访问接口电路。

4、如权利要求3的控制电路，其中：接口电路的接口寄存器包括控制寄存器、外围部件互连配置空间寄存器、和LCNP控制寄存器；并且模块总线状态机有三个控制路径：外围部件互连总线至模块总线的PM路径；模块总线至接口电路的控制寄存器之一的路径，即MR路径；以及外围部件互连总线至配置空间寄存器或外围部件互连配置寄存器的REG路径；模块总线状态机相应于判优器状态机产生的存储器授权的、或者寄存器授权的控制信号进入它的PM路径。

5、如权利要求4的控制电路，其中：模块总线状态机响应于由判优器状态机产生的模块总线授权控制信号进入它的MR路径。

6、如权利要求5的控制电路，其中：模块总线状态机响应于由判优器状态机产生的配置授权控制信号，或者控制授权控制信号进入它的REG路径。

7、一种用于分布式过程控制系统的一个模块的接口电路的控制电路，所说模块包括一个核心子模块、一个外围子模块、和一个接口电路；接口电路包括一个输入地址多路复用器及接口寄存器；核心子模块具有存储器装置并产生控制和中断信号，所述核心子模块经过一个具有一结构和一协议的模块总线与接口电路通信；模块总线包括控制和中断线；外围子模块产生控制和中断信号，并且经过一个具有一结构和一协议的第二总线与接口电路通信，第二总线包括控制和中断线，第二总线的结构和协议与模块总线的结构和协议不兼容；所述控制电路包括：

A)用于产生模块总线状态机控制信号的模块总线状态机装置、用于产生判优器状态机控制信号的判优器状态机装置、和用于产生第二总线目标状态机控制信号的第二总线目标状态机装置；以及用于产生地址译码逻辑控制信号的地址译码逻辑装置；

B)所说模块总线状态机控制信号是通过模块总线状态机装置响应于来自核心子模块的控制信号和中断信号、响应于判优器状态机控制信号、响应于第二总线目标状态机控制信号、并且响应于地址译码逻辑控制信号而产生的；所说模块总线状态机控制信号通过外围子模块定时并控制对接口电路的接口寄存器的访问，或者对核心子模块的存储装置的访问，并且用于通过核心子模块定时并控制对于接口电路的接口寄存器的访问；

C)所说第二总线目标状态机控制信号是响应于来自外围子模块的控制信号和中断信号、响应于判优器状态机控制信号、并且响应于模块总线状态机控制信号而产生的；所说第二总线目标状态机控制信号定时并控制第二总线以及外围子模块对访问接口电路的请求；

D)所说判优器状态机控制信号是响应于模块总线状态机控制信号、第二总线目标状态机控制信号、和地址译码逻辑控制信号而产生的；所说判优器状态机控制信号控制何时授权外围子模块独占访问接口电路的接口寄存器、以及独占访问核心子模块的存储装置、以及控制何时授权核心子模块独占访问接口电路的接口寄存器；以及

E)所说地址译码逻辑电路响应于由地址多路复用器加到所说地址译码逻辑电路装置的地址信号，以产生地址译码逻辑控制信号；所说地址译码逻辑控制信号控制由访问接口电路的子模块传送的或者传送到所说子模块的数据信号的源和目的地。

8、如权利要求7的控制电路，其中：第二总线是一个外围部件互连总线，第二总线状态机装置是一个外围部件互连目标状态机，第二总线目标状态机控制信号是外围部件互连目标状态机控制信号。

9、如权利要求8的控制电路，其中：判优器状态机响应于由地址译码逻辑装置产生的模块总线请求控制信号确定模块总线独占访问接口电路；或者判优器状态机响应于来自外围部件互连目标状态机的外围部件互连总线请求信号确定外围部件互连总线独占访问接口电路；模块总线请求信号和外围部件互连总线请求信号同时加到判优器状态机上，则判优器状态机授权外围部件互连总线访问接口电路。

10、如权利要求9的控制电路，其中模块总线访问接口电路，除非外围部件互连总线请求控制信号被加到判优器状态机装置。

11、如权利要求10的控制电路，其中：接口电路的接口寄存器包括控制寄存器、外围部件互连配置空间寄存器、和LCNP控制寄存器，并且模块总线状态机有三个控制路径：外围部件互连总线至模块总线的PM路径、模块总线至接口电路的控制寄存器之一的MR路径、和外围部件互连总线至配置空间寄存器或外围部件互连配置寄存器的REG路径；模块总线状态机响应于由判优器状态机产生的存储器授权、或者寄存器授权控制信号进入它的PM路径。

12、如权利要求11的控制电路，其中：模块总线状态机响应于由判优器状态机产生的模块总线授权控制信号进入它的MR路径。

13、如权利要求12的控制电路，其中：模块总线状态机响应于由判优器状态机产生的配置授权控制信号、或者控制授权控制信号进入它的REG路径。

14、如权利要求13的控制电路，其中：判优器状态机装置是一个同步状态机，并且，模块总线状态机装置和外围部件互连目标状态机装置是同步的单热状态机。