CN1119809C - 非易失存储器分块结构及冗余性 - Google Patents

非易失存储器分块结构及冗余性 Download PDF

Info

Publication number
CN1119809C
CN1119809C CN96193584A CN96193584A CN1119809C CN 1119809 C CN1119809 C CN 1119809C CN 96193584 A CN96193584 A CN 96193584A CN 96193584 A CN96193584 A CN 96193584A CN 1119809 C CN1119809 C CN 1119809C
Authority
CN
China
Prior art keywords
block
piece
nonvolatile memory
local
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN96193584A
Other languages
English (en)
Other versions
CN1183162A (zh
Inventor
O·W·容罗思
M·D·温斯顿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1183162A publication Critical patent/CN1183162A/zh
Application granted granted Critical
Publication of CN1119809C publication Critical patent/CN1119809C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

非易失存储器包括一条全局线(48-48n)。多个存储块(块0-块n)和一个冗余块(34-34i)也包括在所述存储器内。每一个块都具有多条局部线和一个译码器(32-32n)，用于当译码器(32-32n)被起动时选择性地将所述全局线(48-48n)连接到所述局部线的一条上并用于当译码器(32-32n)被禁止时使所述局部线和所述全局线(48-48n)绝缘。当多个块(块0-块n)中的一个块被发现是故障块时，利用冗余块(34-34i)替换所述故障块。提供了一个电路，用于当对故障块寻址时禁止所述故障块的译码器(32-32n)和起动冗余块(34-34i)的译码器(35-35i)。

Description

非易失存储器分块结构及冗余性
                        技术领域
本发明涉及计算机存储器领域，特别是，本发明涉及包括供各个块和各冗余块使用的局部译码器的分块电可擦可编程非易失存储器，当一个块被发现有故障时，这个有故障的块不影响其它的块并可被一个冗余块代替。
                          背景技术
一种现有技术的快速可擦电可编程只读存储器(“快速EPROM”)被组织成行和列。存储单元被放置在字线和位线的交点处。通过将一定数量的列分组成一个块，快速EPROM可以具有成块结构。快速EPROM可以由用户编程。一旦被编程，快速EPROM便保存它的数据，直到被电擦除擦掉为止。可以同时向一存储块中所有单元的源极提供很高的擦除电压。这导致了一个块擦除。通过将所述擦除电压同时施加到快速EPROM所有存储单元的源极上，快速EPROM还可以具有一个全区域擦除。快速EPROM被擦除的块或区域然后可以利用新数据再编程。
一种现有技术的快速EPROM通常包括多个冗余存储单元。所述冗余存储单元被用于替换主存储器阵列中有故障的单元。图1示出了现有技术的用于快速EPROM的一个冗余方案。
如能从图1所看到的，快速EPROM包括被组织成一定数量存储块块0到块n的一个主存储器。每个块包括多个字线和多个位线。所述一个块的位线只在所述块内延伸而所述字线由所有块共享。存储阵列11每个块的阵列结构示于图2。
如图2所示，存储阵列11的块25包括位线21a和21b以及字线22a和22b。块25代表块块0到块n中每一个的阵列结构。字线22a和22b超出块25延伸而位线21a和21b只在块25内延伸。存储单元25a和25c具有它们连接到字线22a的控制栅极和存储单元25b和25d具有它们连接到字线22b的控制栅极。单元25a和25b的漏极连接到位线21a和单元25c和25d的漏极连接到位线21b。单元25a-25d的源极连接到电源线23。
回过来看图1，存储阵列11的每个块还包括一定数量的冗余列。例如，块0具有冗余列12和块n具有冗余列12n。一个块中的每个冗余列都能够替换那个块中一个有故障的列。
由于存储阵列11的字线延伸到阵列11的所有块，所以，需要延伸到阵列11所有块的一个冗余行去替换存储阵列11的一个有故障的行。如能从图1所看到的，存储阵列11包括冗余行13。当发现存储阵列11的行有故障时，冗余行13被用于替换所述有故障的行。
但是，这种现有技术冗余方案的缺点是这种冗余配置有时不可能替换在主存储阵列中有故障的单元。例如，如能从图2所看到的，当字线22a经过一个错误连线27被与位线21b短路时，图1所示的冗余方案不能替换所述有故障的行。这是由于当有故障的行被短路到一起时，冗余行只能替换在主阵列中有故障的行。如果只发现主存储阵列的一个行有故障，该有故障的行将影响与所述有故障行相邻行的存储操作。
此外，所述现有技术冗余方案的其他缺点还在于当一个块具有比所提供冗余列的数量更多的故障列时，即使其它块可有未使用的冗余列，那个块也根本不可能简单地被现有技术冗余方案所补救。通常，在一个快速EPROM中，一个块所具有冗余列的数量是有限的。这是因为在一个给定快速EPROM中冗余行和列越多，快速EPROM就越大。
当不能够利用现有技术的冗余方案稳定在主存储阵列中的一个或多个故障时，所述的快速EPROM就必须报废。报废快速EPROM芯片的数量通常要影响快速EPROM的整个制造成本。当每硅晶片报废快速EPROM以数目增加时，快速EPROM的整个制造成本也因此而增加。
                      发明内容
本发明的特征之一是允许(1)一个非易失存储器的冗余块替换存储器的故障块和(2)故障块不影响存储器的其它块。
一个非易失存储器包括一个全局线。在所述存储器中也包括多个块和一个冗余块，每个块具有多个耦合到存储单元上的多条局部线和耦合到全局线和局部线上的一个译码器，用于当撤消禁止时选择多个局部线中的一个耦合到全局线上，而当被禁止时，将局部线和全局线隔绝，使得当多个块中的一个被发现是故障块时，故障块不影响全局线和能够被所述冗余块替换。
非易失存储器包括一个全局线。多个块和一个冗余块被包括在所述存储器中，其中的每个块具有(1)一个耦合到全局线上的局部译码器和(2)多条耦合到多个存储单元和所述局部译码器上的局部线。一个所选择块的局部译码器对一个地址译码以便将所述全局线连接到所述多条局部线的一条被选择局部线上，同时，未被选择块中每一个块的局部译码器不将所述全局线连接到未被选择块中每一个块的任意局部线上，从而当所述块的一个被发现有故障时，该有故障的块可以被所述冗余块替换而不影响其它块。
                        附图说明
举例说明本发明，本发明不受附图的限制，其中，相同的标示表示类似元件，其中：
图1示出了具有若干存储器块的快速EPROM的现有技术的冗余配置；
图2示出了在图1所示快速EPROM多个块中一个块的故障；
图3示出了使用本发明一个实施例的快速EPROM的方框图；
图4示出了具有局部译码器的图3所示快速EPROM的一种阵列结构；
图5示出了具有局部译码器的图3所示快速EPROM的另一种阵列结构。
                       具体实施方式
图3示出了实现本发明一个实施例的快速EPROM30的电路方框图。快速EPROM30包括由用于在多个地址处存储数据的浮置栅快速EPROM单元构成的存储器阵列31。对一个实施例来讲，存储器阵列31存储8M位(“兆位”)数据。对另一个实施例来讲，存储器阵列31能够小于或大于8M位。
另外，快速EPROM30可以是其它类型的非易失存储器。例如，快速EPROM30可以简单地是一个EPROM(“电可编程只读存储器”)。
快速EPROM30可以用于任何一种计算机系统或数据处理系统。其中使用了快速EPROM30的计算机系统可以是个人计算机、笔记本电脑、膝上型电脑、个人辅助/通信器、小型计算机、工作站、大型计算机、多处理器计算机或任一其它类型的计算机。另外，其中使用了快速EPROM30的系统可以是一个打印系统、蜂窝电话系统、数字应答系统或其它数据存储系统。
对一个实施例来讲，快速EPROM30使用MOS电路和快速EPROM30的所有电路位于一个单一的半导体基片上。
对一个实施例来讲，存储阵列31的每个存储单元一次能够存储一位数据。对另一实施例来讲，存储阵列31的每个存储单元一次能够存储多位数据。
存储阵列31被分成从块0到块n若干个块和从34到34i的若干个冗余块。块0到块n中的每一个块都包括一个局部译码器。例如，块0包括局部译码器32和块1包括局部译码器33。另外，冗余块34到34i中的每一个冗余块都包括一个冗余局部译码器。例如，冗余块34包括冗余局部译码器35和冗余块34i包括冗余局部译码器35i。块0到块n中的每一个块和冗余块34到34i中的每一个冗余块都包括若干条位线和局部字线(图3中未示出)。所述块的位线只在那个特定块中延伸和一个块的局部字线只在所述块内延伸。例如，位线43到43i只在块0中延伸和位线45到45i只在块n中延伸。存储单元被放置在局部字线和位线的交点处。存储阵列31的所有位线都被连接到Y选通电路42上。
块0到块n和冗余块34-34i中的每一个都被连接到相应块的局部译码器上。另外，存储阵列31还包括若干条全局字线48到48n。全局字线48到48n被连接到局部译码器32到32n和冗余局部译码器35到35i中的每一个上。全局字线48到48i经过所有块0-块n和冗余块34-34i延伸。但是，全局字线48-48n并没有被实际连接到存储阵列31每个块的局部字线上而是经过那个块的相应局部译码器可以被电连接到每个块的局部字线上。例如，局部译码器32允许全局字线48-48n被连接到块0的局部字线上和冗余局部译码器35能够使全局字线48-48n被连接到冗余块34的局部字线上。
另外，存储阵列31可以被构成得使块0到块n和冗余块34-34i中的每一个具有若干条字线和局部位线。字线只在所述块内延伸和局部位线只在所述块内延伸。一个块的局部位线被连接到那个块的局部译码器上。另外，存储阵列31包括若干条经过存储阵列31所有块延伸的全局位线。所述全局位线被连接到多个块中每一个块的局部译码器上。然后，所述全局位线被经过选通电路42连接到Y译码器39上。
图3并没有示出存储阵列31每个块内的局部字线。图4示出了包括将在后面详述的局部译码器和局部字线的存储阵列31每个块的一个阵列结构。图5示出了包括也将在后面详述的局部译码器和局部字线的存储阵列31每个块的另一个阵列结构。
参看图4，块61和块62可以是图3所示存储阵列31中块0-块n和冗余块34-34i的任意两个相邻块。如从图4可以看到的，块61和62中的每一个包括局部译码器63和64中的一个。全局字线48到48n被连接到局部译码器63和64的每一个上。
块61包括位线70到70m和局部字线71到71n。块62包括位线80到80m和局部字线81到81n。块61包括一个公共电源线73和块62包括一个公共电源线83。公共电源线73和83中的每一个被连接到擦除开关36的一个擦除开关上(见图3)。另外，块61和62中的每一个包括在那个块的位线和局部字线交点处安置的若干个EPROM单元。图4示出了用于块61的单元74a到75c和用于块62的单元84a到85c。一个块中的每个单元都具有连接到一个位线上的漏极、连接到一个局部字线上的控制栅极和连接到那个块公共电源线上的源极。例如，单元7 1具有连接到位线70上的漏极，连接到局部字线71上的控制栅极和连接到电源线73上的源极。应当注意，块61和62每一个中的所述单元并没有被实际连接到全局字线48-48n上，位线70-70m和80-80m然后被连接到Y选通电路42上(见图3)。一个块内的每个局部字线被连接到那个块的局部译码器上。例如，局部字线71-71n被连接到块61的局部译码器63上和局部字线81-81n被连接到块62的局部译码器64上。
如能从图4所看到并根据本发明的一个实施例，译码器63和64中的每一个都包括若干个一对一译码器，其中的每一个都是由一个选择晶体管形成的。例如，局部译码器63包括若干个选择晶体管76至76n，其中的每一个晶体管都被连接在全局字线48-48n中的一个和局部字线71-71n中的一个之间。类似地，局部译码器64包括若干个选择晶体管86到86n，其中的每一个被连接在全局字线48-48n中的一个和局部字线81-81n中的一个之间。这表明译码器63和64中的每一个能够有选择地将全局字线48-48n连接到相应块的相应局部字线上。例如，当晶体管76-76n导通时，全局字线48-48n被连接到块61的局部字线71-71n上。类似地，当局部译码器64的晶体管86-86n导通时，全局字线48-48n中的每一个被连接到局部字线81-81n的相应一条上。在这种情况下，当全局字线48-48n中的一条是被选择的字线时，局部译码器64的选择晶体管还使相应的局部字线成为被选择的字线。
由于图4所示局部译码器63和64中的每一个只包括一对一译码器，所以，局部译码器63和64中的每一个都不能够接受来自总线43的任何一个附加地址位。在这种情况下，总线43不被连接到局部译码器63-64上。
如能从图4所看到的，局部译码器63选择晶体管76-76n中的每一个都由在线78上施加的块选择信号BSm控制导通和截止。另外，局部译码器64选择晶体管86-86n中的每一个都由在线88上施加的块选择信号Bsn控制导通和截止。线78和88被连接到块译码器37(图3)上以接收相应的块选择信号BSm和BSn。
应当注意，图4仅仅示出了本发明关于局部译码器63和64的一个实施例。另外，局部译码器63和64可以由其它类型的译码器实现。例如，局部译码器63和64的每一个可以包括若干个二对四译码器，其中的每一个被连接到全局字线48-48n中的两条和局部字线中的四条上，用于对从两个全局字母接收的选择数据译码以选择四条局部字母中的一条。当发生这种情况时，用于那个局部译码器的块选择信号被连接到所述局部译码器的每一个二对四译码器上，以起动二对四译码器中的每一个。另外，一个块的局部译码器可以由若干个三对八译码器实现，其中的每一个被连接到全局字线48-48n中的三条和那个块内局部字线的八条上。此外，图5示出了图3所示局部译码器32-32n和35-35n的其它实施例。另外，可以使用其它类型的译码方案。
如从图4所看到的，利用局部译码器63使全局字线48-48N和局部字线71-71n绝缘并利用局部译码器64使全局字线48-48n和与局部字线81-81n绝缘。当局部译码器63被块选择信号BSm起动时，全局字线48-48n被电连接到局部字线71-71n上。类似地，当局部译码器64被块选择信号BSn起动时，全局字线48-48n被电连接到局部字线81-81n上。
根据本发明的一个实施例，存储阵列31一个块中的每一个局部字线都是由一个连续的多晶硅带形成的，该连续多晶硅带还沿着那个块内的一个行形成了快速EPROM单元的控制栅。例如，局部字线71是由也形成快速EPROM单元74a到75a中每一个的控制栅的多晶硅带形成的。另外，块62的局部字线81n是由也形成快速EPROM单元84c到85c中每一个的控制栅的一个多晶硅带形成的。全局字线48-48n中的每一个是由位于用于形成存储阵列31每个位线的第一金属层之上的第二金属层形成的。块内的第一金属层在用于形成那个块内局部字线的多晶硅带之上。
通过使全局字线48-48n与块61的局部字线71-71n和块62的局部字线81-81N绝缘，全局字线48-48N与存储阵列31的每一个块相隔离并当存储阵列31的一个块被选择连接到全局字线48-48n以用于存储操作时不干扰存储阵列31的其它块。例如，当选择晶体管76将全局字线48连接到块61的局部字线71上以用于编程操作时，在全局字线48上施加的一个高编程电压Vpp不会干扰未被选择块62的存储单元84a-85a。换言之，当被选择的块执行一个编程操作时，存储阵列31中未被选择块的存储单元不会遭受任何选通干扰。另外，由于全局字线48-48n没有被实际连接到存储阵列31每个块内的存储单元上并且是在每个块局部字线之上的若干个层，所以，当在一个块内它的相应局部字被发现有故障时，全局字线48-48n中的每一个都不受影响。例如，如果块61的局部字线71被发现有故障，不会影响全局字线48-48n中的任何一个。这是由于局部译码器63使局部字线71-71n和全局字线48-48n相互隔离的缘故。接下来这又使块62的局部字线81-81n中的每一个根本不受沿局部字线71故障的影响。如上所述，局部字线71的故障可以是到位线70-70m中一个的短路或到局部字线49的短路。如已知的，有故障的字线通常影响存储单元中与它相邻行的存储操作。当发生这种情况时，局部字线71被认为是有故障的字线。通过使一个块的局部字线和全局字线绝缘，存储阵列31一个块内的故障基本上与其它块绝缘。因此，这允许使用冗余块来替换故障块而不会影响其它块的存储操作。另外，这还允许使用反之现有技术冗余方案不能补救的冗余块来替换故障块。
当块61是块0到块n中的一个和块62是冗余块34-34i中的一个时，通过在应当确认用于块61的BSm块选择信号时确认Bsn块选择信号，块62能够被用于替换块61。
参看图5，该图示出了用于所述局部译码器的另一结构。如能从图5中看到的，块101和111可以是图3所示块0-块n和冗余块34-34i中的任一两个相邻块和局部译码器100和110可以是局部译码器32-32i和35-35i中的任一两个。块101被连接到局部译码器100和块111被连接到局部译码器110。图5只示出了用于说明的两个全局字线48和48i。如能从图5看到的，每个全局字线经过局部译码器被连接到一个块内若干条局部字线上。例如，全局字线48经过局部译码器100连接到块101若干条局部字线90上并经过局部译码器110连接到块111若干条局部字线92上。类似地，全局字线48i经过局部译码器100连接到块101若干条局部字线91上并经过局部译码器110连接到块111若干条局部字线93上。每个局部字线被连接到一个块内存储单元行的控制栅上。虽然图5没有示出每个块内的存储单元，但是很明显，块101和110中每一个的阵列结构可以很容易地根据图4获得。
如能从图5看到的，局部译码器100和110中的每一个包括一个地址译码器和若干个“与”门。每个“与”门被连接到一条全局字线和所述地址译码器的选择线上。例如，地址译码器100a包括若干条选择线109，其中的每一条选择线被连接到“与”门102到102n中的一个和“与”门105到105n中的一个上。类似地，地址译码器110a包括若干条选择线119，其中的每一条选择线被连接到“与”门112到112n中的一个和“与”门115到115n中的一个上。译码器100a和110a两者都接收X地址的一部分。译码器100a被块选择信号BSm起动和译码器100a被块选择信号BSn起动。在这个实施例中，译码器100a和110a中的每一个还被连接到图3所示的总线43以接收部分X地址和全局X译码器38接收X地址的其余部分。对一个实施例而言，译码器100a和110a接收X地址若干个最低有效位，全局X地址译码器38接收该地址的其余部分。
在另一个实施例中，分别利用其它类型的逻辑电路代替“与”门102-102n、112-112n和115-115n。
当例如全局字线48是一条被选择全局字线和块101是一个用于存储操作的被选择块时，BSm信号起动译码器100a，同时BSn信号起动译码器110a。然后，译码器100a译码经过总线43接收的地址位并选择选择线109中的一条。例如，当译码器100a选择选择线109a时，“与”门102因此而被起动将所选择的全局字线48连接到局部字线90a上。虽然“与”门105也被起动，但是，由于全局字线48i没有被选择，所以，“与”门105不能选择相应的局部字线。同时，译码器110a被禁止和不能选择选择线119中的任何一条线，从而所有的“与”门112-112n被阻塞和局部字线92不能被连接到被选择全局字线48上。
回过来参看图3，全局字线48-48N也被连接到快速EPROM30的X译码器38上。X译码器38是存储阵列31的行译码器。X译码器38从总线43接收一个行地址以选择全局字线48-48n中的一条或产生一个选择数据加到全局字线48-48n的至少一条上。但是，X译码器38不选择存储阵列31每个块内的任何一条局部字线。
对一个实施例来讲，X译码器38选择全局字线48-48n中被选择的一条字线以用于每个所施加的地址。对另一个实施例来讲，X译码器38产生加到全局字线48-48n中两条或多条字线上的一个选择数据以用于每个所施加的地址。
另外，快速EPROM30包括一个Y译码器39和块译码器37。Y译码器39被连接到Y选通电路42上。Y译码器39通过Y选通电路42从总线43接收一个用于选择位线一个字节(即8位)的列地址或从所选存储阵列31的块中接收位线的一个字(即16位)。
块译码器37选择一个用于每个所施加地址的被选择块。块译码器37通过起动能选择块的局部译码器选择所述的被选择块。块译码器37是通过产生块选择信号BS0-BSn中一个适当的信号做到这点的。另外，块译码器37通过起动其块具有块选择信号RBS0-RBSi中一个的相应冗余局部译码器起动冗余块34-34i中的一个。块译码器37还被连接到总线43上以用于接收所述块地址。对一个实施例来讲，快速EPROM30的块地址是在Y译码器39中所接收列地址的一部分。块译码器37经过若干条块选择线49到49s输出块选择信号BS0到BSn和RBS0到RBSi。另外，块选择线49-49s还被连接到擦除开关36上。
擦除开关36包括若干开关，其中的每个开关都被耦合到块0-块n和冗余块34-34i中一个块的公共电源线上。擦除开关36中的每一个开关在存储操作(即：读出、编程和擦除操作)期间根据来自选择线49-49s中一个的块选择信号可选择地将Vss(即地)或Vpp(擦除)电压连接到其相关块的公共电源线上。
块选择信号BS0到BSn和RBS0到RBSn中的每一个都被加到块0-n和冗余块34-34i中一个的局部译码器上。例如，块选择BS0信号被加到局部译码器32上和块选择RBS0被加到冗余局部译码器35上。当BS0信号被块译码器37确认时，局部译码器32被起动以从全局字线48-48n接收所选择的数据从而选择块0的一个局部字线。当RBS0被块译码器37确认时，冗余局部译码器35被起动以从全局字线48-48n接收所选择的数据从而选择冗余块34的一个局部字线。
快速EPROM30还包括一个比较逻辑40和一个连接到该比较逻辑40上的CAM(“可按内容寻址存储器”)组41。CAM组41包括若干CAM单元组，每个单元组用做存储数据的存储器。对一个实施例来讲，CAM组41中的每个组宽14位和CAM组41包括8个CAM组。对另外的实施例来讲，CAM组41的数量可以大于或小于8和每个CAM组可以多于或少于14位。
CAM组41的每一组被用于激活一个用于替换故障块的冗余块。当CAM组41的一个CAM组被用于激活用于替换块0-n中故障块的一个冗余块时，那个CAM组存储故障块的块地址和用于替换所述故障块的冗余块的块地址。例如，如果发现块1有故障和需要用冗余块34i来替换，块1的块地址和冗余块34i的块地址被存储在CAM组41的一个CAM组中。无论什么时候在总线上被施加有一个用于寻址快速EPROM30的地址，那个地址还被施加到比较逻辑40上。
在读操作期间，块译码器37确认所有块选择BS1-BSn和RBs0-RBSi信号以加速读操作。另外，在一个用于为快速EPROM30加电的设备上，比较逻辑40使块译码器37禁止存储阵列31所有故障块的块选择信号。在读操作期间，当接收一个地址时，比较逻辑40将输入的地址和存储在CAM组41中所有故障块的块地址相比较。如果输入的地址直接指向块1和1被利用冗余块34i替换(即：比较逻辑检测到一个匹配)，那么，比较逻辑40将使Y译码器39作用于冗余块34I的块地址而不是输入的地址。
在编程期间，当一个地址被施加到总线43上时，比较逻辑40将输入的地址和存储在CAM组41中的所有故障块的块地址相比较。如果输入的地址直接指向块1和1被利用冗余块34i替换(即：比较逻辑检测到一个匹配)，那么，比较逻辑40将使块译码器37不作用于输入的地址上。另外，比较逻辑40将冗余块34i的块地址施加到块译码器37上，以便起动冗余局部译码器35i而不是起动局部译码器33。另外，比较逻辑40还使Y译码器39作用于冗余块34i的块地址上而不是作用于输入地址的块地址上。在擦除操作期间，由于Y地址仅仅包含一个被选择块的块地址，比较逻辑40不使Y译码器起作用。
当块译码器37在块1被寻址时由比较逻辑40控制对冗余块34i进行访问时，块译码器37确认块选择RBSi信号并去确认块选择BS1信号。这是通过传统的方法和电路进行的。比较逻辑40可以是任何一种已知的比较逻辑。
在前面的描述中，参考特定实施例对本发明进行了描述。但是很明显，可以对上述实施例做出各种修改和变化而不脱离本发明的精神和范围。因此，所做的说明和附图仅被认为是说明性质而不作为对本发明的限制。

Claims (17)

1.一种非易失存储器，包括：
(A)一条全局线；
(B)多个存储块和一个冗余块，每一个块包括：
    (i)多条局部线；
    (ii)一个耦合到所述全局和局部线上的译码器，用于当该译码器被起动时根据一个地址信息选择性地将所述全局线耦合到一个局部线上，并用于当该译码器被禁止时使所述局部线和所述全局线绝缘，从而使当存储块中的一个发生故障时，所述故障块不影响所述全局线并能够被所述冗余块所替换；
(C)一个用于当对所述故障块寻址时禁止故障块译码器和起动冗余块译码器的电路。
2.如权利要求1所述的非易失存储器，其特征是存储块和冗余块中的每一个还包括多个可被电擦除和编程的存储单元，和存储单元中的每一个一次存储多个数据位。
3.如权利要求1所述的非易失存储器，其特征是所述非易失存储器是一个电可编程和擦除的存储器。
4.如权利要求1所述的非易失存储器，其特征是所述非易失存储器被用于数据处理系统。
5.如权利要求1所述的非易失存储器，其特征是所述全局线是一条全局字线和所述局部线是多条局部字线。
6.如权利要求1所述的非易失存储器，其特征是所述全局线是一条全局位线和所述局部线是多条局部位线。
7.一种非易失存储器，包括：
(A)多条全局线，其中的每条线是由非易失存储器的一个地址选择的；
(B)多个存储块和一个冗余块，其中的每个包括
    (i)多条局部线；
    (ii)多个选择晶体管，其中的每一个都被用于根据块选择信号将所述多条全局线中的一条耦合到所述多条局部线中的一条上，其中，所述冗余块可以替换存储块中的故障块；
(C)一个用于当对所述故障块寻址时禁止故障块的选择晶体管和起动冗余块的选择晶体管的电路。
8.如权利要求7所述的非易失存储器，其特征是当在多个块的一个块内所选择的晶体管没有被那个块的块选择信号导通时，在那个块中的局部线与所述全局线绝缘。
9.如权利要求7所述的非易失存储器，其特征是所述存储块和冗余块中的每一个还包括多个可电擦除和可编程的存储单元，和存储单元中的每一个用于一次存储多个数据位。
10.如权利要求7所述的非易失存储器，其特征是所述非易失存储是一个电可编程和擦除存储器。
11.如权利要求7所述的非易失存储器，其特征是所述非易失存储器被用于数据处理系统。
12.如权利要求7所述的非易失存储器，其特征是所述全局线是全局字线并且所述局部线是局部字线。
13.如权利要求7所述的非易失存储器，其特征是所述全局线是全局位线和所述局部线是局部位线。
14.一种非易失存储器，包括：
(A)一条全局线；
(B)多个存储块和冗余块，每个块包括：
    (i)多条局部线；
    (ii)耦合到所述全局线和所述局部线上的一个局部译码器，用于当所述局部译码器被一个块选择信号起动时对一个地址译码以便将多条局部线中一条被选择的局部线连接到所述全局线上和用于当所述局部译码器被禁止时使所述局部线和全局线绝缘，从而当所述多个存储块中的一个存储块是故障块时，该故障块不影响所述全局线并能够被所述冗余块替换；
(C)一个用于当对故障块寻址时禁止故障块的局部译码器和起动冗余块局部译码器的电路。
15.如权利要求14所述的非易失存储器，其特征是所述多个存储块的每一个和冗余块的局部译码器还包括：
    (i)用于接收所述地址的一个译码器；
    (ii)多个逻辑电路，其中的每一个电路都被耦合到所述全局线、所述多条局部线的一条线和所述译码器上。
16.如权利要求14所述的非易失存储器，其特征是所述全局线是一条全局字线和所述局部线是局部字线。
17.如权利要求14所述的非易失存储器。其特征是所述全局线是一条全局位线和所述局部线是局部位线。
CN96193584A 1995-04-28 1996-04-25 非易失存储器分块结构及冗余性 Expired - Fee Related CN1119809C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/430,344 US5621690A (en) 1995-04-28 1995-04-28 Nonvolatile memory blocking architecture and redundancy
US08/430,344 1995-04-28

Publications (2)

Publication Number Publication Date
CN1183162A CN1183162A (zh) 1998-05-27
CN1119809C true CN1119809C (zh) 2003-08-27

Family

ID=23707142

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96193584A Expired - Fee Related CN1119809C (zh) 1995-04-28 1996-04-25 非易失存储器分块结构及冗余性

Country Status (7)

Country Link
US (1) US5621690A (zh)
EP (1) EP0832486B1 (zh)
KR (1) KR100273927B1 (zh)
CN (1) CN1119809C (zh)
AU (1) AU5574296A (zh)
DE (1) DE69623474T2 (zh)
WO (1) WO1996034391A1 (zh)

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996041264A1 (en) * 1995-06-07 1996-12-19 International Business Machines Corporation Static wordline redundancy memory device
JPH09153294A (ja) * 1995-11-29 1997-06-10 Nec Kyushu Ltd 半導体記憶装置
US5774396A (en) * 1996-03-29 1998-06-30 Aplus Integrated Circuits, Inc. Flash memory with row redundancy
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
JPH09288614A (ja) 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体集積回路装置、半導体記憶装置およびそのための制御回路
JPH09306189A (ja) * 1996-05-10 1997-11-28 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2848339B2 (ja) * 1996-06-14 1999-01-20 日本電気株式会社 冗長デコード回路
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
JPH10144086A (ja) * 1996-11-14 1998-05-29 Sharp Corp 不揮発性半導体記憶装置
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
KR100200930B1 (ko) * 1996-12-06 1999-06-15 윤종용 버스트 모드동작에 적합한 반도체 메모리 장치의 로우 디코더
KR100248868B1 (ko) * 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
US6870769B1 (en) 1996-12-28 2005-03-22 Hyundai Electronics Industries Co., Ltd. Decoder circuit used in a flash memory device
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US5870347A (en) 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
JP3720945B2 (ja) * 1997-04-04 2005-11-30 株式会社東芝 半導体記憶装置
US5949716A (en) * 1997-04-16 1999-09-07 Invox Technology Look-ahead erase for sequential data storage
US6014759A (en) * 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US6173432B1 (en) * 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US5793684A (en) * 1997-07-10 1998-08-11 Microchip Technology Incorporated Memory device having selectable redundancy for high endurance and reliability and method therefor
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
DE19730116C2 (de) * 1997-07-14 2001-12-06 Infineon Technologies Ag Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
JPH11144497A (ja) * 1997-11-13 1999-05-28 Mitsubishi Electric Corp 同期型半導体記憶装置
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
FR2776820B1 (fr) * 1998-03-24 2000-05-26 Sgs Thomson Microelectronics Memoire a grille flottante electriquement effacable organisee en mots
JP2000021169A (ja) * 1998-04-28 2000-01-21 Mitsubishi Electric Corp 同期型半導体記憶装置
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6026021A (en) * 1998-09-10 2000-02-15 Winbond Electronics Corp. America Semiconductor memory array partitioned into memory blocks and sub-blocks and method of addressing
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6141267A (en) * 1999-02-03 2000-10-31 International Business Machines Corporation Defect management engine for semiconductor memories and memory systems
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
CN101086898A (zh) * 1999-03-19 2007-12-12 株式会社东芝 半导体存储装置
JP4413306B2 (ja) 1999-03-23 2010-02-10 株式会社東芝 半導体記憶装置
US7069406B2 (en) * 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
US6084807A (en) * 1999-11-08 2000-07-04 Choi; Jin H. Memory device with global redundancy
US6249464B1 (en) * 1999-12-15 2001-06-19 Cypress Semiconductor Corp. Block redundancy in ultra low power memory circuits
JP3893005B2 (ja) * 2000-01-06 2007-03-14 富士通株式会社 不揮発性半導体記憶装置
US6236618B1 (en) * 2000-04-03 2001-05-22 Virage Logic Corp. Centrally decoded divided wordline (DWL) memory architecture
US6400603B1 (en) * 2000-05-03 2002-06-04 Advanced Technology Materials, Inc. Electronically-eraseable programmable read-only memory having reduced-page-size program and erase
US6795367B1 (en) * 2000-05-16 2004-09-21 Micron Technology, Inc. Layout technique for address signal lines in decoders including stitched blocks
TW540053B (en) * 2000-07-13 2003-07-01 Samsung Electronics Co Ltd Row decoder of a NOR-type flash memory device
KR100381962B1 (ko) * 2000-08-07 2003-05-01 삼성전자주식회사 비휘발성 메모리 장치의 로우 디코더
US6496425B1 (en) 2000-08-21 2002-12-17 Micron Technology, Inc Multiple bit line column redundancy
US6445625B1 (en) 2000-08-25 2002-09-03 Micron Technology, Inc. Memory device redundancy selection having test inputs
US6504768B1 (en) 2000-08-25 2003-01-07 Micron Technology, Inc. Redundancy selection in memory devices with concurrent read and write
KR100655279B1 (ko) * 2000-12-14 2006-12-08 삼성전자주식회사 불휘발성 반도체 메모리 장치
US6515906B2 (en) * 2000-12-28 2003-02-04 Intel Corporation Method and apparatus for matched-reference sensing architecture for non-volatile memories
JP2003045196A (ja) * 2001-08-02 2003-02-14 Fujitsu Ltd ブロックアドレス切替機能を有するメモリ回路
JP2002319296A (ja) * 2001-04-19 2002-10-31 Nec Corp 半導体装置及びシステム及び方法
US6801989B2 (en) * 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6981196B2 (en) * 2001-07-25 2005-12-27 Hewlett-Packard Development Company, L.P. Data storage method for use in a magnetoresistive solid-state storage device
US20030023922A1 (en) * 2001-07-25 2003-01-30 Davis James A. Fault tolerant magnetoresistive solid-state storage device
US7036068B2 (en) * 2001-07-25 2006-04-25 Hewlett-Packard Development Company, L.P. Error correction coding and decoding in a solid-state storage device
US6614685B2 (en) * 2001-08-09 2003-09-02 Multi Level Memory Technology Flash memory array partitioning architectures
US6795326B2 (en) * 2001-12-12 2004-09-21 Micron Technology, Inc. Flash array implementation with local and global bit lines
US6973604B2 (en) * 2002-03-08 2005-12-06 Hewlett-Packard Development Company, L.P. Allocation of sparing resources in a magnetoresistive solid-state storage device
US20030172339A1 (en) * 2002-03-08 2003-09-11 Davis James Andrew Method for error correction decoding in a magnetoresistive solid-state storage device
KR100466983B1 (ko) * 2002-04-30 2005-01-24 삼성전자주식회사 면적을 최소화하고 리던던시 효율을 향상시키는 리던던시회로를 갖는 반도체 메모리 장치
DE60238192D1 (de) * 2002-09-30 2010-12-16 St Microelectronics Srl Verfahren zur Ersetzung von ausgefallenen nichtflüchtigen Speicherzellen und dementsprechende Speicheranordnung
JP4110000B2 (ja) * 2003-01-28 2008-07-02 株式会社ルネサステクノロジ 記憶装置
JP2004342282A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置及び携帯電子機器
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
KR100546342B1 (ko) * 2003-07-12 2006-01-26 삼성전자주식회사 반복적으로 배치되는 프리-디코딩된 신호선들의레이아웃을 개선시키는 로우 디코더 구조, 이를 구비한반도체 메모리 장치, 및 그 방법
FR2857496B1 (fr) * 2003-07-12 2007-01-26 Samsung Electronics Co Ltd Dispositif a memoire, notamment a memoire flash, et procede pour son fonctionnement
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
JP4038731B2 (ja) * 2004-06-18 2008-01-30 セイコーエプソン株式会社 強誘電体記憶装置、電子機器
US7286380B2 (en) * 2005-09-29 2007-10-23 Intel Corporation Reconfigurable memory block redundancy to repair defective input/output lines
JP2007128583A (ja) * 2005-11-02 2007-05-24 Sharp Corp 不揮発性半導体記憶装置
KR101091844B1 (ko) * 2007-05-17 2011-12-12 삼성전자주식회사 고속으로 배드 블록을 검색하는 플래시 메모리 시스템 및그것의 배드 블록 관리 방법
US7609569B2 (en) * 2007-11-19 2009-10-27 International Busines Machines Corporation System and method for implementing row redundancy with reduced access time and reduced device area
JP2009198882A (ja) * 2008-02-22 2009-09-03 Seiko Epson Corp デコード回路およびデコード方法、ならびに、出力回路、電気光学装置および電子機器
US7889582B1 (en) 2008-03-12 2011-02-15 Netlogic Microsystems, Inc. Segmented write bitline system and method
US7983108B2 (en) * 2008-08-04 2011-07-19 Micron Technology, Inc. Row mask addressing
US8189390B2 (en) 2009-03-05 2012-05-29 Mosaid Technologies Incorporated NAND flash architecture with multi-level row decoding
US8327198B2 (en) * 2009-08-14 2012-12-04 Intel Corporation On-die logic analyzer for semiconductor die
US8601311B2 (en) * 2010-12-14 2013-12-03 Western Digital Technologies, Inc. System and method for using over-provisioned data capacity to maintain a data redundancy scheme in a solid state memory
CN102768857B (zh) * 2012-07-24 2017-08-08 上海华虹宏力半导体制造有限公司 半导体存储器
US8675405B1 (en) 2013-03-12 2014-03-18 Cypress Semiconductor Corp. Method to reduce program disturbs in non-volatile memory cells
US10262747B2 (en) 2013-03-12 2019-04-16 Cypress Semiconductor Corporation Method to reduce program disturbs in non-volatile memory cells

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4281398A (en) * 1980-02-12 1981-07-28 Mostek Corporation Block redundancy for memory array
NL8602178A (nl) * 1986-08-27 1988-03-16 Philips Nv Geintegreerde geheugenschakeling met blokselektie.
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JP3016392B2 (ja) * 1987-08-28 2000-03-06 株式会社日立製作所 スタティック型ｒａｍ
JPS6437797A (en) * 1987-08-03 1989-02-08 Oki Electric Ind Co Ltd Eprom device
JPH07109701B2 (ja) * 1987-11-30 1995-11-22 株式会社東芝 キャッシュメモリ
JPH0766666B2 (ja) * 1988-08-29 1995-07-19 三菱電機株式会社 半導体記憶装置
EP0411626B1 (en) * 1989-08-04 1995-10-25 Fujitsu Limited Semiconductor memory device having a redundancy
US5065364A (en) * 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM
JP3024687B2 (ja) * 1990-06-05 2000-03-21 三菱電機株式会社 半導体記憶装置
JP3019869B2 (ja) * 1990-10-16 2000-03-13 富士通株式会社 半導体メモリ
US5220528A (en) * 1990-11-19 1993-06-15 Intel Corporation Compensation circuit for leakage in flash EPROM
US5245570A (en) * 1990-12-21 1993-09-14 Intel Corporation Floating gate non-volatile memory blocks and select transistors
US5239505A (en) * 1990-12-28 1993-08-24 Intel Corporation Floating gate non-volatile memory with blocks and memory refresh
US5249158A (en) * 1991-02-11 1993-09-28 Intel Corporation Flash memory blocking architecture
US5255217A (en) * 1992-01-09 1993-10-19 Hewlett-Packard Company Integrated circuit memory device with a redundant memory block
US5295101A (en) * 1992-01-31 1994-03-15 Texas Instruments Incorporated Array block level redundancy with steering logic
US5347484A (en) * 1992-06-19 1994-09-13 Intel Corporation Nonvolatile memory with blocked redundant columns and corresponding content addressable memory sets

Also Published As

Publication number Publication date
DE69623474D1 (de) 2002-10-10
AU5574296A (en) 1996-11-18
DE69623474T2 (de) 2003-05-15
KR19990007819A (ko) 1999-01-25
EP0832486B1 (en) 2002-09-04
EP0832486A4 (en) 1999-07-21
KR100273927B1 (ko) 2001-01-15
CN1183162A (zh) 1998-05-27
EP0832486A1 (en) 1998-04-01
US5621690A (en) 1997-04-15
WO1996034391A1 (en) 1996-10-31

Similar Documents

Publication Publication Date Title
CN1119809C (zh) 非易失存储器分块结构及冗余性
CN1130725C (zh) 非易失性存储器成块结构
CN1112706C (zh) 能映射坏块的半导体存储器
CN1037721C (zh) 修复半导体存储器器件中缺陷的方法和电路
KR100315265B1 (ko) 반도체메모리장치
US5798968A (en) Plane decode/virtual sector architecture
KR960000681B1 (ko) 반도체메모리장치 및 그 메모리쎌 어레이 배열방법
US5517457A (en) Semiconductor memory device
KR100330995B1 (ko) 반도체기억장치
JP3564610B2 (ja) 不揮発性半導体記憶装置
KR960001320B1 (ko) 반도체기억장치
US7061816B2 (en) Semiconductor memory storage device and its redundant method
CN1701384A (zh) 具有内部串行总线的高度紧凑的非易失性存储器及其方法
US5933376A (en) Semiconductor memory device with electrically programmable redundancy
EP0199744B1 (en) Fault tolerant memory array
CN1652255A (zh) 半导体存储器件和半导体存储器件的测试方法
CN1054945C (zh) 电可擦可编程只读存储器,有其之存储器件和集成电路板
KR960011633B1 (ko) 반도체 판독전용 메모리
US6515911B2 (en) Circuit structure for providing a hierarchical decoding in semiconductor memory devices
JP2599579B2 (ja) 半導体メモリ装置用冗長回路のレイアウト
JPH0793037B2 (ja) 半導体記憶装置
CN1229811C (zh) Eeprom使用的单一晶体管存储单元
CN1267997C (zh) 半导体存储器件
JP2993684B2 (ja) 半導体装置
JP4033438B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030827

Termination date: 20150425

EXPY Termination of patent right or utility model