CN1122308C - 一种在硅基质中成形内埋板的方法 - Google Patents
一种在硅基质中成形内埋板的方法 Download PDFInfo
- Publication number
- CN1122308C CN1122308C CN99103647A CN99103647A CN1122308C CN 1122308 C CN1122308 C CN 1122308C CN 99103647 A CN99103647 A CN 99103647A CN 99103647 A CN99103647 A CN 99103647A CN 1122308 C CN1122308 C CN 1122308C
- Authority
- CN
- China
- Prior art keywords
- ditch
- layer
- polysilicon layer
- nitride layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 136
- 238000000034 method Methods 0.000 claims abstract description 109
- 150000004767 nitrides Chemical class 0.000 claims abstract description 92
- 229920005591 polysilicon Polymers 0.000 claims abstract description 90
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 90
- 239000010703 silicon Substances 0.000 claims abstract description 90
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 89
- 238000005530 etching Methods 0.000 claims abstract description 69
- 239000003990 capacitor Substances 0.000 claims description 60
- 238000005516 engineering process Methods 0.000 claims description 59
- 230000008569 process Effects 0.000 claims description 57
- 239000011248 coating agent Substances 0.000 claims description 52
- 238000000576 coating method Methods 0.000 claims description 52
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 51
- 229910052785 arsenic Inorganic materials 0.000 claims description 50
- 239000000463 material Substances 0.000 claims description 48
- 239000011159 matrix material Substances 0.000 claims description 42
- 239000000654 additive Substances 0.000 claims description 37
- 230000000996 additive effect Effects 0.000 claims description 37
- 238000001312 dry etching Methods 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 239000000945 filler Substances 0.000 claims description 2
- 238000012797 qualification Methods 0.000 claims 1
- 150000003376 silicon Chemical class 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract 6
- 239000010410 layer Substances 0.000 description 183
- 239000002210 silicon-based material Substances 0.000 description 44
- 230000036961 partial effect Effects 0.000 description 33
- 238000007254 oxidation reaction Methods 0.000 description 19
- 238000000465 moulding Methods 0.000 description 18
- 230000003647 oxidation Effects 0.000 description 16
- 238000000137 annealing Methods 0.000 description 13
- 238000012545 processing Methods 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000002950 deficient Effects 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 230000003628 erosive effect Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- 241000276425 Xiphophorus maculatus Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000005297 pyrex Substances 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- SFXFPRFVFALOCV-UHFFFAOYSA-N silicon;tetraethyl silicate Chemical compound [Si].CCO[Si](OCC)(OCC)OCC SFXFPRFVFALOCV-UHFFFAOYSA-N 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
一种在硅基质中成形内埋板的方法，该方法使用在其中刻有深沟的硅基质。在所述沟中形成高度掺杂的多晶硅层。然后在所述沟中在所述多晶硅层上面形成一个氮化物层。在形成所述多晶硅层和所述氮化物层之后，将多晶硅层和氮化物层从所述沟的侧壁的某些最上面部分除去。以露出位于所述侧壁的最上面部分的硅基质。在露出位于所述侧壁最上面部分的外露的硅基质上形成一个环形氧化物层，从而防止所述多晶硅层的任何边缘因蚀刻步骤而外露。
Description
技术领域
本发明总体上涉及集成电路(ICs)的生产。更具体地讲，本发明涉及一种生产位于设在硅基质上的深沟中的自校准埋板的方法。
背景技术
设在蚀刻到硅基质中的深沟中的内埋板结构通常被用于集成电路工业。例如，这种内埋板结构可用于制成诸如沟状电容器的集成电路元件，该元件可被用作诸如动态随机存取存储器装置上的记忆装置节。不过，用于生产这种内埋板的传统垂直造型工艺比较复杂，而且，如下文将要详述的，不能自动定位。为了更清楚地说明这一问题，将结合图1-19对用于在硅片上生产沟状电容器的现有方法加以说明。
如图1所示，提供一个硅片100，在硅片100上蚀刻有一个深沟102。硅片100通常具有一个薄的垫状氧化物层104和一个设在硅基质110的上表面108的垫状氮化物层106。正如本领域所公知的，垫状氧化物层104起着张力释放层的作用，用于防止垫状氮化物层106在随后的高温处理步骤中与硅基质110分离。垫状氮化物层106通常大约为200厚，它在诸如氧化步骤的随后处理步骤中起着基质110的上表面108的防护层的作用。
尽管在附图中没有示出，通过一个深沟蚀刻工艺在片100上形成沟102。为达此目的，将一个硼硅玻璃(BSG)硬屏蔽层112铺在垫状氮化物层106上。然后用一种抗蚀剂材料(未示出)在BGS硬屏蔽112上造型，并用一种传统的硬屏蔽蚀刻工艺蚀刻，如使用CF4/CF3/氩气蚀刻剂的干蚀刻工艺。一种或几种蚀刻工艺在有待刻出深沟102的部位上方切开BSG硬屏蔽层112以及垫状氮化物层106的垫状氧化物层104。然后使用已知的抗蚀剂清除工艺将用于对硬屏蔽112造型的抗蚀剂材料(未示出)除去。然后用一种合适的蚀刻工艺刻出深沟102，如使用HBr/NH3/O2蚀刻剂的干蚀刻法。在这种情况下，将所述深沟刻至硅基质110上表面108以下约8微米处的深度，形成沟侧壁114和116。
如图2所示，一旦将沟102刻入片100中，即可使用任何传统硬屏蔽层清除工艺，例如使用HF蒸汽相蚀刻工艺将BSG硬屏蔽层112除去。此时，开始进行在所述深沟中成型内埋的板状结构的工艺步骤。
参见图3，实际成型传统的内埋板结构的第一个步骤涉及在垫状氮化物层106和沟102的表面上沉积一个添加砷的硅四乙基原硅酸盐玻璃(ASGTEOS)层118。如在下文中将更详细地讲述的，ASGTEOS层116被用于在随后的退火步骤中为硅基质100的某些部位提供添加砷。该层可以通过传统的化学蒸汽沉积(CVD)技术形成，而且通常以诸如大约40-60nm厚度形成。
一旦涂上ASGTEOS层116，即从所述垫状氮化物层的上表面和从沟102的沟侧壁114和116的某些最上面部分蚀刻。该蚀刻过程是用图4-7中所示的工艺步骤实现的。
如图4所示，首先将一种抗蚀刻材料120涂在片100上。该抗蚀剂材料填充沟102并由一层抗蚀剂材料涂敷片100的上表面。然后，如图5所示，将抗蚀剂材料120凹入或蚀刻回到沟102中的理想高度，在这种情况下蚀刻至位于沟102底部上方大约5.5-6.5微米的高度。所述抗蚀剂材料的上述蚀刻，在沟102的侧壁114和116最上部分露出部分ASGTEOS层。这一步骤是通过一种传统光致抗蚀剂蚀刻工艺实现的。如下文中更详细地描述的，该步骤是决定这一过程的第一垂直造型步骤的高度的步骤。
一旦将抗蚀剂材料120蚀刻回到理想高度，即从片100上部蚀刻去ASGTEOS层118，并从侧壁114和116的外露部分蚀刻去ASGTEOS层118。一种使用诸如BHF蚀刻剂的湿蚀刻工艺通常被用于蚀刻，并在所述ASGTEOS层上轻度的过蚀刻。在该蚀刻步骤之后，ASGTEOS层118可以略微低至残留抗蚀剂材料高度以下，如图6所示。最后，通过用传统光致抗蚀剂清除工艺除去抗蚀剂材料120的残留部分；结束该蚀刻过程。一旦除去该抗蚀剂，仅留下部分ASGTEOS层118，由这些部分覆盖沟120的底部。
一旦结束ASGTEOS层的蚀刻过程，即对该ASGTEOS层进行退火，如图8-10所示。该退火过程可在硅基质110上沟102底部周围产生一个添加了砷的部位。由该添加了砷的部位形成所述内埋板结构。在所述沟状电容器的特定情况下，所述添加了砷的部位形成所述电容器的板之一。
在实际退火步骤之前，如图8所示，将一个顶部TEOS层122沉积在片100上，以涂覆沟102。顶部TEOS层122是一个未掺杂的TEOS或臭氧TEOS层，由该层防止添加了砷的TEOS层118掺杂到沟侧壁114和116的上部和/或防止砷掺杂剂在该掺杂剂驱动退火步骤中从所述沟中选出。顶部TEOS层122是用一种传统CVD技术形成的，通常以诸如大约400的厚度使用。
在涂上顶部TEOS层122之后，对片100退火。在该退火步骤中，在特定长度的时间内将温度升高。在此特定情况下，将温度升高到大约1050°F，保持大约30分钟，该高温将砷从ASGTEOS 118中转移到砷基质110的周围部分，从而在环绕沟102底部的砷基质110部分中形成一个内埋板结构124。这一过程如图9所示。在该退火步骤之后，将ASGTEOS层118和顶部TEOS层122的残留部分除去。这一过程是通过诸如湿蚀刻工艺的传统工艺实现的，例如所述湿蚀刻工艺使用一种BHF蚀刻剂。
一旦制成如上所述的内埋板结构124，就用图11-5所示的工艺步骤在接近内埋板124的沟壁上形成氮化物层。该氮化物层起着沟状电容器的电介质的作用。这一形成电容器电介质的过程，是形成所述沟状电容器的整个工艺的第二个垂直造型步骤。正如下述将要更详细地讲述的，必需严格控制上述第二个垂直造型步骤，以使氮化物层的上部处在相对于内埋板结构124的正确高度上。由于是用两个独立的垂直造型步骤来相对所述内埋结构124的顶部定位氮化物层的顶部的，以上两层不能自动定位。
参见图11，将对成型电容器电介质的过程加以说明。如图11所示，将一个氮化物层126沉积在片100上，涂敷沟侧壁114和116。氮化物层126是用一种传统的低压化学蒸汽沉积工艺形成的，而且，举例来说大约7nm厚。为了改善氮化物层126的质量，可在这一阶段使用湿氧化工艺对氮化物层进行再氧化。该再氧化步骤可通过用氧化物填充一切孔而减少氮化物层126上的任何缺陷，并改善氮化物层126的电介质性能。
然后，将添加了砷的多晶硅材料128涂在片100上，以使其如图12所示般地填充沟102。添加了砷的多晶硅材料128通常是使用一种叠层工艺形成的，其中，铺设一层未掺杂的多晶硅，然后铺设一层添加了砷的多晶硅，再铺设一层未掺杂的多晶硅，以形成完整的层128。在附图中没有示出的这些层在随后的高温氧化成型步骤中混合。当整个添加了砷的多晶硅材料128被铺设好以后，实施一个诸如化学-机械抛光(CMP)的传统平面化步骤，通过该步骤从片100的上表面除去多晶硅材料128。
此时，多晶硅材料128被凹进或蚀刻至沟102中的理想深度。多晶硅材料128通常是使用传统的干蚀刻工艺进行蚀刻的，如使用SF6作反应剂的活性离子蚀刻工艺。正如上文中简单介绍过的，该蚀刻步骤十分重要，因为它决定着氮化物层相对预先成型的内埋板结构124的垂直校准。因此，重要的是该蚀刻工艺将多晶硅材料128清除至略低于内埋板结构124的顶部高度的高度，如图14所示。例如，在此情形下，多晶硅材料被蚀至低于所述内埋板结构124最上部约100nm的高度。如果这两个垂直定位的层不能正确校准，所述沟状电容器就不能适当保持其电荷，从而得到有缺陷的记忆元件。
在多晶硅材料128被蚀至适当高度之后，将氮化物层和一切外露的再氧化氮化物层从片100上表面和沟侧壁114和116的最上面部分除去，如图15所示。该步骤使用传统的氮化物蚀刻工艺，如使用诸如HF-甘油蚀刻剂湿蚀刻工艺。该氮化物蚀刻步骤将沟侧壁114和116最上部的硅基质100露出，并终止了成形沟状电容器的氮化物电介质层的过程。
与成形沟状电容器相关的下一个过程是在沟状侧壁114和116的外露的最上面部分成型保护性氧化物层的过程。在这种情况下，所述保护性氧化物层是用图16-18所示步骤形成的双层结构。所述保护性氧化物层被用于覆盖沟侧壁114和116最上部的外露硅基质100，盖住外露的氮化物层126的边缘，并将内埋的板结构124与已存在于沟102中的添加了砷的多晶硅128隔离，并将在随后的工艺步骤中加入额外的添加了砷的多晶硅材料。另外，使用与成型所述保护性氧化物层相关的高温步骤混合添加了砷的多晶硅材料。
先参见图16，成型保护性氧化物层的第一步骤涉及实施一个环形氧化物成形步骤。这是用一种传统的环形氧化工艺实现的，如用一种干氧化工艺成型一种薄的环形氧化物层130。环形氧化物层130设在沟侧壁114和116外露的最上部分。不过，由于多晶硅材料128的表面在环形氧化步骤中也是外露的，在多晶硅材料128的上部也会形成环形氧化物层130，如图16所示。在此情况下，在沟状侧壁114和116上形成大约8nm厚的环形氧化物层。另外，由于环形氧化步骤是一个高温步骤，该步骤开始混合砷和多晶硅，形成添加了砷的多晶硅材料128。
在形成环形氧化物层130之后，在片100上沉积一个额外的环形氧化物的环形氧化物沉积层132，以使其涂敷沟102的未填充部分。在这种情况下，以大约30-45nm的厚度沉积环形氧化物沉积层132。其厚度根据在片100上的位置随该片变化的轮廓而改变。例如，环形氧化物沉积层132在片100的上表面可以大约45nm厚，而在沟侧壁114和116上可以大约30nm厚。环形氧化物沉积层132是使用一种传统的环形氧化物沉积工艺涂上去的，如等离子体增强的TEOS工艺。在这种情况下，该步骤包括一个在大约1000°F的温度下进行的20分钟的退火步骤。该退火步骤通常可略微使环形氧化物层132变薄。正如上文有关高温环形氧化步骤所提到的，该高温退火步骤还能混合组成掺砷多晶硅材料128的砷和多晶硅。
在图18中示出了形成所述保护性氧化物层的最后步骤。该步骤包括从多晶硅材料128上部和片100上部蚀去环形氧化物层。用一种诸如使用CHF3/He/O2蚀刻剂的干蚀刻工艺的传统氧化物蚀刻工艺蚀刻所述环形氧化物层。该蚀刻步骤之所以重要，是因为确保将所有环形氧化物层130和132从沟102中的多晶硅材料128上部除去是很重要的。如果未能将一切环形氧化物材料除去，可以在沟102底部的添加了砷的多晶硅材料128和位于材料128上部的添加了砷的多晶硅材料之间产生电阻，正如马上就要讲到的。这种电阻可以影响沟状电容器正确发挥作用。
一旦在最上部的沟侧壁114和116上形成保护性氧化物层，成型沟状电容器的最后步骤是涂上另一层添加了砷的多晶硅材料134，使其填充沟102的其余未填充部分，如图19所示。可以与上述添加了砷的多晶硅材料128相同的方式以多层形式涂上添加了砷的多晶硅层134。如果是这样，砷和多晶硅将在随后的工艺步骤中混合，对此本文不再介绍。
上述工艺可形成一个沟状电容器，该电容器由一个内埋板结构124、一个氮化物电介质层126、和添加了砷的多晶硅材料128组成，所述多晶硅材料起着该电容器第二个板的作用。添加了砷的多晶硅材料134构成一种电流通道，用于向材料128形成的第二板充电。尽管这种完整的工艺可形成一种有用的沟状电容器，但存在几种与上述现有工艺相关的缺陷。
首先，如上文所述，有两个垂直造型步骤，这些步骤决定着所述电容器的各种元件的垂直定位。第一个垂直造型步骤从图5中看得最清楚。该步骤决定内埋板结构124的上部在所述沟中所处的高度。第二垂直造型步骤从图14中看得最清楚。该步骤决定氮化物电介质层126的上部在所述沟中所处的高度。该步骤还决定着保护性氧化物层130和132的底部边缘在所述沟中垂直定位的高度。由于内埋板结构124的上部的垂直定位和氮化物层126的上部的垂直定位是分两个独立的工艺步骤确定的，这种总体工艺不能够自动校准。就是说，为了确保以上两层被正确校准，必须对上述两个垂直造型步骤进行非常严格的控制。这是一个困难的过程，并会使得用这种方法生产沟状电容器的成本很高。如果这些垂直层不能够正确校准，该电容器就不能正确保持其电荷，从而得到一种有缺陷的电容器。
另外一个缺陷是，上述工艺是一种复杂的工艺，它包括大量的独立的工艺步骤。这些步骤会用掉更多的可利用的温度投入，费时，因此降低了该生产工艺的产量，使得该工艺的成本更高。
另外，如上所述，所述环形氧化步骤是重要的，因为它对于确保将大体上所有的环形氧化物层130和132从沟102中的多晶硅材料128的上部除去来说是关键的。如果未能将所有的环形氧化物材料除去，它会在位于沟102底部添加了砷的多晶硅材料128和覆盖在材料128上面的添加了砷的多晶硅材料134之间产生电阻问题。该电阻会影响所述沟状电容器的正常功能。为了确保适当地蚀刻上述环形氧化物层，在其上面形成该氧化物层的多晶硅材料128的上表面应当尽可能的平坦或平整。如果该上表面基本上是凹形或V形的，所述环形氧化物层的厚度可有很大的变化，使其难于从多晶硅材料128的上表面适当地蚀去所有的环形氧化物材料。
为了在多晶硅材料128的上面形成一个较平的扁平表面，可将深沟102成形为具有略呈锥形的沟侧壁。就是说，沟102在其上部较宽，而在其底部较窄。这有助于确保用于深蚀刻多晶硅材料128的蚀刻工艺能产生一种扁平的和较平的上表面供残留的多晶硅材料128所有。不幸的是，使用底部比上部窄的锥形沟会使得用上述工艺生产的沟状电容器的电容小于当使用具有垂直侧壁的沟时的可能电容。
发明内容
综上所述，本发明的目的在于提供一种生产沟状电容器的方法，该方法可减轻或消除上述与现有工艺相关的问题。
正如下文中将要更详细地讲述的，本文披露了一种在硅基质中成型一种内埋板的方法，该基质上具有一个蚀入其中的深沟。该沟具有决定沟的深度的侧壁。该方法包括在所述沟中形成高度掺杂的多晶硅层的步骤。然后在所述沟中形成一个覆盖所述多晶硅层的氮化物层。在形成多晶硅层和氮化物层之后，将多晶硅层和氮化物层从所述沟侧壁的某些最上面部分蚀去，从而露出侧壁最上面部分的基质。在露出所述侧壁的最上面部分的硅基质后，在该侧壁的最上面部分的外露基质上形成一层环形氧化物层，从而保护由蚀刻步骤露出的多晶硅层的所有边缘。
在一种实施方案中，所述方法还包括在形成所述高度掺杂的多晶硅层之前在所述沟中形成一个薄的热氧化物层的步骤。在该实施方案的一种特定形式中，所述薄的热氧化物层大约15厚。
在另一种实施方案中，所述高度掺杂的多晶硅中添加了砷。优选地，该多晶硅层中砷的浓度大于大约5E19/cm3，该多晶硅层的厚度大约为300，该多晶硅层是用一种化学蒸汽沉积工艺形成的。对于该实施方案而言，所述氮化物的厚度大约为6nm，该氮化物层是用一种低压化学蒸汽沉积工艺形成的。
在又一种实施方案中，其包括所述氧化物层，蚀刻多晶硅层和氮化物层的步骤包括几个步骤。在蚀刻所述多晶硅层和氮化物层之前，用一种抗蚀剂材料填充所述沟。该抗蚀材料随后在一定程度上凹入所述沟中。然后由热氧化物层将氮化物层和多晶硅层蚀去，这一步骤起着蚀刻步骤的作用。然后蚀去所述热氧化物层，以露出所述沟侧壁的最上面部分。最后将所有残留的抗蚀剂材料从所述沟中除去。在该实施方案的一种特定形式中，所述沟被制成深入所述硅基质中大约8微米，而所述抗蚀材料凹至沟底上方大约5.5-6.5微米的高度。
在另一种实施方案中，所述方法被用于在一种硅基质中制成一种沟状电容器，以便用于动态随机存取存储器装置中。在该实施方案中，在蚀刻步骤之后残留下来的多晶硅层部分被用于形成一个内埋板，该板构成所述电容器的一部分。在蚀刻步骤之后保留下来的氮化物层部分被用于形成所述沟状电容器的电介质层。在该实施方案中，在形成所述环形氧化物之后，用掺杂的多晶硅填充所述沟。部分掺杂的多晶硅填料起着所述沟状电容器的第二板的作用。
附图说明
通过参考附图阅读以下对本发明优选实施方案的详细说明可以最好地理解本发明的特征。
图1是现有硅片的示意性局部剖视图，在该片上设有深沟；
图2是图1所示硅片在除去硬屏蔽层之后的示意性局部剖视图；
图3是图2所示硅片在将一层ASGTEOS层除去之后的示意性局部剖视图；
图4是图3所示硅片在将一层抗蚀剂层涂在该片上之后的示意性局部剖视图；
图5是图4所示硅片在所述抗蚀剂层凹入所述深沟中之后的示意性局部剖视图；
图6是图5所示硅片在将所述ASGTEOS层从硅片上部蚀去并露出部分深沟以后的示意性局部剖视图；
图7是图6所述硅片在将所述抗蚀剂层的残留部分从所述深沟中除去以后的示意性局部剖视图；
图8是图7所示硅片在将一个顶部TEOS层涂在该片上以后的示意性局部剖视图；
图9是图8所示硅片在该片经过了退火步骤以后的示意性局部剖视图；
图10是图9所示硅片在将TEOS层从该片中蚀去以后的示意性局部剖视图；
图11是图10所述硅片在将一个氮化物层涂在该片上以后的示意性局部剖视图；
图12是图11所述硅片在将一个添加了砷的多晶硅层涂在该片上以后的示意性局部剖视图；
图13是图12所示硅片在将该片展平以后的示意性局部剖视图；
图14是图13所示硅片在将所述添加了砷的多晶硅材料凹入所述深沟中以后的示意性局部剖视图；
图15是图14所示硅片在将所述氮化物层的外露部分从所述硅片蚀去以后的示意性局部剖视图；
图16是图15所述硅片在该片的外露的硅表面和所述多晶硅材料上形成一个环形氧化物层以后的示意性局部剖视图；
图17是图16所示硅片在将一个额外的环形氧化物沉积层成型在该片上以后的示意性局部剖视图；
图18是图17所示硅片在将部分环形氧化物层从该片上表面和所述多晶硅材料上表面蚀去以后的示意性局部剖视图；
图19是图18所述硅片在将另一个添加了砷的多晶硅片涂在该片上以后的示意性局部剖视图；
图20是一种硅片的示意性局部剖视图，在该片上设有一个深沟，在该沟中将按照本发明成形一个沟状电容器；
图21是图20所述硅片在将一个硬屏蔽层除去以后的示意性局部剖视图；
图22是图21所述硅片在对该片实施一个热氧化步骤之后的示意性局部剖视图；
图23是图22所示硅片在将一个添加了高浓度砷的多晶硅层涂在该片上以后的示意性局部剖视图；
图24是图23所述硅片在将一个氮化物层涂在该片上以后的示意性局部剖视图；
图25是图24所示硅片在将一个抗蚀剂层涂在该片上以填充所述沟之后的示意性局部剖视图；
图26是图25所示硅片在所述抗蚀剂层凹入所述深沟中之后的示意性局部剖视图；
图27是图26所示硅片在将所述氮化物层和多晶硅层的外露部分从该片上蚀去以后的示意性局部剖视图；
图28是图27所示硅片在将外露的氧化物层从所述沟的侧壁上蚀去以后的示意性局部剖视图；
图29是图28所述硅片在将所述抗蚀剂层的残留部分从所述沟中除去以后的示意性局部剖视图；
图30是图29所示硅片在将一个环形氧化物层成型在所述沟侧壁的外露硅表面上之后的示意性局部剖视图；
图31是图30所示硅片在将另一个添加了砷的多晶硅层涂在该片上以填充所述沟之后的示意性局部剖视图。
具体实施方式
本发明披露了一种提供用于在设在诸如硅片的半导体片上的深沟中制造沟状电容器的方法。
所述沟状电容器被用在包括存储器ICs在内的集成电路(ICs)上，如随机存储器(RAMs)，动态随机存储器(动态随机存取存储器)，同步(SDRAMs)合并DRAM逻辑电路(埋入的DRAMs)或其他电路。
通常，在所述硅片上平行设置若干ICs。在处理结束之后，切割该所述硅片，以便将该集成电路分开独立的芯片。然后包装这些芯片，以得到用于诸如消费品上的成品，所述消费品如计算机系统、移动电话、个人数字辅助装置(PDAs)及其他电子产品。
本发明使用较少的垂直造型步骤，这使得该工艺能进行自动校准，从而消除了与控制在不同的垂直造型步骤中形成的各个沟状电容器层的垂直校准相关的问题。
在以下说明中，为了全面理解本发明而提供了若干特殊的细节。不过，就该说明而言，对本领域技术人员来说显而易见的是本发明能以多种特殊形式体现。另外，为了不至于无必要地使本发明变得繁锁，不再对众所周知的集成电路生产工艺进行详述，如用于在一种硅基质上沉积各种材料层的工艺，蚀刻工艺，以及其他诸如此类的传统集成电路生产工艺。
为了进行说明，将使用设置在一种硅片上的深沟里的沟状电容器作为例子对本发明进行说明。在本文所披露的实例中，沟状电容器被用作动态随机存取存储器装置的存储器节。尽管该实例示出了位于特定空间位置上的特殊元件，但应当理解的是，本发明并不局限于这种特殊形式。相反，本发明同样适用于一切装置，这些装置包括使用用本发明方法设置在深沟中的内埋板结构，而与各种特征的具体形式或在将该内埋板结构成型在所述深沟中以后设置在该板上的各种元件无关。
现在参见图20，将说明用于生产位于设在一个半导体片中的沟状电容器的方法。如图20所示，提供一个半导体片200，具有一个刻入片100中的深沟202。举例来说，半导体片200由硅组成。也可使用其它类型的半导体片。如在背景技术部分结合图1和片100所述，片200具有一个薄的垫状氧化物层204和设在硅基质210上表面的垫状氮化物层206。尽管这不是本发明所必需的，垫状氧化物层204起着张力释放层的作用，用于在随后的高温处理步骤中防止垫状氮化物层206与硅基质210分离。垫状氮化物层206通常厚约200，它在随后的诸如氧化步骤的处理步骤中起着基质210的上表面208的保护层的作用。
尽管在图20中未示出，但是，是用一种深沟蚀刻工艺在片200上形成沟202。如在背景技术部分就垫片100所述，将一个硬屏蔽层212涂在垫状氮化物层206上。例如，该硬屏蔽层包括BSG。诸如TEOS的其它材料也可用于制成所述硬屏蔽层。然后用一种抗蚀剂材料(未示出)对BSG硬表面进行造型，并使用一种传统的硬表面蚀刻工艺进行蚀刻，如使用CF4/CF3/氩蚀刻剂的干蚀刻工艺。该蚀刻工艺在待蚀刻的深沟202的上方部位将BSG硬屏蔽层208切开。然后用已知的抗蚀剂清除装置将用于对硬屏蔽层212造型的抗蚀剂材料(未示出)除去。然后用一种合适的蚀刻工艺，如使用HBr/NH3/O2蚀刻剂的干蚀刻工艺刻出深沟202。在这种情况下，将所述深沟剂至位于硅基质210的上表面208下面约8微米的深度。
尽管上述沟202大约8微米深，但应当理解的是，对于本发明来说这不是必需的。相反，沟202可以为任何合适的深度，这取决于特殊用途的要求。其中，使用的是设在其上的沟状电容器。通过以下对本文所披露的特定实例的详细说明，本领域技术人员可以了解，内埋板结构的各种元件可以采用多种特殊尺寸，但仍处于本发明范围之内。
如图21所示，一旦将沟202刻进片200中，就可以用诸如在上述背景技术部分所披露的任何传统硬屏蔽去除工艺除去BSG硬屏蔽层212。此时，开始用于在所述深沟中成型本发明的新型内埋板结构的工艺步骤。
在以上结合图1-19所述的现有方法中，所述工艺涉及所述沟状电容器的内埋板的首次成型、蚀刻和退火，如图1-10所示。一旦制成所述内埋板结构，形成一个氮化物层，并对其进行蚀刻，以便形成一个用于所述沟状电容器的电介质层，如图11-15所示。如上所述，形成所述内埋板和氮化物电介质层的工艺包括两个独立的垂直造型步骤，如图5和14所示。根据本发明，仅采用一个垂直造型步骤。为实现这一目的，用同一个蚀刻步骤对将被用于制成所述沟状电容器的内埋板和氮化物电介质层的各层进行垂直造型。因此，根据本发明，并如下文中将要更详细地说明的，所述内埋板和所述氮化物层的顶部边缘与所述环形氧化物层的底部边缘是自动校准的。
如上所述，根据本发明所述涂覆被用于制成沟状电容器的所述内埋板和氮化物电介质层的两个层的工艺被用于在任何垂直造型步骤涂覆片200。图22-24示出了涂覆所述各层的步骤。
首先，如图22所示，进行一个干热氧化步骤。该步骤在沟侧壁214和216上形成一个薄的氧化物层218。尽管该热氧化步骤并非为本发明所绝对需要，但氧化物层218在随后的工艺步骤中可保护沟侧壁214和216，并在随后的蚀刻步骤中起着终止蚀刻的作用。在该实施方案中，氧化物层218被制成大约10至大约20的厚度，优选大约15厚。尽管在该实例中给出的是上述特定厚度，但应当理解本发明并不局限于此。另外，应当理解的是，除干热氧化以外的任何其它传统氧化工艺均可用于形成氧化物层218。
根据本发明，随后将一个高浓度h-型掺杂的多晶硅层220涂在片200上。在一种实施方案中，所述h-型掺杂多晶硅层含有砷。也可使用磷类掺杂剂。如图23所示，多晶硅层220被一致地沉积在片200上，以便在沟侧壁214和216及片200的上表面上形成一个厚度大体上一致的层。在该实施方案中，用一种本领域技术人员所熟知的传统化学蒸汽沉积技术，例如低压化学蒸汽沉积(LPCVD)以大约300的厚度涂上多晶硅层220。如在下文中将要更详细地说明的，多晶硅层220被用于形成被成型于沟202中的沟状电容器的内埋板元件。
如上所述，多晶硅层220是添加了高浓度砷的多晶硅材料。在该实施方案中，所述多晶硅中砷的浓度大于大约5E19/cm3。尽管该浓度是作为本特定实施方案的一个例子给出的，但应当理解本发明同样适用于采用不同浓度的硅或诸如磷或其它常用硅技术掺杂剂的其它掺杂剂的多晶硅层。
一旦如上所述般的涂上了多晶硅层220，将一个氮化物层222沉积在片200上，涂覆沟侧壁214和216，如图24所示。氮化物层222是用一种传统的低压化学蒸汽沉积工艺形成的，与在背景技术部分所述形成氮化物层126的工艺相似。在该实施方案中，氮化物层222以诸如大约6nm至大约8nm的厚度沉积，优选大约6nm。尽管该特定厚度是作为沟状电容器的这种特殊实施方案的一个例子给出的，但应当理解的是，本发明同样适于将其它厚度用于采用了内埋板结构的装置的多种不同的特殊结构中。另外，可以用任何传统的涂覆氮化物层的工艺来涂覆氮化物层222。
与在上述背景技术部分所披露的方法类似，在该阶段可以用诸如湿氧化工艺的工艺对氮化物层222进行再氧化，以提高氮化物层222的质量。可以用该再氧化步骤通过用氧化物填充所有的孔来减少氮化物层222上的任何缺陷。这可以改善氮化物层222的电介特性。如上所述，氮化物层222起着沟状电容器的电介质的作用。
一旦将氧化物层218、多晶硅层220和氮化物层222涂上去，就将其从沟102的沟侧壁214和216的某些最上面部分蚀去。根据本发明，该蚀刻过程是仅用一个垂直造型步骤来完成的，如图25-29所示。
如图25所示，首先将抗蚀剂材料224涂在片200上。该抗蚀剂材料填充沟202并将一层抗蚀剂材料涂在片200的上表面。所有常见的抗蚀剂材料均可用于蚀刻多晶硅层，并可将一个氮化物层用作抗蚀剂材料224。另外，任何用于涂覆抗蚀剂材料224的传统方法，均可用于将抗蚀剂材料224涂在片200上，如使用一种喷涂技术。
然后，如图26所示，将抗蚀剂材料224凹入或深蚀刻到位于沟202中的需要的高度，将该抗蚀剂材料从沟的上部除去。所述沟的上部是形成沟状电容器的氧化物环的部位，其下部是形成该沟状电容器的内埋板的部位。在所讲述的特定实施方案的情形下，将抗蚀剂材料224深蚀刻至位于沟202底部上方大约5.5-6.5微米的高度。尽管给出了所述深蚀刻的特定范围，但应当理解的是无论抗蚀剂材料在所述沟中被蚀刻的特定高度如何均可同样使用。
所述抗蚀剂材料的深蚀刻，露出了沟202的侧壁214和216上部的部分氮化物层222。该步骤是用任意的传统蚀刻工艺实现的，例如(但不限于)使用LF-甘油蚀刻剂的蚀刻工艺。该蚀刻步骤是用于本发明方法的唯一垂直造型步骤。因此，该步骤是决定下面将要介绍的环形氧化物层的底部边缘与氮化物电介质层和将成为内埋板的多晶硅层的上部边缘之间的接合部位的高度。由于在本发明方法中仅采用了这一个垂直造型步骤，所形成的内埋板装置的垂直造型层是自动校准的。
一旦将抗蚀剂材料224深蚀刻至所需高度，就把氮化物层222和多晶硅层220从片200的上部和从侧壁214和216的外露部分蚀去，如图27所示。一切能够蚀刻氮化物层和多晶硅层的传统蚀刻工艺均可使用。在所述特定实施方案中，采用了使用NF3/Cl2蚀刻剂的干蚀刻工艺。另外，在该实施方案中，氧化物层218被用作蚀刻终止层。这样可以防止所述氮化物和多晶硅蚀刻步骤蚀刻或破坏沟侧壁214和216的最上面部分。如图28所示，该蚀刻步骤是通过蚀去沟侧壁214和216最上面部分的氧化物层218而结束的。同样，一切能够蚀刻氧化物层而又不破坏上面的沟侧壁的传统蚀刻工艺均可用于蚀刻氧化物层218。在所述实施方案中，采用一种使用BHF蚀刻剂的湿蚀刻工艺。
上面蚀刻步骤的结果是，氮化物层222、多晶硅层220和氧化物层218被凹入略低于残留抗蚀剂材料的高度，如图27所示。此时，整个蚀刻过程已结束，而抗蚀剂材料224的残留部分被用一切传统的光致抗蚀剂消除工艺所除去。一旦将抗蚀剂材料除去，仅有部分氮化物层222、多晶硅层220和氧化物层218保留在所述沟中，由所述层的这些部分覆盖沟202的底部，如图29所示。
一旦结束氮化物层222和多晶硅层220的蚀刻过程，与形成所述沟状电容器相关的下一个步骤是在沟侧壁214和216的外露的最上面部分形成一个保护性氧化物层的过程，如图30所示。该保护性氧化物层被用于覆盖位于沟侧壁214和216最上面部分的外露的硅基质210，并覆盖氮化物层和多晶硅层220的外露的边缘。另外，与形成所述保护性氧化物层相关的高温步骤部分破坏了留在硅基质210和添加了砷的多晶硅层220之间的氧化物层。
参见图30，所述形成保护性氧化物层的步骤涉及实施一个环形氧化物成型步骤。这一目的是用一种传统的环形氧化工艺实现的，如一种干氧化工艺，以便形成一个环形氧化物层226，环形氧化物层226设置在沟侧壁214和216的外露的最上面部分。在这种情况下，环形氧化物层226以大约30nm的厚度成型于沟侧壁214和216上。另外，由于该环形氧化步骤是一个高温步骤，该步骤会部分破坏保留在硅基质210和添加了砷的多晶硅层220之间的氧化物层218，如虚线228所示。尽管所述环形氧化物层厚约30nm，但不是本发明的一个要求。相反，该环形氧化物层可以为任何适当的厚度，该厚度取决于特殊用途的要求，而且仍属于本发明的范畴。
在形成环形氧化物层226以后沉积另一层添加了砷的多晶硅材料230，使其填充沟202，如图31所示。添加了砷的多晶硅层230可以用与上述涂覆添加了砷的多晶硅材料128和134相同的多层方式涂覆。如果是这样，所述砷和多晶硅将在随后的工艺步骤中混合，这些步骤在本文中不予讲述。另外，可以任何其它传统方法涂覆多晶硅层230，而这种做法仍属于本发明范畴。所述工艺继续使用传统技术，以完成所述沟状电容器和存储元件。例如，上述技术披露于Nesbit等的文章中，A 0.6μm2 256Mb Trech DRAM Cell With Self-AglienedBuriEd Strap(BEST)，IEDM 93-627，该文章被收作本发明的参考资料。通常通过字线和位线将一系列动态随机存取存储器元件相关连接，形成一种动态随机存取存储器芯片。
上述整个过程可形成一种沟状电容器，该电容器由一个由多晶硅层220构成的内埋板结构，一个氮化物电介质层222和添加了砷的多晶硅材料组成，所述多晶硅材料230起着该电容器的第二个板的作用。添加了砷的多晶硅材料230还提供了一条通向构成所述第二个板的部分材料230的电流通道。上述整个过程可产生一种沟状电容器，其中，所述环形氧化物层226和多晶硅层220以及氮化物层222是沿垂直方向自动校准的。如上文所述，这是因为为了产生沟状电容器，仅进行了一个垂直造型步骤。因此，这种新的方法消除了与在背景技术部分所述的具有多个垂直造型步骤相关的问题。
另一个优点是，上述工艺具有比上述更复杂的现有工艺较少的步骤。步骤本身在数量上的减少，使得该工艺与现有工艺相比成本更低、更节省时间。例如，上述现有工艺包括多个蚀刻步骤，这些步骤间隔着多个高温退火步骤。大量的步骤要耗费较多的时间，并因此降低该生产工艺的产量，使得该工艺的成本增加。采用本发明的较少数量的步骤，并通过所述蚀刻步骤的组合，本发明工艺可提供一种更节省时间，从而使成本更低的用于生产沟状电容器的工艺。
另外，如上述现有方法所述的，位于现有装置上的沟底部里的多晶硅材料128是在一个独立的步骤中形成的，该步骤独立于用于形成添加了砷的多晶硅材料134的步骤，因此，本发明的方法可以使用一种具有垂直侧壁或者甚至是悬垂的侧壁，而不会在两种不同的多晶硅材料之间产生连接问题。这是因为所有的多晶硅塞230是在一个步骤中成型的，这样可产生一种连续的多晶硅塞。这样彻底消除了在两个分别涂覆的多晶硅材料之间形成不良接合的潜在问题。使用具有垂直侧壁或悬垂侧壁的沟的能力意味着在一个具有特定深度的沟中形成的沟状电容器的电容可以大于使用具有锥形侧壁的沟时所能达到的电容。
尽管在所述实施方案中，上述沟和深蚀刻步骤彼此之间以及与其它元件之间具有特定的大小关系，但这并不是本发明所必需的。相反，应当理解的是本发明无论所述沟的深度和所述深蚀度步骤的深度之间的大小关系如何都同样实用，只要在形成所述沟状电容器时仅实施了一个垂直造型步骤即可。
尽管已结合特定的实施方案对本发明进行了说明，但可以理解的是，本发明的方法可以多种不同的形式来体现，而仍然落在本发明的范围内。上述多种实施方案中的任一种都同样落在本发明范围内，只要是用一个垂直造型步骤来形成所述内埋板装置。另外，尽管所述硅片不包括设在该片上或所述硅基质中的除所述沟状电容器以外的其它元件，但应当理解的是，本发明可以采用多种特殊的设计，采用设置在所述片上或所述硅基质里的多种元件，使各种元件处于多种位置和相互的取向上，并且仍然落在本发明范围内。因此，本发明的实施例被视为是说明性的而不是限定性的，本发明并不局限于本文所披露的细节，而且可以在所附权利要求范围内加以改进。
Claims (25)
1.一种在硅基质中成形内埋板的方法，该硅基质上具有刻入其中的深沟，该沟具有限定该沟的深度的侧壁，所述方法包括：
在所述沟中形成一个高度掺杂的多晶硅层；
在所述沟中于所述多晶硅层上形成一个氮化物层；
在形成上述多晶硅层和上述氮化物层之后，从所述沟侧壁的最上面部分蚀刻所述多晶硅层和所述氮化物层，从而露出位于所述侧壁的最上面部分的所述硅基质，和
在露出所述硅基质之后，在位于所述侧壁的最上面部分的外露的硅基质层上面形成一个环形氧化物层，以便保护由所述蚀刻步骤露出的所述多晶硅层的边缘。
2.如权利要求1的方法，其中，所述方法还包括在形成所述高度掺杂的多晶硅层之前在所述沟中形成一个薄的热氧化物层。
3.如权利要求2的方法，其中，所述薄的热氧化物层大15A。
4.如权利要求1的方法，其中，所述高度掺杂的多晶硅层是用砷掺杂的。
5.如权利要求4的方法，其中，所述多晶硅层中所述砷的浓度5E19/cm3。
6.如权利要求1的方法，其中，所述多晶硅层300厚。
7.如权利要求4的方法，其中，所述多晶硅层是用一种化学蒸汽沉积工艺形成的。
8.如权利要求1的方法，其中，所述氮化物层6nm厚。
9.如权利要求1的方法，其中，所述氮化物层是用一种低压化学蒸汽沉积工艺形成的。
10.如权利要求2的方法，其中，所述蚀刻所述多晶硅层和所述氮化物层的步骤包括：
在蚀刻所述多晶硅层和所述氮化物层之前，用一种抗蚀剂材料填充所述沟，
将所述抗蚀剂材料在所述沟中凹入一定深度，
对所述氮化物层和多晶硅层进行蚀刻，
蚀刻所述热氧化物层，以露出位于所述沟的侧壁的最上面部分的硅基质，和
从所述沟中除去一切残留的抗蚀剂材料。
11.如权利要求10的方法，其中，所述沟被制成深入所述硅基质中8微米，其中，所述抗蚀剂材料凹入至位于所述沟底上方5.5-6.5微米的高度。
12.如权利要求10的方法，其中，所述多晶硅层是用NF3/Cl2作蚀刻剂通过干蚀刻工艺蚀刻的。
13.如权利要求1的方法，其中，所述环形氧化物层30nm厚。
14.一种在硅基质中成形用于动态随机存取存储器装置上的沟状电容器的方法，所述硅基质上刻有一个深沟，该沟具有限定其深度的侧壁，该方法包括：
在所述沟中形成一个薄的热氧化物层，
在所述沟中、在所述热氧化物层上面形成一个高度掺杂的多晶硅层，部分所述多晶硅层被用于形成构成所述沟状电容器的一部分的内埋板，
在所述沟中、在所述多晶硅层的上面形成一个氮化物层，部分所述氮化物层被用于形成所述沟状电容器的电介质层，
在形成所述热氧化物层、所述多晶硅层和所述氮化物层之后，将所述氮化物层、所述多晶硅层和所述热氧化物层从所述沟侧壁的一最上面部分除去，以便露出位于所述侧壁的所述最上面部分的所述硅基质，
在露出所述硅基质以后，在位于所述侧壁的最上面部分的外露的硅基质上形成一个环形氧化物层，从而防止所述多晶硅层的任何边缘因所述蚀刻步骤而外露；和
用掺杂的多晶硅填充所述沟，部分所述掺杂多晶硅填料起着所述沟状电容器的第二板的作用。
15.如权利要求14的方法，其中，所述薄的热氧化物层15厚。
16.如权利要求14的方法，其中，所述高度掺杂的多晶硅层是用砷掺杂的。
17.如权利要求16的方法，其中，所述砷在所述多晶硅层中的浓度大于5E19/cm3。
18.如权利要求14的方法，其中，所述多晶硅层300厚。
19.如权利要求14的方法，其中，所述多晶硅层是用一种化学蒸汽沉积工艺形成的。
20.如权利要求14的方法，其中，所述氮化物层6nm厚。
21.如权利要求14的方法，其中，所述氮化物层是用一种低压化学蒸汽沉积工艺形成的。
22.如权利要求14的方法，其中，所述蚀刻所述热氧化物层、所述多晶硅层和所述氮化物层的步骤包括：
在蚀刻以上诸层之前，用一种抗蚀剂材料填充所述沟，
在所述沟中将所述抗蚀剂材料凹入一定深度，
蚀刻所述热氮化物层和所述多晶硅层，
蚀刻所述热氧化物层，以露出位于所述沟侧壁的最上面部分的硅基质，和
从所述沟中除去一切残留的抗蚀剂材料。
23.如权利要求22的方法，其中，所述沟被刻入所述硅基质中8微米，其中，所述抗蚀剂材料凹入至位于所述沟底部上方5.5-6.5微粒之处。
24.如权利要求22的方法，其中，所述多晶硅层是用NF3/Cl2作蚀刻剂通过干蚀刻工艺而进行蚀刻的。
25.如权利要求14的方法，其中，所述环形氧化物层30nm厚。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/037,287 US6699794B1 (en) | 1998-03-09 | 1998-03-09 | Self aligned buried plate |
| US09/037287 | 1998-03-09 | ||
| US09/037,287 | 1998-03-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1228610A CN1228610A (zh) | 1999-09-15 |
| CN1122308C true CN1122308C (zh) | 2003-09-24 |
Family
ID=21893522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN99103647A Expired - Fee Related CN1122308C (zh) | 1998-03-09 | 1999-03-09 | 一种在硅基质中成形内埋板的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6699794B1 (zh) |
| EP (1) | EP0942465A3 (zh) |
| JP (1) | JPH11330398A (zh) |
| KR (1) | KR100570114B1 (zh) |
| CN (1) | CN1122308C (zh) |
| TW (1) | TW440996B (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19956078B4 (de) | 1999-11-22 | 2006-12-28 | Infineon Technologies Ag | Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators |
| US6573137B1 (en) * | 2000-06-23 | 2003-06-03 | International Business Machines Corporation | Single sided buried strap |
| DE10100582A1 (de) * | 2001-01-09 | 2002-07-18 | Infineon Technologies Ag | Verfahren zur Herstellung von Grabenkondensatoren für integrierte Halbleiterspeicher |
| DE10306318B4 (de) * | 2003-02-14 | 2010-07-22 | Infineon Technologies Ag | Halbleiter-Schaltungsanordnung mit Grabenisolation und Herstellungsverfahren |
| US6913968B2 (en) * | 2003-07-30 | 2005-07-05 | International Business Machines Corporation | Method and structure for vertical DRAM devices with self-aligned upper trench shaping |
| US7122437B2 (en) * | 2003-12-19 | 2006-10-17 | Infineon Technologies Ag | Deep trench capacitor with buried plate electrode and isolation collar |
| DE102005002675B4 (de) * | 2005-01-20 | 2007-02-22 | Infineon Technologies Ag | Verfahren zum Herstellen einer ebenen Spin-on-Schicht auf einer Halbleiterstruktur |
| US7294554B2 (en) * | 2006-02-10 | 2007-11-13 | International Business Machines Corporation | Method to eliminate arsenic contamination in trench capacitors |
| US7833872B2 (en) * | 2007-10-31 | 2010-11-16 | International Business Machines Corporation | Uniform recess of a material in a trench independent of incoming topography |
| WO2011053320A1 (en) * | 2009-10-30 | 2011-05-05 | Hewlett-Packard Development Company, L.P. | Piezoelectric actuator having embedded electrodes |
| US9818741B2 (en) | 2015-06-30 | 2017-11-14 | International Business Machines Corporation | Structure and method to prevent EPI short between trenches in FINFET eDRAM |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4310380A (en) * | 1980-04-07 | 1982-01-12 | Bell Telephone Laboratories, Incorporated | Plasma etching of silicon |
| US4571819A (en) * | 1984-11-01 | 1986-02-25 | Ncr Corporation | Method for forming trench isolation structures |
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| US5022961B1 (en) * | 1989-07-26 | 1997-05-27 | Dainippon Screen Mfg | Method for removing a film on a silicon layer surface |
| US5422294A (en) * | 1993-05-03 | 1995-06-06 | Noble, Jr.; Wendell P. | Method of making a trench capacitor field shield with sidewall contact |
| US5406111A (en) * | 1994-03-04 | 1995-04-11 | Motorola Inc. | Protection device for an intergrated circuit and method of formation |
| US5741396A (en) * | 1994-04-29 | 1998-04-21 | Texas Instruments Incorporated | Isotropic nitride stripping |
| US5545583A (en) * | 1995-04-13 | 1996-08-13 | International Business Machines Corporation | Method of making semiconductor trench capacitor cell having a buried strap |
| US5618751A (en) * | 1996-05-23 | 1997-04-08 | International Business Machines Corporation | Method of making single-step trenches using resist fill and recess |
-
1998
- 1998-03-09 US US09/037,287 patent/US6699794B1/en not_active Expired - Fee Related
-
1999
- 1999-02-25 TW TW088102857A patent/TW440996B/zh not_active IP Right Cessation
- 1999-02-27 EP EP99103856A patent/EP0942465A3/en not_active Withdrawn
- 1999-03-09 JP JP11062156A patent/JPH11330398A/ja active Pending
- 1999-03-09 CN CN99103647A patent/CN1122308C/zh not_active Expired - Fee Related
- 1999-03-09 KR KR1019990007657A patent/KR100570114B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1228610A (zh) | 1999-09-15 |
| US6699794B1 (en) | 2004-03-02 |
| EP0942465A3 (en) | 2005-08-17 |
| JPH11330398A (ja) | 1999-11-30 |
| KR100570114B1 (ko) | 2006-04-12 |
| EP0942465A2 (en) | 1999-09-15 |
| KR19990077698A (ko) | 1999-10-25 |
| TW440996B (en) | 2001-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1122308C (zh) | 一种在硅基质中成形内埋板的方法 | |
| CN1278384C (zh) | 制造半导体器件的方法 | |
| CN1223000C (zh) | 带有外延隐埋层的瓶形沟槽式电容器 | |
| US7538007B2 (en) | Semiconductor device with flowable insulation layer formed on capacitor and method for fabricating the same | |
| TWI302635B (en) | Partially formed integrated circuit and method of integrated circuit fabrication and forming an integrated circuit | |
| CN1197161C (zh) | 带有竖直晶体管和掩埋字线的半导体器件 | |
| CN108962814A (zh) | 包括电介质材料的半导体构造及在延伸到半导体构造中的开口内形成介电填充的方法 | |
| US7344954B2 (en) | Method of manufacturing a capacitor deep trench and of etching a deep trench opening | |
| CN1230878C (zh) | 半导体装置及其制备方法 | |
| CN103400794B (zh) | 自对准沟槽的形成方法 | |
| CN1797738A (zh) | 在半导体器件中形成着落塞接触的方法 | |
| DE10360537B4 (de) | Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen | |
| CN1518100A (zh) | 半导体器件及其制造方法 | |
| CN101044595A (zh) | 掩模材料转化 | |
| CN102282666A (zh) | 多深度浅沟槽隔离工艺 | |
| CN1384539A (zh) | 半导体元件的电容器及其制造方法 | |
| CN1716607A (zh) | 半导体器件及其制造方法 | |
| US6461941B2 (en) | Method of forming capacitor on cell region including forming dummy pattern around alignment key | |
| CN1151086A (zh) | 具有波纹形电极的叠层电容器 | |
| CN1835208A (zh) | 制造半导体器件的方法 | |
| CN1959955A (zh) | 形成与半导体晶片上的布线层相关联的电隔离的方法 | |
| CN1310304C (zh) | 半导体器件及其制造方法 | |
| JP2005525692A (ja) | 低ｋ誘電特性を有する相互接続構造を製造するための方法 | |
| US7666792B2 (en) | Method for fabricating a deep trench in a substrate | |
| CN1440049A (zh) | 半导体装置的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: INFINEON TECHNOLOGIES AG Free format text: FORMER OWNER: SIEMENS AKTIENGESELLSCHAFT Effective date: 20130218 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20130218 Address after: German Neubiberg Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: Siemens AG Effective date of registration: 20130218 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: German Neubiberg Patentee before: Infineon Technologies AG |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160111 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20030924 Termination date: 20160309 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |