CN1124690C - 用于可缩放多层互联结构的平面布局图 - Google Patents

用于可缩放多层互联结构的平面布局图 Download PDF

Info

Publication number
CN1124690C
CN1124690C CN96194984A CN96194984A CN1124690C CN 1124690 C CN1124690 C CN 1124690C CN 96194984 A CN96194984 A CN 96194984A CN 96194984 A CN96194984 A CN 96194984A CN 1124690 C CN1124690 C CN 1124690C
Authority
CN
China
Prior art keywords
group
wiring
programmable
gate array
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN96194984A
Other languages
English (en)
Other versions
CN1189258A (zh
Inventor
B·S·亭
P·M·帕尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Actel Corp
Original Assignee
BRT Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BRT Inc filed Critical BRT Inc
Publication of CN1189258A publication Critical patent/CN1189258A/zh
Application granted granted Critical
Publication of CN1124690C publication Critical patent/CN1124690C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17792—Structural details for adapting physical parameters for operating speed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks

Abstract

一种可编程逻辑器件，该器件包括一个由多层布线、连接器抽头网络和转向矩阵组成的新颖布线分层结构，它使在一个集成电路中能利用一个新颖、节省面积的平面布局图，并当将SRAM用做结构位时特别有效。这个平面布局图是一个可缩放块结构，在该结构中，2×2块分组(A，B，C)的每个块连接器抽头网络(410、420、430、440、450、460、470、480)沿相邻轴彼此相关地安置成镜象。此外，当用于每个块(300)的输入/输出装置仅在两个方向(而不是通常的北、南、东、西)定向时提供了双向输入/输出线，从而使用于相邻块的块连接器抽头网络在定向方向彼此面向。这种定向和布置允许块(300)共享布线资源。另外，这种布置使4×4块分组可以被缩放。

Description

用于可缩放多层互联结构的平面布局图
技术领域
本发明涉及可编程门阵列领域，特别是，本发明直接涉及用于增加可布线性和加快现场可编程门阵列中信号速度的可缩放多层连接器抽头网络。
背景技术
现场可编程门阵列(FPGA)是一种能够被用户编程以执行逻辑功能的成本高效、高密度的现用的集成逻辑电路。电路设计者规定所期望的逻辑功能和FPGA编程并据此处理信号。根据逻辑密度要求和生产量，FPGA依据成本和到达市场的时间是优选对象。典型的FPGA基本上是由一个围绕可配置函数发生器(CFG)逻辑块内矩阵的I/O块的外环组成的。驻留在FPGA外围的I/O块可由用户编程，从而使每个I/O块能够被独立编程以作为输入和输出并能够处于三态。每个逻辑块通常包含多个CFG和多个存储寄存器。所述CFG用于在其输入变量的基础上执行布尔函数。
互联资源占用多个逻辑块矩阵的行和列之间的通道，还占用所述逻辑块和I/O块之间的通道。这些互联资源对控制芯片上两个或多个指定点之间的互联提供灵活性。通常，金属线的网络在逻辑块之间水平和垂直地以行和列排列。可编程开关将所述逻辑块和I/O块的输入和输出端连接到这些金属线上。在行和列交点处的交点开关和互换开关用于将信号从一个线转换到另一个线。经常有很长的线用于延伸整个长度和/或宽度或所述芯片，以便提供点到点的连接性。所述I/O逻辑块的功能和它们各自的互联都是可编程的。典型地，这些功能是由存储在单片级或单独存储器中的结构程序控制的。
伴随着技术变得越来越复杂，于是FPGA功能也是这样。增加一个阵列中CFG的数量以提供更加复杂的逻辑功能。互联资源的数量也随之增加。与CFG和互联资源数量的增加相竞争的要求是必须保持芯片尽可能小。在所需芯片上使占用资源最小的一种方法是在保持某种层互联性的同时使布线资源最小。因此，可以看出当在所述芯片上实现的功能增加时，连接大量信号所需要的互联资源能够被很快用尽。结果，或者是由于不能达到使多数CFG闲置不用，或者CFG单纯用于互联导线，而不是执行某种逻辑功能，这将导致不必要的长布线延迟和低逻辑利用。替代的办法就是提供更多的布线资源，这些布线资源能够明显增加芯片尺寸。
发明内容
提供了一种经过改进的现场可编程门阵列(FPGA)，包括多个抽头网络连接器，用于连接具有较低层互联的逻辑单元组和用于连接较低层互联和较高层互联。在一个实施例中，连接器用于连接一组元件或包括存储元件的可配置函数发生器到分层布线网络的某一层逻辑块的每个组或组件由多个耦合到一组双向输入/输出线上的可编程CFG构成。在本实施例中，利用了一种新颖的组件结构，该结构在没有特别增加逻辑元件的情况下提供了更细的粒度。双向输入/输出线耦合到一个连接器。所述连接器包括经过一个可编程开关耦合到双向输入/输出线上的连接器抽头线，所述开关将以开或闭的程序控制状态而受控，以便连接或分开所述双向输入/输出线和所述连接器抽头线。所述连接器抽头线还被耦合到一个相邻块的连接器和双向输入/输出线。通常，在相邻块之间存在多个信号传输，在现有技术中，使用互联到布线分层结构中较高层的有价值的布线。在本发明经过改进的FPGA中，来自一个逻辑块的信号能够直接传送给相邻逻辑块而不必利用布线网络。这解放了有价值的布线，使其能够执行更长的不相邻块布线，因此，使不相邻布线所需要的间隔能够优化。一个附加的显著优点是当每个双向输入/输出线选择性地经过两个块连接器抽头网络耦合到布线分层结构中时，由信号布线引起的阻塞最小。
耦合到双向输入/输出线上的还有多个双向开关，这些双向开关可以被编程以允许来自所述双向输入/输出线的信号耦合到一个或多个多层分级布线上。第一可编程驱动器和第二可编程驱动器可编程地耦合在双向输入/输出线和多个开关之间。第一驱动器通过确定的可编程开关经过双向输入/输出线将从所述逻辑单元接收的信号驱动给分层布线中的一个或多个布线。第二驱动器取从分层布线的一个布线上接收的信号经过一个可编程开关提供给双向输入/输出线。因此，可以提供一个灵活的可编程连接器。另外，该连接器可以被编程以提供一个“扇出”能力，其中，所述连接器驱动多个布线而不会引起特殊的附加信号延迟且不使用多抽头连接器网络。
在另外一个实施例中，抽头连接器网络还可以用于确定从较低层布线到较高层布线的路线。这是特别可取的，以便在不要求所有驱动器足够大以沿最长布线驱动信号的条件下，满足沿较长布线驱动信号的要求。特别是，提供了布线抽头线，该抽头线横跨与第三层布线分层结构相等的距离。一个抽头网络耦合到每个布线抽头线上，以经过所述抽头线将每个块可编程地连接到多个较高层布线上。所述连接器包括多个可编程双向驱动器，用于沿着布线分层结构的较长、较高层布线驱动信号。
这些连接器网络使一个灵活的布线方案能够被实现，在该方案中，每层布线都被分成多个组。例如，一组可以被第一组逻辑元件或CFG访问，第二组可以被第二组逻辑元件或CFG访问。第一组布线可以经过用于第二组逻辑元件或CFG的相应连接器网络到第二组逻辑元件或CFG进行访问。类似的，第二组逻辑元件或CFG可以经过用于第一组元件或CFG的连接器网络访问第一组布线。于是第一组CFG和第二组CFG能够访问这两组布线，借此以使信号布线阻塞的可能性最小。
另外，最好包括一个转向矩阵以使在一个布线上的信号传输给一个在不同方向上的布线。例如，转向矩阵的转向元件使信号能够在水平和垂直布线之间传输。当转向矩阵需要所述芯片上较多的面积时，可以利用所述连接器网络提供足够连接性特别用于最经常发生的两段对角连接，同时缩小用于转向矩阵的占用资源。特别是，所述连接器网络能够使所述器件实现部分转向矩阵，多达一半的转向元件被消除，以节省芯片面积。
另外，这种新颖的布线分层结构由多层布线、连接器抽头网络和转向矩阵组成，并允许一个新颖的、节省面积的平面布局图用于一个集成电路中，且当SRAM用做结构位时特别有效。这个平面布局图是一个可缩放的块结构，在该结构中，分组2×2块的每个块连接器抽头网络沿着彼此相关的相邻轴安置成镜象。再有，作为输入/输出装置用于每个块的双向输入/输出线只在两个方向(而不是典型的北、南、东和西方向)取向，从而使用于相邻块的块连接抽头网络彼此面向。这种定向和配置允许所述块共享布线资源。这减少了布线段的需要。另外，这种配置使2×2块或4×4块可以被分组成可缩放的。
所述新颖的平面布局图还有效利用了小片面积，使之几乎没有布局不工作区(dead space)，因为该平面布局图对于多个连续的存储器和传输门阵列(它提供双向开关的功能)配有用于CFG和块连接器抽头网络驱动器的小逻辑区域。因此，避免了由于存储器和逻辑的混合引起的典型间隔。组件内布线和双向布线相互混合，并与存储器和通过阵列一起在芯片的不同层上重叠，以提供到较高层布线的连接和块内CFG之间的连接。
附图说明
本发明的目的、特性和优点通过以下详述将变得更加明显，其中：
图1的方框图示出了能够被本发明实现的现场可编程门阵列。
图2A示出了一个逻辑组件的实施例。
图2B示出了逻辑组件之间局部互联的一个实施例。
图3A和3B描述了一个具有垂直块连接器的逻辑组件的例子。
图4A示出了块连接器和与布线分层结构较高层布线的块连接器抽头网络之间的连接。
图4B示出了可编程连接到布线分层结构多个层的垂直线上的水平块连接器抽头网络的一个例子。
图4C示出了可编程连接到布线分层结构多个层的水平线上的垂直块连接器抽头网络的一个例子。
图5的简图示出了一个2×2逻辑块和所述块连接器抽头网络，所述网络与转向矩阵一起提供到布线分层结构较高层的接口。
图6A和6B示出另外一个实施例，在该实施例中，块连接器抽头网络连接到多层布线的子组布线上。
图7A、7B和7C是实施例的简要框图，分别示出了用于第一层布线的水平和垂直MLA转向网络和用于第二和第三层布线的部分转向网络。
图8A的简图示出了用于一个逻辑块的布局平面图。
图8B简要示出了2×2逻辑块阵列的布局平面图。
图9示出了相连存储器和传输门阵列的一个例子。
具体实施方式
下面描述用于诸如现场可编程门阵列(FPGA)的可编程逻辑电路的新颖连接器抽头网络、互联结构和布局平面布局图。在下面用于解释的描述中，给出了诸如组合逻辑单元或可配置函数发生器(CFG)结构和CFG的数量等的众多详细规定，以便提供对本发明的全面理解。但是，对本领域内的技术人员来讲很明显，本发明没有这些详细规定也能够实施。换言之，公认的结构和器件以方框形式表示以避免使本发明发生不必要的模糊。还应当注意，本发明描述了一个实施例，该实施例利用一个静态随机存取存储器(SRAM)控制所使用双向开关的状态。但是，本发明适合多种工艺，包括但不局限于SRAM、动态随机存取存储器(DRAM)、熔丝/抗熔丝、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)和铁电体工艺。在布线分层结构中用做接口点和双向驱动器的连接器抽头网络的概念可以应用到深层亚微米屏蔽门阵列中，在这里，对这种驱动器的适当放置要求是关键的。
图1的方框图示出了一个FPGA的例子，在该FPGA的基础上可以实现本发明。阵列100包括I/O逻辑块102、103、111和112，它们在FPGA封装的外管脚和内部用户逻辑之间提供直接或经过I/O逻辑块到核心接口块104、105、113和114的接口。4个接口块104、105、113和114提供在核心106和I/O逻辑块102、103、111和112之间的去耦合。
核心106包括所述逻辑和互联分层结构，所述分层互联结构包括这里根据本发明技术描述的连接器抽头网络。如在后面将要描述的，这个新颖的互联分层结构可以用于产生一个平面布局图，该布局图能够有效地节省小片尺寸。这样，当互联密度增加时，小片尺寸以显然较低的速率增加。所述核心包括对CFG的程序以及控制逻辑的编程。在这里所描述的实施例中，利用了SRAM技术。但是，也可以使用熔丝或抗熔丝、EEPROM/铁电体或类似的技术。独立的时钟/复位逻辑110用于提供基于组的时钟和复位线以使时滞最小。
本实施例以称之为组件(cluster)的组的形式提供CFG。图2A是一个逻辑组件的例子。准备采用图2A所示的逻辑组件，而且该逻辑组件能够由诸如逻辑门和触发器等的其它元件构成。参看图2A，逻辑组件200由4个元件构成。这些元件包括一个2输入CFG202、两个3输入CFG204和206以及一个D触发器208。CFG202也可以是一个3输入CFG。CFG202、204和206可编程为一个组合逻辑，以根据所使用的两个输入值(用于CFG202)或三个输入值(用于CFG204、206)提供预定输出。利用这些值对CFG编程以提供表示所期望逻辑功能的输出表示式。D触发器208用做诸如寄存器的暂时存储元件。
一个2输入端1输出端的CFG、两个3输入端1输出端的CFG和D触发器的组合能够执行各种逻辑和运算功能。例如，所述元件可以编程以执行诸如比较器功能或累加器功能。应当注意，在没有增加附加小片尺寸和处理速度的冗余元件的情况下，元件的这种组合提供了细的粒度。此外，元件的这种组合最大限度地使用了这些元件，借此可以最大限度地使用小片尺寸面积。当经常需要通过元件的特定组合所产生的中间信号时， 包含带有多个输出的多个逻辑单元的细的粒度组件产生更多能够被中间抽头的输出点，这是期望的特性。
另外，所述组件内局部互联的结构以使信号能够在最小延迟的情况下处理。组件元件202、204、206和208由通过该组件水平和垂直定向的互联线I-M0到I-M5(这里统称为I-矩阵线)连接。组件的 内连 接线可通过例如开关220-244的开关使用互联。内连线I-M0到I-M5和开关220-244形成一个这里称之为I-矩阵的矩阵。所述I矩阵提供元件202、204、206和208到所述组件至少一个其它元件上的连接性。例如，CFG202的输出端可以经过启动开关224和228连接到CFG204的输入端。
为了保证在处理期间的最小信号延迟，在D触发器208和3输入CFG204、206之间提供了单独的直接连接。继续参考图2A，开关250-255和连接线提供这种连接。已经确定3输入CFG204和206的输入和输出经常与寄存器208一起执行编程功能。例如，3输入CFG可以与所述寄存器一起提供一位多路复用功能。
双向开关250-255可以各种方式编程以便传送信号，从而实现特殊功能。例如，通过启动开关251，由CFG204输出的信号可以驱动D触发器208。另外，通过启动开关250，所述信号可以被驱动到I-矩阵上面。类似的，通过启动开关255，CFG206的输出可以驱动D触发器208的输入端。通过选择性地启动所述开关其它的布线通道也是可能的。此外，通过经过I-矩阵的间接连接，CFG202的输出可以驱动D触发器208。因此实现了极高的灵活性。
D触发器输出信号的布线也可以通过 使用开关252和253编程。通过选择性地启动开关252或253和I-矩阵的选择性开关，输出信号可以传送给该组件或其它组件中的任何一个元件。经过与CFG204相邻的开关233-235或与CFG206相邻的开关241、242和243选择性地传送输出信号。在没有减少器件中的元件所使用的层的情况下实现了小片节省。
每个逻辑组件都可以经过向相邻组件之间输出信号I-矩阵扩展的开关连接到所述逻辑块内部的其它逻辑组件上。图2B示出第一逻辑组件260的I-矩阵互连线I-M0到I-M5，所述逻辑组件分别经过开关264，265，266，267，275和276，选择性地连接到相邻逻辑组件261和263的I-矩阵线上。
这里所描述的灵活性是通过所使用的很多双向开关部分地实现的。先前已经说过，这些开关可以利用各种途径实现。例如，这些开关可以利用通过熔断熔丝以短路所述开关来实现。另外，所述开关可以是通过SRAM阵列中的一个位控制的传输门。阵列中该位的状态支配相应的传输门是打开还是关闭。虽然由于编程容易而使利用SRAM经常是最可取的，但是所需要的小片面积还是特别的多。因此，使小片面积最小的一种技术，是使用较少量的开关提供布线分层结构各布线之间的互联，这将在后面描述。这称为部分覆盖结构。例如，在图2A中，开关221和220将I-M0和I-M5连接到CFG202的输入端。如在下面根据本实施例描述的，部分转向矩阵用于消除通常在一个转向矩阵中使用的多达50％的开关。
为了有效实现一个进位链以及其它应用，在组件的第ith行连接到下一组件的第(i+1)th行的组件之间的交错或桶式连接用于增加连接性。图2B示出了一个逻辑组件内I-矩阵到相邻组件的扩展；四个组件，260-262，各组件具有六个I-M行而各I-M行经扩展开关264-276与相邻组件的相邻I-M行连接。例如，开关275将组件260的I-M5连接到组件261的I-M0，和开关276将组件260的I-M1连接到组件261的I-M2。
多个互联逻辑组件形成一个逻辑块。在本实施例中，每个逻辑块由4个2×2阵列组成的逻辑组件组成。每个逻辑块具有一组双向布线，位于所述逻辑组件内的所有CFG都可编程地连接到它上面。所述双向布线提供一个至在分层结构的不同层处具有多个互联长度的分级布线结构的布线的信号通道以将所述信号传送进逻辑块或从中传出。还可以看到，所述块连接器还提供相同逻辑块和相邻逻辑块的逻辑组件的CFG当中的连接。虽然所述逻辑块每个逻辑组件的每个元件的输入和输出可以选择性地连接到每个块连接器，但是，为了控制小片尺寸的扩展，最好是每个输入端和输出端选择性地连接到块连接器的子集上。这样一个实施例的例子示于图3B。
参看图3B，这里示出了在块300内块连接器连接的一个实施例的符号表示。每个组件200内的每个元件，即CFG1、CFG2和CFG3在输入端处被连接到所标识的两个块连接器(BC)上。两个块连接器被标识为耦合到2输入CFG1的输出端，三个块连接器被耦合到3输入CFG(CFG2、CFG3)的输出。
所述块连接器提供输入和输出机构用于互联到被称之为多层结构(MLA)布线网络的布线分层结构较高层连接。所述网络由在一个分层结构中组织的多层布线(例如，MLA-1、MLA-2、MLA-3等)组成，其中，较高层布线比较低层布线长得多。例如，MLA-2布线的长度是MLA-1布线的两倍，而MLA-3布线的长度是MLA-2布线的两倍。
一种新颖的块连接器抽头网络用来连接所述块连接器(BC)到MLA布线和到相邻逻辑块相邻块连接器。如图4A所示，例如块连接器抽头网络401-408连接到每个块300的每个块连接器线上。图4B示出了一个连接到垂直MLA布线上的水平块连接器抽头网络的实施例，其中405-408为连接到所述水平MLA布线的所述四个BC抽头网络。图4C示出了连接到水平MLA布线上的一个垂直块连接器抽头网络的实施例。
在图4B所示的实施例中，第一逻辑块的块连接器(BC)抽头网络401包括多个可编程开关432-437。这些双向开关使信号的选择性布线经过BC线438往返于所述逻辑块。网络401中还包括两个可编程驱动器439和440。在本实施例中，这些驱动器439，440由两个位441和442的状态控制；但是，很明显，可以用一个控制位替换所述两个控制位，其中，当所述位处于一种状态时，例如是驱动器400的驱动器被激活，而当所述位处于第二种状态时，驱动器439被激活。另外，很明显，当与其它元件一起用做一个或多个驱动器时，BC抽头网络也能够执行这里所述的功能。
所述BC抽头网络提供一个简单却有效的方式以将信号传送给一个逻辑块或从中发出信号。利用可编程开关4 32，经过BC线438到达或来自所述块的信号可编程地耦合到一个相邻逻辑块的BC抽头网络402上。在本图示中，经过开关432在BC线438上传送的信号能够经过开关454传送给BC线443。从BC线438经过开关432穿过线415的同一信号，可以选择性地经过驱动器456传送和经过4个开关447到450中的任一个到达所选择的MLA。例如BC抽头网络，例如是BC抽头网络401和402互联到标记为425、426和427的MLA-1、2和3上。这样，除了提供到相邻逻辑块的直接布线机构以外，BC抽头网络还提供一个备用通路，用于经过一个相邻逻辑块的连接器网络将信号提供给MLA。这使发生阻塞或不能达到布线通道的可能性最小。例如，经过开关452和433提供了一个备用通道451，用于使块连接器438和443互联。因此，可以看到，使用这些BC抽头网络可以实现布线中的极大灵活性，特别是布线中的极高效率。一个附加的优点是信号速度；这种结构允许适当地规定驱动器尺寸以优化速度(例如，轻负载线只需细小驱动器)，因此，即使是布线灵活性被增强，也不会造成信号速度损失。在图4B中，BC抽头网络可以用于提供信号扇出能力，以通过设置例如开关434、435、436和437的适当开关连接到多个MLA线，而不会招致在扇出配置中产生典型的信号速度损失。同样，402中，所述BC抽头网络为401的镜像，其中位1至位8为在所述双向输入/输出线443和所述MLA布线之间连接的可编程开关。
在诸如图5所示的一个实施例中，每个BC线经过一个BC抽头网络可编程地连接到一个相邻BC抽头网络上并连接到所述MLA网络的布线上。这在布线方面提供了极大的灵活性。本实施例中所述MLA布线网络被描述为具有多层布线，所述布线具有可选择性地耦合到水平和垂直MLA线的可编程开关矩阵以增强连接性。层1 MLA布线(MLA-1)提供几组块连接器之间的互联。可编程开关用于向用户提供选择将被连接的连接块的能力。因此，来自一组逻辑块组的第一逻辑块连接到属于同一组的第二逻辑块上，其中，一个逻辑块组是一组逻辑块。当然，一个逻辑块内的开关能够进一步编程以传送该逻辑块内的信号。层2 MLA布线(MLA-2)提供到各MLA-2线的互联以影响对一个块组件的访问和连接，在本实施例中，它由4个块矩阵组成。提供多个开关以使用户能够编程所期望的连接。层2 MLA线的跨距最好是一个大于MLA-2线跨距的倍数。例如，MLA-2线的跨距最好是MLA-1线跨距的两倍。
如所看到的，能够实现附加层MLA布线以提供用于较大数量和多组逻辑块、块组件和块区段(一个8×8块的矩阵)等的可编程互联。每个附加层跨越大于相邻较低层几倍(诸如多个2的倍数)的距离。这样，提供了用于实现所述布线的多维逼近。信号在逻辑块的互联之间传送。然后，根据被编程的开关，这些信号经过块连接器和相应块连接器抽头网络被访问和传送。块连接器抽头网络启动到较高层MLA布线、例如是MLA-2和MLA-3布线的可编程直接连接。另外，通过位于所述分层结构多层之间的可编程开关经过所述分层结构的较低层可以到达该分层结构布线的较高层。
图6A和6B披露了另外一个实施例，在该实施例中，每个BC抽头网络连接到所述多层布线的一组布线上。一个相邻的BC抽头网络连接到另外一组布线上。在本发明中，每组中所述线的数量与在没有被分组之前一个层的MLA线的数量相同。所产生的影响是所述布线数量的两倍，因此增加了连接性。但是，所述组还可以包括较少的或附加的线，以便实现所期望层的连接性。
所述信号可在BC抽头网络之间可编程地传送以实现所期望层的连接性。例如，图6A示出了相邻水平BC抽头网络600、605。BC网络600可编程地连接到第一组MLA-2线615上。类似的，相邻BC抽头网络605可编程地连接到第二组MLA-2线620上。如果，例如来自BC线627的一个信号，需要传送给只耦合到BC抽头网络605上的一个MLA-2信号线，那么，该信号可以从BC抽头网络600经过开关631传送给BC抽头网络605，并经过抽头线629和驱动器630以及开关632可编程连接到MLA-2线620上。类似的，如果来自连接到BC抽头网络605的一个块的信号需要传送给MLA-3 635，则所述信号经过BC抽头网络600并经过开关633、驱动器634以及开关636传送给MLA-3 635。因此，BC抽头网络的作用在于在有限的连接结构中提供增加了的连接性。通过选择最佳MLA线传送信号，不管是否可以经过相邻BC抽头连接器网络访问所述MLA，所述BC抽头网络都能够使设计者将负载减至最小和使信号速度增至最大。另外，负载减至最小。特别是，BC抽头连接器网络和部分转向矩阵减少负载多达50％，从而导致信号速度的有效提高。
在本实施例中，分层结构的第一个三层布线，即MLA-1、MLA-2和MLA-3用于互联8×8个块的矩阵，其中，每个块是由4个逻辑组件形成的。每个块可编程地经过BC抽头连接器网络连接到MLA抽头线上。每个MLA抽头线可编程地连接到其工作方式类似于BC抽头网络的MLA抽头连接器网络上，以便将信号往返传送给较高层布线。
当所述芯片上CFG的数量增加时，需要附加的互联。在当前所述的结构中，加到所述多层布线分层结构上以便保持信号的可布线性是可取的。在分层结构的每一较高层中，从较低层布线开始的布线长度增大。为了驱动较长的信号布线，需要较大的信号驱动器。为了使对小片尺寸的影响最小，最好限制用于驱动布线分层结构中较高层中较长布线特性的信号驱动器的数量。另外，最好所述结构是可缩放的以便提供一种有效的设计机理，从而适应在芯片上日益增加的逻辑电路的密度和所需的连接性，并使与大量部件相关的工程设计量最小。因此，已经发现在所述分层结构的第一数量层之后，提供一种MLA抽头连接器网络是可取的，以允许可缩放性，并提供用于较长、较高布线层的信号驱动功能。
最好提供可编程转向开关，以便选择性地连接水平MLA线和垂直MLA线。这示于图7A。图7A示出了一个转向矩阵，该矩阵是用于互联4个逻辑块712、714、716和718的一个MLA-1的8个线的部分转向网络710。转向网络710由多个转向位控制，这些转向位用于控制例如线720的一个水平MLA线和例如线722的一个垂直MLA线的特定交点是否被连接，以便使信号可以在水平MLA线720和垂直MLA线之间传送。图7A示出了一个用于互联MLA-1布线的转向矩阵。这个转向矩阵710提供了一个完全的覆盖区域，即每个水平MLA-1线可编程地连接到每个垂直MLA-1线上。
所述完全转向矩阵也被用于例如MLA-2和MLA-3的较高层MLA线。但是，在本实施例中，每层处线的数量具有多组布线。为了通过减少形成转向矩阵所需开关的数量节省小片面积，使用了部分转向矩阵。图7B示出了用于逻辑块2×2矩阵内MLA-2和MLA-3线的转向网络710的部分转向矩阵。如前所述的，通过使转向矩阵的尺寸减至最小比连接性的任何减少更能节省小片。此外，如图6A和6B所示，通过所述布线经过块连接器抽头网络410、420、430、440、450、460、470和480到MLA布线分层结构中其它布线的能力还可以补偿连接性的任何减少。
图7C提供了一个用于互联在由2×2逻辑块矩阵组成的4×4矩阵中的MLA-2和MLA-3布线的部分转向矩阵的一个实施例。应当注意，布置该部分转向矩阵中各个开关的位置，能够平衡每个线上的负载。特别是，期望在每个线上分配相同数量的开关以保持每个线上的恒定负载。在本实施例中，这是通过置换所述部分转向矩阵的镜象图象实现的，如图7C所示。
这个新颖的布线分层结构是由布线、块连接器抽头网络和转向矩阵组成的，并允许一个新的面积节省的平面布局图应用于一个半导体器件。这里所讨论的这种结构和新颖平面布局图的优点，特别是在SRAM实现中可以看到。通过将存储器分成较大的相连块可以实现广泛的小片节省。这特别不同于现有技术的平面布局图，现有技术的平面布局图将逻辑和存储器集成在一起从而导致特别浪费经常被称之为布局不工作区的面积。另外，这个平面包括一个可缩放块结构，在该结构中，每个块包括多个相连存储器和传输门阵列。组件内的布线和双向布线在整个存储器和传输门阵列的不同层上相互重叠以提供到较高层布线的连接和所述块内CFG之间的连接。每个存储器和传输门阵列都包括SRAM和通道以控制如上所述的可编程开关。一个单个块的平面布局图可以很容易地缩放以产生多个块结构的平面布局图。在本实施例中，通过简单地复制和邻接4×4矩阵，包括布线和转向矩阵在内的4×4块矩阵可被缩放成一个较大的块矩阵。
下面结合图8A和8B描述所述的革新平面布局图。图8A示出了用于一个逻辑块的所述平面布局图的一个实施例。每个逻辑组件800包括组件820的多个元件或CFG和所述I-矩阵，该I-矩阵是由I-矩阵线841-846和存储器以及传输门阵列830构成的，阵列830用于控制I-矩阵线和耦合到组件元件上的CFG的I/O线801-811之间选择性连接，其中CFGs有用作组件的CFGs的总数为11个端口或I/O线的8个输入端口和三个输出端口。由一个小存储器和传输门阵列形成的I-矩阵扩展840被安置在相邻存储器和传输门阵列830之间，以选择性地将一个组件的I-矩阵线841-846连接到相邻组件的I-矩阵上。
选择性地耦合到每个组件820的元件上的是块连接器，这些块连接器包括块连接器线861-868(为简化图8A，没有示出垂直块连接器)和存储器及传输门阵列850，传输门阵列850用于控制所述组件和所述块连接器线之间的信号传送。
使用能够满足下述条件的逻辑设计可以最佳地实现这个平面布局图。每个块在少于所有可能方向(即：北、南、东、西)上或一个块的“多侧”上提供双向输入和输出访问。在本实施例中，每个块在所述块的两侧提供块连接器抽头网络，一个在水平方向上，另一个在垂直方向上。最好彼此完全相同的块连接器抽头网络沿着2×2阵列的各个轴彼此镜象定向。这可以从图7C看到。参看图7C，特别是参看块连接器抽头网络的定向，410与450呈镜象配置，460与480呈镜象配置，440与430呈镜象配置和470与450呈镜象配置。
继续参看图7C，完成镜象，以使得可编程开关，即将所述元件连接到I-矩阵线上的开关，将所述组件的连接元件转换到块连接器线的开关和提供I-矩阵扩展的开关上，与每个块对应的开关可以是在平面布局图中相邻的。如从图8A所看到的，2×2矩阵可以设计成具有作为存储器855的相连块实现的存储器和传输门阵列830、840和850。除了使布局不工作区最小以外，当多数小片是由具有小逻辑区段(例如逻辑组件820)的存储器阵列组成时，这个平面布局图简化了制造。此外，通过提供存储器阵列的分组，当能够使用简单的X-Y寻址时，所述芯片的编程被简化。图9示出了一个相连存储器和传输门阵列的例子。
所述平面布局图的一个附加优点是块的配置允许以一个简单有效的方式使相邻块能够共享布线资源，并不必显著增加线的数量或附加位。
图8B通过示出用于2×2块的布局，继续表示了所述新颖的平面布局图。(以轮廓形式表示为元件860的)每个块包括多个块连接器BC0-BC7。每个块860的所述平面布局图如图8A所述。如上所述，每个块860内的块连接器线耦合到用于提供到相邻块和布线分层结构较高层布线的连接的块连接器抽头网络。存储器和传输门阵列880表示用于块连接器抽头网络的开关。驱动器逻辑882包括位于所述块连接器抽头网络中多个驱动器，与所述存储器是分离的，并需要小部分小片面积。转向矩阵884也由存储器和传输门阵列组成。没有示出的MLA线最好在整个存储器和传输门阵列880和884上的平行层内定向，以提供一个简单装置来控制连接性。
通过复制图8B所示布置可以缩放这个平面布局图。但是，如在前面所描述的，为使在使用部分转向矩阵的本实施例中所述线上的负载最小，所述部分转向矩阵最好改变方向，如图7C中所示。一旦实现4×4块矩阵平面布局图，通过复制所述4×4矩阵和布线连接以及相邻矩阵的块连接器可以实现较大矩阵的缩放。
这种平面布局图的优点对于本领域内的技术人员来讲是明显的。增强了小片面积的使用。另外，通过复制所述布局能够简单地实现用于逻辑块的可缩放性，从而允许利用最小的工程量很容易地使将被建立器件的变化尺寸激增。

Claims (8)

1.一个可编程逻辑电路的物理布局，其中第一可编程逻辑电路包括：
第一可编程逻辑组件包括多个互连的对逻辑信号执行逻辑功能的单元，这些单元沿着第一方向排列；
第一组布线通过第一组可编程开关耦合到逻辑组件各单元的输入/输出口上；
第一组可编程开关包括第一个存储器和传输门阵列，它在第二方向上与各单元相邻；
一个包括多个逻辑组件的逻辑块和第二组布线，第二组布线通过第二组可编程开关耦合到可编程的互连的各单元输入/输出口上；并且
第二组可编程开关包括第二存储器和传输门阵列，它在第二方向上与第一存储器和传输门阵列相邻；
第一组抽头网络组通过至少两组布线与逻辑块的第二组布线耦合，所述的第一组抽头网络组在第一方向上与逻辑块相邻，它包插
有选择的连接到所述的第二组布线的第一布线和所述的至少两组布线的每组布线的至少一个布线的第三组可编程开关，并且
一组可编程驱动器来驱动布线，每一个可编程驱动器耦合到至少两个相互独立的可编程控制的布线上，其中每一个可编程驱动器被耦合到可编程开关组的第一可编程开关，其中可编程开关组有选择地与至少两组布线的第一组布线的第二布线耦合，并且可编程开关组的第二可编程开关有选择的与至少两组布线的第二组布线的第三布线耦合。
2.根据权利要求1所述的可编程逻辑电路的物理布局，其中多个第三组可编程开关组包括第三存储器和传输门阵列，第三组可编程驱动器沿第一方向与逻辑块相邻，并且第三存储器和传输门阵列沿第一方向与可编程驱动器相邻。
3.根据权利要求1所述的可编程逻辑电路的物理布局，进一步包括第二组抽头网络，第二组抽头网络沿第二方向与逻辑块电路相邻。
4.根据权利要求3所述的可编程逻辑电路的物理布局，其中可编程驱动器组沿第二方向与逻辑块相邻并且第三存储器和传输门阵列沿第二方向与可编程驱动器组相邻。
5.根据权利要求1所述的可编程逻辑电路的物理布局，进一步包括一个转向矩阵，该转向矩阵包括在第二方向上与所述的至少两组布线的布线相耦合的第四存储器和传输门阵列，第四存储器和传输门阵列包括第四组可编程开关。
6.建立一个具有多个互连可编程单元的第一逻辑组件的可编程逻辑电路的物理布局的方法，该方法包括：
沿第一方向放置各单元；
放置包括耦合到逻辑组件各单元的输入/输出口上的第一组可编程开关的第一存储器和传输门阵列；
通过包括第二存储器和传输门阵列的第二组可编程开关将第二组布线耦合到逻辑组件的可编程互连单元的输入/输出口上，并且
沿第二方向将第二存储器和传输门阵列与第一存储器和传输门阵列相邻设置；
沿第一方向与逻辑块相邻放置第一组抽头网络；逻辑块包括多个逻辑组件，并且所述的第一组抽头网络通过所述的至少两组布线与第二组布线的第一布线相连；并且
其中第一组抽头网络组中的每一个抽头网络都包括第三组可编程开关，每个第三组可编程开关包括第三存储器和传输门阵列，至少一组可编程驱动器来驱动第一布线，可编程驱动器组的每一个可编程驱动器至少与两个相互独立的可编程控制的布线耦合，可编程驱动器沿第一方向与逻辑块相邻，并且第三存储器和传输门阵列沿第一方向与可编程驱动器组相邻。
7.根据权利要求6所述的方法，进一步包括沿第二方向与逻辑块相邻放置的第二组抽头网络。
8.根据权利要求7所述的方法，进一步包括一个转向矩阵，该矩阵包括把所述的至少两组布线的第一方向上的布线与所述的至少两组布线的第二方向上的布线耦合的第四存储器和传输门阵列，第四存储器和传输门阵列包括第四组可编程逻辑开关。
CN96194984A 1995-05-03 1996-04-30 用于可缩放多层互联结构的平面布局图 Expired - Fee Related CN1124690C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/434,980 US5850564A (en) 1995-05-03 1995-05-03 Scalable multiple level tab oriented interconnect architecture
US08/434,980 1995-05-03

Publications (2)

Publication Number Publication Date
CN1189258A CN1189258A (zh) 1998-07-29
CN1124690C true CN1124690C (zh) 2003-10-15

Family

ID=23726498

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96194984A Expired - Fee Related CN1124690C (zh) 1995-05-03 1996-04-30 用于可缩放多层互联结构的平面布局图

Country Status (10)

Country Link
US (4) US5850564A (zh)
EP (1) EP0824792B1 (zh)
JP (1) JP3684241B2 (zh)
KR (1) KR19990008271A (zh)
CN (1) CN1124690C (zh)
AT (1) ATE243895T1 (zh)
AU (1) AU5851596A (zh)
DE (1) DE69628828D1 (zh)
TW (1) TW289825B (zh)
WO (1) WO1996035262A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7908571B2 (en) 2005-11-02 2011-03-15 International Business Machines Corporation Systems and media to improve manufacturability of semiconductor devices

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462578B2 (en) * 1993-08-03 2002-10-08 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
US5457410A (en) 1993-08-03 1995-10-10 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
JP3727065B2 (ja) * 1995-05-03 2005-12-14 ビィティアール・インコーポレーテッド スケーリング可能な多重レベル相互接続アーキテクチャ
US6150837A (en) 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
JPH1126095A (ja) * 1997-06-30 1999-01-29 Amp Japan Ltd 電子制御スイッチ付コネクタ装置
US6275064B1 (en) * 1997-12-22 2001-08-14 Vantis Corporation Symmetrical, extended and fast direct connections between variable grain blocks in FPGA integrated circuits
US6772387B1 (en) 1998-03-16 2004-08-03 Actel Corporation Cyclic redundancy checking of a field programmable gate array having an SRAM memory architecture
US6038627A (en) * 1998-03-16 2000-03-14 Actel Corporation SRAM bus architecture and interconnect to an FPGA
US7146441B1 (en) * 1998-03-16 2006-12-05 Actel Corporation SRAM bus architecture and interconnect to an FPGA
US6049487A (en) * 1998-03-16 2000-04-11 Actel Corporation Embedded static random access memory for field programmable gate array
US7389487B1 (en) 1998-04-28 2008-06-17 Actel Corporation Dedicated interface architecture for a hybrid integrated circuit
US6549035B1 (en) 1998-09-15 2003-04-15 Actel Corporation High density antifuse based partitioned FPGA architecture
US6081473A (en) * 1998-12-15 2000-06-27 Lattice Semiconductor Corporation FPGA integrated circuit having embedded sram memory blocks each with statically and dynamically controllable read mode
US6407576B1 (en) 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US6320412B1 (en) * 1999-12-20 2001-11-20 Btr, Inc. C/O Corporate Trust Co. Architecture and interconnect for programmable logic circuits
US7233167B1 (en) * 2000-03-06 2007-06-19 Actel Corporation Block symmetrization in a field programmable gate array
US6567968B1 (en) * 2000-03-06 2003-05-20 Actel Corporation Block level routing architecture in a field programmable gate array
US6285212B1 (en) 2000-03-06 2001-09-04 Actel Corporation Block connector splitting in logic block of a field programmable gate array
US6268743B1 (en) 2000-03-06 2001-07-31 Acatel Corporation Block symmetrization in a field programmable gate array
US6861869B1 (en) 2000-03-06 2005-03-01 Actel Corporation Block symmetrization in a field programmable gate array
US6566698B2 (en) * 2000-05-26 2003-05-20 Sony Corporation Ferroelectric-type nonvolatile semiconductor memory and operation method thereof
US6605962B2 (en) * 2001-05-06 2003-08-12 Altera Corporation PLD architecture for flexible placement of IP function blocks
US6774667B1 (en) 2002-05-09 2004-08-10 Actel Corporation Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays
US6891394B1 (en) 2002-06-04 2005-05-10 Actel Corporation Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers
US7378867B1 (en) * 2002-06-04 2008-05-27 Actel Corporation Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers
US6765427B1 (en) 2002-08-08 2004-07-20 Actel Corporation Method and apparatus for bootstrapping a programmable antifuse circuit
US7434080B1 (en) 2002-09-03 2008-10-07 Actel Corporation Apparatus for interfacing and testing a phase locked loop in a field programmable gate array
US6750674B1 (en) 2002-10-02 2004-06-15 Actel Corporation Carry chain for use between logic modules in a field programmable gate array
US6727726B1 (en) 2002-11-12 2004-04-27 Actel Corporation Field programmable gate array architecture including a buffer module and a method of distributing buffer modules in a field programmable gate array
US6946871B1 (en) 2002-12-18 2005-09-20 Actel Corporation Multi-level routing architecture in a field programmable gate array having transmitters and receivers
US6891396B1 (en) 2002-12-27 2005-05-10 Actel Corporation Repeatable block producing a non-uniform routing architecture in a field programmable gate array having segmented tracks
DE60319945T2 (de) * 2003-02-05 2008-07-17 Alcatel Lucent Elektrische Raumschaltmatrix
US7613900B2 (en) * 2003-03-31 2009-11-03 Stretch, Inc. Systems and methods for selecting input/output configuration in an integrated circuit
US7581081B2 (en) 2003-03-31 2009-08-25 Stretch, Inc. Systems and methods for software extensible multi-processing
US7590829B2 (en) * 2003-03-31 2009-09-15 Stretch, Inc. Extension adapter
US8001266B1 (en) 2003-03-31 2011-08-16 Stretch, Inc. Configuring a multi-processor system
US6825690B1 (en) 2003-05-28 2004-11-30 Actel Corporation Clock tree network in a field programmable gate array
US6838902B1 (en) 2003-05-28 2005-01-04 Actel Corporation Synchronous first-in/first-out block memory for a field programmable gate array
US7375553B1 (en) 2003-05-28 2008-05-20 Actel Corporation Clock tree network in a field programmable gate array
US6867615B1 (en) 2003-05-30 2005-03-15 Actel Corporation Dedicated input/output first in/first out module for a field programmable gate array
US7373642B2 (en) * 2003-07-29 2008-05-13 Stretch, Inc. Defining instruction extensions in a standard programming language
US7418575B2 (en) * 2003-07-29 2008-08-26 Stretch, Inc. Long instruction word processing with instruction extensions
US6990010B1 (en) * 2003-08-06 2006-01-24 Actel Corporation Deglitching circuits for a radiation-hardened static random access memory based programmable architecture
US7237055B1 (en) * 2003-10-22 2007-06-26 Stretch, Inc. System, apparatus and method for data path routing configurable to perform dynamic bit permutations
US7526632B1 (en) * 2003-10-22 2009-04-28 Stretch, Inc. System, apparatus and method for implementing multifunctional memory in reconfigurable data path processing
US7622947B1 (en) * 2003-12-18 2009-11-24 Nvidia Corporation Redundant circuit presents connections on specified I/O ports
US6975139B2 (en) 2004-03-30 2005-12-13 Advantage Logic, Inc. Scalable non-blocking switching network for programmable logic
US7460529B2 (en) * 2004-07-29 2008-12-02 Advantage Logic, Inc. Interconnection fabric using switching networks in hierarchy
US20060080632A1 (en) * 2004-09-30 2006-04-13 Mathstar, Inc. Integrated circuit layout having rectilinear structure of objects
US20070247189A1 (en) * 2005-01-25 2007-10-25 Mathstar Field programmable semiconductor object array integrated circuit
US7423453B1 (en) 2006-01-20 2008-09-09 Advantage Logic, Inc. Efficient integrated circuit layout scheme to implement a scalable switching network used in interconnection fabric
US7598966B2 (en) * 2006-05-03 2009-10-06 Honeywell International Inc. Methods and systems for automatically rendering information on a display of a building information system
US20090144595A1 (en) * 2007-11-30 2009-06-04 Mathstar, Inc. Built-in self-testing (bist) of field programmable object arrays
US7999570B2 (en) * 2009-06-24 2011-08-16 Advantage Logic, Inc. Enhanced permutable switching network with multicasting signals for interconnection fabric
US8533650B2 (en) * 2009-09-17 2013-09-10 Cadence Design Systems, Inc. Annotation management for hierarchical designs of integrated circuits
SG11201506674RA (en) * 2013-03-01 2015-09-29 Atonarp Inc Data processing device and control method therefor
EP3480956B1 (en) 2013-03-15 2021-01-06 The Regents of the University of California Network architectures for boundary-less hierarchical interconnects
US8875080B1 (en) * 2013-12-04 2014-10-28 Baysand Inc. Programmable macros for metal/via programmable gate array integrated circuits
EP3975429A1 (en) 2015-02-22 2022-03-30 Flex Logix Technologies, Inc. Mixed-radix and/or mixed-mode switch matrix architecture and integrated circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) * 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
WO1995004404A1 (en) * 1993-08-03 1995-02-09 Advantage Logic, Inc. Architecture and interconnect scheme for programmable logic circuits

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4020469A (en) * 1975-04-09 1977-04-26 Frank Manning Programmable arrays
US4329470A (en) * 1981-05-04 1982-05-11 Merrell Dow Pharmaceuticals Inc. 5-(4-Phenyl 1-piperidinyl)methyl-2,3-dihydro-2-oxo-1H-imidazole-4-carboxylic acid derivatives
US4661901A (en) * 1982-12-23 1987-04-28 International Business Machines Corporation Microprocessor control system utilizing overlapped programmable logic arrays
US4736333A (en) * 1983-08-15 1988-04-05 California Institute Of Technology Electronic musical instrument
USRE34363E (en) * 1984-03-12 1993-08-31 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
CA1269726A (en) * 1985-09-11 1990-05-29 Pilkington Micro-Electronics Limited Semi-conductor integrated circuits/systems
US4720780A (en) * 1985-09-17 1988-01-19 The Johns Hopkins University Memory-linked wavefront array processor
US4700187A (en) * 1985-12-02 1987-10-13 Concurrent Logic, Inc. Programmable, asynchronous logic cell and array
US4918440A (en) * 1986-11-07 1990-04-17 Furtek Frederick C Programmable logic cell and array
US5243208A (en) * 1987-05-27 1993-09-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array
US4815003A (en) * 1987-06-19 1989-03-21 General Electric Company Structured design method for high density standard cell and macrocell layout of VLSI chips
US4847612A (en) * 1988-01-13 1989-07-11 Plug Logic, Inc. Programmable logic device
US5329470A (en) * 1988-12-02 1994-07-12 Quickturn Systems, Inc. Reconfigurable hardware emulation system
IT1225638B (it) * 1988-12-28 1990-11-22 Sgs Thomson Microelectronics Dispositivo logico integrato come una rete di maglie di memorie distribuite
GB8906145D0 (en) * 1989-03-17 1989-05-04 Algotronix Ltd Configurable cellular array
US5212652A (en) * 1989-08-15 1993-05-18 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure
US5144166A (en) * 1990-11-02 1992-09-01 Concurrent Logic, Inc. Programmable logic cell and array
US5204556A (en) * 1991-05-06 1993-04-20 Lattice Semiconductor Corporation Programmable interconnect structure for logic blocks
US5221865A (en) * 1991-06-21 1993-06-22 Crosspoint Solutions, Inc. Programmable input/output buffer circuit with test capability
US5317209A (en) * 1991-08-29 1994-05-31 National Semiconductor Corporation Dynamic three-state bussing capability in a configurable logic array
US5298805A (en) * 1991-08-29 1994-03-29 National Semiconductor Corporation Versatile and efficient cell-to-local bus interface in a configurable logic array
US5260610A (en) * 1991-09-03 1993-11-09 Altera Corporation Programmable logic element interconnections for programmable logic array integrated circuits
US5550782A (en) * 1991-09-03 1996-08-27 Altera Corporation Programmable logic array integrated circuits
US5208491A (en) * 1992-01-07 1993-05-04 Washington Research Foundation Field programmable gate array
GB9223226D0 (en) * 1992-11-05 1992-12-16 Algotronix Ltd Improved configurable cellular array (cal ii)
US5396126A (en) * 1993-02-19 1995-03-07 At&T Corp. FPGA with distributed switch matrix
WO1994028475A1 (en) 1993-05-28 1994-12-08 Regents Of The University Of California Field programmable logic device with dynamic interconnections to a dynamic logic core
JPH0713945A (ja) * 1993-06-16 1995-01-17 Nippon Sheet Glass Co Ltd 演算処理部および制御・記憶部分離型マルチプロセッサ ・システムのバス構造
GB9312674D0 (en) * 1993-06-18 1993-08-04 Pilkington Micro Electronics Configurabel logic array
GB2280293B (en) 1993-07-19 1997-12-10 Hewlett Packard Co Architecture for programmable logic
US6462578B2 (en) * 1993-08-03 2002-10-08 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
US5455525A (en) * 1993-12-06 1995-10-03 Intelligent Logic Systems, Inc. Hierarchically-structured programmable logic array and system for interconnecting logic elements in the logic array
EP0734573B1 (en) * 1993-12-13 2002-04-03 Lattice Semiconductor Corporation Application specific modules in a programmable logic device
US5406525A (en) 1994-06-06 1995-04-11 Motorola, Inc. Configurable SRAM and method for providing the same
US5656121A (en) * 1994-08-19 1997-08-12 Minnesota Mining And Manufacturing Company Method of making multi-layer composites having a fluoropolymer layer
US5898318A (en) 1994-11-04 1999-04-27 Altera Corporation Programmable logic array integrated circuits with enhanced cascade
US5581199A (en) * 1995-01-04 1996-12-03 Xilinx, Inc. Interconnect architecture for field programmable gate array using variable length conductors
US5572148A (en) * 1995-03-22 1996-11-05 Altera Corporation Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory
JP3727065B2 (ja) 1995-05-03 2005-12-14 ビィティアール・インコーポレーテッド スケーリング可能な多重レベル相互接続アーキテクチャ
US5894228A (en) 1996-01-10 1999-04-13 Altera Corporation Tristate structures for programmable logic devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) * 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
WO1995004404A1 (en) * 1993-08-03 1995-02-09 Advantage Logic, Inc. Architecture and interconnect scheme for programmable logic circuits

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7908571B2 (en) 2005-11-02 2011-03-15 International Business Machines Corporation Systems and media to improve manufacturability of semiconductor devices
US8516428B2 (en) 2005-11-02 2013-08-20 International Business Machines Corporation Methods, systems, and media to improve manufacturability of semiconductor devices

Also Published As

Publication number Publication date
EP0824792B1 (en) 2003-06-25
EP0824792A1 (en) 1998-02-25
WO1996035262A1 (en) 1996-11-07
CN1189258A (zh) 1998-07-29
US20060114023A1 (en) 2006-06-01
US20020070756A1 (en) 2002-06-13
KR19990008271A (ko) 1999-01-25
US6417690B1 (en) 2002-07-09
DE69628828D1 (de) 2003-07-31
ATE243895T1 (de) 2003-07-15
AU5851596A (en) 1996-11-21
US7009422B2 (en) 2006-03-07
TW289825B (zh) 1996-11-01
US7126375B2 (en) 2006-10-24
JPH11505082A (ja) 1999-05-11
JP3684241B2 (ja) 2005-08-17
US5850564A (en) 1998-12-15

Similar Documents

Publication Publication Date Title
CN1124690C (zh) 用于可缩放多层互联结构的平面布局图
CN1117432C (zh) 可缩放的多层互联结构
CN1048127C (zh) 可编程逻辑电路的体系结构和互连方式
US6137308A (en) Programmable interconnect matrix architecture for complex programmable logic device
CN1105970C (zh) 具有分布ram的现场可编程门陈列
US6181162B1 (en) Programmable logic device with highly routable interconnect
US6275064B1 (en) Symmetrical, extended and fast direct connections between variable grain blocks in FPGA integrated circuits
US6414514B1 (en) Logic device architecture and method of operation
US6600337B2 (en) Line segmentation in programmable logic devices having redundancy circuitry
US20030214321A1 (en) Architecture for programmable logic device
CN1101082C (zh) 用于可编程逻辑电路的结构和互连方案
CN1637671A (zh) 现场可编程门阵列
CN1181617C (zh) 非常精细颗粒的现场可编程门阵列结构和电路
GB2318663A (en) Hierarchical interconnect for programmable logic devices
US20010022519A1 (en) Programmable logic array integrated circuit architectures
EP1968192A1 (en) A programmable logic device having logic array block interconnect lines that can interconnect logic elements in different logic blocks
US6370140B1 (en) Programmable interconnect matrix architecture for complex programmable logic device
CN1203706A (zh) 一种半导体集成电路
US6320412B1 (en) Architecture and interconnect for programmable logic circuits

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ARCTEL CO., LTD.

Free format text: FORMER OWNER: BTR INC.

Effective date: 20080215

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20080215

Address after: American California

Patentee after: Actel Corp.

Address before: Nevada

Patentee before: BRT Inc.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031015