CN1130900C - 数字式摄象机 - Google Patents

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Abstract

一种数字式摄象机，包括一个CCD成象器，以CCD成象器输出的CCD输出信号通过模拟箝位电路定位在模拟箝位区并随后被A/D转换器转换成数字信号。之后数字信号被施加到计算数字信号箝位电平的箝位电平计算电路，由此数字信号可由第一减法电路进行数字箝位。

Description

数字式摄象机
本发明涉及数字摄象机，尤其涉及一种适用于从采用镶嵌式彩色滤色片或带状彩色滤色片的CCD进行模拟或数字化图象信号处理，以箝住一个黑色电平的数字摄象机。
1992年7月10日日本待公开的专利H4-192677[H04N5/15,5.92]揭示了这种类型的传统的数字视频摄象机。这种现有技术中公开的模拟视频信号被模拟箝住，然后再被A/D转换成数字信号进行数字箝住，然后再被A/D转换成数字信号进行数字箝位，从而在A/D转换期间提供动态范围的有效利用并保持一个恒定的量化水平做为同步信号的电极电平。
但是，使用这种传统的技术有一种危险，即因为模拟箝位对数字箝位有一个影响，所以会有一个噪音叠加到模拟视频信号上。对于如何解决这个问题的方法却从未有过报导。
因此，本发明的一个主要目的在于提供一种能够以适当的方式对数字信号箝位的数字摄象机。
根据本发明，数字摄象机包括一个输出线信号的CCD成象器，每个线信号被模拟箝位装置固定在CCD成象器的一个模拟箝位区域并转换成一个数字信号，数字信号被数字箝位装置固定在一个数字箝位区域，数字视频摄象机的特征在于，模拟箝位区域的设置使得模拟箝位区域的两个水平端定位在数字箝位区域的外侧。
模拟箝位装置把CCD成象器输出的每个线信号定位在模拟箝位区域，而数字箝位装置把数字信号定位在数字箝位区域。这里，模拟箝位区域被设置成其两个水平端定位在数字箝位区域的外侧。也即，模拟箝位区域设置成至少相对于水平方向覆盖数字箝位区域，或设置在不同于数字箝位区域的位置处。通过这样做，即使当每个线信号被模拟箝位装置定位时在两个水平端出现噪声，该噪声也不可能影响数字箝位装置的处理。
根据本发明，模拟箝位区域的两个水平端被安排成定位在数字箝位区域的外侧，使得恰当的固定CCD的输出成为可能。
本发明的上述目的，其它的目的、特点及优点通过下列对实例及参考附图的描述变得变加明确。
图1是本发明第一实施例的方框图；
图2是被图1实施例中采用的镶嵌型彩色滤色片配置的释意图；
图3是图1中固体成象装置单元的释意图；
图4是在图3所示的实施例中普通速度拍照模式(第一拍照模式)操作的计时图；
图5是用于图1所示的实施例中四倍速度拍照模式的显示屏的布局释意图；
图6是在图2所示的实施例中四倍速度拍照模式(第二拍照模式)操作的计时图；
图7是图1所示实施例的重排电路框图；
图8是图7所示实施例中存储器的写入操作计时图；
图9是图7所示实施例中存储器的读出操作计时图；
图10是图1所示实施例中内插计算电路的框图；
图11是图10所示的内插计算电路中插入程序的操作简图；
图12是图1所示实施例中信号处理电路的框图；
图13是图9所示的实施例中执行模拟箝位的第一模拟箝位区域和第二模拟箝位区域的释意图；
图14是图12中所示的实施例中执行模拟箝位的第一模拟箝位区域和第二模拟箝位区域的释意图；
图15(a)是AGC电路输出的波形图，图15(b)是水平脉冲H1的波形图，图15(c)是模拟箝位电路输出的波形图；
图16是图12所示的实施例中一个箝位电平计算电路示例的框图；
图17是图16所示的箝位电平计算电路在第一预定周期操作的计时图；
图18是图16所示的箝位电路计算电路在第二预定周期操作的计时图；
图19是图12所示的实施例中确定第一预置周期和第二预置周期的计时发生器部分的框图；
图20是第一数字箝位区域和第二数字箝位区域的计时图；
图21是图12所示实施例在加一个偏置值而不是减去的情况下表示比较例的波形图；
图22是图12所示实施例操作的波形图；
图23是图12所示的实施例中在采用带有带状彩色滤色片的CCD成象器情形中箝位电平计算电路的详细框图；和
图24是镶嵌型彩色滤色片的布局释意图。
图1所示的第一实施例中数字视频摄象机10包括一个固态成象装置单元或CCD成象器12，这种固态成象装置单元12包括如图3所示的M个用于光电转换的发光二极管14和多个垂直传送的CCD 16。垂直传送的CCD 16由垂直驱动电路18驱动，水平传送的CCD 20a和20b由水平驱动电路22驱动。水平传送的CCD 20a和20b平行于沟道24，沟道24用于清除在高速照相期间无用的电荷。也就是从水平转运CCD S20a和20b经清除控制门26传送的电荷从沟道24中清除。
固态成象装置单元或CCD成象器12与初级彩色滤色片连接，如图2所示，使得与垂直方向的象素数目相同的线信号，即480个线信号以水平传送的CCD 20a和20b读出。也就是，固态成象器单元12是一个双通道结构，意欲通过一次读出一场中全部象素的数据，在垂直的两象素间不混有电荷来提高分辨率。
在普通速度拍照的模式中，固态成象单元或CCD成象器12按照图4所示的场储存模式操作。也就是，存储在发光二极管14中的电荷在每一场被读到垂直传送的CCD 16。之后，两个垂直传送的脉冲相继地提供给垂直传送的CCD 16。并且对水平传送的CCD 20a和20b的每1H同时传送两行的电荷。水平传送CCD 20a和20b根据水平传送时钟每1H各输出一行电荷。也就是，水平CCD 20a输出一个奇数行1、3、5的输出做为第一通道输出，而水平CCD 20b输出一个偶数行2、4、6的输出做为第二通道输出。这使得对所有象素包括在有效象素区域和屏蔽区域的电荷能够从固态成象装置单元12中输出，如图12所示。
相反，当图1中所示的操纵四倍速开关28即以四倍速照相时，从普通拍照CCD输出的左上方四分之一区域的由图5(A)中阴影线表示的输出被利用。如果用图13来解释，此区域就是有效象素区域加展蔽区域面积的四分之一。这是因为图5(A)中给出的象的上侧被固态成象装置单元向下反射。
进一步描述四倍速拍照模式(第二拍照模式)。在这种模式中的电荷读出脉冲每1/4场被提供给垂直传送CCD 16一次，如图6所示。另外，垂直传送CCD 16在每个1/4场的水平空白期间被垂直传送脉冲输出2驱动1/2H和240次。因此，两行的电荷每1/2H时间被传送到水平传送CCD 20a和20b。也即是。因为水平传送CCD 20a和20b被如前述的普通拍照模式一样的水平传送时钟驱动，同时一行的前一半的电荷已被传送，而后一半的电荷仍保留，下一行的电荷从垂直传送CCD 16中传送出来。
另一方面，在提供消除脉冲的同时打开清除控制门26。因此，一行的后半部分电荷从沟道26经清除控制门26被清除。即在四倍速拍照模式中，只有一行中前半部分的电荷被从水平传送CCD 20a和20b中输出，每一行后半部分的电荷从沟道26中被清除。尤其，1至239奇数行的第一半信号从水平传送CC在20a中输出，2至240偶数行的第一半信号从水平传送CCD 20b中输出。顺便说一句，在第一个四行中象素的电荷以及垂直传送CCD 16输出的电荷是处于屏蔽区域中的电荷。
因此，在四倍速照相模式中，一幅屏由八个象构成，这八个象被水平地压缩到CCD屏蔽左上四分之一部分处。在此，左侧和右侧的图象分别由奇数行和偶数行以相同的时间基成象。
在这种方式中，当四倍速开关28不被操纵时，固态成象装置单元12以普通拍照模式工作，当四倍速开关28操作时，固态成象装置单元12以四倍速模式工作。另一种情况，摄象信号从固态成象装置单元或CCD成象器12经每个通道传送到信号处理电路30a和30b，在那里受到处理，如AGC，模拟箝位，A/D转换，数字箝位等处理。之后，彩色摄象信号从信号处理电路30a和30b输出。
从信号处理电路30a发出的彩色摄象信号经重置电路34a传到开关132的端子32a和传到端子132b时被输出。从信号处理电路30b产生的彩色摄象信号使当传到开关232的接点232a并经过重排电路34b传到开关232的接点232b时被输出。开关132和232联锁到四倍速开关28，使得当四倍速开关28断开时，开关132和232连接到接点132a和232a，当四倍速开关接通时，连接到接点132b和232b。因此，当四倍速开关28断开时，从开关132和232处，输出由信号处理电路30a和30b发出的彩色摄象信号，当四倍速开关28接通时，输出由重排电路30a和30b发出的彩色摄象信号。
如图7所示，重排电路34a包括八个存储器a1、a2、b1、b2、c1、c2、d1和d2及一个存储器控制电路36。每个存储器a1、a2、b1、b2、c1、c2、d1和d2对应于1/8的光屏，储存如图5所示的八个区域A1、A2、B1、B2、C1、C2、D1和D2的信号，也就是，在存储器a1、a2、b1、b2、c1、c2、D1和D2的写入期间，存储器a1和a2在第一个1/4场内每1/2H一次交替地写入信号，存储器b1和b2在下一个1/4场内每1/2H一次交替地写入信号。以这种方式，所有的存储器a1、a2、b1、b2、c1、c2、d1和d2内都写入彩色摄象信号。
在读出期间，如图9所示，存储器a1、b1、a2和b2为响应于在第一个1/2场(第一个半场)期间可读信号，被重复地读出，存储器c1、d1，c2和d2在接着的1/2场内重复地被读出(后半场)。附带说一句，重排电路34b的结构类似于重排电路34a，重复的描述在此被略去。
在这种方式中，如图5(C)所示的彩色摄象信号从重排电路34a和34b中输出，从开关132和232输出的彩色摄象信号被输入到内插处理电路100。内插处理电路100结构如图10所示。也就是，经开关132输入的第一通道输出直接或经过分别为D0和D2的1H的延迟电路116传输给选择电路118，经开关232输入的第二通道输出直接或经过分别为D1和D3的1H延迟电路117传输给选择电路118。该1H延迟电路116和117是能够在1H的时间内储存输出的CCD输出的存储器，其结果是，具有1H延迟的CCD输出可通过传递信号经过相同的电路而获得。附带说一句，在1H延迟电路中信号的写入和读出与水平传送CCD中的水平传送同步进行。
选择电路118根据进行处理的场是奇数场还是偶数场，从相邻的4行的数字信号中选择了行数字信号。对于奇数场，D0至D3分别的输出做为L0至L2，而对于奇数场D0至D2分别的输出做为L0至2。
选择电路118的L0至L2输出被直接输入给内插计算电路133和延迟电路130。另外，延迟电路130的输出被输给延迟电路131。在此，两个延迟电路130和131对一个象素有一个延迟时间，延迟电路130和131的输出被输给内插计算电路133。因此，内插计算电路133中被输入相邻3行的连续3个象素的信号，即9个象素的信号同时被输入到内插计算电路133中。
因为在本实施例中的彩色滤色片有以镶嵌的形式排布三种基色的滤色片，从任意一个象素中仅能获得R、G和B中的一种，所以对另外两种颜色的信号通过内插计算电路133用周围的象素插入。在这种情况中，象素在固态成象单元12中的布置与被选取的象素之间的关系如图11所示。如前所述，在一个奇数场中线D1至D3被选取，奇数个数中的象素图案如图11(b)所示。偶数个数中的象素图案如图11(c)所示。同时，在一个偶数场中，线信号D0至D2被选取，奇数数量的象素图案由图11(d)表示，偶数数量的象素图案由图11(c)表示。附带一句，图11(a)是固态成象单元12中象素部分典型的分布。
从图10可清楚的知道，如果根据各种计时信号来判断处理之中的场是奇数场还是偶数场，处理中的象素是奇数数量还是偶数数量，则象素图案可判断为图11(b)至(e)中的任何一个。因此，例如对于图11(b)中的情形，内插计算电路132以中心象素中获得G信号并输出G信号，从中心垂直行中上和下象素中获得R信号并对这两个象素信号取平均，输出做为R信号，还从中心水平行的左右两象素中得到B信号并取这两象素信号的平均做为B信号输出。另外，在(C)的情形中，也可通过对相邻的两个象素相同的彩色信号取平均来获得R和G信号。
在这种方式中，在处理缺少两种颜色情况下取得象素的信号并由周围的相同色彩的象素信号内插。从而对象素输出R、G和B信号。
以插入计算电路132输出的彩色摄象信号被传给记录电路(未标出)，并通过图形变比放大电路40传送到开关38的接点38a和开关38的接点38b。在四倍速拍摄模式中，放大电路40将开关32处输出的彩色摄象信号在水平和垂直方向上放大两倍。开关38联锁到四倍速开关28上，类似于前述的开关32。因此，当四倍速开关28关闭时，开关32发出的彩色摄象信号被输送到取景器(未标出)，而当四倍开关28开通时，取景器中被送入一个被放大电路40放大的彩色摄象信号，从开关38处输出。
到目前为止，介绍了数字视频摄象机10的普通拍摄模式，即第一拍摄模式，四倍速拍摄模式，即第二拍摄模式。以下将介绍信号处理电路30a中的箝位过程。附带一句，在信号处理电路30a中的箝位过程类似于信号处理电路30b中的情形，重复解释的地方将略去。
本实施例图12中的信号处理电路30a包括一个自动增益控制(AGC)电路42，用以接收从固态成象装置单元或CCD成象器12输出的，通过相关的双抽样电路(未标出)除去重置噪音的信号。AGC电路42处理固态成象装置单元12输出的信号，依据AGC电压产生电路(未画出)产生的AGC电压将该信号达到最佳幅值，AGC电压产生电路根据做为从CPU44发出的PWM信号的增益控制信号产生AGC电压。
由AGC电路42调节幅值的输出信号由模拟箝位电路43箝位。尤其是在图13中的阴影部分，包括在模拟箝位电路43中的开关43a相应于设置在每一行后边缘的第一模拟箝位区域或设置在有效象素区域下边缘的第二模拟箝位区域被开启。也就是，在普通速度的拍摄模式中，开关43a由相应于第一模拟箝位区域的垂直脉冲V1和水平脉冲H1的门信号开启，而在四倍速拍摄模式中，开关43a由相应于第二模拟箝位区域的垂直脉冲V1和水平脉冲H2的行脉冲开启。这导致AGC电路42的输出信号被定位在参考电压V2处，被定位的信号经过缓冲放大器43a输入给A/D转换器46。
A/D转换器43给定一个指定A/D转换器最小电平值的参考电压V1。因此，A/D转换器46以参考电压V2作为参照来量化一个输入信号，产生数字信号。附带地，参考电压V1和V2由电阻R1至R3平分电源电压Vcc得到，导致参考电压V1＞V2。
在这种方式中，数字信号通过利用参考电压V2将AGC电路42输出的信号箝位而调节在黑色电平，并利用参考电压V1将其量化为最小值。这种调节源于下述原因。这就是，虽然A/D转换器46发出的数字信号被箝位在图21(A)和22(A)所示的电平位置，但如果A/D转换器46输出的数字信号的黑色电平升得过高或落得过低，则数字信号将发生在白色电平处的饱和或在叠加黑色电平的随机噪音成份部分饱和，导致动态范围减小或“黑色漂移”成为不可避免。
另外，第一模拟箝位区域和第二模拟箝位区域的设置使得它们各自的水平端分别位于第一和第二箝位区，以至模拟箝位将不会反过来影响数字箝位。也就是，在普通速度的摄影模式中，第一模拟箝位区两水平端处开关43a的开启或断开导致噪音叠加到AGC电路42输出的信号上，如图15所示。但是，正如从图13和图14中可理解的一样，因为第一模拟箝位区设置的宽于第一数字箝位区，所以该噪音不可能严重地影响后面的过程。另外，在四倍速拍摄模式中，第二模拟箝位区和第二数字箝拉区的设置使它们没有互相叠置，在这种模式中，模拟箝位期间产生的噪音还不会严重地影响数字箝位。
数字信号被输送到加法电路48和箝位电平计算电路50。在加法电路48中，CPU44给出的偏置值加到A/D转换器46输出的数字信号上。偏置值最好根据AGC电路42中设置的增益的大小设置。例如，AGC电路42的增益大的地方偏置值变大，反之偏置值变小。
与此同时，箝位电平计算电路50计算设置在图14中阴影区中每行后边的第一数字箝位区和设置每行前边的第二数字箝位区中每行的光学暗区(OB)的平均值(称为“OB电平”)，基于此，再计算箝位电平。尤其是，箝位电平计算电路50示于图16。
参见图16，箝位电平计算电路50包括一个接收从A/D转换器46发出的例如为8位的数字信号的选择电路52。此选择电路52有选择地输出一次输入的数据((1)或两次(2))给加法电路54。加法电路54被输送于经AND门56由选择电路58，60选取的数据。AND门56由示于图17和18的VSET信号控制。VSET信号仅是一个分别在奇数和偶数象素处变为低电平的信号，在该处开始第一数据箝位区和第二数据箝位区。
另外，选择电路58和60由图17和18所示的ASET信号控制，有选择地输出一个被输送数据的1/2倍(1/2)或1倍(1)。该信号HSET，如图17或18所示，在每一行的第一数字箝位区或第二数字箝位区首端的奇和偶两象素处变为低电平。选择电路62由信号ODD/EVEN控制，当信号ODD/EVEN位于高电平时，选择输出选择电路58的输出，当处于低电平时，输出选择电路60的输出。图17或18所示的ODD/EVEN信号对于CCD的奇象素趋于高电位，对于偶象素趋于低电平。
另外，加法电路54的输出输送给加法寄存器262。该加法寄存器262包括一奇数寄存器64和一偶数寄存器66，使加法电路54输出的奇象素数据传输给奇数寄存器64，偶象素数据传输给偶数寄存器66。奇数寄存器64和偶数寄存器66的输出分别输送给上述的两选择电路58和60，以及箝位值寄存器68包括的奇数寄存器70和偶数寄存器72。加法寄存器262闭锁加法电路54的输出，而箝位值寄存器68闭锁加法寄存器262的输出。注意到加法寄存器262的奇数寄存器64和偶数寄存器66的输出分别被变为1/16寄存到箝位值寄存器68的奇数寄存器70和偶数寄存器72。
加法寄存器262的奇数寄存器64接收一个CLKODD信号做为闭锁信号，而偶数寄存器66接收一个CLKEVEN信号做为闭锁信号。如图17或18所示，CLKODD信号是在每个奇象素上输出的信号，CLKEVEN信号是在每个偶象素上输出的信号。信号CLKHD被输送给箝位值寄存器68的奇数寄存器70和偶数寄存器72做为一个公共的闭锁计时信号。CLKHD信号仅在图14所示的每一行右端的一个象素处变为高电平。
箝位值寄存器68的奇数寄存器70和偶数寄存器72的输出传送给选择电路74。选择电路74由ODD/EVEN信号控制，类似于前述的选择电路62，在信号ODD/EVEN为高电平时选择输出奇数寄存器70的输出，在信号后低电平时，选择输出偶数寄存器72的输出。
图17和18中的每个计时信号由图1所示的计时发生器产生。即计时发生器76包括前端箝位计时电路78和后端箝位计时电路80，如图19所示。前端箝位计时电路78和后端箝位计时电路80都接收主时钟CLK和水平同步信号HD，以预定第二数字箝位区(第二预定时间周期)和第一数字箝位区(第一预定时间周期)。
更特别地，前端箝位计时电路78由一个适当的门电路和ROM解码器构成，它根据主时钟CLK和水平同步信号HD使第一数字箝位区每个行信号的奇数两象素和偶数八个象素在一个时间内输出计时信号，如图17所示。
前端箝位计时电路78和后端箝位计时电路80的输出信号由开关81控制联锁到四倍速开关28上被输出。因此，箝位电平计算电路50响应于计时发生器76的前端箝位计时电路78和后端箝位计时电路80输出的计时信号而工作。
在此，将解释箝位电平计算电路50在第一预定周期的工作。首先，8个象素的OB电平计算出来做为奇象素。为此，选择电路52被选择在“2”处一行的计时处被箝位。因此，输入数据被上移一位，导致两倍于输入的数据被从选择电路52中输出。同时，VSET信号做为对AND门56的控制信号输入成为一个如图17所示的低电平，使得加法电路54的输出是选择电路52输出的第一奇象素数据的两倍。这个两倍的数据输给加法寄存器262的每个寄存器64和66中，根据图17所示的CLKODD信号锁存到奇寄存器64中。被锁存到奇寄存器64中的数据传送给选择电路58。选择电路58根据信号HSET的低电平向选择电路62输出被放大一倍的输入数据。当信号ODD/EVEN位于高电平时选择电路62选择一个上侧的输入，当信号位于低电平时选择一个下侧的输入，结果是选择电路58给出的寄象素数据的一倍从选择电路62传送给AND门56。也就是，输入给AND门56的数据是第一奇象素数据的两倍。
当下一个奇象素数据输入时，两倍的数据又从选择电路52输送给加法电路54。此时，因为信号VSET是高电平，所以两倍于第一象素的数据经AND门56传送给加法电路54。接着，加法电路54将两倍于第一奇象素的数据和两倍于第二奇象素的数据相加，相加的结果被寄存到加法寄存器262的奇数寄存器64中。这一操作之后一直被重复到第八奇象素，加法寄存器262的奇数寄存器64被存以16倍的输入数据。
响应于信号CLKHD在显示屏每一行的右端转变为高电平，被锁存在加法寄存器262的奇数寄存器64中的数据被变为1/16，或向下移4位锁存到箝位值寄存器68的奇寄存器70中。因此，选择电路74响应于ODD/EVEN信号的高电平输出一个锁存在奇寄存器70的第一数字箝位区(图14)中的第一行的奇数8个象素的OB电平值。
随后的行是第二行和第三行，选择电路52选取“1”时，选择电路58和60仅对第一的一个象素选择1/2，对随后的7个象素选择“1”。因此，16倍的数据从加法寄存器62中输出并变为“1/16”，从选择电路74中输出每行8个象素的OB电平。也就是，递归滤波器由加法电路54经加法寄存器262、选择电路58和60和62及AND门56的电路构成。
注意到，虽然在本实施例中递归滤波器的权重系数(K)设为“1/2”，但这个系数可在0＜K＜1的范围内任意置定。也就是，通过设置系数(K)，第一行的箝位电平保持在OB电平值，第二行和随后的行的箝位电平变为在前行箝位电平系数(K)的加权平均值并以新的方式得到OB电平。因此，既使在第2行和随后的行的OB部分有噪音，但其影响减小到1/K倍。
顺便说一下，虽然确定OB电平并计算箝位电平的操作是唯一地用奇象素来解释的，但偶象素的操作类似于奇象素的操作，除了ODD/EVEN信号的低电平导致选择电路62和74选择下侧的输入之外。无论如何，图17的电路可用于计算每个奇或偶象素。
接着，在第二预定周期箝位电平计算电路50的操作类似于第一预定周期的操作，在此略去重复的解释。注意到对第二预定周期计算两象素的OB电平。
在这种方式中，箝位电平从箝位电平计算电路50输出，再输入给如图12所示的第一减法电路82。因此，第一减法电路82从通过加法电路50加入偏置值的数据中减去由箝位电平计算电路50计算的箝位电平，并且从A/D转换器46输出的数字信号被数字箝位。
第一减法电路82的输出为零限幅(负值做为零电位)，零限幅电路84包括如OR门等，电路82的输出经过数字低通滤波器86传送给第二减法电路88。对第二减法电路88的减法输入与从CPU44输送给加法电路48的输入具有同样的偏置值。
以下将参考图21、22对本实施例中从加法电路48和第二减法电路88中加上或减去偏置值的情况以及不采用偏置值的情形进行详细地解释。图21(A)和图22(A)分别表示从A/D转换器46输出的一行的CCD输出信号，其中拍摄了一个在左侧黑暗中的物体和在右侧的白色中的物体。实际信号设定为如图21(A)或22(A)所示的波形，因为它包含随机噪音。此时，箝位电平处于由点线表示的电位，在该处的电平箝位由第一减法电路82完成。
在没有加入偏置值的地方，零限幅电路84的输出为如图21(B)所示的信号。该信号如果通过低通滤波器80，则有如图21(C)所示的波形，其中处于黑色的信号部分不为零，因而发生一种称作“黑色漂移”的现象。
但是，如果按照本实例偏置值是通过加法电路48加入，则零限幅电路84的输出具有如图22(B)所示的波形。如果该信号经过低通滤波器80处理，则波形变为如图22(C)所示的情形。之后，通过由第二减法电路88减去偏置值，信号中的光学黑暗部分几乎变为零，提供一个没有“黑色漂移”的图象信号。
如以上所述，偏置值根据AC电路42的增益而变化。也即是，当增益大时，噪声也大，使偏置值增大，以防止黑色漂移。当增益小时，噪声也小，因此偏置值减小，扩大了信号的动态范围。
附带地说，以上的两个实施例对CCD成象器具有带基色和互补色的镶嵌式彩色滤光器的情形做了解释。但本发明也适用于处理从带状彩色滤光器的CCD中输出信号的情形。
这也就是如图23所示的箝位电平计算电路包括一个选择电路52、一个加法电路54，一个AND门56、一个加法寄存器262，选择电路58′。59、60，一个选择电路52′，一个箝位值寄存器68和一个选择电路74′，类似于箝位电平计算电路50。选择电路52′和74′由SELAB信号(彩色分离脉冲)控制。如果对于第一象素，SELAB信号处于高电位，则选择电路52′和74′选择一个上侧的输入。如果信号SELAB在第二象素计时处为高电位，则选择电路52′和74′选择一个中间的输入。并且，当信号SELAB在第三象素计时处为高电位时，选择电路52′和74′选择一个下侧输入。以上其它的操作很容易从图11中理解，在此略去重复地解释。在任何情况下，图16的电路对于每个象素计算每三个象素的箝位电平。
本发明还适用于处理从带有互补色镶嵌式彩色滤波器的CCD中输出的信号的情形，如图24(a)所示。在这种情形中，两垂直象素的电荷混入奇数场中，如图24(b)所示，或混入偶数场中，如图24(c)所示，使得固态成象单元12的垂直象素个数是“480”。但实际上在每场中从固态成象单元输出的行数是“240”。在此，日本专利(公开号No.H6-46431)中详细公开了从图象信号中产生视频信号的技术。
另外，在以上的实施例中，本发明应用到具有倍速拍摄模式的数字视频摄象机中；但本发明设置模拟箝位区和数字箝位的概念也可适用于与高速拍摄模式无关的数字静态摄象机。
虽然本发明已做了详细的说明和图示，但可以清楚的知道仅通过图示和例子并不能做为限定范围，本发明的实质和范围通过附属的权利要求书得以限定。

Claims (5)

1、一种数字式摄象机，包括：
一个成象器，输出行信号；
一个模拟箝位装置，用于将所述成象器输出的每个行信号箝位在该成象器的一个模拟箝位区内；
一个转换装置，用于将所述模拟箝位装置输出的每个模拟箝位了的行信号转换成数字信号；以及
一个数字箝位装置，用于将所述转换装置输出的数字信号箝位在一个数字箝位区内，其中所述模拟箝位区设置成使得该模拟箝位区的两水平端位于所述数字箝位区的外侧。
2、根据权利要求1所述的数字式摄象机，其特征在于，模拟箝位区至少在水平方向覆盖数字箝位区。
3、根据权利要求1所述的数字式摄象机，其特征在于，模拟箝位区设置在与数字箝位区不同的区域。
4、根据权利要求1或2所述的数字式摄象机，其特征在于，在利用所述成象器全区域的第一拍摄模式中，模拟箝位区和数字箝位区设置在行信号的后边缘。
5、根据权利要求1或2所述的数字式摄象机，其特征在于，在利用包括一垂直端和一水平端的所述成象器全区域的一部分的第二拍摄模式中，模拟箝位区和数字箝位区分别设置在一垂直端和一水平端。
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