CN1133211C - 制造半导体器件的方法 - Google Patents

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Abstract

本发明涉及制造半导体器件的方法，在这种半导体器件中，圆柱形构件的内壁表面和外壁表面的半球状颗粒尺寸是一样的，以促进表面面积的增加，并防止在相临圆柱形构件之间的短路。通过(i)去除非晶态硅初始生长层或(ii)抑制初始生长层的作用来实现上述目的。

Description

制造半导体器件的方法
本发明涉及制造叠层式电容器型存储单元的半导体器件，它在衬底上有一个由多晶硅制造的有底没顶的圆柱形构件，更具体地说，这种方法与制造有叠层式电容器型存储单元的半导体器件相关，所述存储单元装有每占有单元面积有较大静电容量的电容器。
目前，在诸如DRAM(动态随机存取存储器)的半导体存储器件中，强烈需要为了获得高集成度而减小各个存储器单元的所需面积。为了适应这种要求，形成各个存储单元中每占有单元面积有大静电容量的电容器是很重要的。
要增加各个电容器的上电极或者下电极的静电容量，例如下电极，可以通过使用圆柱形电极作为下电极来尝试得到。此外，电极的表面面积通过在圆柱表面形成许多半球状的硅核子(HSG-Si：半球状颗粒硅)而增加，这样使电极表面不平坦，就能更进一步增加静电容量。
然后，将参考图1到图6介绍用来形成有半球状硅晶粒的传统圆柱形下电极，并将其应用到制造叠层式电容器型存储单元的方法。图1到图6是顺序显示包括用来实现上述方法的各个步骤中的衬底的各层结构的横断面图。
(1)在传统的方法中，如图1所示，元件隔离薄膜14在硅衬底12上形成，栅氧化膜在元件隔离后的区域上形成。然后，跟随源/漏扩散区18形成的栅极电极16A、16B形成了两个相临的n-MOSFET。
然后，由BPSG薄膜形成的层间绝缘薄膜20与第一硅氧化膜22在整个衬底12的表面上依次形成。
用来暴露源极区域18的通孔通过第一硅氧化膜22与层间绝缘膜20穿透，通孔由磷掺杂的非晶态硅薄膜(下文称为“P-掺杂硅薄膜”)填充，逐渐形成与源极区域18电子连接在一起的电容接触栓塞。
硅氮化物膜26、由BPSG薄膜制成的间隔层28以及第二硅氧化膜30在整个衬底表面上依次形成。借助光刻法进行图形化以蚀刻第二硅氧化膜30、间隔层28与硅氮化物膜26，以形成用来制造下电极的开口(陷穴)32。图1示出所得的层结构。
(2)然后，如图2所示，厚度为1000到1500埃的P掺杂硅薄膜在下面的条件下沿着开口32的全部外露的壁形成，以形成圆柱形下电极(下文称为“圆柱形构件34”)。在图2中，数字36指的是P掺杂硅薄膜的外面部分，或者与开口32的外露的壁相连的磷掺杂非晶态硅初始生长层(下文称为“初始生长层”)。
生长的P掺杂硅薄膜的条件：
反应气体：SiH4+PH3
生长温度：525到535摄氏度
压力：1.5到2.0托
(3)如图3所示，硅玻璃旋转覆盖在整个衬底表面上以形成硅薄膜(SOG)，它被深蚀刻以得到在圆柱形构件34上具有一个石英层38的层状结构。硅层38被用来当P掺杂硅薄膜被蚀刻时保护圆柱形构件34的底部35不被蚀刻。保护膜或类似薄膜能被用在石英薄膜38上，只要它能作为保护膜。
(4)如图4所示，用第二硅氧化膜30作为蚀刻阻挡层蚀刻硅薄膜38。
(5)如图5所示，用硅氮化物膜26作为蚀刻阻挡层蚀刻第二硅氧化膜30与间隔层28，以暴露由磷掺杂无形硅(下电极中介)制成的圆柱形构件34的外壁和内壁表面。
(6)如图6所示，用作蚀刻阻挡层的硅氮化物膜26通过不蚀刻圆柱形构件34的蚀刻而去除，以暴露第一硅氧化膜22。
(7)在完成上述过程后，为了使用反应炉制造半球状硅晶粒，对圆柱形构件34进行处理，这样的处理最好成批进行。对圆柱形构件34的上述处理也可以在单个操作中继续进行。
(i)有上面的层结构的晶片被送到反应炉，在高真空下温度上升到560℃，并保持30分钟。这一步骤被称为温度稳定步骤。
(ii)在75sccm的速率下将SiH4气体引入到反应炉中，此时温度保持为560℃，晶片被上述气体照射20分钟。硅晶体核子因此在P掺杂硅薄膜34上形成。这一步骤被称为SiH4照射步骤。
(iii)晶片然后在温度保持为560℃的真空下被进行退火处理。硅晶体核子因此生长，以通过在P掺杂硅薄膜上形成的硅晶体核子上结合P掺杂硅薄膜的硅原子变成半球状颗粒。这一步骤被称为退火步骤。在制造半球状颗粒的处理中，P掺杂硅薄膜通过退火处理被转化为磷掺杂多晶硅薄膜。
在上述步骤后，圆柱形构件34的表面由半球状颗粒形成。
然而，在上述处理中，在形成圆柱形构件34的表面的半球状硅晶粒中，尽管内壁表面的颗粒有均匀的半球状颗粒表面40，并具有较好的颗粒半径，但那些在外壁表面的颗粒具有非半球状颗粒表面，并且外形不平坦，如图7所示。此外，外壁颗粒尺寸变得非常大，以致于与另一个颗粒接触的各个颗粒不能使圆柱形构件的表面面积增大到期望值。
随着存储单元的小型化，存储单元之间的单元间距变得极小，两个相临的圆柱形下电极之间的间隔也因此变短。例如，在下电极的较短方向上，圆柱形构件的宽度是0.25到0.40毫米，而电极之间的间隔是0.15到0.18毫米。另一方面，在下电极的较长方向上，圆柱形构件的宽度是0.70到0.78毫米，而电极之间的间隔是0.20到0.23毫米。这些间隔极短。因此，当颗粒尺寸变得过大时，相临的圆柱形构件的外壁可以通过颗粒互相接触在一起，这样产生了相临电极间的短路。
这些缺点可以减小在圆柱形构件上制造半球状颗粒的效力，要实现有大静电容量的存储单元也很困难，并且很难提供有高度电可靠性并不怕短路的存储单元，或者降低了存储单元的产量。
因此，本发明的一个目标是提供一种制造半导体器件的方法，这种器件具有高度可靠的叠层式电容器型存储单元，存储单元装备有每占有单元面积有较大静电容量的电容器，并且不怕产生短路或类似现象。
本发明提供一种制造半导体器件的方法，所述半导体器件具有一个衬底以及在衬底上形成的圆柱形构件，所述方法包括：
在衬底上形成由可蚀刻材料制成的间隔层的步骤，
在间隔层上制造陷穴的步骤，
沿着所述陷穴制造非晶态硅薄膜，以形成非晶态硅圆柱形构件的步骤，其中所述非晶态硅薄膜作为所述圆柱形构件的圆柱形壁，
曝光步骤，蚀刻所述间隔层，以使所述非晶态硅圆柱形构件的内壁表面和外壁表面曝露出，
去除步骤，通过蚀刻去除非晶态硅圆柱形构件的外壁表面层，
处理所述非晶态硅圆柱形构件的外壁表面和内壁表面以在其上形成半球形硅晶粒的步骤，从而将所述非晶态硅圆柱形构件转变为多晶硅圆柱形构件，且其外壁表面和内壁表面均有半球形硅晶粒。
本发明还提供一种制造半导体器件的方法，所述半导体器件具有一个衬底以及在衬底上形成的圆柱形构件，所述方法包括：
在衬底上形成由可蚀刻材料制成的间隔层的步骤，
在所述间隔层上制造陷穴的步骤，
沿着所述陷穴制造非晶态硅薄膜，以形成非晶态硅圆柱形构件的步骤，所述非晶态硅薄膜作为所述圆柱形构件的圆柱形壁，
曝光步骤，蚀刻所述间隔层，以暴露非晶态硅圆柱形构件的内部表面和外壁表面，
处理所述非晶态硅圆柱形构件的外壁表面和内壁表面以在其上形成半球形硅晶粒的步骤，从而将所述非晶态硅圆柱形构件转变为多晶硅圆柱形构件，且其外壁表面和内壁表面均有半球形硅晶粒。
其中所述处理步骤更进一步包括，
第一步，当将氢气和/或磷化氢气体引入到容纳有上述非晶态硅圆柱形构件的衬底的反应炉时，提高非晶态硅圆柱形构件的温度，并将所述圆柱形构件保持在提高了的温度下，
第二步，在将所述圆柱形构件保持在提高了的温度下时，将SiH4气体引入反应炉，并用SiH4气体照射所述圆柱形构件，
第三步，在真空中将所述圆柱形构件保持在提高了的温度下，并对圆柱形构件进行热处理，以将所述构件转化为多晶硅圆柱形构件。
本发明更进一步提供了一种制造半导体器件的方法，所述半导体器件具有一个衬底以及在衬底上形成的圆柱形构件，所述方法包括：
在衬底上形成由可蚀刻材料制成的间隔层的步骤，
在所述间隔层上制造陷穴的步骤，
圆柱形构件形成步骤，沿着所述陷穴制造非晶态硅薄膜，以形成有作为圆柱形壁的非晶态硅薄膜的非晶态硅圆柱形构件，
曝光步骤，蚀刻所述间隔层，以暴露非晶态硅圆柱形构件的内部表面和外壁表面，
处理所述非晶态硅圆柱形构件的外壁表面和内壁表面以在其上形成半球形硅晶粒的步骤，从而将所述非晶态硅圆柱形构件转变为多晶硅圆柱形构件，且其外壁表面和内壁表面均有半球形硅晶粒。
其中圆柱形构件形成步骤更进一步包括，
第一步，在温度为490到510摄氏度和压力为0.3到1.0托的情况下沿着所述陷穴的壁形成厚度为50到80埃的第一非晶态硅薄膜，同时将SiH4气体和磷化氢气体引入到反应炉内，反应炉上装载有衬底，衬底上形成了间隔层上的所述陷穴；
第二步，在将温度以2到5摄氏度/分钟和压力以0.1到0.3托/分钟的速率提高后，在保持温度在525到535摄氏度和压力在1.5到2.0托的条件下在第一非晶态硅薄膜上形成第二非晶态硅薄膜。
根据本发明的各个方法，在内壁表面和外壁表面上有相同颗粒大小的半球状颗粒的非晶态硅圆柱形构件的获得途径有：(1)在形成半球状颗粒前先去除初始生长层，(2)在抑制非晶态硅薄膜的生长的情况下使非晶态硅薄膜生长，(3)在温度稳定步骤控制初始生长层上的半球状颗粒的生长。
通过将本发明的方法应用到上述半导体器件的制造可以获得装有每单元电极表面上有增加了很多的表面面积的电容器、有大静电容量、并且没有诸如短路的接触缺陷的半导体器件。
图1到图6是顺序显示制造传统层结构的各个步骤的横断面图。
图7是显示根据传统过程制造的圆柱形构件的外壁表面的缺点的横断面图。
图8是显示实施例1中有半球状颗粒的下电极的横断面图。
图9是显示实施例2、3和4中制造半球状颗粒的处理前的圆柱形构件的横断面图。
图10是显示实施例7中在形成P掺杂硅薄膜的阶段的层结构的横断面图。
图11是显示实施例2的方法和传统方法中退火时间和电容器比率的关系，以及退火时间和电容器没有缺陷比率的关系的曲线图。
本发明者已经研究出为什么在圆柱形构件的外壁表面上根据传统方法生长的颗粒没有变成半球状颗粒并且有不规则的外形，并且颗粒尺寸变得非常大，以致于各个颗粒相互接触在一起的原因。结果，我们会发现如下现象。
(1)当P掺杂硅薄膜生长以形成圆柱形构件时，厚度大约为50到80埃的初始生长层36(参考图2)在P掺杂硅薄膜的生长开始后生长大约3到5分钟。
可以认识到初始生长层36是整个非晶态硅薄膜，但是硅晶体核子在开口32的开放壁和初始生长层36之间的接触面上生长。当圆柱形构件被暴露以进行半球状颗粒生长的处理时，硅晶体核子被暴露到圆柱形构件的外壁表面。结果，在上面处理的温度稳定步骤中硅晶体核子开始生长，在SiH4照射步骤中继续生长。可以确认，不规则生长的颗粒在圆柱形构件34的外壁表面上形成。另一方面，因为没有硅晶体核子在其上形成，所以内壁表面的颗粒正常生长，以形成一个有半球状颗粒的极好的表面。
(2)当生长温度高和气体SiH4的分压低时，硅晶体核子可能在P掺杂硅薄膜形成步骤中形成。因此，可以想像，硅晶体核子的生长通过气体成分的使用来抑制，气体成分能在诸如乙硅烷(Si2H6)的低温度下生长P掺杂硅薄膜，乙硅烷能在大约510摄氏度下生长P掺杂硅薄膜。然而，用来生长半球状颗粒的乙硅烷的比率比起SiH4的比率来说相当小。因此，因为生产力低，乙硅烷的实际应用很困难。
现在已经认识到有必要进一步研究使用SiH4气体生长P掺杂硅薄膜的条件。
为了这一目的，本发明者已经进行了一系列的为了实际抑制上述缺点的试验，并最终产生了本发明。
在本发明中，可蚀刻的材料指的是由干腐蚀或湿腐蚀诸如BPSG薄膜、SOG薄膜、TEOS薄膜或类似薄膜去除的材料。圆柱形构件的断面形状是任意的，例如，可以使用有圆形或椭圆形断面以及正方形或矩形断面的圆柱形构件。
现在，参考附图更明确地介绍本发明。通过使用相同的数字而忽略了图1到图7的实施例的相似部件的描述。
实施例1
本实施例是具有通过应用本发明的第一种方法获得的叠层式电容器型存储单元的半导体器件的存储单元的例子。图8是显示有半球状颗粒的下电极的横断面图。
装备在本实施例的半导体器件中的叠层式电容器型存储单元10的主要部分包括硅衬底12上的两个相临的n-MOSFET，以及通过层间绝缘薄膜20叠在MOSFET上的由磷掺杂多晶硅制成的圆柱形下电极34。
两个n-MOSFET具有在硅衬底12区域上的由元件隔离薄膜14隔离的栅极电极16A、16B和源/漏区域18，它们相互相临，并共用一个漏极(源极)区域。
下电极34通过穿过由BPSG薄膜制成的层间绝缘薄膜20和第一硅氧化膜22的电容器接触栓塞24与源极(漏极)区域18电性连接在一起。
在本实施例的存储单元10中，下电极34的内壁和外壁44、46有由半球状颗粒制成的表面，半球状颗粒有相似的颗粒尺寸并分布均匀，因此极大地增加了每电极单元面积的表面面积，并形成了有大静电容量的电容器。
与传统器件不同，不会出现不正常的颗粒形成在外壁表面，因而不会因颗粒的接触而产生两个下电极的短路。
实施例2
本实施例是将本发明的第一种方法应用到叠层式电容器型存储单元的圆柱形下电极的形成的例子。图9是显示处理前圆柱形构件的横断面图。
(1)在本实施例的制造方法中，与常规的方法相似，形成具有图5所示的层结构的衬底，包括在硅氮化物膜26上形成的由磷掺杂非晶硅制成的圆柱形构件34，该圆柱形构件34在外壁表面上有初始生长层36。
(2)如图6所示，通过在下面的蚀刻条件下用等离子蚀刻装置干腐蚀硅氮化层26来暴露硅氧化层22。在这种条件下，硅氮化物膜、P掺杂硅薄膜与硅氧化膜的蚀刻速率分别是1800到1900埃/分钟、580到600埃/分钟和700到800埃/分钟。
蚀刻条件：
蚀刻气体：CHF3(40到50sccm)/O2(5到20sccm)
压力：大约37毫托
温度：40到70摄氏度
RF输出：300瓦
(3)然后，在除了RF输出是150到200瓦外其它条件相似的情况下，用如图9所示的各向同性的光蚀刻而去除初始生长层，以形成没有初始生长层36的与内壁相似的外壁。在光蚀刻中，只有RF输出不同于上面的蚀刻操作中所使用的条件，别的诸如气体成分、气流速率、压力或类似条件都是一样的。
(4)圆柱形构件44的内壁表面和外壁表面在与传统方法相似的条件下处理，以形成半球状颗粒。根据这一处理，如图8所示，有均匀颗粒尺寸的半球状颗粒在内壁和外壁表面上生长。在制造半球状颗粒的处理中，P掺杂硅薄膜通过退火处理被转化为磷掺杂多晶硅。这一转化也出现在下面的实施例中。
实施例3
本实施例是将本发明的第一种方法应用到圆柱形下电极的形成的另一个例子。
(1)在本实施例的方法中，圆柱形构件34用与实施例2相似的方法形成。圆柱形构件34在外壁表面上有初始生长层36。
(2)如图6所示，通过在与实施例1相似的蚀刻条件下用等离子蚀刻装置干腐蚀硅氮化层26来暴露硅氧化层22。
(3)然后在如下的条件下用如图9所示的各向同性的光蚀刻而去除初始生长层36，以及改变气体成分，以形成没有初始生长层36的与内壁相似的外壁。在这种条件下，硅氧化膜与P掺杂硅薄膜的蚀刻速率分别是大约280埃/分钟和240埃/分钟。
蚀刻条件：
蚀刻气体：CF4(30到50sccm)
压力：37到148毫托
温度：室温
RF输出：70到100瓦
(4)圆柱形构件44的内部表面和外壁表面在与传统方法相似的条件下处理，以形成半球状颗粒。根据这一处理，如图8所示，有均匀颗粒尺寸的半球状颗粒在内壁和外壁表面上生长。
这一实施例的优点是使用同一蚀刻装置依次蚀刻在衬垫侧上的硅氮化物膜和非晶态硅圆柱形薄膜。
实施例4
本实施例是将本发明的第一种方法应用到圆柱形下电极的形成的另一个例子。
(1)在本实施例的方法中，圆柱形构件34用图5所示的与实施例2相似的方法形成。圆柱形构件34在外壁表面上有初始生长层36。
(2)如图6所示，通过在与实施例1相似的蚀刻条件下用等离子蚀刻装置干腐蚀硅氮化层26来暴露硅氧化层22。
(3)然后，在如下的条件下用湿蚀刻而去除厚度为50到80埃的初始生长层36，以形成没有如图9所示的初始生长层36的与内壁相似的外壁。在这种条件下，厚度为57到80埃的P掺杂硅薄膜以3.8埃/分钟的蚀刻速率蚀刻。另一方面，厚度为70到100埃的硅氧化膜22以大约4.8埃/分钟的蚀刻速率蚀刻，因为第一硅氧化膜22很厚，因此它可以忽略。
湿蚀刻的处理很容易控制，并且可以防止出现在干蚀刻过程中衬底电荷积累的损害。
蚀刻条件：
蚀刻剂：混合溶液(NH3∶H2O2∶H2O＝1∶1∶5)
温度：60到70摄氏度
时间：15到20分钟
(4)圆柱形构件44的内部表面和外壁表面在与传统方法相似的条件下处理，以形成半球状颗粒。根据这一处理，如图8所示，有均匀颗粒尺寸的半球状颗粒在内壁和外壁表面上生长。
实施例5
本实施例是将本发明的第二种方法应用到叠层式电容器型存储单元的圆柱形下电极的形成的一个例子。
(1)在本实施例的方法中，圆柱形构件34用图6所示的与传统方法相似的方法形成。圆柱形构件34在外壁表面上有初始生长层36。
(2)然后开始形成半球状颗粒的过程。
(i)在温度稳定步骤，当氢气(H2)或磷化氢(PH3)气体以50到100sccm的速率进入到容纳有圆柱形构件34的衬底的反应炉时，圆柱形构件34的温度被升高到560摄氏度，并保持30分钟。
(ii)在SiH4照射步骤，在氢气或磷化氢气体的进入停止后，SiH4气体以75sccm的速率被引入到反应炉中，并照射圆柱形构件34达20分钟，此时圆柱形构件的温度保持为560℃。
(iii)圆柱形构件34在560℃的高真空下被进行退火处理。
在上述过程后，如图8所示，有均匀颗粒尺寸的半球状颗粒在内壁和外壁表面上生长。
圆柱形构件上的非晶态硅薄膜的表面通过在非晶态硅薄膜的表面上排除氢分子而被转化为半球状颗粒。因此，在温度稳定步骤中初始生长层的半球状颗粒的形成能通过抑制氢分子的排除而抑制。在本实施例中，通过引入氢气或磷化氢气体并在高真空下升高反应炉温度，以代替传统的温度稳定，从而抑制排除氢分子。氢气或磷化氢气体的压力范围为0.1到10托。
实施例6
本实施例是将本发明的第二种方法应用到叠层式电容器型存储单元的圆柱形下电极的形成的一个例子。在本实施例中，为了产生半球状颗粒，将圆柱形构件在第一规定温度下保持第一段时间，这时初始生长层还没有生长以产生半球形晶粒，然后将圆柱形构件在第二规定温度下保持第二段时间，此时它被SiH4气体照射，最后在第三段规定时间内对它进行热处理，以在第二规定温度下将其转化为多晶硅圆柱形构件。
通常，第一规定温度是450到500摄氏度之间，第一段时间大约是30分钟，第二规定温度大约是560摄氏度，第二段规定时间大约是20分钟，第三段规定时间大约是40分钟。
(1)在本实施例的方法中，圆柱形构件34用图6所示的与实施例5相似的方法形成。圆柱形构件34在外壁表面上有初始生长层36。
(2)然后开始形成半球状颗粒的过程。
(i)首先，圆柱形构件34的温度被升高到500摄氏度，此时提供有圆柱形构件34的衬底的反应炉保持在真空下，并且圆柱形构件保持在500摄氏度30分钟。
(ii)圆柱形构件的温度然后从500摄氏度以10到15摄氏度/分钟的速率升高到560摄氏度。SiH4气体以75sccm的速率被引入到反应炉中，并照射圆柱形构件34达20分钟，此时圆柱形构件的温度保持为560℃。
(iii)圆柱形构件34在560℃的反应炉中的高真空下被进行退火处理。
在上述过程后，如图8所示，有均匀颗粒尺寸的半球状颗粒在内壁和外壁表面上生长。
实施例7
本实施例是将本发明的第三种方法应用到叠层式电容器型存储单元的圆柱形下电极的形成的一个例子。图10是本实施例中当P掺杂硅薄膜的形成完成后的阶段有层结构的衬底的横断面图。
在本实施例中，初始生长层的转化能通过指定温度稳定步骤和SiH4照射步骤的条件而得到抑制。
(1)在本实施例的方法中，有包括硅氮化物膜26、间隔层28和第二硅氧化膜30以及穿过三个元件层的开口(陷穴)的层结构的衬底用图1所示的与传统方法相似的方法形成。
(2)如图10所示，衬底然后在490到510摄氏度的温度和0.3到1.0托的压力下被SiH4气体和磷化氢气体照射，以形成沿着开口32的壁并且厚度为20到50埃的第一P掺杂硅薄膜48。
在SiH4气体照射停止后，如图10所示，通过将温度和压力分别以2到5摄氏度/分钟和0.1和0.3托/分钟升到525到535摄氏度和1.5到2.0托在第一P掺杂硅薄膜48上形成第二P掺杂硅薄膜50，然后当保持上面的温度和压力时进行对衬底的SiH4气体的第二次照射。
(3)按照与传统方法相似的图3到图6所示的方法，形成硅层38，并被蚀刻以暴露圆柱形构件34，硅氮化物膜26通过蚀刻被去除，以暴露第一硅氧化膜22。
(4)圆柱形构件34然后以与传统方法相似的方法被处理，以形成半球状颗粒。
在上述过程后，如图8所示，有均匀颗粒尺寸的半球状颗粒在内壁和外壁表面上生长。
在本实施例中，在第一非晶态硅薄膜和间隔层之间的接触面上的硅核子的生长能通过在非晶态硅薄膜的制造过程中使制造第一非晶态硅薄膜的环境低于正常环境来抑制。
图11是显示实施例2的方法和传统方法获得的电容器的退火时间和电容器比率的关系，以及退火时间和电容器没有缺陷比率的关系的曲线图。电容器比率指的是当没有处理的另一个电容器的比率为1时，被处理以具有半球状颗粒的电容器的静电容量的比率。对所有制造的电容器来说，没有缺陷比率指的是没有诸如短路的接触缺陷的没有缺陷电容器的比率。
从图11可以明显地看到，实施例2的方法展示了在高电容器比率范围内与传统方法相比的极高的没有缺陷比率。因此，有高静电容量的电容器能通过本实施例的方法在高产量的情况下得到。相似的倾向在实施例3到7中的方法得到的电容器中也能观察到。
由于上面的实施例仅是作为示例而介绍，本发明并不受上面的实施例的限制，对于熟悉本领域的人能轻易地在不离开本发明的范围的情况下得到不同的修正与变化。

Claims (9)

1.制造半导体器件的方法，所述半导体器件具有一个衬底以及在衬底上形成的圆柱形构件，所述方法包括：
在衬底上形成由可蚀刻材料制成的间隔层的步骤，
在间隔层上制造陷穴的步骤，
沿着所述陷穴制造非晶态硅薄膜，以形成非晶态硅圆柱形构件的步骤，其中所述非晶态硅薄膜作为所述圆柱形构件的圆柱形壁，
曝光步骤，蚀刻所述间隔层，以使所述非晶态硅圆柱形构件的内壁表面和外壁表面曝露出，
去除步骤，通过蚀刻去除非晶态硅圆柱形构件的外壁表面层，
处理所述非晶态硅圆柱形构件的外壁表面和内壁表面以在其上形成半球形硅晶粒的步骤，从而将所述非晶态硅圆柱形构件转变为多晶硅圆柱形构件，且其外壁表面和内壁表面均有半球形硅晶粒。
2.根据权利要求1的制造半导体器件的方法，其中在去除步骤中将外壁表面层蚀刻掉50到80埃。
3.根据权利要求1的制造半导体器件的方法，其中，在间隔层形成以前形成一层硅氮化物膜，在去除步骤中，硅氮化物膜通过使用第一RF输出的等离子蚀刻而被去除，接着非晶态硅圆柱形构件的外壁表面层通过使用第二RF输出的等离子蚀刻的各向同性的光蚀刻而去除，所述第二RF输出低于第一RF输出。
4.根据权利要求1的制造半导体器件的方法，其中，在间隔层形成以前形成一层硅氮化物膜，在去除步骤中，硅氮化物膜通过等离子蚀刻而去除，接着非晶态硅圆柱形构件的外壁表面层通过使用腐蚀气体的等离子蚀刻而去除，其中所使用的腐蚀气体不同于去除硅氮化物膜中所用的腐蚀气体。
5.根据权利要求1的制造半导体器件的方法，其中，在间隔层形成以前形成一层硅氮化物膜，所述硅氮化物膜通过等离子蚀刻而去除，接着非晶态硅圆柱形构件的外壁表面层通过用湿蚀刻而轻微蚀刻和去除。
6.制造半导体器件的方法，所述半导体器件具有一个衬底以及在衬底上形成的圆柱形构件，所述方法包括：
在衬底上形成由可蚀刻材料制成的间隔层的步骤，
在所述间隔层上制造陷穴的步骤，
沿着所述陷穴制造非晶态硅薄膜，以形成非晶态硅圆柱形构件的步骤，所述非晶态硅薄膜作为所述圆柱形构件的圆柱形壁，
曝光步骤，蚀刻所述间隔层，以暴露非晶态硅圆柱形构件的内部表面和外壁表面，
处理所述非晶态硅圆柱形构件的外壁表面和内壁表面以在其上形成半球形硅晶粒的步骤，从而将所述非晶态硅圆柱形构件转变为多晶硅圆柱形构件，且其外壁表面和内壁表面均有半球形硅晶粒。
其中所述处理步骤更进一步包括，
第一步，当将氢气和/或磷化氢气体引入到容纳有上述非晶态硅圆柱形构件的衬底的反应炉时，提高非晶态硅圆柱形构件的温度，并将所述圆柱形构件保持在提高了的温度下，
第二步，在将所述圆柱形构件保持在提高了的温度下时，将SiH4气体引入反应炉，并用SiH4气体照射所述圆柱形构件，
第三步，在真空中将所述圆柱形构件保持在提高了的温度下，并对圆柱形构件进行热处理，以将所述构件转化为多晶硅圆柱形构件。
7.根据权利要求6的制造半导体器件的方法，其中处理步骤更进一步包括，
第一步，当将反应炉的内部保持为真空时，提高非晶态硅圆柱形构件的温度，
第二步，以10到15摄氏度/分钟的速率提高所述非晶态硅圆柱形构件的温度，并将SiH4气体引入反应炉，并在将圆柱形构件保持在提高了的温度下时，用SiH4气体照射所述圆柱形构件，
第三步，在真空中将所述圆柱形构件保持在提高了的温度下，并对所述圆柱形构件进行热处理，以将该构件转化为多晶硅圆柱形构件。
8.用来制造半导体器件的方法，所述半导体器件具有一个衬底以及在衬底上形成的圆柱形构件，所述方法包括：
在衬底上形成由可蚀刻材料制成的间隔层的步骤，
在所述间隔层上制造陷穴的步骤，
圆柱形构件形成步骤，沿着所述陷穴制造非晶态硅薄膜，以形成有作为圆柱形壁的非晶态硅薄膜的非晶态硅圆柱形构件，
曝光步骤，蚀刻所述间隔层，以暴露非晶态硅圆柱形构件的内部表面和外壁表面，
处理所述非晶态硅圆柱形构件的外壁表面和内壁表面以在其上形成半球形硅晶粒的步骤，从而将所述非晶态硅圆柱形构件转变为多晶硅圆柱形构件，且其外壁表面和内壁表面均有半球形硅晶粒。
其中圆柱形构件形成步骤更进一步包括，
第一步，在温度为490到510摄氏度和压力为0.3到1.0托的情况下沿着所述陷穴的壁形成厚度为50到80埃的第一非晶态硅薄膜，同时将SiH4气体和磷化氢气体引入到反应炉内，反应炉上装载有衬底，衬底上形成了间隔层上的所述陷穴；
第二步，在将温度以2到5摄氏度/分钟和压力以0.1到0.3托/分钟的速率提高后，在保持温度在525到535摄氏度和压力在1.5到2.0托的条件下在第一非晶态硅薄膜上形成第二非晶态硅薄膜。
9.根据权利要求6的制造半导体器件的方法，其中半导体器件为叠层式电容器型存储单元，多晶硅圆柱形构件由掺杂的硅制成，并作为叠层式电容器的圆柱形形状的下电极。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010008406A (ko) * 1998-10-29 2001-02-05 김영환 커패시터의 전하저장전극 형성방법
JP2000216356A (ja) * 1999-01-21 2000-08-04 Nec Corp 半導体装置およびその製造方法
US6326277B1 (en) 1999-08-30 2001-12-04 Micron Technology, Inc. Methods of forming recessed hemispherical grain silicon capacitor structures
US6693320B1 (en) * 1999-08-30 2004-02-17 Micron Technology, Inc. Capacitor structures with recessed hemispherical grain silicon
JP3344482B2 (ja) 1999-10-01 2002-11-11 日本電気株式会社 半導体記憶装置及びその製造方法
KR100345675B1 (ko) * 1999-12-30 2002-07-24 주식회사 하이닉스반도체 선택적 반구형 실리콘 그레인을 사용한 반도체 소자의전하저장 전극 형성방법
KR100319170B1 (ko) * 1999-12-30 2001-12-29 박종섭 반도체소자의 캐패시터 형성방법
KR100338822B1 (ko) * 1999-12-30 2002-05-31 박종섭 반도체장치의 스토리지노드 전극 제조방법
KR100351455B1 (ko) * 1999-12-31 2002-09-09 주식회사 하이닉스반도체 반도체장치의 스토리지노드 전극 형성방법
KR100513808B1 (ko) * 2000-12-04 2005-09-13 주식회사 하이닉스반도체 캐패시터의 제조 방법
KR100398580B1 (ko) * 2001-02-22 2003-09-19 주식회사 하이닉스반도체 반도체 메모리 소자의 제조방법
KR100477807B1 (ko) * 2002-09-17 2005-03-22 주식회사 하이닉스반도체 캐패시터 및 그의 제조 방법
KR100507366B1 (ko) * 2003-01-10 2005-08-05 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US6887755B2 (en) * 2003-09-05 2005-05-03 Micron Technology, Inc. Methods of forming rugged silicon-containing surfaces
JP3872071B2 (ja) 2004-05-19 2007-01-24 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP2006041497A (ja) * 2004-06-24 2006-02-09 Elpida Memory Inc 半導体装置及びその製造方法
US20070059880A1 (en) * 2005-09-14 2007-03-15 Li-Fang Yang Hsg process and process of fabricating large-area electrode
US9111775B2 (en) 2011-01-28 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Silicon structure and manufacturing methods thereof and of capacitor including silicon structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3336415B2 (ja) 1993-03-20 2002-10-21 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US5278091A (en) 1993-05-04 1994-01-11 Micron Semiconductor, Inc. Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node
US5418180A (en) 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
US6638818B1 (en) 1995-10-06 2003-10-28 Texas Instruments Incorporated Method of fabricating a dynamic random access memory with increased capacitance
US6027970A (en) * 1996-05-17 2000-02-22 Micron Technology, Inc. Method of increasing capacitance of memory cells incorporating hemispherical grained silicon
JP2795316B2 (ja) 1996-05-21 1998-09-10 日本電気株式会社 半導体装置の製造方法
US6255159B1 (en) 1997-07-14 2001-07-03 Micron Technology, Inc. Method to form hemispherical grained polysilicon

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